CN107731259B - 最佳读取参考电压的存储器系统及其操作方法 - Google Patents

最佳读取参考电压的存储器系统及其操作方法 Download PDF

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Abstract

本发明涉及一种存储器系统的设备及其操作方法，该存储器系统的设备包括：多个存储器装置；以及控制器，其与多个存储器装置联接，且其被配置成确定具有多个读取参考电压的读取参考电压的范围，该读取参考电压实现最小的rBER；至少根据读取参考电压的范围计算最佳读取参考电压；至少根据最佳读取参考电压实现rBER；并且至少利用最佳读取参考电压执行错误校正进程。

Description

最佳读取参考电压的存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2016年8月10日提交的申请号为62/373,227的美国临时申请的权益，该申请的全部内容通过引用并入本文。
技术领域
本公开的示例性实施例涉及一种存储器系统及其操作方法。
背景技术
在NAND闪速存储系统中，读取参考电压用于将NAND闪速存储器单元的可能的阈值电压范围划分成几个窗口。逻辑值被指定给每个窗口。单元的逻辑值由单元的阈值电压所在的电压窗口确定。例如，对于单层单元(SLC)，需要一个读取参考电压。当单元的阈值电压小于指定的读取参考电压时，单元的逻辑值设置为“1”；否则，单元的逻辑值设置为“0”。对于多层单元(MLC)，使用三个读取参考电压。对于三层单元(TLC)装置，存在七个读取参考电压。
由于诸如相邻单元的编程和读取操作、编程/擦除周期的次数以及保持时间的各种原因，单元的阈值电压可从其预期值开始变化。因此，具有预期值的单元的阈值电压可能偏移到具有不同的逻辑值的另一电压窗口。在此情况下，当单元被读取时，给出了错误的逻辑值，并且该错误将被计入原始位错误率(rBER)测量中。最佳读取参考电压可以达到最小的rBER。
目前，对于错误校正控制方案，存在硬解码算法和软解码算法的两种类型的算法。对于硬解码算法，使用了指示输入信息为“0”或“1”的硬信息。然而，软信息用于软解码算法，其不仅告诉解码器输入信息是否为“0”或者“1”，而且还为解码器提供其为“0”或者“1”的可能性。通常，如果提供了软信息，则软解码算法比硬解码算法提供更好的错误校正性能。在NAND闪速存储系统中，错误校正控制方案将首先尝试硬解码。当硬解码失败时，将使用软解码算法。
因此，仍然需要用于对存储器系统的最佳读取参考电压进行定位的存储器系统及其操作方法。
发明内容
本公开的实施例涉及一种存储器系统及其能够对存储器系统的最佳读取参考电压进行定位的操作方法。
一种存储器系统的操作方法包括：确定具有多个读取参考电压的读取参考电压的范围，该读取参考电压实现最小的rBER；至少根据读取参考电压的范围来计算最佳读取参考电压；至少根据最佳读取参考电压来实现rBER；并且至少利用该最佳读取参考电压来执行错误校正进程。
一种存储器系统的设备包括：多个存储器装置；以及控制器，其与多个存储器装置联接，且其被配置成确定具有多个读取参考电压的读取参考电压的范围，该读取参考电压实现最小的rBER；至少根据读取参考电压的范围计算最佳读取参考电压；至少根据最佳读取参考电压来实现rBER；并且至少利用该最佳读取参考电压执行错误校正进程。
一种存储器系统包括：处理器；有形计算机可读存储介质，其联接到处理器，嵌入由处理器执行的非暂时性计算机程序产品，包括计算机指令，该计算机指令被配置成：确定具有多个读取参考电压的读取参考电压的范围，该读取参考电压实现最小的rBER；至少根据读取参考电压的范围计算最佳读取参考电压；至少根据最佳读取参考电压实现rBER；并且至少利用该最佳读取参考电压执行错误校正进程。
附图说明
通过以下参照附图的详细描述，本发明的上述和其它特征及优点将对本发明所属领域的技术人员变得更加显而易见，其中：
图1是示意性地示出根据本发明的实施例的存储器系统的框图。
图2是示出根据本发明的实施例的存储器系统的框图。
图3是示出根据本发明的实施例的存储器装置的存储块的电路图。
图4是示出根据本发明的实施例的存储器系统的多个最佳读取参考电压的图。
图5(a)是示出根据本发明的实施例的利用存储器系统的读取参考电压Vt1的软信息生成的图。
图5(b)是示出根据本发明的实施例的利用存储器系统的读取参考电压Vt2的软信息生成的图。
图5(c)是示出根据本发明的实施例的利用存储器系统的读取参考电压Vt3的软信息生成的图。
图6是示出根据本发明的实施例的存储器系统的最佳读取参考电压生成的图。
图7是示出根据本发明的另外的实施例的存储器系统的最佳读取参考电压生成的方法的流程图。
具体实施方式
下面将参照附图更详细地描述各个实施例。然而，本发明可以不同的形式实施，并不应被解释为限于本文所阐述的实施例。相反地，提供这些实施例以便使得本公开彻底且充分，并且将本发明的范围全部传达给本领域的技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记表示相同的部件。
本发明可以多种方式实施，包括作为进程；设备；系统；物质的组成；嵌入在计算机可读存储介质上的计算机程序产品；和/或处理器，诸如适于执行存储在联接到处理器的存储器上的指令和/或由联接到处理器的存储器提供的指令的处理器。在本说明书中，这些实施例或本发明可能采取的任何其他形式可被称为技术。通常，所公开的进程的步骤的顺序可在本发明的范围内进行改变。除非另有说明，否则被描述为适于执行任务的诸如处理器或者存储器的部件可被实施为暂时适于在给定时间执行任务的一般部件或被制造为执行该任务的特定部件。如本文所使用的，术语“处理器”指适于处理诸如计算机程序指令的数据的一个或多个装置、电路和/或处理核。
下面提供了本发明的一个或多个实施例的详细描述以及说明本发明的原理的附图。结合这些实施例描述本发明，但是本发明不限于任何实施例。本发明的范围仅由权利要求限制，并且本发明包括许多替代方案、修改和等同物。为了提供对本发明的全面理解，在下面的描述中阐述了许多具体细节。为了示例的目的提供这些细节，并且可在没有一些或所有这些具体细节的情况下根据权利要求实现本发明。为了清楚的目的，没有详细描述与本发明相关的技术领域中公知的技术内容，以免不必要地模糊本发明。
当前用于优化读取参考电压的方法是使rBER最小化，使得硬解码算法可以实现最佳的性能。然而，软解码算法的错误校正性能不仅取决于rBER，而且还取决于对数概度(LLR)信息的分布。多个读取参考电压可能为通道的LLR信息分布提供不同的近似值，并且因此为软解码算法提供不同的错误校正性能。
图1是示意性地示出根据本发明的实施例的存储器系统10的框图。参照图1，存储器系统10可包括存储器控制器100和半导体存储器装置200。存储器控制器100可控制半导体存储器装置200的全部操作。
半导体存储器装置200可在存储器控制器100的控制下执行一个或多个擦除操作、编程操作和读取操作。半导体存储器装置200可通过输入/输出线路接收命令CMD、地址ADDR和数据DATA。半导体存储器装置200可通过电源线路接收电力PWR，并且通过控制线路接收控制信号CTRL。控制信号可包括命令锁存使能(CLE)信号、地址锁存使能(ALE)信号、芯片使能(CE)信号、写入使能(WE)信号、读取使能(RE)信号等。
存储器控制器100和半导体存储器装置200可被集成在单个半导体装置中。例如，存储器控制器100和半导体存储器装置200可被集成在诸如固态驱动器(SSD)的单个半导体装置中。固态驱动器可包括用于在其中存储数据的存储装置。当半导体存储器系统10被用在SSD中时，联接到存储器系统10的主机(未示出)的操作速度可显着提升。
存储器控制器100和半导体存储器装置200可被集成在诸如存储卡的单个半导体装置中。例如，存储器控制器100和半导体存储器装置200可被集成在单个半导体装置中以配置诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)的PC卡、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC)、缩小尺寸的多媒体卡(RS-MMC)、微型版本的MMC(MMCmicro)、安全数字(SD)卡、小型安全数字(miniSD)卡、微型安全数字(microSD)卡、高容量安全数字卡(SDHC)和通用闪存(UFS)。
对于另一示例，存储器系统10可被提供为包括诸如以下电子装置的多种元件中的其中一种：计算机、超移动PC(UMPC)、工作站、上网本计算机、个人数字助理(PDA)、便携式计算机、网络平板PC、无线电话、移动电话、智能电话、电子书阅读器、便携式多媒体播放器(PMP)、便携式游戏装置、导航装置、黑盒、数码相机、数字多媒体广播(DMB)播放器、三维电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、数据中心的存储装置、能够在无线环境中接收和发送信息的装置、家庭网络的电子装置之一、计算机网络的电子装置之一、远程信息处理网络的电子装置之一、射频识别(RFID)装置或计算系统的元件装置。
图2是示出根据本发明的实施例的存储器系统的详细框图。例如，图2的存储器系统可描述图1所示的存储器系统10。
参照图2，存储器系统10可包括存储器控制器100和半导体存储器装置200。存储器系统10可响应于来自主机装置的请求而操作，并且特别地，存储待由主机装置访问的数据。
主机装置可由各种电子装置中的任意一种来实施。在一些实施例中，主机装置可包括诸如以下的电子装置：台式计算机、工作站、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器以及数字视频播放器。在一些实施例中，主机装置可包括诸如以下的便携式电子装置：移动电话、智能电话、电子书、MP3播放器、便携式多媒体播放器(PMP)以及便携式游戏机。
存储器装置200可存储待由主机装置访问的数据。
存储器装置200可利用诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器装置或诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)和电阻式RAM(RRAM)的非易失性存储器装置实施。
控制器100可控制数据在存储器装置200中的存储。例如，控制器100可响应于来自主机装置的请求来控制存储器装置200。控制器100可将从存储器装置200读取的数据提供给主机装置，并且将从主机装置提供的数据存储到存储器装置200中。
控制器100可包括通过总线160联接的存储单元110、控制单元120、错误校正码(ECC)单元130、主机接口140和存储器接口150。
存储单元110可用作存储器系统10和控制器100的工作存储器，并且存储用于驱动存储器系统10和控制器100的数据。当控制器100控制存储器装置200的操作时，存储单元110可存储由控制器100和存储器装置200用于诸如读取操作、写入操作、编程操作和擦除操作的操作的数据。
存储单元110可利用易失性存储器来实施。存储单元110可利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实现。如上所述，存储单元110可将主机装置使用的数据存储在存储器装置200中，以用于读取操作和写入操作。为了存储数据，存储单元110可包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。
控制单元120可控制存储器系统10的一般操作，以及响应于来自主机装置的写入请求或读取请求控制用于存储器装置200的写入操作或读取操作。控制单元120可驱动被称为闪存转换层(FTL)的固件来控制存储器系统10的一般操作。例如，FTL可执行诸如逻辑到物理(L2P)映射、损耗均衡、垃圾收集和坏块处理的操作。L2P映射被称为逻辑块寻址(LBA)。
ECC单元130可检测并校正在读取操作期间从存储器装置200读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元130可不校正错误位，并且可输出指示校正错误位失败的错误校正失败信号。
在一些实施例中，ECC单元130可基于诸如以下的编码调制来执行错误校正操作：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem，BCH)码、涡轮码、涡轮乘积码(TPC)、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)以及分组编码调制(BCM)等。ECC单元130可包括用于错误校正操作的所有电路、系统或装置。
主机接口140可通过诸如以下的各种接口协议中的一种或多种与主机装置通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。
存储器接口150可提供在控制器100和存储器装置200之间的接口，以允许控制器100响应于来自主机装置的请求来控制存储器装置200。存储器接口150可在CPU 120的控制下生成用于存储器装置200的控制信号并处理数据。当存储器装置200是诸如NAND闪速存储器的闪速存储器时，存储器接口150可在CPU 120的控制下生成用于存储器的控制信号并处理数据。
存储器装置200可包括存储器单元阵列210、控制电路220、电压生成电路230、行解码器240、页面缓冲器250、列解码器260和输入/输出电路270。存储器单元阵列210可包括多个存储块211，并且可在其中存储数据。电压生成电路230、行解码器240、页面缓冲器250、列解码器260和输入/输出电路270形成存储器单元阵列210的外围电路。外围电路可执行存储器单元阵列210的编程操作、读取操作或擦除操作。控制电路220可控制外围电路。
电压生成电路230可生成具有各种电平的操作电压。例如，在擦除操作中，电压生成电路230可生成具有各种电平的操作电压，诸如擦除电压和通过电压。
行解码器240可连接到电压生成电路230和多个存储块211。行解码器240可响应于由控制电路220生成的行地址RADD在多个存储块211中选择至少一个存储块，并将从电压生成电路230提供的操作电压传输到在多个存储块211中选择的存储块。
页面缓冲器250通过位线BL(未示出)连接到存储器单元阵列210。响应于由控制电路220产生的页面缓冲器控制信号，页面缓冲器250可利用正电压对位线BL进行预充电，在编程操作和读取操作中向所选择的存储块传输数据/从所选择的存储块接收数据，或者临时存储传输的数据。列解码器260可向页面缓冲器250传输数据/从页面缓冲器250接收数据，或者向输入/输出电路270传输数据/从输入/输出电路270接收数据。
输入/输出电路270可通过输入/输出电路270向控制电路220传输从外部装置(例如，存储器控制器100)传输的命令和地址，将数据从外部装置传输到列解码器260，或将数据从列解码器260输出到外部装置。控制电路220可响应于命令和地址来控制外围电路。
图3是示出根据本发明的实施例的半导体存储器装置的存储块的电路图。例如，图3的存储块可以是图2所示的存储器单元阵列210的存储块211。
参照图3，存储块211可包括分别联接到位线BL0至BLm-1的多个单元串221。每列的单元串可包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。多个存储器单元或存储器单元晶体管可串联联接在选择晶体管DST和SST之间。存储器单元MC0至MCn-1的每一个可由每个单元中存储多位的数据信息的多层单元(MLC)形成。单元串221可分别电联接到相应的位线BL0至BLm-1。
在一些实施例中，存储块211可包括NAND型闪速存储器单元。然而，存储块211不限于NAND闪速存储器，而是可包括NOR型闪速存储器、其中组合两种或更多种类型的存储器单元的混合闪速存储器以及其中将控制器嵌入到存储器芯片内的1-NAND闪速存储器。
图4是示出根据本发明的实施例的存储器系统的多个最佳读取参考电压的图。SLC被用在图4所示的示例中。假设SLC的单元电压可以具有图4所示的单元电压分布，并且Vt1和Vt2之间的任何读取参考电压可以实现最小的rBER。
如图4所示，值“0”和值“1”的单元电压分布可以具有重叠区域，其中该重叠区域可以是具有一致的或几乎一致的读取参考电压的平坦区域402。平坦区域402可以具有读取参考电压Vt1和Vt2的边界。位于平坦区域402内的任何读取参考电压可以实现最小的rBER，其中最小的rBER用于测量错误率，较小的最小rBER可以指示较低的错误率。在平坦区域402内的任何读取参考电压，例如读取参考电压Vt3，可以是实现最小的rBER的最佳的读取参考电压。
值“0”和值“1”的单元电压分布可以根据不同的存储器系统进行改变。可以通过用于限定平坦区域402的边界的各种算法或方法来获取Vt1和Vt2。
图5(a)是示出根据本发明的实施例的利用存储器系统的读取参考电压Vt1的软信息生成的图。
对于软解码算法，图4中的上述最佳读取参考电压可以被用作软读取参考电压的中值。当软信息具有三位时，可以在最佳读取参考电压的两侧以等电压间隔分布六个软读取参考电压，诸如Vs1、Vs2、Vs3、Vs4、Vs5和Vs6。
图5(a)示出最佳读取参考电压Vt1和对应的软读取参考电压Vs1、Vs2、Vs3、Vs4、Vs5和Vs6。最佳读取参考电压Vt1可以是软读取参考电压范围的中心，Vs1、Vs2和Vs3可以位于Vt1的左侧，Vs4、Vs5和Vs6可以位于Vt1的右侧。软读取参考电压Vs1、Vs2、Vs3、Vs4、Vs5和Vs6之间的间隔可以是一致的和预定的。
当单元具有小于Vs1的阈值电压时，值-3被分配到该单元作为其LLR软信息。如图5(a)所示，从-2至3的LLR软信息的值也可以分别具有其相应的阈值电压窗口。
在图5(a)所示的情况下，当最佳读取参考电压Vt1是平坦区域402的左边界时，Vs1、Vs2和Vs3可以位于平坦区域402外的左侧区域502中。
在图5(a)所示的情况下，LLR＝-3的概率小于LLR＝3的概率，因此LLR软信息的分布是非对称的。因此，图5(a)的LLR分布与图4的分布不会具有很好的近似并且可能导致一些解码性能损失。
图5(b)是示出根据本发明的实施例的利用存储器系统的读取参考电压Vt2的软信息生成的图。
图5(b)示出最佳读取参考电压Vt2和对应的软读取参考电压Vs1、Vs2、Vs3、Vs4、Vs5和Vs6。最佳读取参考电压Vt2可以处于软读取参考电压范围的中心，Vs1、Vs2和Vs3可以位于Vt2的左侧，Vs4、Vs5和Vs6可以位于Vt2的右侧。软读取参考电压Vs1、Vs2、Vs3、Vs4、Vs5和Vs6之间的间隔可以是一致的和预定的。
当单元具有小于Vs1的阈值电压时，值-3被分配到该单元作为其LLR软信息。如图5(b)所示，从-2至3的LLR软信息的值也可以分别具有其相应的阈值电压窗口。
在图5(b)所示的情况下，当最佳读取参考电压Vt2是平坦区域402的右边界时，Vs1、Vs2和Vs3可以位于平坦区域402内的左侧区域506中。
在图5(b)所示的情况下，LLR＝3的概率小于LLR＝-3的概率，因此LLR软信息的分布也是非对称的。因此，图5(b)的LLR分布与图4的分布不会具有很好的近似，并且可能导致一些解码性能损失。
图5(c)是示出根据本发明的实施例的利用存储器系统的读取参考电压Vt3的软信息生成的图。
图5(c)示出最佳读取参考电压Vt3和对应的软读取参考电压Vs1、Vs2、Vs3、Vs4、Vs5和Vs6。最佳读取参考电压Vt3可以处于软读取参考电压范围的中心，Vs1、Vs2和Vs3可以位于Vt3的左侧，Vs4、Vs5和Vs6可以位于Vt3的右侧。软读取参考电压Vs1、Vs2、Vs3、Vs4、Vs5和Vs6之间的间隔可以是一致的和预定的。
当单元具有小于Vs1的阈值电压时，值-3被分配到该单元作为其LLR软信息。如图5(c)所示，从-2至3的LLR软信息的值也可以分别具有其相应的阈值电压窗口。
在图5(c)所示的情况下，当最佳读取参考电压是平坦区域402的中心时，Vs3和Vs2可以位于平坦区域402内的左侧区域510中，并且Vs1可以处于平坦区域402之外但非常接近该平坦区域402。
在图5(c)所示的情况下，图5(c)的LLR分布是对称的并且与图4的分布具有很好的近似，并且实现比图5(a)和图5(b)所示的更好的性能。
在图5(c)所示的情况下，当最佳读取参考电压为Vt3时，软解码算法可以根据相应的软读取参考电压实现最好的性能。图5(c)所示的LLR分布可以为图4所示的对称通道的LLR分布提供很好的近似。
当前的定位最佳读取参考电压的方法仅找出一个最佳读取参考电压。然后，最佳读取参考电压可被用来生成硬信息、软信息或其组合。在图5(a)和图5(b)所示的上述情况下，由于平坦区域402内的所有读取参考电压相同，所以在平坦区域402内选择任何读取参考电压作为最佳读取参考电压都能实现相同的最小rBER，从而实现最佳的硬解码性能。如果最佳读取参考电压距离平坦区域402的中心较远，则对应于软读取参考电压的软信息可能偏离平坦区域402，并且可能不会为通道提供很好的近似，导致不良的软解码性能。
图6是示出根据本发明的实施例的存储器系统的最佳读取参考电压生成的图。
在本发明的实施例中，代替仅定位一个最佳读取参考电压的情况，该实施例提出寻找最佳读取参考电压的范围，该范围的最左侧电压为Vtl和最右侧电压为Vtr。如图6所示，最佳读取参考电压Vt可以被用作新的最佳读取参考电压以生成硬信息、软信息或其组合，其中Vt＝(Vtl+Vtr)/2。
最佳读取参考电压的范围可以由最左侧电压Vtl和最右侧电压Vtr限定。可以利用各种方法或算法来确定该范围、最左侧电压Vtl和最右侧电压Vtr。例如，可以使用1s计数器来分别对与读取参考电压相对应的1s的数量计数，例如Cn，其中n是表示对应于读取参考电压的迭代数的整数。
最初，当n为0时，C0的1s计数可以对应于在迭代n＝0的读取参考电压Vt0。相继地，C1的1s计数可以对应于在迭代n＝1的读取参考电压Vt1。C0和C1之间的差可以被计算为C1-C0。可以进行多次迭代的计算，直到连续迭代的两个1s计数的差Cn-Cn-1接近零为止。相应的读取参考电压Vtn可以被确定为最左侧电压Vtl。
一旦确定了最左侧电压Vt1，就可以继续上述的1s计数迭代来定位最右侧电压Vtr。诸如Cm-Cm-1的连续迭代的两个1s计数的差可以在多次迭代中计算，直到Cm-Cm-1开始增加，其中m是表示对应于读取参考电压的迭代数的整数。相应的读取参考电压Vtm可以被确定为最右侧电压Vtr。
最佳读取参考电压Vt可以被计算为Vt＝(Vtl+Vtr)/2。可以利用各种方法和算法来定位Vt、Vtl和Vtr的参数。定位Vt、Vtl和Vtr的参数可以在eBoot过程期间执行，通常在执行ECC过程之前。
已经发现，在本发明的实施例中，由读取参考电压的范围确定的最佳读取参考电压Vt可以定位始终实现最小rBER的最佳读取参考电压，从而导致ECC过程期间较低的错误率。该设备及其操作方法可以提高硬读取性能，并进一步提高错误校正性能的一致性和诸如基于NAND闪存的产品的存储器系统的可靠性。
图7是示出根据本发明的另外的实施例的存储器系统的最佳读取参考电压生成的方法的流程图。该方法包括：在方框702中，确定具有多个读取参考电压的读取参考电压的范围，该读取参考电压实现最小的rBER；在方框704中，至少根据读取参考电压的范围来计算最佳读取参考电压；在方框706中，至少根据最佳读取参考电压实现rBER；并且在方框708中，至少利用最佳读取参考电压执行错误校正进程。
虽然已经结合特定的最佳模式描述了本发明，但是应当理解的是，根据前面的描述，许多替代、修改和变化对于本领域技术人员将是显而易见的。因此，旨在包含落入所附权利要求的范围内的所有这样的替代、修改和变化。所有本文所述或附图中示出的内容均以说明性且非限制的意义来诠释。

Claims (11)

1.一种存储器系统的操作方法，所述存储器系统包括存储器装置，所述操作方法包括：
使用所述存储器系统的处理器，基于所述存储器装置中的存储器单元的电压分布，确定用于获得从所述存储器单元读取数据的最佳读取参考电压的范围，所述范围由最左侧电压和最右侧电压限定；
使用所述处理器，基于所述最左侧电压和所述最右侧电压计算所述范围内的所述最佳读取参考电压；以及
使用错误校正码组件执行错误校正进程，并且根据所述最佳读取参考电压实现原始位错误率即rBER，
其中确定所述范围使得所述范围中的每个电压在用作读取参考电压时能够在所述错误校正进程中实现最小的rBER，
其中通过使用1s计数器对所述读取参考电压分别进行1s的数量计数来执行迭代计算，以确定所述最左侧电压，并且基于所述最左侧电压，通过继续所述迭代计算来定位所述最右侧电压。
2.根据权利要求1所述的方法，其中根据所述最左侧电压和所述最右侧电压计算所述最佳读取参考电压包括计算所述最左侧电压和所述最右侧电压的中间点。
3.根据权利要求1所述的方法，其中执行错误校正进程包括根据所述最佳读取参考电压实现所述最小的rBER。
4.根据权利要求1所述的方法，其中执行错误校正进程包括根据所述最佳读取参考电压生成软信息。
5.根据权利要求1所述的方法，其中执行错误校正进程包括根据所述最佳读取参考电压生成硬信息。
6.一种存储器系统的设备，其包括：
存储器装置；以及
控制器，其与所述存储器装置联接，且其被配置成：
基于所述存储器装置中的存储器单元的电压分布，确定用于获得从所述存储器单元读取数据的最佳读取参考电压的范围，所述范围由最左侧电压和最右侧电压限定；
基于所述最左侧电压和所述最右侧电压计算所述范围内的所述最佳读取参考电压；以及
执行错误校正进程，至少根据所述最佳读取参考电压实现原始位错误率即rBER，
其中确定所述范围使得所述范围中的每个电压在用作读取参考电压时能够在所述错误校正进程中实现最小的rBER，
其中通过使用1s计数器对所述读取参考电压分别进行1s的数量计数来执行迭代计算，以确定所述最左侧电压，并且基于所述最左侧电压，通过继续所述迭代计算来定位所述最右侧电压。
7.根据权利要求6所述的设备，其中所述控制器被进一步配置成计算所述最左侧电压和所述最右侧电压的中间点。
8.根据权利要求6所述的设备，其中所述控制器被进一步配置成执行错误校正进程，根据所述最佳读取参考电压实现所述最小的rBER。
9.根据权利要求6所述的设备，其中所述控制器被进一步配置成根据所述最佳读取参考电压生成软信息。
10.根据权利要求6所述的设备，其中所述控制器被进一步配置成根据所述最佳读取参考电压生成硬信息。
11.一种存储器系统，其包括：
处理器；
有形计算机可读存储介质，其联接到所述处理器，嵌入由所述处理器执行的非暂时性计算机程序产品，包括计算机指令，所述计算机指令被配置成：
基于存储器装置中的存储器单元的电压分布确定用于获得从所述存储器单元读取数据的最佳读取参考电压的范围，所述范围由最左侧电压和最右侧电压限定；
基于所述最左侧电压和所述最右侧电压计算所述范围内的所述最佳读取参考电压；以及
执行错误校正进程，至少根据所述最佳读取参考电压实现原始位错误率即rBER，
其中通过使用1s计数器对读取参考电压分别进行1s的数量计数来执行迭代计算，以确定所述最左侧电压，并且基于所述最左侧电压，通过继续所述迭代计算来定位所述最右侧电压。
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