TWI393146B - 具有錯誤修正碼容量設定單元之快閃記憶體控制器及其方法 - Google Patents

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具有錯誤修正碼容量設定單元之快閃記憶體控制器及其方法
本發明係關於一種記憶體裝置及其方法，特別是有關於一種具有錯誤修正碼容量設定單元之快閃記憶體控制器及其方法，係依據快閃記憶體的使用狀態來設定。
快閃記憶體(flash memory)係為一種非揮發性記憶體，即使移除供應電源之後仍能保存資料。非及閘(Not AND, NAND)型式的記憶體是一種快閃記憶體，具有高密度特性，並且優於其他種類的記憶體。特別是NAND快閃記憶體具有較大的儲存容量、較佳的記憶體存取速度以及低成本之特點。
在高階的快閃記憶體製程中，錯誤修正碼(error correction code, ECC)係為NAND快閃記憶體控制器的常用功能。具有多層式晶片(multi-level cell)的NAND快閃記憶體之成本較低，廣泛應用於固態碟機(solid state drive, SSD)。然而多層式晶片的NAND快閃記憶體亦有缺點，例如讀取耐久性(read endurance)不佳，而較差的讀取耐久性的多層式晶片NAND快閃記憶體導致固態碟機(SSD)的可靠度下降。有鑒於此，確有必要發展一種新式的快閃記憶體，以解決上述問題。
本發明之一目的在於提供一種具有錯誤修正碼(ECC)容量設定單元之快閃記憶體控制器及其方法，以依據快閃記憶體的使用狀態來提升該快閃記憶體控制器的錯誤修正碼容量。
本發明另一目的在於提供一種具有錯誤修正碼容量設定單元之快閃記憶體控制器及其方法，以改善該快閃記憶體的讀取/寫入耐久性(read endurance)以及可靠度。
為達成上述目的，本發明提供一種具有錯誤修正碼容量設定單元之快閃記憶體控制器及其方法。該快閃記憶體控制器包括控制單元、緩衝器、錯誤修正碼(ECC)模組以及設定單元。控制單元用以產生一讀取命令，以讀取該快閃記憶體的資料內容，該快閃記憶體具有資料區域，以儲存該資料內容，並且具有第一備用區域，以儲存相對應於該資料內容的第一錯誤修正碼(ECC)值。緩衝器用以儲存來自於該快閃記憶體的資料區域之資料內容。錯誤修正碼(ECC)模組利用該資料內容產生第二錯誤修正碼(ECC)值，並且比較該第二錯誤修正碼(ECC)值與該第一錯誤修正碼(ECC)值，然後依據該比較結果來決定該資料內容是否存在複數個錯誤碼(errors)。當該資料內容存在該些個錯誤碼時，該設定單元計算該錯誤碼的數量，以決定該錯誤碼的數量是否超出一預定臨界值。
具體來說，當該錯誤碼的數量超出該預定臨界值時，該設定單元透過該控制單元設定該快閃記憶體的資料區域，以分配一部分的資料區域作為第二備用區域，其中該第一備用區域以及該第二備用區域的儲存容量相關於該錯誤修正碼(ECC)容量，以使該錯誤修正碼(ECC)模組修正該資料內容的錯誤碼。另一方面，當該些錯誤碼的數量小於該預定臨界值，該錯誤修正碼(ECC)模組依據該第二錯誤修正碼(ECC)值與該第一錯誤修正碼(ECC)值的比較結果來修正該些錯誤碼。根據上述，當錯誤碼的數量超過一預定 臨界值時，該設定單元有效提高該快閃記憶體控制器的錯誤修正碼(ECC)容量。
本發明之執行快閃記憶體控制器的控制方法包括下列步驟：(1)產生一讀取命令，以讀取該快閃記憶體的資料內容；(2)利用該資料內容產生一第二錯誤修正碼(ECC)值；(3)比較該第二錯誤修正碼(ECC)值與該第一錯誤修正碼(ECC)值，以依據該比較結果來決定該資料內容是否存在複數個錯誤碼；(4)當該資料內容存在該些個錯誤碼時，利用設定單元計算該些錯誤碼的數量，以決定該錯誤碼的數量是否超出一預定臨界值；以及(5)該設定單元設定該快閃記憶體的資料區域，以分配一部分的資料區域作為一第二備用區域，其中該第一備用區域以及該第二備用區域的儲存容量相關於該錯誤修正碼(ECC)容量，以使該錯誤修正碼(ECC)模組修正該資料內容的錯誤碼。
本發明使用一部分的儲存容量來執行高階的錯誤修正碼(ECC)機制，以改善非及閘(NAND)快閃記憶體的可靠度。該錯誤修正碼(ECC)機制依據快閃記憶體的使用狀態具有多段調整式修正資料之能力。因此可以利用額外的錯誤修正碼(ECC)容量來提高快閃記體的使用壽命。
為讓本發明之上述內容能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
參考第1圖，其繪示依據本發明實施例中快閃記憶體控制器100之方塊圖，係以設定單元100來適應性設定錯誤修正碼(ECC)容量。該快閃記憶 體控制器100包括控制單元102、緩衝器104、錯誤修正碼(error correction code, ECC)模組106以及設定單元108。該快閃記憶體控制器100控制設定單元108，以適應性調整快閃記憶體110的錯誤修正碼(ECC)容量。錯誤修正碼(ECC)主要是用於提高快閃記憶體的資料整合性(data integrity)，並且確保資料存取的可靠性(reliability)。該快閃記憶體110例如是非及閘(NAND)型式的快閃記憶體。
該快閃記憶體控制器100耦接於該快閃記憶體110，該控制單元102耦接於該設定單元108，並且透過複數個控訊號耦接至該快閃記憶體110。該控制單元102產生一寫入命令，用以寫入該資料內容至該快閃記憶體110，並且寫入該第一錯誤修正碼(ECC)值至該第一備用區域(如第2圖所示)。該錯誤修正碼(ECC)模組106以及設定單元108分別耦接至該控制單元102，該緩衝器104分別耦接至該錯誤修正碼(ECC)模組106以及快閃記憶體110。
參考第1圖以及第2圖，第2圖係繪示依據本發明實施例中非及閘(NAND)型式的快閃記憶體之結構示意圖，其中該快閃記憶體具有第一備用區域以及第二備用區域。控制單元102用以產生一讀取命令，以讀取該快閃記憶體110的資料內容，該快閃記憶體110具有資料區域，以儲存該資料內容，並且具有第一備用區域，以儲存相對應於該資料內容的第一錯誤修正碼(ECC)值。在一實施例中，該快閃記憶體110係以複數個頁面(pages)來儲存該資料內容。緩衝器104用以儲存來自於該快閃記憶體110的資料區域之資料內容。錯誤修正碼(ECC)模組106利用該資料內容產生第二錯誤修正碼(ECC)值，並且比較該第二錯誤修正碼(ECC)值與該第一錯誤修正碼 (ECC)值，然後依據該比較結果來決定該資料內容是否存在複數個錯誤碼(errors)。當該資料內容存在該些個錯誤碼時，該設定單元108計算該錯誤碼的數量，以決定該錯誤碼的數量是否超出一預定臨界值。
具體來說，當該錯誤碼的數量超出該預定臨界值時，該設定單元108透過該控制單元102設定該快閃記憶體110的資料區域，以分配一部分的資料區域作為第二備用區域，其中該第一備用區域以及該第二備用區域的儲存容量相關於該錯誤修正碼(ECC)容量，以使該錯誤修正碼(ECC)模組修正該資料內容的錯誤碼。另一方面，當該些錯誤碼的數量小於該預定臨界值，該錯誤修正碼(ECC)模組106依據該第二錯誤修正碼(ECC)值與該第一錯誤修正碼(ECC)值的比較結果來修正該些錯誤碼。根據上述，當錯誤碼的數量超過一預定臨界值時，該設定單元108有效提高(boost)該快閃記憶體控制器100的錯誤修正碼(ECC)容量。
該第一備用區域更包括一計數區域，以儲存一計數值，並且依據該計數值來決定該設定單元108是否設定該資料區域，以形成該第二備用區域。當該計數值大於一預定計數值時，該設定單元108設定該快閃記憶體110，以分配一部分的資料區域作為該第二備用區域。該預定計數值例如是該快閃記憶體的抹存計數值(wear leveling counter)，亦即抹存計數值係為該快閃記憶體的使用狀態。
在一實施例中，該錯誤修正碼(ECC)容量係表示該快閃記憶體110的複數個預定位元組(bytes)之可修正複數位元(bits)數量。該第一備用區域與該第二備用區域的儲存容量正比於該錯誤修正碼(ECC)容量。
繼續參考第1圖，該快閃記憶體110的控制訊號包括命令栓鎖致能訊號(command latch enable signal, SCLE)、晶片致能訊號(chip enable signal,/SCE)、寫入致能訊號(write enable signal,/SWE)、位址致能訊號(address latch enable signal, SALE)、讀取致能訊號(read enable signal,/SRE)、輸入/輸出(input/output signal, I/O)訊號以及預備/忙碌訊號(ready/busy signal, R/B)。晶片致能訊號(/SCE)表示當快閃記憶體110受到快閃記憶體控制器100激發時，該快閃記憶體110處於致能(active)狀態。例如當快閃記憶體110處於低準位時，該快閃記憶體110處於有效狀態。寫入致能訊號(/SWE)表示當寫入致能訊號(/SWE)被激發時，例如是低準位時，將資料寫入至該快閃記憶體110。
讀取致能訊號(/SRE)表示當讀取致能訊號(/SRE)被激發時，例如是低準位時，讀取該快閃記憶體110內的資料。當該命令栓鎖致能訊號(SCLE)被激發時，該命令在寫入致能訊號(/SWE)的上升緣栓鎖。當該位址致能訊號(SALE)被激發時，該位址在寫入致能訊號(/SWE)的上升緣栓鎖。輸入/輸出(I/O)訊號表示傳輸於該快閃記憶體110與該資料暫存器之間的訊號。該預備/忙碌訊號(R/B)表示該狀態模組報告給該快閃記憶體控制裝置100的狀態訊號。
在一實施例中，快閃記憶體控器100提供給快閃記憶體110的寫入致能訊號(/SWE)，將選定的頁面(page)之位元組資料寫入至快閃記憶體110，且錯誤修正碼(ECC)模組106亦接收該位元組資料並產生相對應於該頁面的錯誤修正碼(ECC)值。當該頁面中全部的位元組資料寫入至快閃記憶體110 之後，快閃記憶體控器100將該頁面的錯誤修正碼(ECC)值寫入至該頁面的備用區域。接著當錯誤修正碼(ECC)值寫入完畢之後，傳送一寫入確定命令至該快閃記憶體110，並且藉由將晶片致能訊號(/SCE)設為高準位，以使該快閃記憶體110禁能(disable)。
參考第1-3圖，第3圖係依據本發明實施例中執行快閃記憶體控制器100的控制方法之流程圖，以適應性(adaptively)設定錯誤修正碼(ECC)容量。該快閃記憶體控制器100包括控制單元102、緩衝器104、錯誤修正碼(error correction code, ECC)模組106以及設定單元108，該方法包括下列步驟：在步驟S300中，控制單元102產生寫入命令，用以寫入該資料內容至該快閃記憶體110。
在步驟S302中，該控制單元102寫入該第一錯誤修正碼(ECC)值至該第一備用區域。
在步驟S304中，該控制單元103產生讀取命令，以讀取該快閃記憶體110的資料內容。
在步驟S306中，錯誤修正碼(ECC)模組106利用該資料內容產生第二錯誤修正碼(ECC)值。
在步驟S308中，該錯誤修正碼(ECC)模組106比較該第二錯誤修正碼(ECC)值與該第一錯誤修正碼(ECC)值，以依據該比較結果來決定該資料內容是否存在複數個錯誤碼。當未包括錯誤碼，返回步驟S304，否則執行步驟S310。
在步驟S310中，當該資料內容存在該些個錯誤碼時，利用設定單元108計算該些錯誤碼的數量，以決定該錯誤碼的數量是否超出一預定臨界值。當超出該預定臨界值，執行步驟S312a，而當未超出該預定臨界值，執行步驟S314。
在步驟S312a中，該設定單元108設定該快閃記憶體110的資料區域，以分配一部分的資料區域作為一第二備用區域，其中該第一備用區域以及該第二備用區域的儲存容量相關於該錯誤修正碼(ECC)容量，以使該錯誤修正碼(ECC)模組106修正該資料內容的錯誤碼。接著執行步驟S318。
在步驟S312b中，儲存一計數值於該第一備用區域，以依據該計數值來決定該設定單元108是否設定該資料區域，以形成該第二備用區域。接著在步驟S316中，當該計數值大於一預定計數值時，該設定單元108設定該快閃記憶體110，以分配一部分的資料區域作為該第二備用區域。
在步驟S314中，該錯誤修正碼(ECC)模組106依據該第一備用區域的第一錯誤修正碼(ECC)值以及該第二錯誤修正碼(ECC)值，以修正該錯誤碼。
在步驟S318中，該錯誤修正碼(ECC)模組106依據該第一備用區域以及該第二備用區域的第一錯誤修正碼(ECC)值以及該第二錯誤修正碼(ECC)值，以修正該錯誤碼。
綜上所述，本發明使用一部分的儲存容量來執行高階的錯誤修正碼(ECC)機制，以改善非及閘(NAND)快閃記憶體的可靠度。該錯誤修正碼(ECC)機制依據快閃記憶體的使用狀態具有多段調整式修正資料之能力。因此可以利用額外的錯誤修正碼(ECC)容量來提高快閃記體的使用壽命。
雖然本發明已用較佳實施例揭露如上，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧快閃記憶體控制器
102‧‧‧控制單元
104‧‧‧緩衝器
106‧‧‧ECC模組
108‧‧‧設定單元
110‧‧‧快閃記憶體
第1圖係依據本發明實施例中快閃記憶體控制器之方塊圖，係以設定單元來適應性設定錯誤修正碼(ECC)容量。
第2圖係依據本發明實施例中非及閘(NAND)型式的快閃記憶體之結構示意圖，其中該快閃記憶體具有第一備用區域以及第二備用區域。
第3圖係依據本發明實施例中執行快閃記憶體控制器之流程圖，以適應性(adaptively)設定錯誤修正碼(ECC)容量。
100‧‧‧快閃記憶體控制器
102‧‧‧控制單元
104‧‧‧緩衝器
106‧‧‧ECC模組
108‧‧‧設定單元
110‧‧‧快閃記憶體

Claims (15)

  1. 一種快閃記憶體控制器，用以適應性設定快閃記憶體的錯誤修正碼(ECC)容量，該快閃記憶體控制器包括：一控制單元，用以產生一讀取命令，以讀取該快閃記憶體的資料內容，其中該快閃記憶體具有一資料區域，以儲存該資料內容，並且具有一第一備用區域，以儲存相對應於該資料內容的一第一錯誤修正碼(ECC)值；一緩衝器，用以儲存來自於該快閃記憶體的資料區域之該資料內容；一錯誤修正碼(ECC)模組，分別耦接於該控制單元以及該緩衝器，利用該資料內容產生一第二錯誤修正碼(ECC)值，並且比較該第二錯誤修正碼(ECC)值與該第一錯誤修正碼(ECC)值，以依據該比較結果來決定該資料內容是否存在複數個錯誤碼；以及一設定單元，分別耦接於該錯誤修正碼(ECC)模組以及該控制單元，當該資料內容存在該些個錯誤碼時，該設定單元計算該些錯誤碼的數量，以決定該錯誤碼的數量是否超出一預定臨界值；其中當該錯誤碼的數量超出該預定臨界值時，該設定單元透過該控制單元設定該快閃記憶體的該資料區域，以分配一部分的該資料區域作為一第二備用區域，其中該第一備用區域以及該第二備用區域的儲存容量相關於該錯誤修正碼(ECC)容量，以使該錯誤修正碼(ECC)模組修正該資料內容的該錯誤碼，當該些錯誤碼的數量小於該預定臨界值，該錯誤修正碼(ECC)模組依據該第二錯誤修正碼(ECC)值與該第一錯誤修正碼(ECC)值的比較結果來修正該些錯誤碼。
  2. 如申請專利範圍第1項所述之快閃記憶體控制器，其中該第一備用區域更包括一計數區域，以儲存一計數值，並且依據該計數值來決定該設定單元是否設定該資料區域，以形成該第二備用區域。
  3. 如申請專利範圍第2項所述之快閃記憶體控制器，其中當該計數值大於一預定計數值時，該設定單元設定該快閃記憶體，以分配一部分的該資料區域作為該第二備用區域。
  4. 如申請專利範圍第3所述之快閃記憶體控制器，其中該預定計數值係為該快閃記憶體的抹存計數值(wear leveling counter)。
  5. 如申請專利範圍第1項所述之快閃記憶體控制器，其中該控制單元更包括產生一寫入命令，用以寫入該資料內容至該快閃記憶體，並且寫入該第一錯誤修正碼(ECC)值至該第一備用區域。
  6. 如申請專利範圍第1項所述之快閃記憶體控制器，其中該錯誤修正碼(ECC)容量係表示該快閃記憶體的複數個預定位元組(bytes)之可修正複數位元(bits)數量。
  7. 如申請專利範圍第6項所述之快閃記憶體控制器，其中該第一備用區域與該第二備用區域的儲存容量正比於該錯誤修正碼(ECC)容量。
  8. 如申請專利範圍第1項所述之快閃記憶體控制器，其中該快閃記憶體係為非及閘(NAND)型式。
  9. 一種設定快閃記憶體的錯誤修正碼(ECC)容量之方法，其中該快閃記憶體具有一資料區域，以儲存該資料內容，並且具有一第一備用區域，以儲存相對應於該資料內容的一第一錯誤修正碼(ECC)值，且該第一備用區域 更包括一計數區域，該方法包括下列步驟：產生一讀取命令，以讀取該快閃記憶體的資料內容；利用該資料內容產生一第二錯誤修正碼(ECC)值；比較該第二錯誤修正碼(ECC)值與該第一錯誤修正碼(ECC)值，以依據該比較結果來決定該資料內容是否存在複數個錯誤碼；當該資料內容存在該些個錯誤碼時，利用設定單元計算該些錯誤碼的數量，以決定該錯誤碼的數量是否超出一預定臨界值；當該錯誤碼的數量超出該預定臨界值時，該設定單元設定該快閃記憶體的該資料區域，以分配一部分的該資料區域作為一第二備用區域，其中該第一備用區域以及該第二備用區域的儲存容量相關於該錯誤修正碼(ECC)容量，以使該錯誤修正碼(ECC)模組修正該資料內容的該錯誤碼；以及當該些錯誤碼的數量小於該預定臨界值，依據該第二錯誤修正碼(ECC)值與該第一錯誤修正碼(ECC)值的比較結果來修正該些錯誤碼。
  10. 如申請專利範圍第9項所述之方法，其中在比較該第二錯誤修正碼(ECC)值與該第一錯誤修正碼(ECC)值的步驟之後，更包括：儲存一計數值，並且依據該計數值來決定該設定單元是否設定該資料區域，以形成該第二備用區域。
  11. 如申請專利範圍第10項所述之方法，其中在儲存一計數值的步驟之後，更包括：當該計數值大於一預定計數值時，該設定單元設定該快閃記憶體，以分配一部分的該資料區域作為該第二備用區域。
  12. 如申請專利範圍第11項所述之方法，其中該預定計數值係為該快 閃記憶體的抹存計數值(wear leveling counter)。
  13. 如申請專利範圍第9項所述之方法，其中在產生該讀取命令，以讀取該快閃記憶體的資料內容的步驟之前，更包括：產生一寫入命令，用以寫入該資料內容至該快閃記憶體。
  14. 如申請專利範圍第13項所述之方法，其中在產生該寫入命的步驟之後，更包括：寫入該第一錯誤修正碼(ECC)值至該第一備用區域。
  15. 如申請專利範圍第9項所述之方法，其中該錯誤修正碼(ECC)容量係表示該快閃記憶體的複數個預定位元組(bytes)之可修正複數位元(bits)數量。
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