KR20170068681A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

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KR20170068681A
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김재범
이형민
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Abstract

데이터 저장 장치는 제어부, 상기 제어부의 제어에 따라 제1 알고리즘에 따른 제1 디코딩을 수행하도록 구성된 제1 디코더 및 상기 제어부의 제어에 따라 제2 알고리즘에 따른 제2 디코딩을 수행하도록 구성된 제2 디코더를 포함하되, 상기 제어부는, 하나 이상의 각각의 리드 전압 세트들에 근거하여 메모리 영역으로부터 리드된 각각의 데이터 청크들에 대해 상기 제1 디코딩을 수행하도록 상기 제1 디코더를 제어하고, 상기 각각의 데이터 청크들에 대응하는 신드롬 가중치들에 근거하여 상기 각각의 데이터 청크들에 대한 상기 제2 디코딩을 스케쥴링한다.

Description

데이터 저장 장치 및 그것의 동작 방법{DATA STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 데이터 저장 장치에 관한 것이다.
데이터 저장 장치는 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치는 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다. 외부 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 데이터 저장 장치는 외부 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 외부 장치에 연결됨으로써 동작할 수 있다.
본 발명의 실시 예는 리드 리트라이 동작 시 서로 다른 성능을 가지는 디코더들의 동작을 스케쥴링함으로써 동작 성능이 향상된 데이터 저장 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 제어부, 상기 제어부의 제어에 따라 제1 알고리즘에 따른 제1 디코딩을 수행하도록 구성된 제1 디코더 및 상기 제어부의 제어에 따라 제2 알고리즘에 따른 제2 디코딩을 수행하도록 구성된 제2 디코더를 포함하되, 상기 제어부는, 하나 이상의 각각의 리드 전압 세트들에 근거하여 메모리 영역으로부터 리드된 각각의 데이터 청크들에 대해 상기 제1 디코딩을 수행하도록 상기 제1 디코더를 제어하고, 상기 각각의 데이터 청크들에 대응하는 신드롬 가중치들에 근거하여 상기 각각의 데이터 청크들에 대한 상기 제2 디코딩을 스케쥴링할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 현재 리드 전압 세트에 근거하여 메모리 영역으로부터 리드된 현재 데이터 청크에 대해 제1 알고리즘에 따른 제1 디코딩을 수행하는 단계 및 상기 제1 디코딩이 실패할 때, 상기 현재 데이터 청크에 대응하는 신드롬 가중치에 근거하여 상기 현재 데이터 청크에 대한 제2 알고리즘에 따른 제2 디코딩을 스케쥴링하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 현재 리드 전압 세트에 근거하여 메모리 영역으로부터 리드된 현재 데이터 청크에 대해 제1 알고리즘에 따른 제1 디코딩을 수행하는 단계, 상기 제1 디코딩이 실패할 때, 상기 현재 데이터 청크에 대응하는 신드롬 가중치에 근거하여 상기 제1 디코딩 및 제2 알고리즘에 따른 제2 디코딩 중 어느 하나를 선택하는 단계 및 선택된 리드 전압 세트에 근거하여 상기 메모리 영역으로부터 리드된 데이터 청크에 대해 상기 선택된 디코딩을 수행하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치 및 그것의 동작 방법은 서로 다른 성능을 가지는 디코더들의 동작을 스케쥴링함으로써 리드 리트라이 동작을 빠르게 완료할 수 있다.
도1은 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도,
도2는 신드롬 가중치에 대해 제1 및 제2 디코딩이 실패할 확률을 도시한 그래프,
도3은 도1의 비휘발성 메모리 장치의 세부적인 구성을 예시적으로 도시한 블록도,
도4 및 도5는 도1의 데이터 저장 장치가 리드 리트라이 동작을 수행하는 방법을 예시적으로 도시한 도면들,
도6은 도1의 데이터 저장 장치의 동작 방법을 예시적으로 설명하기 위한 순서도,
도7은 본 발명의 실시 예에 따른 SSD를 도시하는 블록도,
도8은 본 발명의 실시 예에 따른 데이터 저장 장치가 적용된 데이터 처리 시스템을 도시하는 블록도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 데이터 저장 장치(10)를 도시한 블록도이다.
데이터 저장 장치(10)는 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치(10)는 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다.
데이터 저장 장치(10)는 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive) 등으로 구성될 수 있다.
데이터 저장 장치(10)는 컨트롤러(100) 및 비휘발성 메모리 장치(200)를 포함할 수 있다.
컨트롤러(100)는 제어부(110), 메모리(120) 및 ECC부(130)를 포함할 수 있다.
제어부(110)는 데이터 저장 장치(10)의 제반 동작을 제어할 수 있다. 제어부(110)는 외부 장치로부터 전송된 라이트 요청에 응답하여 비휘발성 메모리 장치(200)에 데이터를 저장하고, 외부 장치로부터 전송된 리드 요청에 응답하여 비휘발성 메모리 장치(200)에 저장된 데이터를 리드하여 외부 장치로 출력할 수 있다.
제어부(110)는 비휘발성 메모리 장치(200)로부터 전송된 데이터 청크에 대해 에러 비트 정정을 위한 디코딩을 수행하도록 ECC부(130)를 제어할 수 있다.
제어부(110)는 ECC부(130)의 디코딩이 실패할 때, 비휘발성 메모리 장치(200)의 리드 동작에서 사용되는 리드 전압들을 변경하고, 비휘발성 메모리 장치(200)를 제어함으로써 변경된 리드 전압들에 근거하여 동일한 메모리 영역으로부터 리드된 새로운 데이터 청크를 획득할 수 있다. 제어부(110)는 기설정된 리드 전압 세트들을 포함하는 리드 전압 테이블을 참조하여, 리드 전압 세트를 선택할 수 있다. 새로운 데이터 청크는 이전 데이터와 다른 위치에 다른 개수의 에러 비트들을 포함할 수 있다. 제어부(110)는 ECC부(130)의 디코딩이 성공할 때까지, 서로 다른 리드 전압 세트들에 대응하는 새로운 데이터 청크들에 대해 디코딩을 반복하도록 ECC부(130)를 제어할 수 있다. 상술된 제어부(110)의 일련의 동작들은 이하에서 리드 리트라이 동작으로 언급될 수 있다.
제어부(110)는, 뒤에서 상세하게 설명될 바와 같이, 리드 리트라이 동작을 수행할 때 상이한 성능을 가진 제1 및 제2 디코더들(131, 132)의 디코딩을 스케쥴링할 수 있다. 따라서, 불필요한 디코딩이 생략될 수 있고, 성공 확률이 높은 디코딩은 우선적으로 수행됨으로써 빠른 리드 리트라이 동작이 수행될 수 있다.
메모리(120)는 제어부(110)의 동작 메모리, 버퍼 메모리 또는 캐시 메모리 등의 기능을 수행할 수 있다. 메모리(120)는 동작 메모리로서 제어부(110)에 의해 구동되는 소프트웨어 프로그램 및 각종 프로그램 데이터를 저장할 수 있다. 메모리(120)는 버퍼 메모리로서 외부 장치 및 저장 매체 간에 전송되는 데이터를 버퍼링할 수 있다. 메모리(120)는 캐시 메모리로서 캐시 데이터를 임시 저장할 수 있다.
메모리(120)는 리드 리트라이 동작이 수행될 때, 제어부(110)에 의해 참조되는 리드 리트라이 테이블(121) 및 예약 리스트(122)를 저장할 수 있다.
ECC부(130)는 제1 디코더(131) 및 제2 디코더(132)를 포함할 수 있다.
제1 및 제2 디코더들(131, 132)은 제어부(110)의 제어에 따라, 비휘발성 메모리 장치(200)로부터 전송된 데이터 청크에 발생된 에러 비트들을 정정하기 위해서 제1 디코딩 및 제2 디코딩을 각각 수행할 수 있다. 제1 디코더(131)는 제1 알고리즘에 따라 제1 디코딩을 수행하고, 제2 디코더(132)는 제2 알고리즘에 따라 제2 디코딩을 수행할 수 있다. 제1 알고리즘은 제2 알고리즘보다 낮은 하드웨어 복잡도, 낮은 전력 소모 및 낮은 디코딩 레이턴시의 특성을 가질 수 있다. 제2 알고리즘은 제1 알고리즘보다 높은 하드웨어 복잡도, 높은 전력 소모 및 높은 디코딩 레이턴시의 특성을 가지지만, 더 우수한 에러 정정 능력을 가질 수 있다. LDPC(Low Density Parity Check) 코드에 대해, 제1 디코더(131)는, 예를 들어, BF(Bit Flipping) 알고리즘에 따른 디코딩을 수행하고, 제2 디코더(132)는, 예를 들어, 최소합(Min-Sum) 알고리즘에 따른 디코딩을 수행할 수 있다. 그러나, 본 발명의 실시 예는 이에 제한되지 않는다.
미도시되었지만, ECC부(130)는 데이터를 인코딩하기 위한 인코더를 더 포함할 수 있다. 인코더는 LDPC에 근거하여 데이터를 인코딩할 수 있다.
LDPC 코드에 대한 디코딩이 수행될 때, 패리티 체크 행렬과 데이터 청크 백터의 곱으로써 생성된 신드롬 백터에 근거하여, 데이터 청크가 에러 비트를 포함하는지 여부가 판단될 수 있다. 데이터 청크는 대응하는 신드롬 벡터가 0 벡터일 때 에러 비트를 포함하지 않고, 대응하는 신드롬 벡터가 0 벡터가 아닐 때 에러 비트를 포함할 수 있다.
신드롬 가중치는 신드롬 벡터의 원소들을 누적한 값일 수 있다. 신드롬 가중치가 높을수록 대응하는 데이터 청크가 많은 에러 비트들을 포함할 확률이 높을 수 있다.
도2는 신드롬 가중치에 대한 제1 및 제2 디코딩이 실패할 확률을 도시한 그래프이다. 도2의 그래프에서, 가로축은 신드롬 가중치(SDR)를 나타내고, 세로축은 디코딩이 실패할 확률을 나타낼 수 있다.
도2를 참조하면, 신드롬 가중치(SDR)에 대해 제1 및 제2 임계값(W1, W2)에 근거하여 제1 내지 제3 범위들(L, M, H)이 설정될 수 있다. 신드롬 가중치(SDR)는 제1 임계값(W1)보다 작을 때, 제1 범위(L)에 포함되고, 제1 임계값(W1)보다 크고 제2 임계값(W2)보다 작을 때, 제2 범위(M)에 포함되고, 제2 임계값(W2)보다 클 때, 제3 범위(H)에 포함될 수 있다. 제1 및 제2 임계값(W1, W2)은 제1 및 제2 알고리즘의 성능에 따라 설정될 수 있다.
신드롬 가중치(SDR)가 제1 범위(L)에 포함될 때, 제1 디코딩은 중간 확률로 성공할 수 있고, 제2 디코딩은 높은 확률로 성공할 수 있다고 볼 수 있다. 신드롬 가중치(SDR)가 제2 범위(M)에 포함될 때, 제1 디코딩은 높은 확률로 실패할 수 있지만 제2 디코딩은 중간 확률로 성공할 수 있다고 볼 수 있다. 신드롬 가중치(SDR)가 제3 범위(H)에 포함될 때, 제1 디코딩과 제2 디코딩은 모두 높은 확률로 실패할 수 있다. 즉, 신드롬 가중치(SDR)는 데이터 청크에 대한 제1 또는 제2 디코딩의 성공 여부를 예측하기 위해 사용될 수 있다.
다시 도1을 참조하면, 제어부(110)는 신드롬 가중치에 근거하여 제1 및 제2 디코딩을 스케쥴링할 수 있다.
제어부(110)는 리드 리트라이 테이블(121)로부터 선택된 각각의 리드 전압 세트들에 근거하여 메모리 영역으로부터 리드된 각각의 데이터 청크들에 대해 제1 디코딩을 수행하도록 제1 디코더(131)를 제어하고, 각각의 데이터 청크들에 대응하는 신드롬 가중치들에 근거하여 각각의 데이터 청크들에 대한 제2 디코딩을 스케쥴링할 수 있다. 제어부(110)는 리드 리트라이 테이블(121)로부터 선택된 현재 리드 전압 세트에 대응하는 현재 데이터 청크에 대해 제1 디코딩이 실패할 때, 현재 데이터 청크에 대응하는 신드롬 가중치에 근거하여 현재 데이터 청크에 대한 제2 디코딩을 우선 수행/예약/생략할 수 있다.
구체적으로, 제어부(110)는 신드롬 가중치가 제1 범위에 포함될 때, 후속 데이터 청크에 대한 제1 디코딩에 우선하여 현재 데이터 청크에 대해 제2 디코딩을 수행하도록 제2 디코더(132)를 제어할 수 있다.
그리고, 제어부(110)는 신드롬 가중치가 제2 범위에 포함될 때, 현재 데이터 청크에 대한 제2 디코딩을 예약할 수 있다. 제어부(110)는 리드 리트라이 테이블(121)에 포함된 모든 리드 전압 세트들에 대응하는 각각의 데이터 청크들에 대해 제1 디코딩이 실패할 때, 예약된 제2 디코딩을 수행하도록 제2 디코더(132)를 제어할 수 있다. 제어부(110)는 제2 디코딩을 예약할 때, 현재 리드 전압 세트에 대한 정보를 예약 리스트(122)에 추가할 수 있다.
그리고, 제어부(110)는 신드롬 가중치가 제3 범위에 포함될 때, 현재 데이터 청크에 대한 제2 디코딩을 생략할 수 있다.
비휘발성 메모리 장치(200)는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
비휘발성 메모리 장치(200)는 컨트롤러(100)의 제어에 따라, 컨트롤러(100)로부터 전송된 데이터를 저장하고, 저장된 데이터를 리드하여 컨트롤러(100)로 전송할 수 있다.
도3은 도1의 비휘발성 메모리 장치(200)의 세부적인 구성을 예시적으로 도시한 블록도이다.
비휘발성 메모리 장치(200)는 제어 로직(210), 전압 공급부(220), 인터페이스부(230), 어드레스 디코더(240), 데이터 입출력부(250) 및 메모리 셀 어레이(260)를 포함할 수 있다.
제어 로직(210)은 컨트롤러(100)의 제어에 따라 비휘발성 메모리 장치(200)의 제반 동작들을 제어할 수 있다. 제어 로직(210)은 컨트롤러(100)로부터 전송된 커맨드를 인터페이스부(230)로부터 전송받고, 커맨드에 응답하여 제어 신호들을 비휘발성 메모리 장치(200)의 내부 유닛들로 전송할 수 있다. 제어 로직(210)은 리드 전압을 변경하기 위한 커맨드에 응답하여, 변경된 리드 전압들에 근거하여 리드 동작을 수행할 수 있다.
전압 공급부(220)는 제어 로직(210)의 제어에 따라, 비휘발성 메모리 장치(200)의 제반 동작에 필요한 다양한 동작 전압들을 생성할 수 있다. 전압 공급부(220)는, 예를 들어, 리드 동작을 위한 리드 전압을 어드레스 디코더(240)로 공급할 수 있다.
인터페이스부(230)는 컨트롤러(100)와 커맨드 및 어드레스를 포함한 각종 제어 신호들 및 데이터를 주고 받을 수 있다. 인터페이스부(230)는 입력된 각종 제어 신호들 및 데이터를 비휘발성 메모리 장치(200)의 내부 유닛들로 전송할 수 있다.
어드레스 디코더(240)는 메모리 셀 어레이(260)에서 액세스될 부분을 선택하기 위해 어드레스를 디코딩할 수 있다. 어드레스 디코더(240)는 디코딩 결과에 따라 워드라인들(WL)을 선택적으로 구동하고, 비트라인들(BL)을 선택적으로 구동하도록 데이터 입출력부(250)를 제어할 수 있다.
데이터 입출력부(250)는 인터페이스부(230)로부터 전송된 데이터를 비트라인들(BL)을 통해 메모리 셀 어레이(260)로 전송할 수 있다. 데이터 입출력부(250)는 메모리 셀 어레이(260)로부터 비트라인들(BL)을 통해 리드된 데이터를 인터페이스부(230)로 전송할 수 있다. 데이터 입출력부(250)는 메모리 셀 어레이(260)에 포함된 메모리 셀이 리드 전압에 응답하여 온/오프됨에 따라 형성된 커런트를 센싱함으로써 메모리 셀에 저장된 데이터를 획득할 수 있다.
메모리 셀 어레이(260)는 워드라인들(WL)을 통해 어드레스 디코더(240)와 연결될 수 있고, 비트라인들(BL)을 통해 데이터 입출력부(250)와 연결될 수 있다. 메모리 셀 어레이(260)는 워드라인들(WL)과 비트라인들(BL)이 교차하는 영역에 각각 배치되고 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(260)는 2차원 또는 3차원 구조로 형성될 수 있다.
도4 및 도5는 도1의 데이터 저장 장치(10)가 리드 리트라이 동작을 수행하는 방법을 예시적으로 도시한 도면들이다. 도4 및 도5를 참조하면, 제어부(110)는 리드 전압 세트들(R0~R4)을 포함하는 리드 리트라이 테이블(RRT)을 참조하여 리드 리트라이 동작을 수행할 수 있다.
도4를 참조하면, 우선, 리드 전압 세트(R0)에 근거하여 메모리 영역으로부터 리드된 데이터 청크(D0)에 대해 제1 디코딩이 수행될 수 있다. 제1 디코딩이 페일일 때, 데이터 청크(D0)에 대응하는 신드롬 가중치(SDR)에 근거하여 데이터 청크(D0)에 대한 제2 디코딩이 스케쥴링될 수 있다. 데이터 청크(D0)에 대응하는 신드롬 가중치(SDR)가 제3 구간(H)에 포함될 때, 데이터 청크(D0)에 대한 제2 디코딩은 높은 확률로 실패할 수 있기 때문에 생략될 수 있다. 따라서, 데이터 청크(D0)에 대한 제2 디코딩은 현재에 수행되지 않고, 예약도 되지 않을 것이다.
이어서, 리드 전압 세트(R1)에 근거하여 동일한 메모리 영역으로부터 리드된 데이터 청크(D1)에 대해 제1 디코딩이 수행될 수 있다. 제1 디코딩이 페일일 때, 데이터 청크(D1)에 대응하는 신드롬 가중치(SDR)에 근거하여 데이터 청크(D1)에 대한 제2 디코딩이 스케쥴링될 수 있다. 데이터 청크(D1)에 대응하는 신드롬 가중치(SDR)가 제1 구간(L)에 포함될 때, 데이터 청크(D1)에 대한 제2 디코딩은 높은 확률로 성공할 수 있기 때문에 우선적으로 수행될 수 있다.
이어서, 리드 전압 세트(R1)에 근거하여 동일한 메모리 영역으로부터 리드된 데이터 청크(D1)에 대해 제2 디코딩이 수행될 수 있다. 제2 디코딩이 성공일 때, 디코딩된 데이터 청크(D1)가 출력되고, 리드 리트라이 동작은 종료될 수 있다.
정리하면, 데이터 청크에 대한 신드롬 가중치(SDR)에 근거하여 높은 확률로 성공할 것으로 예측된 제2 디코딩이 우선 수행됨으로써, 나머지 리드 전압 세트들에 근거한 불필요한 제1 디코딩은 수행되지 않을 수 있다. 따라서, 리드 리트라이 동작이 빠르게 완료될 수 있다.
도5를 참조하면, 우선, 리드 전압 세트(R0)에 근거하여 메모리 영역으로부터 리드된 데이터 청크(D0)에 대해 제1 디코딩이 수행될 수 있다. 제1 디코딩이 페일일 때, 데이터 청크(D0)에 대응하는 신드롬 가중치(SDR)에 근거하여 데이터 청크(D0)에 대한 제2 디코딩이 스케쥴링될 수 있다. 데이터 청크(D0)에 대응하는 신드롬 가중치(SDR)가 제3 구간(H)에 포함될 때, 데이터 청크(D0)에 대한 제2 디코딩은 높은 확률로 실패할 수 있기 때문에 생략될 수 있다. 따라서, 데이터 청크(D0)에 대한 제2 디코딩은 현재에 수행되지 않고, 예약도 되지 않을 것이다.
이어서, 리드 전압 세트(R1)에 근거하여 동일한 메모리 영역으로부터 리드된 데이터 청크(D1)에 대해 제1 디코딩이 수행될 수 있다. 제1 디코딩이 페일일 때, 데이터 청크(D1)에 대응하는 신드롬 가중치(SDR)에 근거하여 데이터 청크(D1)에 대한 제2 디코딩이 스케쥴링될 수 있다. 데이터 청크(D1)에 대응하는 신드롬 가중치(SDR)가 제1 구간(L)에 포함될 때, 데이터 청크(D1)에 대한 제2 디코딩은 높은 확률로 성공할 수 있기 때문에 우선적으로 수행될 수 있다.
이어서, 리드 전압 세트(R1)에 근거하여 동일한 메모리 영역으로부터 리드된 데이터 청크(D1)에 대해 제2 디코딩이 수행될 수 있다. 제2 디코딩이 페일일 때, 새로운 데이터 청크(D2)를 획득하기 위해서 후속 리드 전압 세트(R2)가 선택될 수 있다.
이어서, 리드 전압 세트(R2)에 근거하여 동일한 메모리 영역으로부터 리드된 데이터 청크(D2)에 대해 제1 디코딩이 수행될 수 있다. 제1 디코딩이 페일일 때, 데이터 청크(D2)에 대응하는 신드롬 가중치(SDR)에 근거하여 데이터 청크(D2)에 대한 제2 디코딩이 스케쥴링될 수 있다. 데이터 청크(D2)에 대응하는 신드롬 가중치(SDR)가 제2 구간(M)에 포함될 때, 데이터 청크(D2)에 대한 제2 디코딩은 중간 확률로 성공할 수 있기 때문에 현재에는 수행되지 않고 예약될 수 있다.
이어서, 리드 전압 세트(R3)에 근거하여 동일한 메모리 영역으로부터 리드된 데이터 청크(D3)에 대해 제1 디코딩이 수행될 수 있다. 제1 디코딩이 페일일 때, 데이터 청크(D3)에 대응하는 신드롬 가중치(SDR)에 근거하여 데이터 청크(D3)에 대한 제2 디코딩이 스케쥴링될 수 있다. 데이터 청크(D3)에 대응하는 신드롬 가중치(SDR)가 제2 구간(M)에 포함될 때, 데이터 청크(D3)에 대한 제2 디코딩은 중간 확률로 성공할 수 있기 때문에 현재에는 수행되지 않고 예약될 수 있다.
이어서, 리드 전압 세트(R4)에 근거하여 동일한 메모리 영역으로부터 리드된 데이터 청크(D4)에 대해 제1 디코딩이 수행될 수 있다. 데이터 청크(D4)에 대응하는 신드롬 가중치(SDR)에 근거하여 데이터 청크(D4)에 대한 제2 디코딩이 스케쥴링될 수 있다. 데이터 청크(D4)에 대응하는 신드롬 가중치(SDR)가 제3 구간(H)에 포함될 때, 데이터 청크(D4)에 대한 제2 디코딩은 높은 확률로 실패할 수 있기 때문에 생략될 수 있다. 따라서, 데이터 청크(D4)에 대한 제2 디코딩은 현재에 수행되지 않고, 예약도 되지 않을 것이다.
이어서, 모든 리드 전압 세트들(R0~R4)에 대응하는 각각의 데이터 청크들(D0~D4)에 대한 제1 디코딩이 페일되었으므로, 예약된 제2 디코딩이 수행될 수 있다.
예약된 리드 전압 세트(R2)에 근거하여 동일한 메모리 영역으로부터 리드된 데이터 청크(D2)에 대해 제2 디코딩이 수행될 수 있다. 제2 디코딩이 성공일 때, 디코딩된 데이터 청크(D2)가 출력되고, 리드 리트라이 동작은 종료될 수 있다.
정리하면, 데이터 청크에 대한 신드롬 가중치(SDR)에 근거하여 높은 확률로 실패할 것으로 예측된 제2 디코딩은 미리 생략됨으로써, 불필요한 디코딩은 수행되지 않을 수 있다. 따라서, 리드 리트라이 동작이 빠르게 완료될 수 있다.
도6은 도1의 데이터 저장 장치(10)의 동작 방법을 예시적으로 설명하기 위한 순서도이다.
도1, 도2 및 도6을 참조하면, 단계(S11)에서, 제어부(110)는 리드 리트라이 테이블(121)로부터 리드 전압 세트를 선택할 수 있다. 제어부(110)는 비휘발성 메모리 장치(200)를 제어함으로써, 메모리 영역으로부터 선택된 리드 전압 세트에 근거하여 리드된 데이터 청크를 획득할 수 있다.
단계(S12)에서, 제어부(110)는 데이터 청크에 대해 제1 디코딩을 수행하도록 제1 디코더(131)를 제어할 수 있다.
단계(S13)에서, 제어부(110)는 제1 디코딩이 성공했는지 여부를 판단할 수 있다. 제1 디코딩이 성공했을 때, 절차는 종료될 수 있다. 제1 디코딩이 실패했을 때, 절차는 단계(S14)로 진행될 수 있다.
단계(S14)에서, 제어부(110)는 데이터 청크에 대응하는 신드롬 가중치(SDR)가 어떤 범위에 포함되는지 판단할 수 있다. 신드롬 가중치(SDR)는 제1 디코딩이 수행될 때 생성된 신드롬의 원소들을 누적함으로써 산출될 수 있다. 신드롬 가중치(SDR)가 제1 내지 제3 범위들(L, M, H) 중 어디에 포함되는지에 따라, 절차는 단계들(S15, S17, S18)로 진행될 수 있다.
단계(S15)에서, 제어부(110)는 신드롬 가중치(SDR)가 제1 범위(L)에 포함될 때, 현재 리드 전압 세트에 근거하여 메모리 영역으로부터 리드된 데이터 청크에 대해 제2 디코딩을 우선 수행할 것으로 결정하고, 제2 디코딩을 수행하도록 제2 디코더(132)를 제어할 수 있다. 제2 디코딩이 수행될 데이터 청크는 현재 리드 전압 세트에 근거하여 비휘발성 메모리 장치(200)로부터 다시 리드되거나 또는 제1 디코딩을 위해 리드되었을 때 별도 영역에 저장됨으로써 획득될 수 있다.
단계(S16)에서, 제어부(110)는 제2 디코딩이 성공했는지 여부를 판단할 수 있다. 제2 디코딩이 성공했을 때, 절차는 종료될 수 있다. 제2 디코딩이 실패했을 때, 절차는 단계(S19)로 진행될 수 있다.
단계(S17)에서, 제어부(110)는 신드롬 가중치(SDR)가 제2 범위(M)에 포함될 때, 현재 리드 전압 세트에 근거하여 메모리 영역으로부터 리드된 데이터 청크에 대한 제2 디코딩을 예약하기로 결정하고, 현재 리드 전압 세트에 대한 정보를 예약 리스트(122)에 추가할 수 있다.
단계(S18)에서, 제어부(110)는 신드롬 가중치(SDR)가 제3 범위(H)에 포함될 때, 현재 리드 전압 세트에 근거하여 메모리 영역으로부터 리드된 데이터 청크에 대한 제2 디코딩을 생략하기로 결정할 수 있다.
단계(S19)에서, 제어부(110)는 리드 리트라이 테이블(121)의 모든 리드 전압 세트들에 대응하는 각각의 데이터 청크들에 대해 제1 디코딩이 수행되었는지 여부를 판단할 수 있다. 모든 데이터 청크들에 대해 제1 디코딩이 수행되지 않은 경우, 절차는 단계(S11)로 진행되고, 제어부(110)는 리드 리트라이 테이블(121)로부터 후속 리드 전압 세트를 선택할 수 있다. 모든 데이터 청크들에 대해 제1 디코딩이 수행된 경우, 즉, 모든 데이터 청크들에 대해 제1 디코딩이 실패했을 경우, 절차는 단계(S20)로 진행될 수 있다.
단계(S20)에서, 제어부(110)는 예약된 제2 디코딩이 있는지, 즉, 예약 리스트(122)가 적어도 하나의 리드 전압 세트에 대한 정보를 포함하는지 여부를 판단할 수 있다. 예약된 제2 디코딩이 없는 경우, 절차는 종료될 수 있다. 예약된 제2 디코딩이 있는 경우, 절차는 단계(S21)로 진행될 수 있다.
단계(S21)에서, 제어부(110)는 예약 리스트(122)로부터 리드 전압 세트를 선택할 수 있다. 제어부(110)는, 예를 들어, 예약 리스트(122)에 추가된 순서에 따라 리드 전압 세트를 선택할 수 있다. 제어부(110)는 비휘발성 메모리 장치(200)를 제어함으로써, 선택된 리드 전압 세트에 근거하여 메모리 영역으로부터 리드된 데이터 청크를 획득할 수 있다. 실시 예에 따라서, 제어부(110)는 데이터 청크는 제1 디코딩을 위해 리드한 뒤에 별도 영역에 유지된 데이터 청크를 사용할 수 있다.
단계(S22)에서, 제어부(110)는 데이터 청크에 대해 제2 디코딩을 수행하도록 제2 디코더(132)를 제어할 수 있다.
단계(S23)에서, 제어부(110)는 제2 디코딩이 성공했는지 여부를 판단할 수 있다. 제2 디코딩이 성공했을 때, 절차는 종료될 수 있다. 제2 디코딩이 실패했을 때, 절차는 단계(S24)로 진행될 수 있다.
단계(S24)에서, 제어부(110)는 예약 리스트(122)의 모든 리드 전압 세트들에 대응하는 각각의 데이터 청크들에 대해 제2 디코딩이 수행되었는지 여부를 판단할 수 있다. 모든 데이터 청크들에 대해 제2 디코딩이 수행되지 않은 경우, 절차는 단계(S21)로 진행되고, 제어부(110)는 예약 리스트(122)로부터 후속 리드 전압 세트를 선택할 수 있다. 모든 데이터 청크들에 대해 제2 디코딩이 수행된 경우, 즉, 모든 데이터 청크들에 대해 제2 디코딩이 실패했을 경우, 절차는 종료될 수 있다.
도7은 본 발명의 실시 예에 따른 SSD(1000)를 도시하는 블록도이다.
SSD(1000)는 컨트롤러(1100)와 저장 매체(1200)를 포함할 수 있다.
컨트롤러(1100)는 호스트 장치(1500)와 저장 매체(1200) 사이의 데이터 교환을 제어할 수 있다. 컨트롤러(1100)는 프로세서(1110), 램(1120), 롬(1130), ECC부(1140), 호스트 인터페이스(1150) 및 저장 매체 인터페이스(1160)를 포함할 수 있다.
프로세서(1110)는 컨트롤러(1100)의 제반 동작을 제어할 수 있다. 프로세서(1110)는 호스트 장치(1500)의 데이터 처리 요청에 따라 저장 매체(1200)에 데이터를 저장하고, 저장 매체(1200)로부터 저장된 데이터를 리드할 수 있다. 프로세서(1110)는 저장 매체(1200)를 효율적으로 관리하기 위해서, 머지 동작 및 웨어 레벨링 동작 등과 같은 SSD(1000)의 내부 동작을 제어할 수 있다.
또한, 프로세서(1110)는 도1에 도시된 제어부(110)와 실질적으로 유사하게 동작할 수 있다. 프로세서(1110)는 리드 리트라이 동작이 수행될 때, 신드롬 가중치에 근거하여 서로 성능이 다른 제1 및 제2 디코딩을 스케쥴링함으로써, 높은 확률로 성공할 디코딩을 우선 수행하고 불필요한 디코딩을 생략하도록 ECC부(1140)를 제어할 수 있다.
램(1120)은 프로세서(1110)에 의해 사용되는 프로그램 및 프로그램 데이터를 저장할 수 있다. 램(1120)은 호스트 인터페이스(1150)로부터 전송된 데이터를 저장 매체(1200)에 전달하기 전에 임시 저장할 수 있고. 저장 매체(1200)로부터 전송된 데이터를 호스트 장치(1500)로 전달하기 전에 임시 저장할 수 있다.
롬(1130)은 프로세서(1110)에 의해 리드되는 프로그램 코드를 저장할 수 있다. 프로그램 코드는 프로세서(1110)가 컨트롤러(1100)의 내부 유닛들을 제어하기 위해서 프로세서(1110)에 의해 처리되는 명령들을 포함할 수 있다.
ECC부(1140)는 저장 매체(1200)에 저장될 데이터를 인코딩하고, 저장 매체(1200)로부터 리드된 데이터를 디코딩할 수 있다. ECC부(1140)는 ECC 알고리즘에 따라 데이터에 발생된 에러를 검출하고 정정할 수 있다. ECC부(1140)는 도1에 도시된 ECC부(130)와 같이, 서로 성능이 다른 디코더들을 포함할 수 있다.
호스트 인터페이스(1150)는 호스트 장치(1500)와 데이터 처리 요청 및 데이터 등을 교환할 수 있다.
저장 매체 인터페이스(1160)는 저장 매체(1200)로 제어 신호 및 데이터를 전송할 수 있다. 저장 매체 인터페이스(1160)는 저장 매체(1200)로부터 데이터를 전송받을 수 있다. 저장 매체 인터페이스(1160)는 저장 매체(1200)와 복수의 채널들(CH0~CHn)을 통해 연결될 수 있다.
저장 매체(1200)는 복수의 비휘발성 메모리 장치들(NVM0~NVMn)을 포함할 수 있다. 복수의 비휘발성 메모리 장치들(NVM0~NVMn) 각각은 컨트롤러(1100)의 제어에 따라 라이트 동작 및 리드 동작을 수행할 수 있다.
도8은 본 발명의 실시 예에 따른 데이터 저장 장치(10)가 적용된 데이터 처리 시스템(2000)을 도시하는 블록도이다.
데이터 처리 시스템(2000)은 컴퓨터, 랩탑, 넷북, 스마트폰, 디지털 TV, 디지털 카메라, 네비게이션 등을 포함할 수 있다. 데이터 처리 시스템(2000)은 메인 프로세서(2100), 메인 메모리 장치(2200), 데이터 저장 장치(2300) 및 입출력 장치(2400)를 포함할 수 있다. 데이터 처리 시스템(2000)의 내부 유닛들은 시스템 버스(2500)를 통해서 데이터 및 제어 신호 등을 주고받을 수 있다.
메인 프로세서(2100)는 데이터 처리 시스템(2000)의 제반 동작을 제어할 수 있다. 메인 프로세서(2100)는, 예를 들어, 마이크로프로세서와 같은 중앙 처리 장치일 수 있다. 메인 프로세서(2100)는 운영 체제, 애플리케이션 및 장치 드라이버 등의 소프트웨어들을 메인 메모리 장치(2200) 상에서 수행할 수 있다.
메인 메모리 장치(2200)는 메인 프로세서(2100)에 의해 사용되는 프로그램 및 프로그램 데이터를 저장할 수 있다. 메인 메모리 장치(2200)는 데이터 저장 장치(2300) 및 입출력 장치(2400)로 전송될 데이터를 임시 저장할 수 있다.
데이터 저장 장치(2300)는 컨트롤러(2310) 및 저장 매체(2320)를 포함할 수 있다. 데이터 저장 장치(2300)는 도1의 데이터 저장 장치(10)와 실질적으로 유사하게 구성되고 동작할 수 있다.
입출력 장치(2400)는 사용자로부터 데이터 처리 시스템(2000)을 제어하기 위한 명령을 입력받거나 처리된 결과를 사용자에게 제공하는 등 사용자와 정보를 교환할 수 있는 키보드, 스캐너, 터치스크린, 스크린 모니터, 프린터 및 마우스 등을 포함할 수 있다.
실시 예에 따라, 데이터 처리 시스템(2000)은 LAN(Local Area Network), WAN(Wide Area Network) 및 무선 네트워크 등의 네트워크(2600)를 통해 적어도 하나의 서버(2700)와 통신할 수 있다. 데이터 처리 시스템(2000)은 네트워크(2600)에 접속하기 위해서 네트워크 인터페이스(미도시)를 포함할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 데이터 저장 장치
100: 컨트롤러
110: 제어부
120: 메모리
121: 리드 리트라이 테이블
122: 예약 리스트
130: ECC부
131: 제1 디코더
132: 제2 디코더
200: 비휘발성 메모리 장치

Claims (23)

  1. 제어부;
    상기 제어부의 제어에 따라 제1 알고리즘에 따른 제1 디코딩을 수행하도록 구성된 제1 디코더; 및
    상기 제어부의 제어에 따라 제2 알고리즘에 따른 제2 디코딩을 수행하도록 구성된 제2 디코더를 포함하되,
    상기 제어부는, 하나 이상의 각각의 리드 전압 세트들에 근거하여 메모리 영역으로부터 리드된 각각의 데이터 청크들에 대해 상기 제1 디코딩을 수행하도록 상기 제1 디코더를 제어하고, 상기 각각의 데이터 청크들에 대응하는 신드롬 가중치들에 근거하여 상기 각각의 데이터 청크들에 대한 상기 제2 디코딩을 스케쥴링하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 제어부는, 현재 리드 전압 세트에 대응하는 현재 데이터 청크에 대해 상기 제1 디코딩이 실패할 때, 상기 현재 데이터 청크에 대응하는 신드롬 가중치에 근거하여 상기 현재 데이터 청크에 대한 상기 제2 디코딩을 스케쥴링하는 데이터 저장 장치.
  3. 제2항에 있어서,
    상기 제어부는, 상기 신드롬 가중치가 제1 범위에 포함될 때, 후속 데이터 청크에 대한 상기 제1 디코딩에 우선하여 상기 현재 데이터 청크에 대해 상기 제2 디코딩을 수행하도록 상기 제2 디코더를 제어하는 데이터 저장 장치.
  4. 제2항에 있어서,
    상기 제어부는, 상기 신드롬 가중치가 제2 범위에 포함될 때, 상기 현재 데이터 청크에 대한 상기 제2 디코딩을 예약하는 데이터 저장 장치.
  5. 제4항에 있어서,
    상기 제어부는, 기설정된 각각의 리드 전압 세트들에 대응하는 각각의 데이터 청크들에 대해 상기 제1 디코딩이 실패할 때, 상기 예약된 제2 디코딩을 수행하도록 상기 제2 디코더를 제어하는 데이터 저장 장치.
  6. 제4항에 있어서,
    상기 제어부는, 상기 제2 디코딩을 예약할 때, 상기 현재 리드 전압 세트에 대한 정보를 예약 리스트에 추가하는 데이터 저장 장치.
  7. 제2항에 있어서,
    상기 제어부는, 상기 신드롬 가중치가 제3 범위에 포함될 때, 상기 현재 데이터 청크에 대한 상기 제2 디코딩을 생략하는 데이터 저장 장치.
  8. 제1항에 있어서,
    상기 제어부는, 상기 제1 디코딩 또는 상기 제2 디코딩이 성공할 때까지 상기 제1 및 제2 디코더들을 제어하는 데이터 저장 장치.
  9. 제1항에 있어서,
    상기 제2 알고리즘은 상기 제1 알고리즘보다 에러 정정 능력이 높은 데이터 저장 장치.
  10. 현재 리드 전압 세트에 근거하여 메모리 영역으로부터 리드된 현재 데이터 청크에 대해 제1 알고리즘에 따른 제1 디코딩을 수행하는 단계; 및
    상기 제1 디코딩이 실패할 때, 상기 현재 데이터 청크에 대응하는 신드롬 가중치에 근거하여 상기 현재 데이터 청크에 대한 제2 알고리즘에 따른 제2 디코딩을 스케쥴링하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 제2 디코딩을 스케쥴링하는 단계는,
    상기 신드롬 가중치가 제1 범위에 포함될 때, 상기 제2 디코딩을 우선 수행할 것으로 결정하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  12. 제10항에 있어서,
    상기 제2 디코딩을 스케쥴링하는 단계는,
    상기 신드롬 가중치가 제2 범위에 포함될 때, 상기 제2 디코딩을 예약할 것으로 결정하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  13. 제12항에 있어서,
    기설정된 각각의 리드 전압 세트들에 근거하여 상기 메모리 영역으로부터 리드된 각각의 데이터 청크들에 대해 상기 제1 디코딩이 실패할 때, 상기 예약된 제2 디코딩을 수행하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  14. 제10항에 있어서,
    상기 제2 디코딩을 스케쥴링하는 단계는,
    상기 신드롬 가중치가 제3 범위에 포함될 때, 상기 제2 디코딩을 생략할 것으로 결정하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  15. 제10항에 있어서,
    후속 리드 전압 세트에 근거하여 상기 메모리 영역으로부터 리드된 후속 데이터 청크에 대해 상기 제1 디코딩을 수행하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  16. 제10항에 있어서,
    상기 제2 알고리즘은 상기 제1 알고리즘보다 에러 정정 능력이 높은 데이터 저장 장치의 동작 방법.
  17. 현재 리드 전압 세트에 근거하여 메모리 영역으로부터 리드된 현재 데이터 청크에 대해 제1 알고리즘에 따른 제1 디코딩을 수행하는 단계;
    상기 제1 디코딩이 실패할 때, 상기 현재 데이터 청크에 대응하는 신드롬 가중치에 근거하여 상기 제1 디코딩 및 제2 알고리즘에 따른 제2 디코딩 중 어느 하나를 선택하는 단계; 및
    선택된 리드 전압 세트에 근거하여 상기 메모리 영역으로부터 리드된 데이터 청크에 대해 상기 선택된 디코딩을 수행하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 선택하는 단계는,
    상기 신드롬 가중치가 제1 임계값보다 작을 때 상기 제2 디코딩을 선택하고, 상기 신드롬 가중치가 상기 제1 임계값보다 작지 않을 때 상기 제1 디코딩을 선택하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  19. 제17항에 있어서,
    상기 선택된 알고리즘이 상기 제2 디코딩일 때, 상기 선택된 리드 전압 세트는 상기 현재 리드 전압 세트인 데이터 저장 장치의 동작 방법.
  20. 제17항에 있어서,
    상기 선택된 알고리즘이 상기 제1 디코딩일 때, 상기 선택된 리드 전압 세트는 기설정된 리드 전압 세트들 중에서 상기 현재 리드 전압 세트와 다른 어느 하나인 데이터 저장 장치의 동작 방법.
  21. 제17항에 있어서,
    상기 선택된 알고리즘이 상기 제1 디코딩일 때, 상기 신드롬 가중치에 근거하여 상기 현재 데이터 청크에 대한 상기 제2 디코딩을 예약/생략할 것인지를 결정하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  22. 제21항에 있어서,
    기설정된 각각의 리드 전압 세트들에 근거하여 상기 메모리 영역으로부터 리드된 각각의 데이터 청크들에 대해 상기 제1 디코딩이 실패할 때, 상기 예약된 제2 디코딩을 수행하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  23. 제17항에 있어서,
    상기 제2 알고리즘은 상기 제1 알고리즘보다 에러 정정 능력이 높은 데이터 저장 장치.
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