CN104572334B - 解码方法、存储器存储装置与存储器控制电路单元 - Google Patents

Abstract

本发明提供一种解码方法，存储器存储装置与存储器控制电路单元。此方法包括：根据第一读取电压读取多个存储单元以取得第一验证比特；根据第一验证比特来执行包含一机率解码算法的解码程序以产生多个第一解码比特，并利用第一解码比特判断是否解码成功；以及若解码失败，根据第二读取电压读取存储单元以取得第二验证比特，根据第二验证比特来执行解码程序以产生多个第二解码比特。其中第二读取电压不同于第一读取电压，并且第二读取电压的个数相同于第一读取电压的个数。藉此，可以提升更正错误的能力。

Description

解码方法、存储器存储装置与存储器控制电路单元

技术领域

本发明是有关于一种解码方法，且特别是有关于一种可复写式非易失性存储器模块的解码方法、存储器存储装置与存储器控制电路单元。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储介质的需求也急速增加。由于可复写式非易失性存储器模块（例如，闪速存储器）具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

一般来说，存储在可复写式非易失性存储器模块中的数据会加入一些错误更正码(error correcting code，简称：ECC)。以往错误更正码多使用代数解码算法，如（BCHcode），而目前机率解码算法，如低密度奇偶检查码(low density parity code，简称：LDPC)，则逐渐成熟。低密度奇偶检查码是使用一个稀疏矩阵(sparse matrix)来编码与解码。这个稀疏矩阵的零空间(null space)便包含了所有的有效码字(valid codeword)。这些有效码字之间的距离越大，则能够更正的比特个数越多。然而，这些有效码字之间的距离并不是固定的，因此，所能更正的比特个数也不是固定的。举例来说，在一个码字(codeword)中有4个比特发生了错误，并且对应的低密度奇偶检查码可以更正这些错误；但在同一个码字中，若有另外3个比特发生了错误，则对应的低密度奇偶检查码却可能无法更正这些错误。另外，使用不同的稀疏矩阵，低密度奇偶检查码的错误更正能力也会不相同。

图1是现有技术中低密度奇偶检查码的错误率曲线图。

请参照图1，横轴是原错误比特率(raw bit error rate，简称：RBER)，所指的是在解码前数据发生错误的比率；纵轴是不可更正的错误比特率(uncorrectable bit errorrate，简称：UBER)，所指的是在解码以后发生错误的比率。曲线180代表的是第一矩阵，而曲线190代表的是第二矩阵。第一矩阵与第二矩阵有相同的大小，即用这两个矩阵所产生的码字有相同的码率(code rate)。然而，第一矩阵与第二矩阵中的元素并不相同。在错误地面区(error floor region)内曲线180有较低的UBER，但在瀑布区(waterfall region)内曲线190有较低的UBER。换句话说，曲线180与曲线190之间存在着权衡。因此，如何在相同码率的条件下提升更正错误的能力，为此领域技术人员所关心的议题。

发明内容

本发明提供一种解码方法、存储器存储装置与存储器控制电路单元，可以提升更正错误的能力。

本发明一实施例提供一种解码方法，用于可复写式非易失性存储器模块，其包括多个存储单元。此解码方法包括：根据至少一个第一读取电压读取多个第一存储单元，以取得每一个第一存储单元的至少一个第一验证比特；根据第一验证比特来执行包含一机率解码算法的第一解码程序以产生多个第一解码比特，并利用第一解码比特判断是否解码成功；以及若解码失败，根据至少一个第二读取电压读取第一存储单元以取得每一个第一存储单元的至少一个第二验证比特，根据第二验证比特来执行第一解码程序以产生多个第二解码比特。其中第二读取电压不同于第一读取电压，并且第二读取电压的个数相同于第一读取电压的个数。

在本发明一实施例中，上述的解码方法还包括：根据第一读取电压的其中之一与一预设读取电压之间的差取得一偏移值；利用偏移值调整预设读取电压以取得第二读取电压。

在本发明一实施例中，第一读取电压的个数为1，并且预设读取电压是介于第一读取电压与第二读取电压之间。

在本发明一实施例中，上述取得偏移值的步骤包括：将第一读取电压的其中之一与预设读取电压之间的差乘上一乘数以取得偏移值。

在本发明一实施例中，上述的解码方法还包括：利用第二解码比特判断是否解码成功；若利用第二解码比特判断解码失败，判断重新取得第二读取电压的次数是否超过一预设次数；若重新取得第二读取电压的次数未超过预设次数，重新取得第二读取电压，根据重新取得的第二读取电压读取第一存储单元以重新取得第二验证比特，根据重新取得的第二验证比特执行第一解码程序；以及若重新取得第二读取电压的次数超过预设次数，停止重新取得第二读取电压。

在本发明一实施例中，上述第一读取电压的个数与第二读取电压的个数为1。解码方法还包括：若重新取得第二读取电压的次数超过预设次数，根据多个第三读取电压读取第一存储单元，以取得每一个第一存储单元的多个第三验证比特；设定第三读取电压的其中之一为第一正负号读取电压；根据第一正负号读取电压与每一个第一存储单元的第三验证比特取得每一个第一存储单元的一解码初始值；对解码初始值执行第二解码程序以取得多个第三解码比特；利用第三解码比特判断是否解码成功；若利用第三解码比特判断解码失败，设定第三读取电压的其中之另一为第二正负号读取电压，根据第二正负号读取电压与第三验证比特重新取得解码初始值，并且根据重新取得的解码初始值执行第二解码程序。

在本发明一实施例中，上述的第一正负号读取电压是位于第三读取电压的中间，并且第二正负号读取电压是位于第一正负号读取电压的一侧。解码方法还包括：若利用第二正负号读取电压所执行的第二解码程序并没有解码成功，设定第三读取电压的其中之更另一为第三正负号读取电压，根据第三正负号读取电压与第三验证比特重新取得解码初始值，并且根据重新取得的解码初始值执行第二解码程序。其中第三正负号读取电压位于第一正负号读取电压的另一侧。

在本发明一实施例中，上述的解码方法还包括：对于不同的正负号读取电压，将第三验证比特输入至不同的查找表，以重新取得解码初始值。

在本发明一实施例中，上述的机率解码算法为低密度奇偶检查码。

在本发明一实施例中，上述的利用该些第一解码比特判断是否解码成功的步骤包括：根据该些第一解码比特产生多个校验子；根据校验子判断第一解码比特是否组成有效的码字；若第一解码比特组成有效的码字，判断解码成功。

本发明一实施例提供一种存储器存储装置，包括连接接口单元、可复写式非易失性存储器模块与存储器控制电路单元。连接接口单元是用以电性连接至一主机系统。存储器控制电路单元是电性连接至连接接口单元与可复写式非易失性存储器模块，用以根据至少一个第一读取电压读取多个第一存储单元，以取得每一个第一存储单元的至少一个第一验证比特。存储器控制电路单元用以根据第一验证比特来执行包含一机率解码算法的第一解码程序以产生多个第一解码比特，并利用第一解码比特判断是否解码成功。若解码失败，存储器控制电路单元用以根据至少一个第二读取电压读取第一存储单元以取得每一个第一存储单元的至少一个第二验证比特，并且根据第二验证比特来执行第一解码程序以产生多个第二解码比特。其中第二读取电压不同于第一读取电压，并且第二读取电压的个数相同于第一读取电压的个数。

在本发明一实施例中，上述的存储器控制电路单元还用以根据第一读取电压的其中之一与一预设读取电压之间的差取得一偏移值，并且利用偏移值调整预设读取电压以取得第二读取电压。

在本发明一实施例中，上述的存储器控制电路单元将第一读取电压的其中之一与预设读取电压之间的差乘上一乘数以取得偏移值。

在本发明一实施例中，上述的存储器控制电路单元还用以利用第二解码比特判断是否解码成功。若利用第二解码比特判断解码失败，存储器控制电路单元用以判断重新取得第二读取电压的次数是否超过一预设次数。若重新取得第二读取电压的次数未超过预设次数，存储器控制电路单元用以重新取得第二读取电压，根据重新取得的第二读取电压读取第一存储单元以重新取得第二验证比特，并且根据重新取得的第二验证比特执行第一解码程序。若重新取得第二读取电压的次数超过预设次数，存储器控制电路单元用以停止重新取得第二读取电压。

在本发明一实施例中，上述的第一读取电压的个数与第二读取电压的个数为1。若重新取得第二读取电压的次数超过预设次数，存储器控制电路单元用以根据多个第三读取电压读取第一存储单元，以取得每一个第一存储单元的多个第三验证比特。存储器控制电路单元还用以设定第三读取电压的其中之一为第一正负号读取电压，并且根据第一正负号读取电压与每一个存储单元的第三验证比特取得每一个第一存储单元的一解码初始值。存储器控制电路单元还用以对解码初始值执行第二解码程序以取得多个第三解码比特，并且利用第三解码比特判断是否解码成功。若利用第三解码比特判断解码失败，存储器控制电路单元用以设定第三读取电压的其中之另一为第二正负号读取电压，根据第二正负号读取电压与第三验证比特重新取得解码初始值，并且根据重新取得的解码初始值执行第二解码程序。

在本发明一实施例中，上述的第一正负号读取电压是位于第三读取电压的中间，并且第二正负号读取电压是位于第一正负号读取电压的一侧。若利用第二正负号读取电压所执行的第二解码程序并没有解码成功，存储器控制电路单元用以设定第三读取电压的其中之更另一为第三正负号读取电压，根据第三正负号读取电压与第三验证比特重新取得解码初始值，并且根据重新取得的解码初始值执行第二解码程序。其中第三正负号读取电压位于第一正负号读取电压的另一侧。

在本发明一实施例中，存储器控制电路单元判断是否解码成功的操作包括：存储器控制电路单元根据第一解码比特产生多个校验子并且根据校验子判断第一解码比特是否组成有效的码字。若第一解码比特组成有效的码字，存储器控制电路单元判断解码成功。

本发明一实施例提供一种存储器控制电路单元，用于控制可复写式非易失性存储器模块。此存储器控制电路单元包括主机接口、存储器接口、错误检查与校正电路与存储器管理电路。主机接口是用以电性连接至一主机系统。存储器接口是用以电性连接至可复写式非易失性存储器模块。存储器管理电路是电性连接至主机接口与存储器接口，用以根据至少一个第一读取电压读取存储单元中的多个第一存储单元，以取得每一个第一存储单元的至少一个第一验证比特。存储器管理电路用以根据至少一个第一读取电压读取多个第一存储单元，以取得每一个第一存储单元的至少一个第一验证比特。错误检查与校正电路以根据第一验证比特来执行包含一机率解码算法的第一解码程序以产生多个第一解码比特，并利用第一解码比特判断是否解码成功。若解码失败，存储器管理电路用以根据至少一个第二读取电压读取第一存储单元以取得每一个第一存储单元的至少一个第二验证比特，并且错误检查与校正电路用以根据第二验证比特来执行第一解码程序以产生多个第二解码比特。其中第二读取电压不同于第一读取电压，并且第二读取电压的个数相同于第一读取电压的个数。

在本发明一实施例中，上述的存储器管理电路还用以根据第一读取电压的其中之一与一预设读取电压之间的差取得一偏移值，并且利用偏移值调整预设读取电压以取得第二读取电压。

在本发明一实施例中，上述的存储器管理电路将第一读取电压的其中之一与预设读取电压之间的差乘上一乘数以取得偏移值。

在本发明一实施例中，上述的存储器管理电路还用以利用第二解码比特判断是否解码成功。若利用第二解码比特判断解码失败，存储器管理电路用以判断重新取得第二读取电压的次数是否超过一预设次数。若重新取得第二读取电压的次数未超过预设次数，存储器管理电路用以重新取得第二读取电压，并且根据重新取得的第二读取电压读取第一存储单元以重新取得第二验证比特。错误检查与校正电路用以根据重新取得的第二验证比特执行第一解码程序。若重新取得第二读取电压的次数超过预设次数，存储器管理电路用以停止重新取得第二读取电压。

在本发明一实施例中，上述的第一读取电压的个数与第二读取电压的个数为1。若重新取得第二读取电压的次数超过预设次数，存储器管理电路用以根据多个第三读取电压读取第一存储单元，以取得每一个第一存储单元的多个第三验证比特。存储器管理电路还用以设定第三读取电压的其中之一为第一正负号读取电压，并且根据第一正负号读取电压与每一个存储单元的第三验证比特取得每一个第一存储单元的一解码初始值。错误检查与校正电路还用以对解码初始值执行第二解码程序以取得多个第三解码比特，并且利用第三解码比特判断是否解码成功。若利用第三解码比特判断解码失败，存储器管理电路用以设定第三读取电压的其中之另一为第二正负号读取电压，并且根据第二正负号读取电压与第三验证比特重新取得解码初始值。错误检查与校正电路用以根据重新取得的解码初始值执行第二解码程序。

在本发明一实施例中，上述的第一正负号读取电压是位于第三读取电压的中间，并且第二正负号读取电压是位于第一正负号读取电压的一侧。若利用第二正负号读取电压所执行的第二解码程序并没有解码成功，存储器管理电路用以设定第三读取电压的其中之更另一为第三正负号读取电压，并且根据第三正负号读取电压与第三验证比特重新取得解码初始值。错误检查与校正电路用以根据重新取得的解码初始值执行第二解码程序。第三正负号读取电压位于第一正负号读取电压的另一侧。

在本发明一实施例中，上述的存储器管理电路还用以对于不同的正负号读取电压，将第三验证比特输入至不同的查找表以重新取得解码初始值。

在本发明一实施例中，错误检查与校正电路判断是否解码成功的操作包括：错误检查与校正电路根据第一解码比特产生多个校验子并且根据校验子判断第一解码比特是否组成有效的码字。若第一解码比特组成有效的码字，错误检查与校正电路判断解码成功。

基于上述，本发明实施例提供的解码方法、存储器存储装置与存储器控制电路单元，可以重新取得读取电压或是重新设定正负号读取电压，进而重新解码。藉此，可以提升更正错误的能力。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所示附图作详细说明如下。

附图说明

图1是现有技术中低密度奇偶检查码的错误率曲线图；

图2是根据本发明一实施例提供的主机系统与存储器存储装置的示意图；

图3是根据本发明一实施例提供的电脑、输入/输出装置与存储器存储装置的示意图；

图4是根据本发明另一实施例提供的主机系统与存储器存储装置的示意图；

图5是图2所示的存储器存储装置的结构示意图；

图6是根据本发明一实施例提供的可复写式非易失性存储器模块的结构示意图；

图7是根据本发明一实施例提供的存储单元阵列的示意图；

图8是根据本发明一实施例提供的存储在存储单元阵列中的写入数据所对应的栅极电压的统计分配图；

图9是根据本发明一实施例提供的程序化存储单元的示意图；

图10是根据本发明一实施例提供的从存储单元中读取数据的示意图；

图11是根据本发明另一实施例提供的从存储单元中读取数据的示意图；

图12是根据本发明实施例提供的管理可复写式非易失性存储器模块的示意图；

图13是根据本发明一实施例提供的存储器控制电路单元的结构示意图；

图14是根据本发明一实施例提供的硬比特模式解码的示意图；

图15A与图15B是根据本发明一实施例提供的软比特模式解码的示意图；

图16是根据本发明一实施例提供的执行硬比特模式解码与软比特模式解码的流程图；

图17是根据本发明一实施例提供的一解码方法的流程图。

附图标记说明：

180、190：曲线；

1000：主机系统；

1100：电脑；

1102：微处理器；

1104：随机存取存储器；

1106：输入/输出装置；

1108：系统总线；

1110：数据传输接口；

1202：鼠标；

1204：键盘;

1206：显示器;

1208：打印机；

1212：U盘；

1214：存储卡；

1216：固态硬盘；

1310：数码相机；

1312：SD卡；

1314：MMC卡；

1316：存储棒；

1318：CF卡；

1320：嵌入式存储装置；

100：存储器存储装置；

102：连接接口单元；

104：存储器控制电路单元；

106：可复写式非易失性存储器模块；

2202：存储单元阵列；

2204：字符线控制电路

2206：比特线控制电路；

2208：行解码器；

2210：数据输入/输出缓冲器；

2212：控制电路；

702：存储单元；

704：比特线；

706：字符线；

708：源极线；

712：选择栅漏极晶体管；

714：选择栅源极晶体管；

VA、VB、VC、VD、VE、VF、VG：读取电压；

400(0)～400(N)：实体擦除单元；

202：存储器管理电路；

204：主机接口；

206：存储器接口；

208：错误检查与校正电路；

210：缓冲存储器；

212：电源管理电路；

1410、1420、1510、1520：分布；

1430、1501～1506：区域；

1440～1444、V1～V5、V’1～V’5：读取电压；

b1～b5：验证比特；

S1601～S1611、S1701～S1706：步骤。

具体实施方式

一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图2是根据本发明一实施例提供的主机系统与存储器存储装置的示意图。图3是根据本发明一实施例提供的电脑、输入/输出装置与存储器存储装置的示意图。

请参照图2，主机系统1000一般包括电脑1100与输入/输出(input/output,简称：I/O)装置1106。电脑1100包括微处理器1102、随机存取存储器(randomaccess memory,简称：RAM)1104、系统总线1108与数据传输接口1110。输入/输出装置1106包括如图3的鼠标1202、键盘1204、显示器1206与打印机1208。必须了解的是，图3所示的装置并不限制输入/输出装置1106，输入/输出装置1106还可包括其他装置。

在本发明实施例中，存储器存储装置100是通过数据传输接口1110与主机系统1000的其他元件电性连接。通过微处理器1102、随机存取存储器1104与输入/输出装置1106的操作可将数据写入至存储器存储装置100或从存储器存储装置100中读取数据。例如，存储器存储装置100可以是如图3所示的U盘1212、存储卡1214或固态硬盘(Solid StateDrive,简称：SSD)1216等的可复写式非易失性存储器存储装置。

图4是根据本发明另一实施例提供的主机系统与存储器存储装置的示意图。

一般而言，主机系统1000为可实质地与存储器存储装置100配合以存储数据的任意系统。虽然在本发明实施例中，主机系统1000是以电脑系统来作说明，然而，在本发明另一实施例中主机系统1000可以是数码相机、摄像机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数码相机(摄像机)1310时，可复写式非易失性存储器存储装置则为其所使用的安全数位(Secure Digital，简称：SD)卡1312、多媒体存储卡(Multi MediaCard，简称：MMC卡)1314、存储棒(memory stick，简称：MS)1316、小型闪存(Compact Flash，简称：CF)卡1318或嵌入式存储装置1320(如图4所示)。嵌入式存储装置1320包括嵌入式多媒体卡(Embedded MMC,简称：eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接在主机系统的基板上。

图5是图2所示的存储器存储装置的结构示意图。

请参照图5，存储器存储装置100包括连接接口单元102、存储器控制电路单元104与可复写式非易失性存储器模块106。

在本发明实施例中，连接接口单元102是相容于串行高级技术附件(SerialAdvanced Technology Attachment,简称：SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元102也可以是符合并行高级技术附件(ParallelAdvanced TechnologyAttachment,简称：PATA)标准、电气和电子工程师协会(Institute of Electrical andElectronic Engineers,简称：IEEE)1394标准、高速外围组件互连接口(PeripheralComponent Interconnect Express,简称：PCI Express)标准、通用串行总线(UniversalSerial Bus,简称：USB)标准、SD接口标准、超高速一代(Ultra High Speed-I，简称：UHS-I)接口标准、超高速二代(Ultra High Speed-II，简称：UHS-II)接口标准、MS接口标准、MMC接口标准、eMMC接口标准、通用闪速存储器(Universal Flash Storage，简称：UFS)接口标准、CF接口标准、电子集成驱动器接口(Integrated Device Electronics,简称：IDE)标准或其他适合的标准。连接接口单元102可与存储器控制电路单元104封装在一个芯片中，或者连接接口单元102是布设在一包含存储器控制电路单元104的芯片外。

存储器控制电路单元104用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令，并且根据主机系统1000的指令在可复写式非易失性存储器模块106中进行数据的写入、读取与擦除等运作。

可复写式非易失性存储器模块106是电性连接至存储器控制电路单元104，并且用以存储主机系统1000所写入的数据。可复写式非易失性存储器模块106可以是单层存储单元(Single Level Cell,简称：SLC)NAND型闪速存储器模块、多层存储单元(Multi LevelCell,简称：MLC)NAND型闪速存储器模块(即，一个存储单元中可存储2个比特数据的闪速存储器模块)、三层存储单元（Trinary Level Cell，简称：TLC）NAND型闪速存储器模块(即，一个存储单元中可存储3个比特数据的闪速存储器模块)、其他闪速存储器模块或其他具有相同特性的存储器模块。

图6是根据本发明一实施例提供的可复写式非易失性存储器模块的结构示意图。图7是根据本发明一实施例提供的存储单元阵列的示意图。

请参照图6，可复写式非易失性存储器模块106包括存储单元阵列2202、字符线控制电路2204、比特线控制电路2206、行解码器(column decoder)2208、数据输入/输出缓冲器2210与控制电路2212。

存储单元阵列2202包括用以存储数据的多个存储单元702、多个选择栅漏极(select gate drain,简称：SGD)晶体管712与多个选择栅源极(select gate source,简称：SGS)晶体管714、以及连接此些存储单元的多条比特线704、多条字符线706、与共用源极线708(如图7所示)。存储单元702是以阵列方式(或立体堆叠的方式)配置在比特线704与字符线706的交叉点上。当从存储器控制电路单元104接收到写入指令或读取指令时，控制电路2212会控制字符线控制电路2204、比特线控制电路2206、行解码器2208、数据输入/输出缓冲器2210来写入数据至存储单元阵列2202或从存储单元阵列2202中读取数据，其中字符线控制电路2204用以控制施予至字符线706的电压，比特线控制电路2206用以控制施予至比特线704的电压，行解码器2208依据指令中的列地址以选择对应的比特线，并且数据输入/输出缓冲器2210用以暂存数据。

可复写式非易失性存储器模块106中的存储单元是以临界电压的改变来存储多比特(bits)。具体来说，每一个存储单元的控制栅极（control gate）与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷捕捉层的电子量，因而改变了存储单元的临界电压。此改变临界电压的程序也称为”把数据写入至存储单元”或”程序化存储单元”。随着临界电压的改变，存储单元阵列2202的每一存储单元具有多个存储状态。并且通过读取电压可以判断存储单元是属于哪一个存储状态，藉此取得存储单元所存储的比特。

图8是根据本发明一实施例提供的存储在存储单元阵列中的写入数据所对应的栅极电压的统计分配图。

请参照图8，以MLC NAND型闪速存储器为例，随着不同的临界电压，每一存储单元具有4种存储状态，并且此些存储状态分别地代表"11"、"10"、"00"与"01"等比特。换言之，每一个存储状态包括最低有效比特（Least Significant Bit，简称：LSB）以及最高有效比特（Most Significant Bit，简称：MSB）。在本发明实施例中，存储状态（即，"11"、"10"、"00"与"01"）中从左侧算起的第1个比特为LSB，而从左侧算起的第2个比特为MSB。因此，在本发明实施例中，每一存储单元可存储2个比特。必须了解的是，图8所示的临界电压及其存储状态的对应仅为一个实施例。在本发明另一实施例中，临界电压与存储状态的对应也可是随着临界电压越大而以"11"、"10"、"01"与"00"排列，或是其他排列。此外，在本发明另一实施例中，也可定义从左侧算起的第1个比特为MSB，而从左侧算起的第2个比特为LSB。

图9是根据本发明一实施例提供的程序化存储单元的示意图。

请参照图9，在本发明实施例中，存储单元的程序化是通过脉冲写入/验证临界电压方法来完成。具体来说，欲将数据写入至存储单元时，存储器控制电路单元104会设定初始写入电压以及写入脉冲时间，并且指示可复写式非易失性存储器模块106的控制电路2212使用所设定的初始写入电压以及写入脉冲时间来程序化存储单元，以进行数据的写入。之后，存储器控制电路单元104会施加验证电压至控制栅极来判断存储单元是否导通，进而判断存储单元是否已处于正确的存储状态(具有正确的临界电压)。倘若存储单元未被程序化至正确的存储状态时，存储器控制电路单元104指示控制电路2212以目前施予的写入电压加上一增量阶跃脉冲程序(Incremental-step-pulse programming,简称：ISPP)调整值作为新的写入电压并且依据新的写入电压与写入脉冲时间再次来程序化存储单元。反之，倘若存储单元已被程序化至正确的存储状态时，则表示数据已被正确地写入至存储单元。例如，初始写入电压会被设定为16伏特(Voltage,简称：V)，写入脉冲时间会被设定为18微秒(microseconds,简称：μｓ)并且增量阶跃脉冲程序调整值被设定为0.6V，但本发明不限于此。

图10是根据本发明一实施例提供的从存储单元中读取数据的示意图，其是以MLCNAND型闪速存储器为例。

请参照图10，存储单元阵列2202的存储单元的读取操作是通过施予读取电压于控制栅极，通过存储单元的导通状态，来识别存储单元存储的数据。验证比特(VA)是用以指示施予读取电压VA时存储单元是否为导通；验证比特(VC)是用以指示施予读取电压VC时存储单元是否为导通；验证比特(VB)是用以指示施予读取电压VB时存储单元是否为导通。在此假设验证比特是”1”时表示对应的存储单元导通，而验证比特是”0”时表示对应的存储单元没有导通。在读取存储单元的操作中，字符线控制电路2204会先施加读取电压VA于控制栅极并且依据存储单元是否导通和对应的方程式(1)来决定LSB。

LSB=(VA)Lower_pre1 (1)

其中(VA)Lower_pre1表示验证比特(VA)。

例如，当读取电压VA小于存储单元的临界电压时，存储单元不会导通并且验证比特(VA)为’0’。当读取电压VA大于存储单元的栅极电压时，存储单元会导通并且验证比特(VA)为’1’。

接着，字符线控制电路2204会分别地将读取电压VB与读取电压VC施予控制栅极并且依据存储单元是否导通和对应的方程式(2)来决定MSB。

MSB=((VB)Upper_pre2)xor(～(VC)Upper_pre1)(2)

其中(VC)Upper_pre1表示验证比特(VC)，并且(VB)Upper_pre2表示验证比特(VB)，其中符号”～”代表反相。

因此，依照方程式(2)，当读取电压VC与读取电压VB皆小于存储单元的临界电压时，验证比特(VC)为”0”并且验证比特(VB)为”0”，此时MSB会被识别为”1”。当读取电压VC大于存储单元的临界电压且读取电压VB小于存储单元的临界电压时，验证比特(VC)为”1”，并且验证比特(VB)为”0”，此时MSB会被识别为”0”。当读取电压VC与读取电压VB皆大于存储单元的临界电压时，验证比特(VC)与验证比特(VB)为”1”，此时MSB会被识别为”1”。

必须了解的是，尽管本发明是以MLC NAND型闪速存储器来作说明。然而，本发明不限于此，其他多层存储单元NAND型闪速存储器也可依据上述原理进行数据的读取。此外，在本发明另一实施例中也可以用不同于方程式(1)与(2)的算式来计算出MSB与LSB，本发明并不限制如何计算MSB与LSB。

图11是根据本发明另一实施例提供的从存储单元中读取数据的示意图。

请参照图11，以TLC NAND型闪速存储器为例，每一个存储状态包括左侧算起的第1个比特的最低有效比特LSB、从左侧算起的第2个比特的中间有效比特(CenterSignificant Bit，简称：CSB)以及从左侧算起的第3个比特的最高有效比特MSB。在本实施例中，依照不同的临界电压，存储单元具有8种存储状态(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"与"011")。通过施加读取电压VA～VG于控制栅极，可以识别存储单元所存储的比特。

图12是根据本发明实施例提供的管理可复写式非易失性存储器模块的示意图。

请参照图12，可复写式非易失性存储器模块106的存储单元702会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体擦除单元400(0)～400(N)。具体来说，同一个字符线上的存储单元会组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一个字符线上的实体程序化单元可被分类为下实体程序化单元与上实体程序化单元。例如，每一存储单元的LSB是属于下实体程序化单元，并且每一存储单元的MSB是属于上实体程序化单元。一般来说，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度。在此实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面或是实体扇(sector)。若实体程序化单元为实体页面，则每一个实体程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体扇，用以存储使用者的数据，而冗余比特区用以存储系统的数据（例如，错误更正码）。在本发明实施例中，每一个数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,简称：B)。然而，在本发明其他实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，本发明并不限制实体扇的大小以及个数。另一方面，实体擦除单元为擦除的最小单位。也即，每一实体擦除单元含有最小数目之一并被擦除的存储单元。例如，实体擦除单元为实体区块。

图13是根据本发明一实施例提供的存储器控制电路单元的结构示意图。必须了解的是，图13所示的存储器控制电路单元的结构仅为一实施例，本发明不以此为限。

请参照图13，存储器控制电路单元104包括存储器管理电路202、主机接口204、存储器接口206与错误检查与校正电路208。

存储器管理电路202用以控制存储器控制电路单元104的整体运作。具体来说，存储器管理电路202具有多个控制指令，并且在存储器存储装置100运作时，此些控制指令会被执行以进行数据的写入、读取与擦除等运作。以下说明存储器管理电路202的操作时，等同于说明存储器控制电路单元104的操作，以下并不再赘述。

在本发明实施例中，存储器管理电路202的控制指令是以固件型式来实作。例如，存储器管理电路202具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置100运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与擦除等运作。

在本发明另一范例实施例中，存储器管理电路202的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块106的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路202具有微处理器单元(未绘示)、只读存储器(未绘示)及随机存取存储器(未绘示)。特别是，此只读存储器具有驱动码，并且当存储器控制电路单元104被致能时，微处理器单元会先执行此驱动码段来将存储于可复写式非易失性存储器模块106中的控制指令载入至存储器管理电路202的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与擦除等操作。

此外，在本发明另一实施例中，存储器管理电路202的控制指令也可以一硬件型式来实作。例如，存储器管理电路202包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器擦除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器擦除电路与数据处理电路是电性连接至微控制器。其中，存储单元管理电路用以管理可复写式非易失性存储器模块106的实体区块；存储器写入电路用以对可复写式非易失性存储器模块106下达写入指令以将数据写入至可复写式非易失性存储器模块106中；存储器读取电路用以对可复写式非易失性存储器模块106下达读取指令以从可复写式非易失性存储器模块106中读取数据；存储器擦除电路用以对可复写式非易失性存储器模块106下达擦除指令以将数据从可复写式非易失性存储器模块106中擦除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块106的数据以及从可复写式非易失性存储器模块106中读取的数据。

主机接口204是电性连接至存储器管理电路202并且用以接收与识别主机系统1000所传送的指令与数据。也就是说，主机系统1000所传送的指令与数据会通过主机接口204来传送至存储器管理电路202。在本发明实施例中，主机接口204是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口204也可以是相容于PATA标准、IEEE1394标准、PCI Express标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口206是电性连接至存储器管理电路202并且用以存取可复写式非易失性存储器模块106。也就是说，欲写入至可复写式非易失性存储器模块106的数据会经由存储器接口206转换为可复写式非易失性存储器模块106所能接受的格式。

错误检查与校正电路208是电性连接至存储器管理电路202并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路202从主机系统1000中接收到写入指令时，错误检查与校正电路208会为对应此写入指令的数据产生对应的错误更正码(error correcting code,简称：ECCcode)或错误检查码(error detecting code，简称：EDC)，并且存储器管理电路202会将对应此写入指令的数据与对应的错误更正码或错误检查码写入至可复写式非易失性存储器模块106中。之后，当存储器管理电路202从可复写式非易失性存储器模块106中读取数据时会同时读取此数据对应的错误更正码或错误检查码，并且错误检查与校正电路208会依据此错误更正码或错误检查码对所读取的数据执行错误检查与校正程序。

在本发明一实施例中，存储器控制电路单元104还包括缓冲存储器210与电源管理电路212。缓冲存储器210是电性连接至存储器管理电路202并且用以暂存来自于主机系统1000的数据与指令或来自于可复写式非易失性存储器模块106的数据。电源管理电路212是电性连接至存储器管理电路202并且用以控制存储器存储装置100的电源。

图14是根据本发明一实施例提供的硬比特模式解码的示意图。

请参照图14，在此以SLC闪速存储器为例，分布1410与分布1420是用来表示多个第一存储单元的存储状态，而分布1410与分布1420分别代表着不同的存储状态。这些第一存储单元可以属于同样的实体程序化单元或是不同的实体程序化单元，本发明并不在此限。在此假设当一个存储单元属于分布1410时，此存储单元所存储的是比特”1”；当存储单元属于分布1420时，此存储单元存储的是比特”0”。当存储器管理电路202以读取电压1440来读取存储单元时，存储器管理电路202会取得验证比特，其是用来指示此存储单元是否为导通。在此假设存储单元导通时验证比特是"1"，反之则是”0”，但本发明并不在此限。若此验证比特为”1”，则存储器管理电路202会判断此存储单元属于分布1410，反之则是分布1420。然而，分布1410与分布1420在区域1430中是重叠的。也就是说，有若干个存储单元应该是属于分布1410但被辨识为分布1420，并且有若干个存储单元应该是属于分布1420但被辨识为分布1410。

在此本发明实施例中，当要读取这些第一存储单元时，存储器管理电路202会先根据第一读取电压(例如，读取电压1441)来读取这些第一存储单元以取得第一存储单元的验证比特(也称第一验证比特)。

错误检查与校正电路208会根据这些验证比特来执行包含一机率解码算法的解码程序(也称为第一解码程序)，以产生多个解码比特(也称为第一解码比特)。在本发明实施例中，机率解码算法是把一个符号(symbol)可能的解码结果当做一个候选人(candidate)，并且在解码过程中输入的信息或者中间运算过程的数值是以这些候选人的机率值或是候选人之间机率的比例来表示，进而决定最有可能的候选人是哪一个。举例而言，如果一个符号有两个候选人(比特0and1)，机率解码算法是各自依照0或者1发生的机率去计算最有可能的候选人，或者是以0与1之间机率的比例去计算最有可能的候选人。假如是N个候选人，例如在有限场(Finite Field)下可能的数值为0～N-1(N为正整数，每一个候选人是代表多个比特)，则机率解码算法是各自计算N个候选人的机率来决定最有可能的候选人，或者是以其中一个数值的机率作为分母去计算相对的机率比例来决定最有可能的候选人。在本发明一实施例中，上述机率的比例也可以用对数的形式来表示。

在本发明实施例中，机率解码算法可以是回旋码(convolutional code)、涡轮码(turbo code)、低密度奇偶检查码(low-density parity-check code)或其他具有机率解码特征的算法。举例来说，在回旋码与涡轮码中，可以用有限状态机(finite statemachine)来编码与解码，并且在本发明实施例中会根据验证比特来计算最有可能的多个状态，进而产生解码比特。以下将以低密度奇偶检查码为例进行说明。

若使用的是低密度奇偶检查码，在根据验证比特来执行第一解码程序时，存储器管理电路202还会根据每一个验证比特来取得每一个存储单元的解码初始值(也称第一解码初始值)。例如，若验证比特是”1”，存储器管理电路202会设定对应的存储单元的解码初始值为-n；若验证比特是”0”，则解码初始值为n。其中n为正数，但本发明并不限制正整数n的值为多少。

接下来，错误检查与校正电路208会根据这些解码初始值来执行低密度奇偶检查算法的迭代解码以产生多个第一解码比特。在迭代解码中，这些解码初始值会不断地被更新以代表一个机率值，而这个机率值也被称为可靠度(realiability)或信心度(belief)。被更新的解码初始值会被转换成多个解码比特，错误检查与校正电路208会把这些解码比特当作一个向量，并将此向量与低密度奇偶检查算法的奇偶检查矩阵(parity-checkmatrix)做模2(module2)的矩阵相乘，以取得多个校验子(syndrome)。这些校验子可以用来判断解码比特所组成的码字是否为有效的码字。若解码比特所组成的码字是有效的码字，则迭代解码会停止，并且错误检查与校正电路208会输出这些解码比特以成为第一解码比特。若解码比特组成无效的码字，则会继续更新解码初始值并且产生新的解码比特以进行下一次迭代。当迭代次数到达预设迭代次数时，迭代解码也会停止，其中最后一次迭代所产生的解码比特被称为第一解码比特。错误检查与校正电路208会利用这些第一解码比特来判断是否解码成功。例如，若根据校验子判断第一解码比特组成有效的码字，则是解码成功；若第一解码比特组成无效的码字，则表示解码失败。

在本发明另一实施例中解码程序所包括的机率解码算法是回旋码与涡轮码，并且解码程序中还会包括其他的错误校正码。例如，回旋码与涡轮码可以搭配任意算法的奇偶码一起使用。在解码程序中回旋码或涡轮码的解码部分执行完毕以后，奇偶码可以用来判断所产生的解码比特是否为有效的码字，进而判断是否解码成功。

不论使用何种错误校正码，若解码失败，表示这些第一存储单元存储有不可更正的错误比特。若解码失败，存储器管理电路202会重新取得读取电压，并用重新取得的读取电压(也称第二读取电压，例如读取电压1442)来读取这些第一存储单元，以重新取得存储单元的验证比特(也称第二验证比特)。存储器管理电路202会根据重新取得的验证比特来执行上述的第一解码程序，以取得第二解码比特。

在本发明一实施例中，错误检查与校正电路208会利用第二解码比特来判断是否解码成功(即，第二解码比特是否组成有效的码字)。若利用第二解码比特判断解码失败，存储器管理电路202会判断重新取得第二读取电压的次数是否超过了一个预设次数。如果重新取得第二读取电压的次数已经超过了预设次数，则存储器管理电路202会停止重新取得第二读取电压。若重新取得第二读取电压的次数没有超过了预设次数，则存储器管理电路202会重新取得第二取得电压(例如，读取电压1443)，并且根据重新取得的第二读取电压1443读取第一存储单元，以重新取得第二验证比特。存储器管理电路202也会根据重新取得的第二验证比特来执行第一解码程序。

换句话说，当有不可更正的错误比特时，通过重新取得读取电压，一些存储单元的验证比特会被改变，进而改变机率解码算法中若干个机率值，进而有机会改变了解码程序的解码结果。逻辑上来说，上述重新取得读取电压的动作是要翻转(flip)一个码字中的若干比特，并对新的码字重新解码。在一些情况下，在翻转前无法解码的码字(有不可更正的错误比特)，有可能在翻转后可以解码。并且，在本发明一实施例中存储器管理电路202会尝试解码数次，直到尝试的次数超过预设次数为止。然而，本发明并不限制预设次数为多少。

在图14中，读取电压1440为一预设读取电压，其表示在读取电压1440下错误比特会最少。存储器管理电路202可以通过各种算法来取得预设读取电压1440。例如，存储器管理电路202可先写入已知的比特至这些第一存储单元，再扫描这些第一存储单元在各种临界电压下的错误比特个数以取得预设读取电压，本发明并不限制如何计算预设读取电压。在此发明实施例中，存储器管理电路202在重新取得读取电压时，新的读取电压与旧的读取电压会在预设读取电压1440的两侧。举例来说，存储器管理电路202会先使用读取电压1441，接着根据一偏移值(可为正或是负)来调整预设读取电压1440以取得读取电压1442，其中预设读取电压1440是介于读取电压1441与读取电压1442之间。在本发明一实施例中，此偏移值是根据读取电压1441与预设读取电压1440之间的差所计算。例如，存储器管理电路202可以将读取电压1441与预设读取电压1440之间的差乘上一个乘数以取得偏移值，并且将预设读取电压1440减去偏移值以取得读取电压1442，其可写为以下方程式(3)。

R_i+1=K-Q(R_i-K)…(3)

其中Ri+1表示在第(i+1)次尝试时所使用的读取电压，i为正整数。Q为一个实数，表示上述的乘数。K为预设读取电压。

在本发明其他实施例中，旧的读取电压与新的读取电压也可以在预设读取电压1440的同一侧。或者，存储器管理电路202第一次所使用的读取电压可以是预设读取电压1440，接着才依序使用读取电压1441～1444。本发明并不限制旧读取电压与新读取电压的值。

值得注意的是，在图14中所举的是SLC闪速存储器的例子，但重新取得读取电压的步骤也可以适用于MLC或是TLC闪速存储器。如图10所示，改变读取电压VA会翻转一个存储单元的LSB，而改变读取电压VB或VC则可以翻转一个存储单元的MSB。因此，改变读取电压VA、VB或VC都可以将一个码字改变为另一个码字。改变码字的结果也适用于图11的TLC闪速存储器。本发明并不限制所使用的是SLC、MLC或是TLC闪速存储器。

在图14所示的实施例中，存储单元的解码初始值是根据一个验证比特而被分为两个数值(例如，n与-n)。根据两种数值来执行的迭代解码也被称为硬比特模式(hard bitmode)的迭代解码。然而，上述改变读取电压的步骤也可以应用在软比特模式(soft bitmode)的迭代解码，其中每一个存储单元的解码初始值是根据多个验证比特所决定。值得注意的是，不论是硬比特模式或是软比特模式，在迭代解码中都会计算比特的机率值，因此都属于机率解码算法。

图15A与图15B是根据本发明一实施例提供的软比特模式解码的示意图。

如上所述，当施加读取电压于存储单元的控制栅极以后，随着存储单元是否导通，存储器管理电路202所取得的验证比特会是”0”或是”1”。在此假设若存储单元没有导通时则对应的验证比特是”0”，反之则是”1”。在图15A中，存储器管理电路202会施加读取电压V1～V5(也称第一读取电压)至存储单元以取得5个验证比特(也称第一验证比特)。具体来说，读取电压V1是对应到验证比特b1；读取电压V2是对应到验证比特b2；读取电压V3是对应到验证比特b3；读取电压V4是对应到验证比特b4；读取电压V5是对应到验证比特b5。若一个存储单元的临界电压是在区间1501，则从验证比特b1至验证比特b5，存储器管理电路202所取得的验证比特会是”11111”；若存储单元的临界电压是在区间1502，则验证比特会是”00111”；若存储单元的临界电压是在区间1503，则验证比特会是”00011”；若存储单元的临界电压是在区间1504，则验证比特会是”00001”；若存储单元的临界电压是在区间1505，则验证比特会是”00000”。

在此发明实施例中，读取电压V1～V5的其中之一会被设定为正负号(sign)读取电压。此正负号读取电压是用来决定解码初始值的正负号。例如，若读取电压V3为正负号读取电压，则区间1501～区间1503所对应的解码初始值会小于0，并且区间1504～1区间506所对应的解码初始值会大于0。此外，在每一个区间中，可以事先计算出存储单元属于分布1510的机率与属于分布1520的机率。根据这两个机率可以计算出对数可能性比值（LogLikelihood Ratio，简称：LLR），而此对数可能性比值可用来决定解码初始值的绝对值的大小。因此，存储器管理电路202是根据正负号读取电压与验证比特b1～验证比特b5取得存储单元在软比特模式下的解码初始值(也称第一解码初始值)。在本发明一实施例中，各个区间所对应的解码初始值可以事先被计算出来并且存储在一个查找表中。存储器管理电路202可以将验证比特b1～验证比特b5输入此查找表中，藉此取得对应的解码初始值。换言之，实作上存储器管理电路202也可以根据验证比特b1～验证比特b5，而不参照正负号读取电压，便取得存储单元在软比特模式下的解码初始值。此外，若设定不同的正负号读取电压，存储器管理电路202可以使用不同的查找表。

在存储器管理电路202取得解码初始值以后，错误检查与校正电路208会对解码初始值执行迭代解码以取得多个解码比特(也称第一解码比特)，并利用这些解码比特来判断是否解码成功。若解码失败，存储器管理电路202可以重新取得读取电压(也称第二读取电压)。例如，存储器管理电路202可以根据读取电压V1～V5与预设读取电压V3之间的差取得5个偏移值，并且将根据这5个偏移值来调整预设读取电压V3(例如，减去这5个偏移值)以取得新的读取电压。换言之，上述方程式(3)也可以用于软比特模式当中。例如，如图15B所示，读取电压V’1～读取电压V’5是改变后的读取电压。在此发明实施例中，改变前与改变后，解码初始值的正负号的分布都是对称的，即图15A中的读取电压V3与图15B中的读取电压V’3为正负号读取电压。以另一个角度来说，在图15A与图15B中，小于正负号读取电压的读取电压的个数是相同于大于正负号读取电压的读取电压的个数。在图15B所示的实施例中，读取电压V’1～读取电压V’5之间的间距并没有改变，然而，存储器管理电路202也可以任意地改变读取电压V1～V5以取得新的读取电压，并且每一个读取电压V1～读取电压V5改变的幅度可以一样或是不一样。此外，在图15B中，预设读取电压V3是落在读取电压V’2～读取电压V’3之间，但预设读取电压V3也可以落在任意两个新的读取电压V’1～读取电压V’5中间，本发明并不在此限。

在重新取得读取电压以后，每一个区间所对应的对数可能性比值也会改变，因此存储器管理电路202会使用不同的查找表以取得解码初始值。逻辑上来说，改变读取电压是为了翻转一个码字中若干个比特，并且给予不同的解码初始值(改变数值大小或是正负号)，使得改变前无法解码的码字(有不可更正的错误比特)，有可能在改变后可以解码。

请参照图15A，在本发明另一实施例中，存储器管理电路202可以重新设定正负号读取电压以改变一个码字。举例来说，若读取电压V3是正负号读取电压，则区间1504所对应的解码初始值会大于0；但若读取电压V4或是V5为正负号读取电压，则区间1504所对应的解码初始值会小于0。因此，若利用原本的正负号读取电压所执行的解码程序并没有解码成功，则存储器管理电路202可设定另一个读取电压为正负号读取电压(也称第二正负号读取电压)，并且根据重新设定的正负号读取电压与原本的验证比特重新取得解码初始值。在重新设定正负号读取电压以后，解码初始值的正负号的分布可能会变的不对称。举例来说，读取电压V4为新的正负号读取电压，而小于读取电压V4的读取电压的个数不同于大于读取电压V4的读取电压的个数，即有四个区间所对应的解码初始值会小于0，但有只一个区间所对应的解码初始值会大于0。在本发明一实施例中，存储器管理电路202是先设定读取电压V1～读取电压V5中位于中间的读取电压V3-作为正负号读取电压，接着依序设定读取电压V2-、V4、V1、V5作为正负号读取电压，直到解码成功为止。其中读取电压V1与V2-(也称第二正负号读取电压)是在读取电压V3的一侧，而读取电压V3与V4(也称第三正负号读取电压)是在读取电压V3的另一侧。

值得注意的是，在设定新的正负号读取电压以后，读取电压V1～读取电压V5并没有改变，因此存储器管理电路202也不需要重新读取第一存储单元。换言之原本取得5个验证比特并不会改变，正负号读取电压是用来改变解码初始值的正负号。在本发明一实施例中，对于不同的正负号读取电压，存储器管理电路202会将原本5个验证比特输入至不同的查找表，以重新取得解码初始值。接下来，错误检查与校正电路208便可以根据重新取得的解码初始值来进行迭代解码。

在图15A与图15B所示的实施例中，一个软比特模式解码的解码初始值是由5个验证比特(读取电压)所决定。然而，在本发明其他实施例中，一个软比特模式解码的解码初始值也可以由数目更多或更少的验证比特来决定，本发明并不在此限。

图16是根据本发明一实施例提供的执行硬比特模式解码与软比特模式解码的流程图。

请参照图16，在图16所示的实施例中，存储器管理电路202是先进行硬比特模式的迭代解码。若硬比特模式没有成功，则进行软比特模式的迭代解码。具体来说，在步骤S1601中，存储器管理电路202会根据一读取电压(也称第一读取电压)来读取多个存储单元(也称第一存储单元)以取得验证比特(也称第一验证比特)，并据此执行第一解码程序(其包含产生解码初始值与硬比特模式的迭代解码)。在步骤S1602，错误检查与校正电路208会利用所产生的解码比特来判断是否解码成功。若解码成功，存储器管理电路202会输出解码比特。若解码没有成功，在步骤S1603中，存储器管理电路202会重新取得另一读取电压(成为第二读取电压，其不同于第一读取电压)并根据重新取得的读取电压来读取第一存储单元以重新取得验证比特(也称第二验证比特)，并据此执行第一解码程序。在步骤S1604中，错误检查与校正电路208会利用目前产生的解码比特判断是否解码成功。若解码不成功，在步骤S1605中，存储器管理电路202会判断重新取得第二读取电压的次数是否超过预设次数。若重新取得第二读取电压的次数没有超过预设次数，回到步骤S1603。

若重新取得第二读取电压的次数超过了预设次数，在步骤S1606中，存储器管理电路202会根据多个读取电压(也称第三读取电压)来读取第一存储单元以取得验证比特(也称第三验证比特)，取得解码初始值，并根据解码初始值执行第二解码程序(其包含软比特模式的迭代解码)。在步骤S1607中，错误检查与校正电路208会利用目前产生的解码比特来判断是否解码成功。若解码不成功，在步骤S1608中，存储器管理电路202可重新取得读取电压，或重新设定正负号读取电压；重新取得解码初始值，并且重新执行第二解码程序。在步骤S1609中，错误检查与校正电路208会判断是否解码成功。若在步骤S1609中解码成功，则会输出目前产生的解码比特(也称第三解码比特)。若步骤S1609中没有解码成功，在步骤S1610中，存储器管理电路202会判断重新解码的次数是否超过预设次数。若重新解码的次数没有超过预设次数，回到步骤S1608。若重新解码的次数已超过预设次数，则表示解码失败(步骤S1611)。

值得注意的是，在步骤S1601与步骤S1603所使用的读取电压的个数都是1，并且步骤S1601与步骤S1603所执行的是相同的第一解码程序(包含硬比特模式的迭代解码)。另外，步骤S1606与步骤S1608所使用的读取电压的个数相同(且大于1)，并且步骤S1606与步骤S1608所执行的是相同的第二解码程序(包含软比特模式的迭代解码)。

图17是根据本发明一实施例提供的一解码方法的流程图。

请参照图17，在步骤S1701中，根据至少一第一读取电压读取多个第一存储单元，以取得每一个第一存储单元的至少一第一验证比特。在步骤S1702中，根据第一验证比特来执行包含一机率解码算法的一解码程序以产生多个第一解码比特。在步骤S1703中，利用第一解码比特判断是否解码成功。

若解码成功，在步骤S1704中，输出第一解码比特。

若解码失败，在步骤S1705中，根据至少一第二读取电压读取第一存储单元以取得每一个第一存储单元的至少一第二验证比特。在步骤S1706中，根据第二验证比特来执行第一解码程序以产生多个第二解码比特。

值得注意的是，步骤S1701中的第一读取电压不同于步骤S1705中的第二读取电压。然而，第一读取电压的个数是相同于第二读取电压的个数。若第一读取电压与第二读取电压的个数为1，则步骤S1702与步骤S1706中的第一解码程序便包含硬比特模式的迭代解码。若第一读取电压与第二读取电压的个数大于1，则第一解码程序便包含软比特模式的迭代解码。图17中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图17中各步骤可以实作为多个程序码或是电路。此外，图17的方法可以搭配以上本发明实施例使用，也可以单独使用，本发明并不在此限。

综上所述，本发明实施例所提供的解码方法、存储器存储装置与存储器控制电路单元，是在码字有不可更正的错误比特时，尝试翻转码字中的一些比特或是改变解码初始值。如此一来，无法解码的码字有可能在改变后可以解码，藉此在相同码率的条件下可增加解码的能力。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (30)

1.一种解码方法，其特征在于，用于一可复写式非易失性存储器模块，其中该可复写式非易失性存储器模块包括多个存储单元，该解码方法包括：

根据至少一第一读取电压读取该些存储单元中的多个第一存储单元，以取得每一该些第一存储单元的至少一第一验证比特；

根据该些第一存储单元的该至少一第一验证比特来执行包含一机率解码算法的一第一解码程序以产生多个第一解码比特，并利用该些第一解码比特判断是否解码成功；以及

若解码失败，根据至少一第二读取电压读取该些第一存储单元以取得每一该些第一存储单元的至少一第二验证比特，根据该些第一存储单元的该至少一第二验证比特来执行该第一解码程序以产生多个第二解码比特，

其中该至少一第二读取电压不同于该至少一第一读取电压，并且该至少一第二读取电压的个数相同于该至少一第一读取电压的个数，并且该第一解码程序为硬比特模式的迭代解码。

2.根据权利要求1所述的解码方法，其特征在于，还包括：

根据该至少一第一读取电压的其中之一与一预设读取电压之间的差取得一偏移值；以及

利用该偏移值调整该预设读取电压以取得该至少一第二读取电压。

3.根据权利要求2所述的解码方法，其特征在于，该至少一第一读取电压的个数为1，并且该预设读取电压是介于该第一读取电压与该第二读取电压之间。

4.根据权利要求2所述的解码方法，其特征在于，取得该偏移值的步骤包括：

将该至少一第一读取电压的该其中之一与该预设读取电压之间的差乘上一乘数以取得该偏移值。

5.根据权利要求1所述的解码方法，其特征在于，还包括：

利用该些第二解码比特判断是否解码成功；

若利用该些第二解码比特判断解码失败，判断重新取得该至少一第二读取电压的次数是否超过一预设次数；

若重新取得该至少一第二读取电压的该次数未超过该预设次数，重新取得该至少一第二读取电压，根据重新取得的该至少一第二读取电压读取该些第一存储单元以重新取得该些第二验证比特，根据重新取得的该些第二验证比特执行该第一解码程序；以及

若重新取得该至少一第二读取电压的该次数超过该预设次数，停止重新取得该至少一第二读取电压。

6.根据权利要求5所述的解码方法，其特征在于，该至少一第一读取电压的个数与该至少一第二读取电压的个数为1，该解码方法还包括：

若重新取得该第二读取电压的该次数超过该预设次数，根据多个第三读取电压读取该些第一存储单元，以取得每一该些第一存储单元的多个第三验证比特；

设定该些第三读取电压的其中之一为一第一正负号读取电压；

根据该第一正负号读取电压与每一该些第一存储单元的该些第三验证比特取得每一该些第一存储单元的一解码初始值；

对该些解码初始值执行一第二解码程序以取得多个第三解码比特；

利用该些第三解码比特判断是否解码成功；以及

若利用该些第三解码比特判断解码失败，设定该些第三读取电压的其中之另一为一第二正负号读取电压，根据该第二正负号读取电压与该些第三验证比特重新取得该些解码初始值，并且根据重新取得的该些解码初始值执行该第二解码程序。

7.根据权利要求6所述的解码方法，其特征在于，该第一正负号读取电压是位于该些第三读取电压的中间，该第二正负号读取电压是位于该第一正负号读取电压的一侧，并且该解码方法还包括：

若利用该第二正负号读取电压所执行的该第二解码程序并没有解码成功，设定该些第三读取电压的其中之更另一为一第三正负号读取电压，根据该第三正负号读取电压与该些第三验证比特重新取得该些解码初始值，并且根据重新取得的该些解码初始值执行该第二解码程序，

其中该第三正负号读取电压位于该第一正负号读取电压的另一侧。

8.根据权利要求6所述的解码方法，其特征在于，还包括：

对于不同的该正负号读取电压，将该些第三验证比特输入至不同的查找表，以重新取得该些解码初始值。

9.根据权利要求1所述的解码方法，其特征在于，该机率解码算法为低密度奇偶检查码。

10.根据权利要求1所述的解码方法，其特征在于，利用该些第一解码比特判断是否解码成功的步骤包括：

根据该些第一解码比特产生多个校验子；

根据该些校验子判断该些第一解码比特是否组成有效的码字；以及

若该些第一解码比特组成有效的码字，判断解码成功。

11.一种存储器存储装置，其特征在于，包括：

一连接接口单元，用以电性连接至一主机系统；

一可复写式非易失性存储器模块，包括多个存储单元；以及

一存储器控制电路单元，电性连接至该连接接口单元与该可复写式非易失性存储器模块，用以根据至少一第一读取电压读取该些存储单元中的多个第一存储单元，以取得每一该些第一存储单元的至少一第一验证比特，

其中，该存储器控制电路单元用以根据该些第一存储单元的该至少一第一验证比特来执行包含一机率解码算法的一第一解码程序以产生多个第一解码比特，并利用该些第一解码比特判断是否解码成功，

若解码失败，该存储器控制电路单元用以根据至少一第二读取电压读取该些第一存储单元以取得每一该些第一存储单元的至少一第二验证比特，并且根据该些第一存储单元的该至少一第二验证比特来执行该第一解码程序以产生多个第二解码比特，

其中该至少一第二读取电压不同于该至少一第一读取电压，并且该至少一第二读取电压的个数相同于该至少一第一读取电压的个数，并且该第一解码程序为硬比特模式的迭代解码。

12.根据权利要求11所述的存储器存储装置，其特征在于，该存储器控制电路单元还用以根据该至少一第一读取电压的其中之一与一预设读取电压之间的差取得一偏移值，并且利用该偏移值调整该预设读取电压以取得该至少一第二读取电压。

13.根据权利要求12所述的存储器存储装置，其特征在于，该至少一第一读取电压的个数为1，并且该预设读取电压是介于该第一读取电压与该第二读取电压之间。

14.根据权利要求12所述的存储器存储装置，其特征在于，该存储器控制电路单元取得该偏移值的操作包括：

该存储器控制电路单元将该至少一第一读取电压的该其中之一与该预设读取电压之间的差乘上一乘数以取得该偏移值。

15.根据权利要求11所述的存储器存储装置，其特征在于，该存储器控制电路单元还用以利用该些第二解码比特判断是否解码成功，

若利用该些第二解码比特判断解码失败，该存储器控制电路单元用以判断重新取得该至少一第二读取电压的次数是否超过一预设次数，

若重新取得该至少一第二读取电压的该次数未超过该预设次数，该存储器控制电路单元用以重新取得该至少一第二读取电压，根据重新取得的该至少一第二读取电压读取该些第一存储单元以重新取得该些第二验证比特，并且根据重新取得的该些第二验证比特执行该第一解码程序，

若重新取得该至少一第二读取电压的该次数超过该预设次数，该存储器控制电路单元用以停止重新取得该至少一第二读取电压。

16.根据权利要求15所述的存储器存储装置，其特征在于，该至少一第一读取电压的个数与该至少一第二读取电压的个数为1，

若重新取得该第二读取电压的该次数超过该预设次数，该存储器控制电路单元用以根据多个第三读取电压读取该些第一存储单元，以取得每一该些第一存储单元的多个第三验证比特，

其中，该存储器控制电路单元还用以设定该些第三读取电压的其中之一为一第一正负号读取电压，并且根据该第一正负号读取电压与每一该些第一存储单元的该些第三验证比特取得每一该些第一存储单元的一解码初始值，

其中，该存储器控制电路单元还用以对该些解码初始值执行一第二解码程序以取得多个第三解码比特，并且利用该些第三解码比特判断是否解码成功，

若利用该些第三解码比特判断解码失败，该存储器控制电路单元用以设定该些第三读取电压的其中之另一为一第二正负号读取电压，根据该第二正负号读取电压与该些第三验证比特重新取得该些解码初始值，并且根据重新取得的该些解码初始值执行该第二解码程序。

17.根据权利要求16所述的存储器存储装置，其特征在于，该第一正负号读取电压是位于该些第三读取电压的中间，并且该第二正负号读取电压是位于该第一正负号读取电压的一侧，

若利用该第二正负号读取电压所执行的该第二解码程序并没有解码成功，该存储器控制电路单元用以设定该些第三读取电压的其中之更另一为一第三正负号读取电压，根据该第三正负号读取电压与该些第三验证比特重新取得该些解码初始值，并且根据重新取得的该些解码初始值执行该第二解码程序，

其中该第三正负号读取电压位于该第一正负号读取电压的另一侧。

18.根据权利要求16所述的存储器存储装置，其特征在于，该存储器控制电路单元还用以对于不同的该正负号读取电压，将该些第三验证比特输入至不同的查找表以重新取得该些解码初始值。

19.根据权利要求11所述的存储器存储装置，其特征在于，该机率解码算法为低密度奇偶检查码。

20.根据权利要求11所述的存储器存储装置，其特征在于，该存储器控制电路单元利用该些第一解码比特判断是否解码成功的操作包括：

该存储器控制电路单元根据该些第一解码比特产生多个校验子，并且根据该些校验子判断该些第一解码比特是否组成有效的码字；

若该些第一解码比特组成有效的码字，该存储器控制电路单元判断解码成功。

21.一种存储器控制电路单元，其特征在于，用于控制一可复写式非易失性存储器模块，其中该可复写式非易失性存储器模块包括多个存储单元，该存储器控制电路单元包括：

一主机接口，用以电性连接至一主机系统；

一存储器接口，用以电性连接至该可复写式非易失性存储器模块；

一错误检查与校正电路；以及

一存储器管理电路，电性连接至该主机接口与该存储器接口，用以根据至少一第一读取电压读取该些存储单元中的多个第一存储单元，以取得每一该些第一存储单元的至少一第一验证比特，

其中，错误检查与校正电路用以根据该些第一存储单元的该至少一第一验证比特来执行包含一机率解码算法的一第一解码程序以产生多个第一解码比特，并利用该些第一解码比特判断是否解码成功，

若解码失败，该存储器管理电路用以根据至少一第二读取电压读取该些第一存储单元以取得每一该些第一存储单元的至少一第二验证比特，并且错误检查与校正电路用以根据该些第一存储单元的该至少一第二验证比特来执行该第一解码程序以产生多个第二解码比特，

其中该至少一第二读取电压不同于该至少一第一读取电压，并且该至少一第二读取电压的个数相同于该至少一第一读取电压的个数，并且该第一解码程序为硬比特模式的迭代解码。

22.根据权利要求21所述的存储器控制电路单元，其特征在于，该存储器管理电路还用以根据该至少一第一读取电压的其中之一与一预设读取电压之间的差取得一偏移值，并且利用该偏移值调整该预设读取电压以取得该至少一第二读取电压。

23.根据权利要求22所述的存储器控制电路单元，其特征在于，该至少一第一读取电压的个数为1，并且该预设读取电压是介于该第一读取电压与该第二读取电压之间。

24.根据权利要求22所述的存储器控制电路单元，其特征在于，该存储器管理电路取得该偏移值的操作包括：

该存储器管理电路将该至少一第一读取电压的该其中之一与该预设读取电压之间的差乘上一乘数以取得该偏移值。

25.根据权利要求21所述的存储器控制电路单元，其特征在于，该存储器管理电路还用以利用该些第二解码比特判断是否解码成功，

若利用该些第二解码比特判断解码失败，该存储器管理电路用以判断重新取得该至少一第二读取电压的次数是否超过一预设次数，

若重新取得该至少一第二读取电压的该次数未超过该预设次数，该存储器管理电路用以重新取得该至少一第二读取电压，并且根据重新取得的该至少一第二读取电压读取该些第一存储单元以重新取得该些第二验证比特，

其中，错误检查与校正电路用以根据重新取得的该些第二验证比特执行该第一解码程序，

若重新取得该至少一第二读取电压的该次数超过该预设次数，该存储器管理电路用以停止重新取得该至少一第二读取电压。

26.根据权利要求25所述的存储器控制电路单元，其特征在于，该至少一第一读取电压的个数与该至少一第二读取电压的个数为1，

若重新取得该第二读取电压的该次数超过该预设次数，该存储器管理电路用以根据多个第三读取电压读取该些第一存储单元，以取得每一该些第一存储单元的多个第三验证比特，

其中，该存储器管理电路还用以设定该些第三读取电压的其中之一为一第一正负号读取电压，并且根据该第一正负号读取电压与每一该些第一存储单元的该些第三验证比特取得每一该些第一存储单元的一解码初始值，

其中，错误检查与校正电路还用以对该些解码初始值执行一第二解码程序以取得多个第三解码比特，并且利用该些第三解码比特判断是否解码成功，

若利用该些第三解码比特判断解码失败，该存储器管理电路用以设定该些第三读取电压的其中之另一为一第二正负号读取电压，并且根据该第二正负号读取电压与该些第三验证比特重新取得该些解码初始值，

其中，错误检查与校正电路用以根据重新取得的该些解码初始值执行该第二解码程序。

27.根据权利要求26所述的存储器控制电路单元，其特征在于，该第一正负号读取电压是位于该些第三读取电压的中间，并且该第二正负号读取电压是位于该第一正负号读取电压的一侧，

若利用该第二正负号读取电压所执行的该第二解码程序并没有解码成功，该存储器管理电路用以设定该些第三读取电压的其中之更另一为一第三正负号读取电压，并且根据该第三正负号读取电压与该些第三验证比特重新取得该些解码初始值，

其中，错误检查与校正电路用以根据重新取得的该些解码初始值执行该第二解码程序，

其中该第三正负号读取电压位于该第一正负号读取电压的另一侧。

28.根据权利要求26所述的存储器控制电路单元，其特征在于，该存储器管理电路还用以对于不同的该正负号读取电压，将该些第三验证比特输入至不同的查找表以重新取得该些解码初始值。

29.根据权利要求21所述的存储器控制电路单元，其特征在于，该机率解码算法为低密度奇偶检查码。

30.根据权利要求21所述的存储器控制电路单元，其特征在于，该错误检查与校正电路利用该些第一解码比特判断是否解码成功的操作包括：

该错误检查与校正电路根据该些第一解码比特产生多个校验子，并且根据该些校验子判断该些第一解码比特是否组成有效的码字；以及

若该些第一解码比特组成有效的码字，错误检查与校正电路判断解码成功。