CN109559774A - 解码方法、存储器控制电路单元以及存储器存储装置 - Google Patents

Abstract

本发明提供一种解码方法、存储器控制电路单元以及存储器存储装置。此方法包括：当使用第一读取电压组的第二电压从第一实体程序化单元组的第一上实体程序化单元读取第一数据且此第一数据的第一错误比特数非大于第一错误比特数门槛值时，记录此第二电压；当使用第二读取电压组的第四电压从第二实体程序化单元组的第一下实体程序化单元读取第二数据且此第二数据的第二错误比特数非大于第二错误比特数门槛值时，记录此第四电压；以及根据第二电压与第四电压产生查找表并根据此查找表执行解码操作。

Description

解码方法、存储器控制电路单元以及存储器存储装置

技术领域

本发明涉及一种解码方法、存储器控制电路单元以及存储器存储装置，尤其涉及一种产生并使用查找表的解码方法、存储器控制电路单元以及存储器存储装置。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

一般来说，在使用多框架编码产生的编码数据进行解码以更正数据的错误比特的过程中，通常是从多个预先设置的多个读取电压组中选择一个读取电压组，并根据所选择的读取电压组来读取对应的实体程序化单元进行解码。然而，由于适用于读取下实体程序化单元的最佳电压、适用于读取中实体程序化单元的最佳电压以及适用读取于中实体程序化单元的最佳电压通常非位于同一读取电压组中，因此当使用多个读取电压组的其中之一来读取解码所需的数据时，可能会造成从一实体程序化单元所读取出的数据的错误比特数(或错误率)较低，而从其他的实体程序化单元所读取出的数据的错误比特数(或错误率)较高的情形，进而降低使用多框架编码产生的编码数据进行解码的成功率。

发明内容

本发明提供一种解码方法、存储器控制电路单元以及存储器存储装置，可以将多个读取电压组中用于从实体程序化单元中读取数据的多个最佳读取电压记录在同一张查找表中，并且使用查找表中的电压来读取在解码过程中所需的数据以使得所读取出的数据的错误比特数(或错误率)为最低，藉此提升在解码过程中更正数据的错误的成功率。

本发明提出一种解码方法，用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元之中的每一个实体抹除单元具有多个实体程序化单元组，所述多个实体程序化单元组之中的每一个实体程序化单元组具有一上实体程序化单元以及一下实体程序化单元，所述解码方法包括：使用第一读取电压组中的多个第一电压读取所述多个实体程序化单元组中的第一实体程序化单元组；当使用所述多个第一电压中的第二电压从第一实体程序化单元组中的第一上实体程序化单元读取第一数据且所述第一数据的第一错误比特数非大于第一错误比特数门槛值时，记录所述第二电压；使用第二读取电压组中的多个第三电压读取所述多个实体程序化单元组中的第二实体程序化单元组；当使用所述多个第三电压中的第四电压从第二实体程序化单元组中的第一下实体程序化单元读取第二数据且所述第二数据的第二错误比特数非大于第二错误比特数门槛值时，记录所述第四电压；根据第二电压以及第四电压产生查找表；以及根据所述查找表执行解码操作。

在本发明的一实施例中，其中所述多个实体程序化单元组之中的每一个实体程序化单元组还具有中实体程序化单元，所述解码方法还包括：使用第三读取电压组中的多个第五电压读取所述多个实体程序化单元组中的第三实体程序化单元组；以及当使用所述多个第五电压中的第六电压从所述第三实体程序化单元组中的第一中实体程序化单元读取第三数据且所述第三数据的第三错误比特数非大于第三错误比特数门槛值时，记录所述第六电压，其中根据所述第二电压以及所述第四电压产生所述查找表的步骤包括：根据所述第二电压、所述第四电压以及所述第六电压产生所述查找表。

在本发明的一实施例中，其中根据所述查找表执行所述解码操作的步骤包括：根据所述查找表中的第二电压，从所述多个实体程序化单元组中的第四实体程序化单元组的第二上实体程序化单元读取第四数据；根据所述查找表中的第六电压，从所述多个实体程序化单元组中的第五实体程序化单元组的第二中实体程序化单元读取第五数据；以及根据所述查找表中的第四电压，从所述多个实体程序化单元组中的第六实体程序化单元组的第二下实体程序化单元读取第六数据。

在本发明的一实施例中，其中根据所述查找表执行所述解码操作的步骤还包括：从所述多个实体程序化单元组中读取第一编码数据；以及根据所述第四数据、所述第五数据、所述第六数据以及所述第一编码数据进行解码以更正所述多个实体程序化单元组中第七数据的错误。

在本发明的一实施例中，所述方法还包括：预先设定多个读取电压组，所述多个读取电压组中的每一个读取电压组包括多个电压，所述多个读取电压组包括所述第一读取电压组、所述第二读取电压组以及所述第三读取电压组

本发明提出一种存储器控制电路单元，用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元之中的每一个实体抹除单元具有多个实体程序化单元组，所述多个实体程序化单元组之中的每一个实体程序化单元组具有一上实体程序化单元以及一下实体程序化单元，所述存储器控制电路单元包括：主机接口、存储器接口与存储器管理电路。主机接口用以电性连接至主机系统。存储器接口用以电性连接至所述可复写式非易失性存储器模块。存储器管理电路电性连接至所述主机接口以及所述存储器接口。存储器管理电路用以执行下述运作：使用第一读取电压组中的多个第一电压读取所述多个实体程序化单元组中的第一实体程序化单元组；当使用所述多个第一电压中的第二电压从第一实体程序化单元组中的第一上实体程序化单元读取第一数据且所述第一数据的第一错误比特数非大于第一错误比特数门槛值时，记录所述第二电压；使用第二读取电压组中的多个第三电压读取所述多个实体程序化单元组中的第二实体程序化单元组；当使用所述多个第三电压中的第四电压从第二实体程序化单元组中的第一下实体程序化单元读取第二数据且所述第二数据的第二错误比特数非大于第二错误比特数门槛值时，记录所述第四电压；根据第二电压以及第四电压产生查找表；以及根据所述查找表执行解码操作。

在本发明的一实施例中，所述多个实体程序化单元组之中的每一个实体程序化单元组还具有中实体程序化单元，其中存储器管理电路还用以执行下述运作：使用第三读取电压组中的多个第五电压读取所述多个实体程序化单元组中的第三实体程序化单元组；以及当使用所述多个第五电压中的第六电压从所述第三实体程序化单元组中的第一中实体程序化单元读取第三数据且所述第三数据的第三错误比特数非大于第三错误比特数门槛值时，记录所述第六电压。其中根据所述第二电压以及所述第四电压产生所述查找表的运作中，存储器管理电路根据所述第二电压、所述第四电压以及所述第六电压产生所述查找表。

在本发明的一实施例中，其中根据所述查找表执行所述解码操作的运作中，存储器管理电路根据所述查找表中的第二电压，从所述多个实体程序化单元组中的第四实体程序化单元组的第二上实体程序化单元读取第四数据，根据所述查找表中的第六电压，从所述多个实体程序化单元组中的第五实体程序化单元组的第二中实体程序化单元读取第五数据，以及根据所述查找表中的第四电压，从所述多个实体程序化单元组中的第六实体程序化单元组的第二下实体程序化单元读取第六数据。

在本发明的一实施例中，其中根据所述查找表执行所述解码操作的运作中，所述存储器管理电路从所述多个实体程序化单元组中读取第一编码数据，以及所述存储器管理电路根据所述第四数据、所述第五数据、所述第六数据以及所述第一编码数据进行解码以更正所述多个实体程序化单元组中第七数据的错误。

在本发明的一实施例中，所述存储器管理电路预先设定多个读取电压组，所述多个读取电压组中的每一个读取电压组包括多个电压，所述多个读取电压组包括所述第一读取电压组、所述第二读取电压组以及所述第三读取电压组。

在本发明提出一种存储器存储装置，此存储器存储装置包括连接接口单元、可复写式非易失性存储器模块以及存储器控制电路单元。连接接口单元用以电性连接至主机系统。可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元之中的每一个实体抹除单元具有多个实体程序化单元组，所述多个实体程序化单元组之中的每一个实体程序化单元组具有一上实体程序化单元以及一下实体程序化单元。存储器控制电路单元电性连接至所述连接接口单元与所述可复写式非易失性存储器模块，并用以执行下述运作：使用第一读取电压组中的多个第一电压读取所述多个实体程序化单元组中的第一实体程序化单元组；当使用所述多个第一电压中的第二电压从第一实体程序化单元组中的第一上实体程序化单元读取第一数据且所述第一数据的第一错误比特数非大于第一错误比特数门槛值时，记录所述第二电压；使用第二读取电压组中的多个第三电压读取所述多个实体程序化单元组中的第二实体程序化单元组；当使用所述多个第三电压中的第四电压从第二实体程序化单元组中的第一下实体程序化单元读取第二数据且所述第二数据的第二错误比特数非大于第二错误比特数门槛值时，记录所述第四电压；根据第二电压以及第四电压产生查找表；以及根据所述查找表执行解码操作。

在本发明的一实施例中，所述多个实体程序化单元组之中的每一个实体程序化单元组还具有中实体程序化单元，其中存储器控制电路单元还用以执行下述运作：使用第三读取电压组中的多个第五电压读取所述多个实体程序化单元组中的第三实体程序化单元组；以及当使用所述多个第五电压中的第六电压从所述第三实体程序化单元组中的第一中实体程序化单元读取第三数据且所述第三数据的第三错误比特数非大于第三错误比特数门槛值时，记录所述第六电压。其中根据所述第二电压以及所述第四电压产生所述查找表的运作中，存储器控制电路单元根据所述第二电压、所述第四电压以及所述第六电压产生所述查找表。

在本发明的一实施例中，其中根据所述查找表执行所述解码操作的运作中，存储器控制电路单元根据所述查找表中的第二电压，从所述多个实体程序化单元组中的第四实体程序化单元组的第二上实体程序化单元读取第四数据，根据所述查找表中的第六电压，从所述多个实体程序化单元组中的第五实体程序化单元组的第二中实体程序化单元读取第五数据，以及根据所述查找表中的第四电压，从所述多个实体程序化单元组中的第六实体程序化单元组的第二下实体程序化单元读取第六数据。

在本发明的一实施例中，其中根据所述查找表执行所述解码操作的运作中，所述存储器控制电路单元从所述多个实体程序化单元组中读取第一编码数据，以及根据所述第四数据、所述第五数据、所述第六数据以及所述第一编码数据进行解码以更正所述多个实体程序化单元组中第七数据的错误。

在本发明的一实施例中，所述存储器控制电路单元预先设定多个读取电压组，所述多个读取电压组中的每一个读取电压组包括多个电压，所述多个读取电压组包括所述第一读取电压组、所述第二读取电压组以及所述第三读取电压组。

基于上述，本发明的解码方法、存储器控制电路单元以及存储器存储装置，可以将多个读取电压组中用于从实体程序化单元中读取数据的多个最佳读取电压记录在同一张查找表中，并且在使用多框架编码产生的编码数据进行解码的过程中，可以使用查找表中的电压来读取对应的数据以使得所读取出的数据的错误比特数(或错误率)为最低，藉此提升后续根据所读取出的数据与编码数据进行解码以更正数据的错误的成功率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。

图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。

图5是根据一范例实施例所示出的可复写式非易失性存储器模块的概要方块图。

图6是根据一范例实施例所示出的存储单元阵列的示意图。

图7是根据一范例实施例所示出存储于存储单元阵列中的写入数据所对应的栅极电压的统计分配图。

图8是根据一范例实施例所示出的从存储单元中读取数据的示意图。

图9是根据另一范例实施例所示出的从存储单元中读取数据的示意图。

图10是根据本范例实施例所示出的实体抹除单元的范例示意图。

图11是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。

图12是根据本发明的一范例实施例所示出的多框架编码的示意图。

图13是根据本范例实施例所示出的实体抹除单元中的多个实体程序化单元组的范例示意图。

图14A至图14C是根据本发明的一范例实施例所示出的用于重新读取机制的读取电压组的示意图。

图15是根据本发明的一范例实施例所示出的用于记录最佳的读取电压的查找表的示意图。

图16是根据一范例实施例示出的查找表产生方法的流程图。

图17是根据一范例实施例示出的解码方法的流程图。

附图标号说明

10：存储器存储装置

11：主机系统

110：系统总线

111：处理器

112：随机存取存储器

113：只读存储器

114：数据传输接口

12：输入/输出(I/O)装置

20：主机板

201：U盘

202：存储卡

203：固态硬盘

204：无线存储器存储装置

205：全球定位系统模块

206：网络接口卡

207：无线传输装置

208：键盘

209：屏幕

210：喇叭

32：SD卡

33：CF卡

34：嵌入式存储装置

341：嵌入式多媒体卡

342：嵌入式多芯片封装存储装置

402：连接接口单元

404：存储器控制电路单元

406：可复写式非易失性存储器模块

2202：存储单元阵列

2204：字元线控制电路

2206：比特线控制电路

2208：行解码器

2210：数据输入/输出缓冲器

2212：控制电路

502：存储单元

504：比特线

506：字元线

508：共用源极线

512：选择闸漏极晶体管

514：选择闸源极晶体管

LSB：最低有效比特

CSB：中间有效比特

MSB：最高有效比特

VA、VB、VC、VD、VE、VF、VG、VA_1、VB_1、VC_1、VD_1、VE_1、VF_1、VG_1、VA_2、VB_2、VC_2、VD_2、VE_2、VF_2、VG_2、VA_3、VB_3、VC_3、VD_3、VE_3、VF_3、VG_3：读取电压

L_0～L_N：下实体程序化单元

M_0～M_N：中实体程序化单元

U_0～U_N：上实体程序化单元

1301、1303、1305、1307、1309：实体程序化单元组

702：存储器管理电路

704：主机接口

706：存储器接口

708：错误检查与校正电路

710：缓冲存储器

712：电源管理电路

801(1)～801(r)：位置

820：编码数据

810(0)～810(E)：实体程序化单元

RR1、RR2、RR3：读取电压组

T1：查找表

步骤S1601：使用第一读取电压组中的多个第一电压读取多个实体程序化单元组中的第一实体程序化单元组的步骤

步骤S1603：当使用所述多个第一电压中的第二电压从第一实体程序化单元组中的第一上实体程序化单元读取第一数据且此第一数据的第一错误比特数非大于第一错误比特数门槛值时，记录此第二电压的步骤

步骤S1605：使用第三读取电压组中的多个第五电压读取所述多个实体程序化单元组中的第三实体程序化单元组的步骤

步骤S1607：当使用所述多个第五电压中的第六电压从第三实体程序化单元组中的第一中实体程序化单元读取第三数据且此第三数据的第三错误比特数非大于第三错误比特数门槛值时，记录此第六电压的步骤

步骤S1609：使用第二读取电压组中的多个第三电压读取所述多个实体程序化单元组中的第二实体程序化单元组的步骤

步骤S1611：当使用所述多个第三电压中的第四电压从第二实体程序化单元组中的第一下实体程序化单元读取第二数据且此第二数据的第二错误比特数非大于第二错误比特数门槛值时，记录此第四电压的步骤

步骤S1613：根据第二电压、第四电压以及第六电压产生查找表的步骤

步骤S1615：根据此查找表执行解码操作的步骤

步骤S1701：根据查找表中的第二电压，从多个实体程序化单元组中的第四实体程序化单元组的第二上实体程序化单元读取第四数据的步骤

步骤S1703：根据查找表中的第六电压，从多个实体程序化单元组中的第五实体程序化单元组的第二中实体程序化单元读取第五数据的步骤

步骤S1705：根据查找表中的第四电压，从多个实体程序化单元组中的第六实体程序化单元组的第二下实体程序化单元读取第六数据的步骤

步骤S1707：从多个实体程序化单元组中读取第一编码数据的步骤

步骤S1709：根据第四数据、第五数据、第六数据以及第一编码数据进行解码以更正多个实体程序化单元组中一第七数据的错误的步骤

具体实施方式

一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆电性连接至系统总线(system bus)110。

在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10电性连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12电性连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式电性连接至存储器存储装置10。存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110电性连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的SD卡32、CF卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded MMC,eMMC)341和/或嵌入式多芯片封装存储装置(embedded Multi ChipPackage,eMCP)342等各类型将存储器模块直接电性连接于主机系统的基板上的嵌入式存储装置。

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。

请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

在本范例实施例中，连接接口单元402是相容于串行高级技术附件(SerialAdvanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并行高级技术附件(Parallel Advanced TechnologyAttachment,PATA)标准、电气和电子工程师协会(Institute of Electrical andElectronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral ComponentInterconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、安全数字(Secure Digital,SD)接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(Multi MediaCard,MMC)接口标准、崁入式多媒体存储卡(Embedded Multimedia Card,eMMC)接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、嵌入式多芯片封装(embeddedMulti Chip Package,eMCP)接口标准、小型快闪(Compact Flash,CF)接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。

存储器控制电路单元404用以执行以硬体型式或固体型式实作的多个逻辑闸或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块406是电性连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、复数阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块406中的存储单元是以阵列的方式设置。以下以二维阵列来对存储单元阵列进行说明。但是，在此须注意的是，以下范例实施例只是存储单元阵列的一种范例，在其他的范例实施例中，存储单元阵列的配置方式可以被调整以符合实务上的需求。

图5是根据一范例实施例所示出的可复写式非易失性存储器模块的概要方块图。图6是根据一范例实施例所示出的存储单元阵列的示意图。

请同时参照图5与图6，可复写式非易失性存储器模块406包括存储单元阵列2202、字元线控制电路2204、比特线控制电路2206、行解码器(column decoder)2208、数据输入/输出缓冲器2210与控制电路2212。

在本范例实施例中，存储单元阵列2202可包括用以存储数据的多个存储单元502、多个选择闸漏极(select gate drain,SGD)晶体管512与多个选择闸源极(select gatesource,SGS)晶体管514、以及连接此些存储单元的多条比特线504、多条字元线506、与共用源极线508(如图6所示)。存储单元502是以阵列方式(或立体堆叠的方式)配置在比特线504与字元线506的交叉点上。当从存储器控制电路单元404接收到写入指令或读取指令时，控制电路2212会控制字元线控制电路2204、比特线控制电路2206、行解码器2208、数据输入/输出缓冲器2210来写入数据至存储单元阵列2202或从存储单元阵列2202中读取数据，其中字元线控制电路2204用以控制施予至字元线506的电压，比特线控制电路2206用以控制施予至比特线504的电压，行解码器2208依据指令中的列地址以选择对应的比特线，并且数据输入/输出缓冲器2210用以暂存数据。

可复写式非易失性存储器模块406中的存储单元是以临界电压的改变来存储多比特(bits)。具体来说，每一个存储单元的控制栅极(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，因而改变了存储单元的临界电压。此改变临界电压的程序也称为“把数据写入至存储单元”或“程序化存储单元”。随着临界电压的改变，存储单元阵列2202的每一存储单元具有多个存储状态。并且通过读取电压可以判断存储单元是属于哪一个存储状态，藉此取得存储单元所存储的比特。

图7是根据一范例实施例所示出存储于存储单元阵列中的写入数据所对应的栅极电压的统计分配图。

请参照图7，以MLC NAND型快闪存储器为例，随着不同的临界电压，每一存储单元具有4种存储状态，并且此些存储状态分别地代表"11"、"10"、"00"与"01"等比特。换言之，每一个存储状态包括最低有效比特(Least Significant Bit，LSB)以及最高有效比特(Most Significant Bit，MSB)。在本范例实施例中，存储状态(即，"11"、"10"、"00"与"01")中从左侧算起的第1个比特为LSB，而从左侧算起的第2个比特为MSB。因此，在此范例实施例中，每一存储单元可存储2个比特。必须了解的是，图7所示出的临界电压及其存储状态的对应仅为一个范例。在本发明另一范例实施例中，临界电压与存储状态的对应也可是随着临界电压越大而以"11"、"10"、"01"与"00"排列，或是其他排列。此外，在另一范例实施例中，也可定义从左侧算起的第1个比特为MSB，而从左侧算起的第2个比特为LSB。

在一个存储单元可以存储多个比特(例如，MLC或TLC NAND快闪存储器模块)的范例实施例中，属于同一条字元线的实体程序化单元至少可被分类为下实体程序化单元与上实体程序化单元。例如，在MLC NAND快闪存储器模块中，一存储单元的最低有效比特(LeastSignificant Bit，LSB)是属于下实体程序化单元，并且此存储单元的最高有效比特(MostSignificant Bit，MSB)是属于上实体程序化单元。在一范例实施例中，下实体程序化单元也称为快页(fast page)，而上实体程序化单元也称为慢页(slow page)。此外，在TLC NAND快闪存储器模块中，一存储单元的最低有效比特(Least Significant Bit，LSB)是属于下实体程序化单元，此存储单元的中间有效比特(Center Significant Bit，CSB)是属于中实体程序化单元，并且此存储单元的最高有效比特(Most Significant Bit，MSB)是属于上实体程序化单元。

图8是根据一范例实施例所示出的从存储单元中读取数据的示意图，其是以MLCNAND型快闪存储器为例。

请参照图8，存储单元阵列2202的存储单元的读取运作是通过施予读取电压VA～VC于控制栅极，通过存储单元通道的导通状态，来识别存储单元存储的数据。验证比特(VA)是用以指示施予读取电压VA时存储单元通道是否为导通；验证比特(VC)是用以指示施予读取电压VC时，存储单元通道是否为导通；验证比特(VB)是用以指示施予读取电压VB时，存储单元通道是否为导通。在此假设验证比特是“1”时表示对应的存储单元通道导通，而验证比特是“0”时表示对应的存储单元通道没有导通。如图8所示，通过验证比特(VA)～(VC)可以判断存储单元是处于哪一个存储状态，进而取得所存储的比特。

图9是根据另一范例实施例所示出的从存储单元中读取数据的示意图。

请参照图9，以一TLC NAND型快闪存储器为例，每一个存储状态包括左侧算起的第1个比特的最低有效比特LSB、从左侧算起的第2个比特的中间有效比特(CenterSignificant Bit，CSB)以及从左侧算起的第3个比特的最高有效比特MSB。在此范例中，依照不同的临界电压，存储单元具有8种存储状态(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"与"011")。通过施加读取电压VA～VG于控制栅极，可以识别存储单元所存储的比特。

其中，值得说明的是，图9的8种存储状态的排列顺序，可依制造商的设计而订，非以本范例的排列方式为限。

此外，可复写式非易失性存储器模块406的存储单元会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元。具体而言，图6中同一条字元线上的存储单元会组成一或多个实体程序化单元。例如，若可复写式非易失性存储器模块406为MLCNAND型快闪存储器模块，则同一条字元线与多条比特线的交错处上的存储单元会构成2个实体程序化单元，也即上实体程序化单元与下实体程序化单元。而一个上实体程序化单元与一个下实体程序化单元可以统称为一实体程序化单元组。特别是，倘若欲读取的数据位于一实体程序化单元组的一下实体程序化单元时，可以采用如图8中的读取电压VA来识别此下实体程序化单元中每一比特的值。倘若欲读取的数据位于一实体程序化单元组的一上实体程序化单元时，可以采用如图8中读取电压VB与读取电压VC来识别此上实体程序化单元中每一比特的值。

或者，若可复写式非易失性存储器模块406为TLC NAND型快闪存储器模块，则同一条字元线与多条比特线的交错处上的存储单元会构成3个实体程序化单元，也即上实体程序化单元、中实体程序化单元与下实体程序化单元。而一个上实体程序化单元、一个中实体程序化单元与一个下实体程序化单元可以统称为一实体程序化单元组。特别是，倘若欲读取的数据位于一实体程序化单元组的一下实体程序化单元时，可以采用如图9中的读取电压VA来识别此下实体程序化单元中每一比特的值。倘若欲读取的数据位于一实体程序化单元组的一中实体程序化单元时，可以采用如图9中的读取电压VB与读取电压VC来识别此中实体程序化单元中每一比特的值。倘若欲读取的数据位于一实体程序化单元组的一上实体程序化单元时，可以采用如图9中的读取电压VD、读取电压VE、读取电压VF与读取电压VG来识别此上实体程序化单元中每一比特的值。

在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元通常包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512比特组(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

图10是根据本范例实施例所示出的实体抹除单元的范例示意图。

请参照图10，在本范例实施例中，假设一个实体抹除单元是由多个实体程序化单元组所组成，其中每个实体程序化单元组包括由排列在同一条字元线上的数个存储单元所组成的下实体程序化单元、中实体程序化单元与上实体程序化单元。例如，在实体抹除单元中，属于下实体程序化单元的第0个实体程序化单元、属于中实体程序化单元的第1个实体程序化单元和属于上实体程序化单元的第2个实体程序化单元会被视为一个实体程序化单元组。类似地，第3、4、5个实体程序化单元会被视为一个实体程序化单元组，并且以此类推其他实体程序化单元也是依据此方式被区分为多个实体程序化单元组。

图11是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。

请参照图11，存储器控制电路单元404包括存储器管理电路702、主机接口704、存储器接口706及错误检查与校正电路708。

存储器管理电路702用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路702具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路702或任何包含于存储器控制电路单元404中的电路元件的操作时，等同于说明存储器控制电路单元404的操作。

在本范例实施例中，存储器管理电路702的控制指令是以固体型式来实作。例如，存储器管理电路702具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在另一范例实施例中，存储器管理电路702的控制指令也可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路702具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路702的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在另一范例实施例中，存储器管理电路702的控制指令也可以一硬体型式来实作。例如，存储器管理电路702包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或其群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路702还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。

主机接口704是电性连接至存储器管理电路702并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口704来传送至存储器管理电路702。在本范例实施例中，主机接口704是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口704也可以是相容于PATA标准、IEEE 1394标准、PCIExpress标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口706是电性连接至存储器管理电路702并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口706转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路702要存取可复写式非易失性存储器模块406，存储器接口706会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收程序等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路702产生并且通过存储器接口706传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

错误检查与校正电路708是电性连接至存储器管理电路702并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路702从主机系统11中接收到写入指令时，错误检查与校正电路708会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路702会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路702从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路708会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正程序。

在一范例实施例中，存储器控制电路单元404还包括缓冲存储器710与电源管理电路712。

缓冲存储器710是电性连接至存储器管理电路702并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路712是电性连接至存储器管理电路702并且用以控制存储器存储装置10的电源。

在本范例实施例中，错误检查与校正电路708可以针对存储于同一个实体程序化单元中的数据进行单框架(single-frame)编码，也可以针对存储于多个实体程序化单元中的数据进行多框架(multi-frame)编码。单框架编码与多框架编码可以分别采用低密度奇偶检查校正码(low density parity code，LDPC)、BCH码、回旋码(convolutional code)或涡轮码(turbo code)等编码算法的至少其中之一。或者，在一范例实施例中，多框架编码还可以采用里德-所罗门码(Reed-solomon codes,RS codes)算法或互斥或(XOR)算法。此外，在另一范例实施例中，更多未列于上的编码算法也可以被采用，在此便不赘述。根据所采用的编码算法，错误检查与校正电路708可以编码欲保护的数据来产生相对应的错误更正码和/或错误检查码。为了说明方便，以下将经由编码产生的错误更正码和/或错误检查码统称为编码数据。

图12是根据本发明的一范例实施例所示出的多框架编码的示意图。

请参照图12，以编码实体程序化单元810(0)～810(E)所存储的数据来产生相对应的编码数据820为例，实体程序化单元810(0)～810(E)中的每一者所存储的至少部分数据可视为一个框架。在多框架编码中，是以每一个比特(或，比特组)所在的位置为依据来对实体程序化单元810(0)～810(E)中的数据进行编码。例如，位于位置801(1)的比特b₁₁、b₂₁、…、b_p1会被编码为编码数据820中的比特b_o1，位于位置801(2)的比特b₁₂、b₂₂、…、b_p2会被编码为编码数据820中的比特b_o2；以此类推，位于位置801(r)的比特b_1r、b_2r、…、b_pr会被编码为编码数据820中的比特b_or。尔后，根据编码数据820即可对从实体程序化单元810(0)～810(E)中读取的数据进行解码，以尝试更正所读取的数据中可能存在的错误。

此外，在图12的另一范例实施例中，用于产生编码数据820的数据也可能包括实体程序化单元810(0)～810(E)所存储的数据中的数据比特(data bits)所对应的冗余比特(redundancy bits)。以实体程序化单元810(0)所存储的数据为例，其中的冗余比特例如是对存储于实体程序化单元810(0)中的数据比特进行单框架编码而产生的。在本范例实施例中，假设在读取实体程序化单元810(0)中的数据时，从实体程序化单元810(0)中读取出的数据可以先使用实体程序化单元810(0)中的冗余比特(例如，单框架编码的编码数据)来解码以进行错误检测与更正。然而，当使用实体程序化单元810(0)中的冗余比特进行解码发生失败(例如，解码后实体程序化单元810(0)中所存储的数据的错误比特数大于一门槛值)时，可以使用重新读取(Retry-Read)机制尝试从实体程序化单元810(0)中读取出正确的数据。关于重新读取机制的细节请容后详述。而当无法通过重新读取(Retry-Read)机制从实体程序化单元810(0)中读取出正确的数据时，可以读取编码数据820以及实体程序化单元810(1)～810(E)的数据，并根据编码数据820以及实体程序化单元810(1)～810(E)的数据进行解码，以尝试更正实体程序化单元810(0)中所存储的数据中存在的错误。也就是说，在本范例实施例中，当使用单框架编码产生的编码数据进行解码发生失败以及使用重新读取(Retry-Read)机制进行读取发生失败时，会改用多框架编码产生的编码数据进行解码。

在本范例实施例中，存储器管理电路702会为可复写式非易失性存储器406配置一预设读取电压组。例如，在可复写式非易失性存储器模块406为8阶存储单元NAND型存储器模块的例子中，预设读取电压组中包括如图9中的读取电压VA～VG等多个电压。并且，在对可复写式非易失性存储器406中进行读取时，存储器管理电路702会先采用此预设的读取电压组来读取存储于可复写式非易失性存储器406中的数据。

例如，图13是根据本范例实施例所示出的实体抹除单元中的多个实体程序化单元组的范例示意图。

请参照图13，当欲读取数据时，存储器管理电路702首先会采用预设读取电压组(例如，图9中的读取电压VA～VG)来读取数据。

例如，倘若存储器管理电路702欲从实体程序化单元组1301(也称为，第二实体程序化单元组)中的下实体程序化单元L_0(也称为，第一下实体程序化单元)读取数据时，存储器管理电路702首先会采用预设读取电压组中的读取电压VA来从下实体程序化单元L_0中读取数据(以下称为第二数据)。例如，存储器管理电路702会采用预设读取电压组中的读取电压VA来识别此实体页面中每一比特的值。

在完成数据的读取后，错误校正电路708会依据对应所读取的第二数据的错误检查与校正码(即，冗余比特)来进行错误检查与校正程序。在错误检查与校正程序中，存储器管理电路702会判断第二数据中的错误比特的数目是否大于一预设错误比特数门槛值。在本范例实施例中，假设发生在第二数据中的错误比特的数目大于此预设错误比特数门槛值时，存储器管理电路702会判断无法正确取得下实体程序化单元L_0中的数据，存储器管理电路702会使用重新读取(Retry-Read)机制，重新从下实体程序化单元L_0中读取数据。

例如，图14A至图14C是根据本发明的一范例实施例所示出的用于重新读取机制的读取电压组的示意图。

请同时参照图13与图14A至图14C，在本范例实施例中，存储器管理电路702会预先配置(或设定)用于重新读取机制的读取电压组RR1、读取电压组RR2与读取电压组RR3。读取电压组RR1、读取电压组RR2与读取电压组RR3中的每一个读取电压组会包括多个读取电压。例如，读取电压组RR1可以包括用于读取下实体程序化单元的读取电压VA_1、用于读取中实体程序化单元的读取电压VB_1与读取电压VC_1以及用于读取上实体程序化单元的读取电压VD_1、读取电压VE_1、读取电压VF_1与读取电压VG_1。读取电压组RR2可以包括用于读取下实体程序化单元的读取电压VA_2、用于读取中实体程序化单元的读取电压VB_2与读取电压VC_2以及用于读取上实体程序化单元的读取电压VD_2、读取电压VE_2、读取电压VF_2与读取电压VG_2。读取电压组RR3可以包括用于读取下实体程序化单元的读取电压VA_3、用于读取中实体程序化单元的读取电压VB_3与读取电压VC_3以及用于读取上实体程序化单元的读取电压VD_3、读取电压VE_3、读取电压VF_3与读取电压VG_3。须说明的是，在本范例实施例中仅列出三个读取电压组，然而在其他实施例中，存储器管理电路702还可以预先配置(或设定)更多或更少个用于重新读取机制的读取电压组。

在重新读取(Retry-Read)机制中，存储器管理电路702会从上述的读取电压组RR1～RR3中依序选择读取电压组，并根据所选择的读取电压组中的电压重新从下实体程序化单元L_0中读取数据。例如，存储器管理电路702会先选择读取电压组RR1，并根据RR1中的读取电压VA_1来读取下实体程序化单元L_0的第二数据。在此须注意的是，当使用不同的读取电压来读取同一个实体程序化单元中的数据(例如，下实体程序化单元L_0的第二数据)时，所取得的第二数据的错误比特数(或错误发生的机率)可能不相同。

在完成数据的读取后，错误校正电路708会依据对应所读取的第二数据的错误检查与校正码(即，冗余比特)来计算发生在第二数据中的错误比特的数目(也称为，第二错误比特数)，并且将此第二错误比特数记录为一错误比特数门槛值(也称为，第二错误比特数门槛值)。

之后，存储器管理电路702会再选择读取电压组RR2，并根据RR2中的读取电压VA_2来读取下实体程序化单元L_0的第二数据。在完成数据的读取后，错误校正电路708会依据对应所读取的第二数据的错误检查与校正码(即，冗余比特)来计算第二数据中的第二错误比特数，并且判断使用读取电压VA_2来读取时所产生的第二错误比特数是否大于上述的第二错误比特数门槛值。在此假设使用读取电压VA_2来读取时所产生的第二错误比特数大于上述的第二错误比特数门槛值，故存储器管理电路702不更改上述的第二错误比特数门槛值。

之后，存储器管理电路702还会再选择读取电压组RR3，并根据RR3中的读取电压VA_3来读取下实体程序化单元L_0的第二数据。在完成数据的读取后，错误校正电路708会依据对应所读取的第二数据的错误检查与校正码(即，冗余比特)来计算第二数据中的第二错误比特数，并且判断使用读取电压VA_3来读取时所产生的第二错误比特数是否大于上述的第二错误比特数门槛值。在此假设使用读取电压VA_3来读取时所产生的第二错误比特数大于上述的第二错误比特数门槛值，故存储器管理电路702不更改上述的第二错误比特数门槛值。

特别是，图15是根据本发明的一范例实施例所示出的用于记录最佳的读取电压的查找表的示意图。

请参照图15，在分别使用了读取电压组RR1、读取电压组RR3与读取电压组RR3读取下实体程序化单元L_0后，存储器管理电路702可以根据上述第二错误比特数门槛值，判断出读取电压组RR1(也称为，第二读取电压组)中用于读取下实体程序化单元L_0的读取电压VA_1为非大于第二错误比特数门槛值，故存储器管理电路702可以将读取电压VA_1(也称为，第四电压)记录至查找表T1中。也就是说，在读取电压组RR1至读取电压组RR3中，用于读取下实体程序化单元的最佳电压为读取电压VA_1，且使用读取电压VA_1来读取下实体程序化单元时所得到的第二错误比特数为最小。

在此须说明的是，在上述执行重新读取机制以读取下实体程序化单元L_0的数据的运作中，倘若经过上述读取电压组RR1、读取电压组RR2与读取电压组RR3重新读取仍无法正确地取得下实体程序化单元L_0的数据时，存储器管理电路702会接着使用多框架编码产生的编码数据进行解码，以尝试取得下实体程序化单元L_0的数据。此外，倘若使用上述读取电压组RR1、读取电压组RR2与读取电压组RR3的其中之一重新读取下实体程序化单元L_0可以正确地取得下实体程序化单元L_0的数据时，存储器管理电路702可以取得正确的数据并回复读取的请求。

此外，请再次参照图13与图14A至图14C倘若存储器管理电路702欲从实体程序化单元组1303(也称为，第三实体程序化单元组)中的中实体程序化单元M_1(也称为，第一中实体程序化单元)读取数据时，存储器管理电路702首先会采用预设读取电压组中的读取电压VB与读取电压VC来从中实体程序化单元M_1中读取数据(以下称为第三数据)。例如，存储器管理电路702会采用预设读取电压组中的读取电压VB与读取电压VC来识别此实体页面中每一比特的值。

在完成数据的读取后，错误校正电路708会依据对应所读取的第三数据的错误检查与校正码(即，冗余比特)来进行错误检查与校正程序。在错误检查与校正程序中，存储器管理电路702会判断第三数据中的错误比特的数目是否大于一预设错误比特数门槛值。在本范例实施例中，假设发生在第三数据中的错误比特的数目大于此预设错误比特数门槛值时，存储器管理电路702会判断无法正确取得中实体程序化单元M_1中的数据，存储器管理电路702会使用重新读取(Retry-Read)机制，重新从中实体程序化单元M_1中读取数据。

在重新读取(Retry-Read)机制中，存储器管理电路702会从上述的读取电压组RR1～RR3中依序选择读取电压组，并根据所选择的读取电压组中的电压重新从中实体程序化单元M_1中读取数据。例如，存储器管理电路702会先选择读取电压组RR1，并根据RR1中的读取电压VB_1与读取电压VC_1来读取中实体程序化单元M_1的第三数据。

在完成数据的读取后，错误校正电路708会依据对应所读取的第三数据的错误检查与校正码(即，冗余比特)来计算发生在第三数据中的错误比特的数目(也称为，第三错误比特数)，并且将此第三错误比特数记录为一错误比特数门槛值(也称为，第三错误比特数门槛值)。

之后，存储器管理电路702会再选择读取电压组RR2，并根据RR2中的读取电压VB_2与读取电压VC_2来读取中实体程序化单元M_1的第三数据。在完成数据的读取后，错误校正电路708会依据对应所读取的第三数据的错误检查与校正码(即，冗余比特)来计算第三数据中的第三错误比特数，并且判断使用读取电压VB_2与读取电压VC_2来读取时所产生的第三错误比特数是否大于上述的第三错误比特数门槛值。在此假设使用读取电压VB_2与读取电压VC_2来读取时所产生的第三错误比特数非大于(例如，小于)上述的第三错误比特数门槛值，存储器管理电路702会将上述的第三错误比特数门槛值更改为使用读取电压VB_2与读取电压VC_2来读取时所产生的第三错误比特数。

之后，存储器管理电路702还会再选择读取电压组RR3，并根据RR3中的读取电压VB_3与读取电压VC_3来读取中实体程序化单元M_1的第三数据。在完成数据的读取后，错误校正电路708会依据对应所读取的第三数据的错误检查与校正码(即，冗余比特)来计算第三数据中的第三错误比特数，并且判断使用读取电压VB_3与读取电压VC_3来读取时所产生的第三错误比特数是否大于上述的第三错误比特数门槛值。在此假设使用读取电压VB_3与读取电压VC_3来读取时所产生的第三错误比特数大于上述的第三错误比特数门槛值，故存储器管理电路702不更改上述的第三错误比特数门槛值。

在分别使用了读取电压组RR1、读取电压组RR2与读取电压组RR3读取中实体程序化单元M_1后，存储器管理电路702可以根据上述第三错误比特数门槛值，判断出使用读取电压组RR2(也称为，第三读取电压组)中用于读取中实体程序化单元M_1的读取电压VB_2与读取电压VC_2来读取时所产生的第一错误比特数为非大于第三错误比特数门槛值，故存储器管理电路702可以将读取电压VB_2与读取电压VC_2(统称为，第六电压)记录至查找表T1中。也就是说，在读取电压组RR1至读取电压组RR3中，用于读取中实体程序化单元的最佳电压为读取电压VB_2与读取电压VC_2，且使用读取电压VB_2与读取电压VC_2来读取中实体程序化单元时所得到的第三错误比特数为最小。

在此须说明的是，在上述执行重新读取机制以读取中实体程序化单元M_1的数据的运作中，倘若经过上述读取电压组RR1、读取电压组RR2与读取电压组RR3重新读取仍无法正确地取得中实体程序化单元M_1的数据时，存储器管理电路702会接着使用多框架编码产生的编码数据进行解码，以尝试取得中实体程序化单元M_1的数据。此外，倘若使用上述读取电压组RR1、读取电压组RR2与读取电压组RR3的其中之一重新读取中实体程序化单元M_1可以正确地取得中实体程序化单元M_1的数据时，存储器管理电路702可以取得正确的数据并回复读取的请求。

此外，倘若存储器管理电路702欲从实体程序化单元组1305(也称为，第一实体程序化单元组)中的上实体程序化单元U_2(也称为，第一上实体程序化单元)读取数据时，存储器管理电路702首先会采用预设读取电压组中的读取电压VD、读取电压VE、读取电压VF与读取电压VG来从上实体程序化单元U_2中读取数据(以下称为第一数据)。例如，存储器管理电路702会采用预设读取电压组中的读取电压VD、读取电压VE、读取电压VF与读取电压VG来识别此实体页面中每一比特的值。

在完成数据的读取后，错误校正电路708会依据对应所读取的第一数据的错误检查与校正码(即，冗余比特)来进行错误检查与校正程序。在错误检查与校正程序中，存储器管理电路702会判断第一数据中的错误比特的数目是否大于一预设错误比特数门槛值。在本范例实施例中，假设发生在第一数据中的错误比特的数目大于此预设错误比特数门槛值时，存储器管理电路702会判断无法正确取得上实体程序化单元U_2中的数据，存储器管理电路702会使用重新读取(Retry-Read)机制，重新从上实体程序化单元U_2中读取数据。

在重新读取(Retry-Read)机制中，存储器管理电路702会从上述的读取电压组RR1～RR3中依序选择读取电压组，并根据所选择的读取电压组中的电压重新从上实体程序化单元U_2中读取数据。例如，存储器管理电路702会先选择读取电压组RR1，并根据RR1中的读取电压VD_1、读取电压VE_1、读取电压VF_1与读取电压VG_1来读取上实体程序化单元U_2的第一数据。

在完成数据的读取后，错误校正电路708会依据对应所读取的第一数据的错误检查与校正码(即，冗余比特)来计算发生在第一数据中的错误比特的数目(也称为，第一错误比特数)，并且将此的一错误比特数记录为一错误比特数门槛值(也称为，第一错误比特数门槛值)。

之后，存储器管理电路702会再选择读取电压组RR2，并根据RR2中的读取电压VD_2、读取电压VE_2、读取电压VF_2与读取电压VG_2来读取上实体程序化单元U_2的第一数据。在完成数据的读取后，错误校正电路708会依据对应所读取的第一数据的错误检查与校正码(即，冗余比特)来计算第一数据中的第一错误比特数，并且判断使用读取电压VD_2、读取电压VE_2、读取电压VF_2与读取电压VG_2来读取时所产生的第一错误比特数是否大于上述的第一错误比特数门槛值。在此假设使用读取电压VD_2、读取电压VE_2、读取电压VF_2与读取电压VG_2来读取时所产生的第一错误比特数大于上述的第一错误比特数门槛值，则存储器管理电路702不更改上述的第一错误比特数门槛值。

之后，存储器管理电路702还会再选择读取电压组RR3，并根据RR3中的读取电压VD_3、读取电压VE_3、读取电压VF_3与读取电压VG_3来读取上实体程序化单元U_2的第一数据。在完成数据的读取后，错误校正电路708会依据对应所读取的第一数据的错误检查与校正码(即，冗余比特)来计算第一数据中的第一错误比特数，并且判断使用读取电压VD_3、读取电压VE_3、读取电压VF_3与读取电压VG_3来读取时所产生的第一错误比特数是否大于上述的第一错误比特数门槛值。在此假设使用读取电压VD_3、读取电压VE_3、读取电压VF_3与读取电压VG_3来读取时所产生的第一错误比特数非大于(例如，小于)上述的第一错误比特数门槛值，故存储器管理电路702会将上述的第一错误比特数门槛值更改为使用读取电压VD_3、读取电压VE_3、读取电压VF_3与读取电压VG_3来读取时所产生的第一错误比特数。

在分别使用了读取电压组RR1、读取电压组RR3与读取电压组RR3读取上实体程序化单元U_2后，存储器管理电路702可以根据上述第一错误比特数门槛值，判断出读取电压组RR3(也称为第一电压组)中用于读取上实体程序化单元U_2的读取电压VD_3、读取电压VE_3、读取电压VF_3与读取电压VG_3来读取时所产生的第一错误比特数为非小于第一错误比特数门槛值，故存储器管理电路702可以将读取电压VD_3、读取电压VE_3、读取电压VF_3与读取电压VG_3(统称为，第二电压)记录至查找表T1中。也就是说，在读取电压组RR1至读取电压组RR3中，用于读取上实体程序化单元的最佳电压为读取电压VD_3、读取电压VE_3、读取电压VF_3与读取电压VG_3，且使用读取电压VD_3、读取电压VE_3、读取电压VF_3与读取电压VG_3来读取上实体程序化单元时所得到的第一错误比特数为最小。

在此须说明的是，在上述执行重新读取机制以读取上实体程序化单元U_2的数据的运作中，倘若经过上述读取电压组RR1、读取电压组RR2与读取电压组RR3重新读取仍无法正确地取得上实体程序化单元U_2的数据时，存储器管理电路702会接着使用多框架编码产生的编码数据进行解码，以尝试取得上实体程序化单元U_2的数据。此外，倘若使用上述读取电压组RR1、读取电压组RR2与读取电压组RR3的其中之一重新读取上实体程序化单元U_2可以正确地取得上实体程序化单元U_2的数据时，存储器管理电路702可以取得正确的数据并回复读取的请求。

也就是说，在本发明的重新读取(Retry-Read)机制中，存储器管理电路702会记录用于读取下实体程序化单元的最佳读取电压、用于读取中实体程序化单元的最佳读取电压以及用于读取上实体程序化单元的最佳读取电压，并根据此些电压值产生查找表T1。

特别是，在本范例实施例中，多框架编码的方法是根据上实体程序化单元、中实体程序化单元以及下实体程序化单元来混合编码以产生编码数据。然而，在习知的使用多框架编码产生的编码数据进行解码的过程中，通常是选择预设读取电压组、读取电压组RR1、读取电压组RR2与读取电压组RR3的其中之一，并根据所选择的读取电压组来读取对应的实体程序化单元进行解码。然而，由于适用于读取下实体程序化单元的最佳电压、适用于读取中实体程序化单元的最佳电压以及适用读取于中实体程序化单元的最佳电压并非位于同一读取电压组中，因此当使用读取电压组、读取电压组RR1、读取电压组RR2与读取电压组RR3的其中之一来读取解码所需的数据时，可能会造成所读取出的一实体程序化单元(例如，下实体程序化单元)的错误比特数(或错误率)较低，而其他所读取出的实体程序化单元(例如，中实体程序化单元与上实体程序化单元)的错误比特数(或错误率)较高的情形，进而降低使用多框架编码产生的编码数据进行解码的成功率。

基于此原因，本发明将读取电压组RR1～RR2中用于读取下实体程序化单元的最佳读取电压、用于读取中实体程序化单元的最佳读取电压以及用于读取上实体程序化单元的最佳读取电压分别记录在同一张查找表T1中，并且在使用多框架编码产生的编码数据进行解码的过程中，存储器管理电路702会使用查找表T1中的电压来读取对应的数据以使得所读取出的上实体程序化单元、中实体程序化单元以及下实体程序化单元的错误比特数(或错误率)皆为最低，并根据所读取出的数据与编码数据进行解码以更正数据的错误。

举例来说，请再次参照图13与图15，假设一编码数据是根据下实体程序化单元L_4、下实体程序化单元L_5、中实体程序化单元M_2、中实体程序化单元M_3以及上实体程序化单元U_0、上实体程序化单元U_1来编码产生。倘若上实体程序化单元U_0使用重新读取(Retry-Read)机制进行读取发生失败时，会改用多框架编码产生的编码数据进行解码。此时，存储器管理电路702会根据查找表T1中的读取电压VA_1从下实体程序化单元L_4以及下实体程序化单元L_5中读取出数据(在此统称为，第六数据)。特别是，下实体程序化单元L_4以及下实体程序化单元L_5可以统称为“第二下实体程序化单元”，而下实体程序化单元L_4以及下实体程序化单元L_5所属的实体程序化单元组1309与实体程序化单元组1311可以统称为“第六实体程序化单元组”。

类似地，存储器管理电路702会根据查找表T1中的读取电压VB_2与读取电压VC_2从中实体程序化单元M_2、中实体程序化单元M_3中读取出数据(在此统称为，第五数据)。特别是，中实体程序化单元M_2、中实体程序化单元M_3可以统称为“第二中实体程序化单元”，而中实体程序化单元M_2、中实体程序化单元M_3所属的实体程序化单元组1305与实体程序化单元组1307可以统称为“第五实体程序化单元组”。

类似地，存储器管理电路702会根据查找表T1中的读取电压VD_3、读取电压VE_3、读取电压VF_3与读取电压VG_3从上实体程序化单元U_1中读取出数据(在此称为，第四数据)。特别是，上实体程序化单元U_1可以统称为“第二上实体程序化单元”，而上实体程序化单元U_1所属的实体程序化单元组1303可以称为“第四实体程序化单元组”。

此外，存储器管理电路702还可以读取出对应实体程序化单元L_4、下实体程序化单元L_5、中实体程序化单元M_2、中实体程序化单元M_3、上实体程序化单元U_0以及上实体程序化单元U_1的编码数据(也称为，第一编码数据)，并且会根据此编码数据与前述使用查找表T1读取出的第四数据、第五数据与第六数据进行解码以更正上实体程序化单元U_0中的数据(也称为，第七数据)的错误。

须注意的是，在上述的范例中，查找表T1是用于8阶存储单元NAND型存储器模块，然而本发明不限于此。在一范例实施例中，也可以根据4阶存储单元NAND型存储器模块的多个读取电压组来产生查找表，而此查找表中会包括用于读取上实体程序化单元的最佳电压与用于读取下实体程序化单元的最佳电压，并且此查找表中的电压可以用来读取4阶存储单元NAND型存储器模块中对应的上实体程序化单元与下实体程序化单元的数据，并根据所读取出的数据以及编码数据进行解码的运作。

图16是根据一范例实施例示出的查找表产生方法的流程图。

请参照图16，在步骤S1601中，存储器管理电路702使用第一读取电压组中的多个第一电压读取多个实体程序化单元组中的第一实体程序化单元组。当使用所述多个第一电压中的第二电压从第一实体程序化单元组中的第一上实体程序化单元读取第一数据且此第一数据的第一错误比特数非大于第一错误比特数门槛值时，在步骤S1603中，存储器管理电路702记录此第二电压。

在步骤S1605中，存储器管理电路702使用第三读取电压组中的多个第五电压读取所述多个实体程序化单元组中的第三实体程序化单元组。当使用所述多个第五电压中的第六电压从第三实体程序化单元组中的第一中实体程序化单元读取第三数据且此第三数据的第三错误比特数非大于第三错误比特数门槛值时，在步骤S1607中，存储器管理电路702记录此第六电压。

在步骤S1609中，存储器管理电路702使用第二读取电压组中的多个第三电压读取所述多个实体程序化单元组中的第二实体程序化单元组。当使用所述多个第三电压中的第四电压从第二实体程序化单元组中的第一下实体程序化单元读取第二数据且此第二数据的第二错误比特数非大于第二错误比特数门槛值时，在步骤S1611中，存储器管理电路702记录此第四电压。

之后，在步骤S1613中，存储器管理电路702根据第二电压、第四电压以及第六电压产生查找表。并且在步骤S1615中，存储器管理电路702根据此查找表执行解码操作。

图17是根据一范例实施例示出的解码方法的流程图。

在步骤S1701中，存储器管理电路702根据查找表中的第二电压，从多个实体程序化单元组中的第四实体程序化单元组的第二上实体程序化单元读取第四数据。在步骤S1703中，存储器管理电路702根据查找表中的第六电压，从多个实体程序化单元组中的第五实体程序化单元组的第二中实体程序化单元读取第五数据。在步骤S1705中，存储器管理电路702根据查找表中的第四电压，从多个实体程序化单元组中的第六实体程序化单元组的第二下实体程序化单元读取第六数据。在步骤S1707中，存储器管理电路702从多个实体程序化单元组中读取第一编码数据。最后在步骤S1709中，存储器管理电路702根据第四数据、第五数据、第六数据以及第一编码数据进行解码以更正多个实体程序化单元组中一第七数据的错误。

综上所述，本发明的解码方法、存储器控制电路单元以及存储器存储装置，可以将多个读取电压组中用于从实体程序化单元中读取数据的多个最佳读取电压记录在同一张查找表中，并且在使用多框架编码产生的编码数据进行解码的过程中，存储器管理电路702可以使用查找表T1中的电压来读取对应的数据以使得所读取出的数据的错误比特数(或错误率)为最低，藉此提升后续根据所读取出的数据与编码数据进行解码以更正数据的错误的成功率。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (15)

1.一种解码方法，用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元之中的每一个实体抹除单元具有多个实体程序化单元组，所述多个实体程序化单元组之中的每一个实体程序化单元组具有一上实体程序化单元以及下实体程序化单元，所述解码方法包括：

使用第一读取电压组中的多个第一电压读取所述多个实体程序化单元组中的第一实体程序化单元组；

当使用所述多个第一电压中的至少一第二电压从所述第一实体程序化单元组中的第一上实体程序化单元读取第一数据且所述第一数据的第一错误比特数非大于第一错误比特数门槛值时，记录所述第二电压；

使用第二读取电压组中的多个第三电压读取所述多个实体程序化单元组中的第二实体程序化单元组；

当使用所述多个第三电压中的至少一第四电压从所述第二实体程序化单元组中的第一下实体程序化单元读取第二数据且所述第二数据的第二错误比特数非大于一第二错误比特数门槛值时，记录所述第四电压；

根据所述第二电压以及所述第四电压产生查找表；以及

根据所述查找表执行解码操作。

2.根据权利要求1所述的解码方法，其中所述多个实体程序化单元组之中的每一个实体程序化单元组还具有中实体程序化单元，所述解码方法还包括：

使用第三读取电压组中的多个第五电压读取所述多个实体程序化单元组中的第三实体程序化单元组；以及

当使用所述多个第五电压中的至少一第六电压从所述第三实体程序化单元组中的第一中实体程序化单元读取第三数据且所述第三数据的第三错误比特数非大于第三错误比特数门槛值时，记录所述第六电压；

其中根据所述第二电压以及所述第四电压产生所述查找表的步骤包括：

根据所述第二电压、所述第四电压以及所述第六电压产生所述查找表。

3.根据权利要求2所述的解码方法，其中根据所述查找表执行所述解码操作的步骤包括：

根据所述查找表中的所述第二电压，从所述多个实体程序化单元组中的第四实体程序化单元组的第二上实体程序化单元读取第四数据；

根据所述查找表中的所述第六电压，从所述多个实体程序化单元组中的第五实体程序化单元组的第二中实体程序化单元读取第五数据；以及

根据所述查找表中的所述第四电压，从所述多个实体程序化单元组中的第六实体程序化单元组的第二下实体程序化单元读取一第六数据。

4.根据权利要求3所述的解码方法，其中根据所述查找表执行所述解码操作的步骤还包括：

从所述多个实体程序化单元组中读取第一编码数据；以及

根据所述第四数据、所述第五数据、所述第六数据以及所述第一编码数据进行解码以更正所述多个实体程序化单元组中第七数据的错误。

5.根据权利要求2所述的解码方法，还包括：

预先设定多个读取电压组，所述多个读取电压组中的每一个读取电压组包括多个电压，所述多个读取电压组包括所述第一读取电压组、所述第二读取电压组以及所述第三读取电压组。

6.一种存储器控制电路单元，用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元之中的每一个实体抹除单元具有多个实体程序化单元组，所述多个实体程序化单元组之中的每一个实体程序化单元组具有上实体程序化单元以及下实体程序化单元，所述存储器控制电路单元包括：

主机接口，用以电性连接至主机系统；

存储器接口，用以电性连接至所述可复写式非易失性存储器模块；

存储器管理电路，电性连接至所述主机接口以及所述存储器接口；

其中所述存储器管理电路用以使用第一读取电压组中的多个第一电压读取所述多个实体程序化单元组中的第一实体程序化单元组，

当使用所述多个第一电压中的至少一第二电压从所述第一实体程序化单元组中的第一上实体程序化单元读取第一数据且所述第一数据的第一错误比特数非大于第一错误比特数门槛值时，所述存储器管理电路更用以记录所述第二电压；

其中所述存储器管理电路更用以使用第二读取电压组中的多个第三电压读取所述多个实体程序化单元组中的第二实体程序化单元组，

当使用所述多个第三电压中的至少一第四电压从所述第二实体程序化单元组中的第一下实体程序化单元读取第二数据且所述第二数据的第二错误比特数非大于第二错误比特数门槛值时，所述存储器管理电路更用以记录所述第四电压；

其中所述存储器管理电路更用以根据所述第二电压以及所述第四电压产生查找表，

其中所述存储器管理电路更用以根据所述查找表执行解码操作。

7.根据权利要求6所述的存储器控制电路单元，其中所述多个实体程序化单元组之中的每一个实体程序化单元组还具有中实体程序化单元，其中

所述存储器管理电路使用第三读取电压组中的多个第五电压读取所述多个实体程序化单元组中的第三实体程序化单元组，

当使用所述多个第五电压中的至少一第六电压从所述第三实体程序化单元组中的第一中实体程序化单元读取第三数据且所述第三数据的第三错误比特数非大于第三错误比特数门槛值时，所述存储器管理电路记录所述第六电压；

其中根据所述第二电压以及所述第四电压产生所述查找表的运作中，

所述存储器管理电路根据所述第二电压、所述第四电压以及所述第六电压产生所述查找表。

8.根据权利要求7所述的存储器控制电路单元，其中根据所述查找表执行所述解码操作的运作中，

所述存储器管理电路根据所述查找表中的所述第二电压，从所述多个实体程序化单元组中的第四实体程序化单元组的第二上实体程序化单元读取第四数据，

所述存储器管理电路根据所述查找表中的所述第六电压，从所述多个实体程序化单元组中的第五实体程序化单元组的第二中实体程序化单元读取第五数据，以及

所述存储器管理电路根据所述查找表中的所述第四电压，从所述多个实体程序化单元组中的第六实体程序化单元组的第二下实体程序化单元读取第六数据。

9.根据权利要求8所述的存储器控制电路单元，其中根据所述查找表执行所述解码操作的运作中，

所述存储器管理电路从所述多个实体程序化单元组中读取第一编码数据，以及

所述存储器管理电路根据所述第四数据、所述第五数据、所述第六数据以及所述第一编码数据进行解码以更正所述多个实体程序化单元组中第七数据的错误。

10.根据权利要求7所述的存储器控制电路单元，其中

所述存储器管理电路预先设定多个读取电压组，所述多个读取电压组中的每一个读取电压组包括多个电压，所述多个读取电压组包括所述第一读取电压组、所述第二读取电压组以及所述第三读取电压组。

11.一种存储器存储装置，包括：

连接接口单元，用以电性连接至一主机系统；

可复写式非易失性存储器模块，具有多个实体抹除单元，所述多个实体抹除单元之中的每一个实体抹除单元具有多个实体程序化单元组，所述多个实体程序化单元组之中的每一个实体程序化单元组具有上实体程序化单元以及下实体程序化单元；以及

存储器控制电路单元，电性连接至所述连接接口单元与所述可复写式非易失性存储器模块；

其中所述存储器控制电路单元用以使用第一读取电压组中的多个第一电压读取所述多个实体程序化单元组中的第一实体程序化单元组，

当使用所述多个第一电压中的至少一第二电压从所述第一实体程序化单元组中的第一上实体程序化单元读取第一数据且所述第一数据的第一错误比特数非大于第一错误比特数门槛值时，所述存储器控制电路单元更用以记录所述第二电压；

其中所述存储器控制电路单元更用以使用第二读取电压组中的多个第三电压读取所述多个实体程序化单元组中的第二实体程序化单元组，

当使用所述多个第三电压中的至少一第四电压从所述第二实体程序化单元组中的第一下实体程序化单元读取第二数据且所述第二数据的第二错误比特数非大于第二错误比特数门槛值时，所述存储器控制电路单元更用以记录所述第四电压；

其中所述存储器控制电路单元更用以根据所述第二电压以及所述第四电压产生一查找表；

其中所述存储器控制电路单元更用以根据所述查找表执行一解码操作。

12.根据权利要求11所述的存储器存储装置，其中所述多个实体程序化单元组之中的每一个实体程序化单元组还具有中实体程序化单元，其中

所述存储器控制电路单元使用第三读取电压组中的多个第五电压读取所述多个实体程序化单元组中的第三实体程序化单元组，以及

当使用所述多个第五电压中的至少一第六电压从所述第三实体程序化单元组中的第一中实体程序化单元读取第三数据且所述第三数据的第三错误比特数非大于第三错误比特数门槛值时，所述存储器控制电路单元记录所述第六电压；

其中根据所述第二电压以及所述第四电压产生所述查找表的运作中，

所述存储器控制电路单元根据所述第二电压、所述第四电压以及所述第六电压产生所述查找表。

13.根据权利要求12所述的存储器存储装置，其中根据所述查找表执行所述解码操作的运作中，

所述存储器控制电路单元根据所述查找表中的所述第二电压，从所述多个实体程序化单元组中的第二实体程序化单元组的第四上实体程序化单元读取第四数据，

所述存储器控制电路单元根据所述查找表中的所述第六电压，从所述多个实体程序化单元组中的第三实体程序化单元组的第五中实体程序化单元读取第五数据，以及

所述存储器控制电路单元根据所述查找表中的所述第四电压，从所述多个实体程序化单元组中的第四实体程序化单元组的一第六下实体程序化单元读取第六数据。

14.根据权利要求13所述的存储器存储装置，其中根据所述查找表执行所述解码操作的运作中，

所述存储器控制电路单元从所述多个实体程序化单元组中读取第一编码数据，以及

所述存储器控制电路单元根据所述第四数据、所述第五数据、所述第六数据以及所述第一编码数据进行解码以更正所述多个实体程序化单元组中第七数据的错误。

15.根据权利要求12所述的存储器存储装置，其中

所述存储器控制电路单元预先设定多个读取电压组，所述多个读取电压组中的每一个读取电压组包括多个电压，所述多个读取电压组包括所述第一读取电压组、所述第二读取电压组以及所述第三读取电压组。