CN114327265A - 读取干扰检查方法、存储器存储装置及控制电路单元 - Google Patents

Abstract

本发明提供一种读取干扰检查方法、存储器存储装置及存储器控制电路单元。此方法包括：根据执行于第一实体单元群组中的多个实体程序化单元上的读取操作的总读取次数更新第一实体单元群组的第一读取次数与第二读取次数；响应于判定第一读取次数大于第一读取次数门槛值，扫描当前读取的实体抹除单元中的至少一第一实体程序化单元以取得第一错误比特数；响应于判定第二读取次数大于第二读取次数门槛值，扫描第一实体单元群组中的至少一第一实体抹除单元中的所有实体程序化单元以取得第二错误比特数；以及根据第一或第二错误比特数执行预防读取干扰操作。

Description

读取干扰检查方法、存储器存储装置及控制电路单元

技术领域

本发明涉及一种存储器管理方法，尤其涉及一种用于可复写式非易失性存储器模块的读取干扰检查方法、存储器存储装置及存储器控制电路单元。

背景技术

笔记本电脑和移动电话等可携式电子装置在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器(rewritable non-volatile memory)(例如，快闪存储器)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，所以非常适合内建于上述所举例的各种可携式电子装置中。固态硬盘就是一种以快闪存储器模块作为存储媒体的存储器存储装置。因此，近年快闪存储器产业成为电子产业中相当热门的一环。

一般来说，当实体抹除单元中的一个实体程序化单元所存储的数据被进行多次(例如，读取次数达到十万次至百万次)读取操作后，此实体程序化单元所存储的数据很有可能会因为存储单元被反复地施加读取电压而产生错误比特或遗失，甚至还可能造成同一实体抹除单元中存储于其他实体程序化单元中的数据产生错误比特或遗失。此现象一般称为“读取干扰(read disturb)”。如何处理读取干扰问题实为本发明领域技术人员所致力的课题之一。

发明内容

本发明提供一种读取干扰检查方法、存储器存储装置及存储器控制电路单元，能够抑制读取干扰发生的机率。

本发明提出一种读取干扰检查方法，用于可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体单元群组，每一个所述多个实体单元群组包括多个实体抹除单元，每一个所述多个实体抹除单元包括多个实体程序化单元。其中所述多个实体单元群组包括第一实体单元群组。所述方法包括：对所述多个实体程序化单元执行读取操作；根据执行于所述第一实体单元群组中的所述多个实体程序化单元上的所述读取操作的总读取次数更新所述第一实体单元群组的第一读取次数与第二读取次数；判断所述第一读取次数是否大于第一读取次数门槛值，响应于判定所述第一读取次数大于所述第一读取次数门槛值，扫描当前读取的所述实体抹除单元中的至少一第一实体程序化单元以取得第一错误比特数；判断所述第二读取次数是否大于第二读取次数门槛值，响应于判定所述第二读取次数大于所述第二读取次数门槛值，扫描所述第一实体单元群组中的至少一第一实体抹除单元中的所有所述多个实体程序化单元以取得第二错误比特数，其中所述第二读取次数门槛值大于所述第一读取次数门槛值；以及根据所述第一错误比特数与所述第二错误比特数至少其中之一执行预防读取干扰操作。

在本发明的一实施例中，所述扫描所述第一实体单元群组中的所述至少一第一实体抹除单元中的所有所述多个实体程序化单元以取得所述第二错误比特数的步骤包括：取得所述第一实体单元群组对应的指标，其中所述指标反映所述第一实体单元群组中待进行扫描的所述实体抹除单元；以及根据所述指标的指示扫描所述指标对应的所述至少一第一实体抹除单元中的所有所述多个实体程序化单元以取得所述第二错误比特数。

在本发明的一实施例中，所述方法还包括：在所述至少一第一实体抹除单元中的所有所述多个实体程序化单元扫描完成之后，将所述指标对应至下一个待进行扫描的所述实体抹除单元。

在本发明的一实施例中，所述方法还包括：根据执行于所述第一实体单元群组中的所述多个实体程序化单元上的所述读取操作的总读取次数更新所述第一实体单元群组的第三读取次数；以及响应于判定所述第三读取次数不大于第三读取次数门槛值，在判定所述第二读取次数大于所述第二读取次数门槛值扫描所述第一实体单元群组中的至少一第一实体抹除单元时，选择所述第一实体单元群组中未扫描过的所述实体抹除单元进行扫描。

在本发明的一实施例中，所述方法还包括：根据所述第二读取次数门槛值以及所述第一实体单元群组中所述多个实体程序化单元的数量计算扫描平均值；以及根据所述扫描平均值随机产生所述第一读取次数门槛值。

在本发明的一实施例中，执行所述预防读取干扰操作的步骤包括：判断所述第一错误比特数是否大于第一错误门槛值；以及响应于判定所述第一错误比特数大于所述第一错误门槛值，将当前读取的所述实体抹除单元中存储的数据复制至其他实体抹除单元。

在本发明的一实施例中，执行所述预防读取干扰操作的步骤包括：判断所述第二错误比特数是否大于第二错误门槛值；以及响应于判定所述第二错误比特数大于所述第二错误门槛值，将所述至少一第一实体抹除单元中存储的数据复制至其他实体抹除单元。

本发明提出一种存储器存储装置，包括连接接口单元、可复写式非易失性存储器模块以及存储器控制电路单元。所述连接接口单元用以耦接至主机系统。所述可复写式非易失性存储器模块包括多个实体单元群组，每一个所述多个实体单元群组包括多个实体抹除单元，每一个所述多个实体抹除单元包括多个实体程序化单元。其中所述多个实体单元群组包括第一实体单元群组。所述存储器控制电路单元耦接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以对所述多个实体程序化单元执行读取操作。所述存储器控制电路单元更用以根据执行于所述第一实体单元群组中的所述多个实体程序化单元上的所述读取操作的总读取次数更新所述第一实体单元群组的第一读取次数与第二读取次数。所述存储器控制电路单元更用以判断所述第一读取次数是否大于第一读取次数门槛值，响应于判定所述第一读取次数大于所述第一读取次数门槛值，扫描当前读取的所述实体抹除单元中的至少一第一实体程序化单元以取得第一错误比特数。所述存储器控制电路单元更用以判断所述第二读取次数是否大于第二读取次数门槛值，响应于判定所述第二读取次数大于所述第二读取次数门槛值，扫描所述第一实体单元群组中的至少一第一实体抹除单元中的所有所述多个实体程序化单元以取得第二错误比特数。其中所述第二读取次数门槛值大于所述第一读取次数门槛值。并且，所述存储器控制电路单元更用以根据所述第一错误比特数与所述第二错误比特数至少其中之一执行预防读取干扰操作。

在本发明的一实施例中，所述存储器控制电路单元更用以取得所述第一实体单元群组对应的指标，其中所述指标反映所述第一实体单元群组中待进行扫描的所述实体抹除单元。并且，所述存储器控制电路单元更用以根据所述指标的指示扫描所述指标对应的所述至少一第一实体抹除单元中的所有所述多个实体程序化单元以取得所述第二错误比特数。

在本发明的一实施例中，所述存储器控制电路单元更用以在所述至少一第一实体抹除单元中的所有所述多个实体程序化单元扫描完成之后，将所述指标对应至下一个待进行扫描的所述实体抹除单元。

在本发明的一实施例中，所述存储器控制电路单元更用以根据执行于所述第一实体单元群组中的所述多个实体程序化单元上的所述读取操作的总读取次数更新所述第一实体单元群组的第三读取次数。并且，所述存储器控制电路单元更用以响应于判定所述第三读取次数不大于第三读取次数门槛值，在判定所述第二读取次数大于所述第二读取次数门槛值扫描所述第一实体单元群组中的至少一第一实体抹除单元时，选择所述第一实体单元群组中未扫描过的所述实体抹除单元进行扫描。

在本发明的一实施例中，所述存储器控制电路单元更用以根据所述第二读取次数门槛值以及所述第一实体单元群组中所述多个实体程序化单元的数量计算扫描平均值。并且，所述存储器控制电路单元更用以根据所述扫描平均值随机产生所述第一读取次数门槛值。

在本发明的一实施例中，所述存储器控制电路单元更用以判断所述第一错误比特数是否大于第一错误门槛值。并且，所述存储器控制电路单元更用以响应于判定所述第一错误比特数大于所述第一错误门槛值，将当前读取的所述实体抹除单元中存储的数据复制至其他实体抹除单元。

在本发明的一实施例中，所述存储器控制电路单元更用以判断所述第二错误比特数是否大于第二错误门槛值。并且，所述存储器控制电路单元更用以响应于判定所述第二错误比特数大于所述第二错误门槛值，将所述至少一第一实体抹除单元中存储的数据复制至其他实体抹除单元。

本发明提出一种存储器控制电路单元，用于控制可复写式非易失性存储器模块。所述存储器控制电路单元包括主机接口、存储器接口以及存储器管理电路。所述主机接口用以耦接至主机系统。所述存储器接口用以耦接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元群组，每一个所述多个实体单元群组包括多个实体抹除单元，每一个所述多个实体抹除单元包括多个实体程序化单元。其中所述多个实体单元群组包括第一实体单元群组。所述存储器管理电路耦接至所述主机接口以及所述存储器接口。所述存储器管理电路用以对所述多个实体程序化单元执行读取操作。所述存储器管理电路更用以根据执行于所述第一实体单元群组中的所述多个实体程序化单元上的所述读取操作的总读取次数更新所述第一实体单元群组的第一读取次数与第二读取次数。所述存储器管理电路更用以判断所述第一读取次数是否大于第一读取次数门槛值，响应于判定所述第一读取次数大于所述第一读取次数门槛值，扫描当前读取的所述实体抹除单元中的至少一第一实体程序化单元以取得第一错误比特数。所述存储器管理电路更用以判断所述第二读取次数是否大于第二读取次数门槛值，响应于判定所述第二读取次数大于所述第二读取次数门槛值，扫描所述第一实体单元群组中的至少一第一实体抹除单元中的所有所述多个实体程序化单元以取得第二错误比特数，其中所述第二读取次数门槛值大于所述第一读取次数门槛值。并且，所述存储器管理电路更用以根据所述第一错误比特数与所述第二错误比特数至少其中之一执行预防读取干扰操作。

在本发明的一实施例中，所述存储器管理电路更用以取得所述第一实体单元群组对应的指标，其中所述指标反映所述第一实体单元群组中待进行扫描的所述实体抹除单元。并且，所述存储器管理电路更用以根据所述指标的指示扫描所述指标对应的所述至少一第一实体抹除单元中的所有所述多个实体程序化单元以取得所述第二错误比特数。

在本发明的一实施例中，所述存储器管理电路更用以在所述至少一第一实体抹除单元中的所有所述多个实体程序化单元扫描完成之后，将所述指标对应至下一个待进行扫描的所述实体抹除单元。

在本发明的一实施例中，所述存储器管理电路更用以根据执行于所述第一实体单元群组中的所述多个实体程序化单元上的所述读取操作的总读取次数更新所述第一实体单元群组的第三读取次数。并且，所述存储器管理电路更用以响应于判定所述第三读取次数不大于第三读取次数门槛值，在判定所述第二读取次数大于所述第二读取次数门槛值扫描所述第一实体单元群组中的至少一第一实体抹除单元时，选择所述第一实体单元群组中未扫描过的所述实体抹除单元进行扫描。

在本发明的一实施例中，所述存储器管理电路更用以根据所述第二读取次数门槛值以及所述第一实体单元群组中所述多个实体程序化单元的数量计算扫描平均值。并且，所述存储器管理电路更用以根据所述扫描平均值随机产生所述第一读取次数门槛值。

在本发明的一实施例中，所述存储器管理电路更用以判断所述第一错误比特数是否大于第一错误门槛值。并且，所述存储器管理电路更用以响应于判定所述第一错误比特数大于所述第一错误门槛值，将当前读取的所述实体抹除单元中存储的数据复制至其他实体抹除单元。

在本发明的一实施例中，所述存储器管理电路更用以判断所述第二错误比特数是否大于第二错误门槛值。并且，所述存储器管理电路更用以响应于判定所述第二错误比特数大于所述第二错误门槛值，将所述至少一第一实体抹除单元中存储的数据复制至其他实体抹除单元。

基于上述，本发明实施例提供的读取干扰检查方法、存储器存储装置及存储器控制电路单元，通过将多个实体抹除单元群组成一个实体单元群组，并通过监控包括多个实体抹除单元的实体单元群组的读取次数来减少存储读取次数的空间。此外，通过设置两个读取次数门槛值来监控各实体单元群组的读取次数以决定实体单元群组中进行扫描的范围。藉此，在减少存储读取次数的空间的同时仍可抑制读取干扰发生的机率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；

图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；

图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；

图7是根据本发明的一范例实施例所示出的实体单元群组的示意图；

图8是根据本发明的一范例实施例所示出的读取干扰检查方法的流程图。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆耦接至系统总线(system bus)110。

在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10耦接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12耦接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式耦接至存储器存储装置10。存储器存储装置10可例如是随身盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110耦接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以计算机系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的安全数字(SecureDigital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi MediaCard,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接耦接于主机系统的基板上的嵌入式存储装置。

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

连接接口单元402用以将存储器存储装置10耦接至主机系统11。存储器存储装置10可通过连接接口单元402与主机系统11通讯。在本范例实施例中，连接接口单元402是相容于串行高级附件(Serial Advanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并行高级附件(ParallelAdvanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute ofElectrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(MemoryStick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。

存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块406是耦接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell，QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。

在本范例实施例中，可复写式非易失性存储器模块406的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效位(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的数据写入速度会大于上实体程序化单元的数据写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504及存储器接口506。

存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。

在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在另一范例实施例中，存储器管理电路502的控制指令亦可以代码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是耦接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个代码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。

主机接口504是耦接至存储器管理电路502。存储器管理电路502可通过主机接口504与主机系统11通讯。主机接口504可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口504来传送至存储器管理电路502。此外，存储器管理电路502可通过主机接口504将数据传送至主机系统11。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口506是耦接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压准位或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或代码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路508、缓冲存储器510与电源管理电路512。

错误检查与校正电路508是耦接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code,EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会根据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。

缓冲存储器510是耦接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。缓冲存储器510可以是静态随机存取存储器(Static Random Access Memory,SRAM)、或动态随机存取存储器(DynamicRandom Access Memory,DRAM)等，本发明并不加以限制。电源管理电路512是耦接至存储器管理电路502并且用以控制存储器存储装置10的电源。

在一范例实施例中，图4的可复写式非易失性存储器模块406亦称为快闪(flash)存储器模块，且存储器控制电路单元404亦称为用于控制快闪存储器模块的快闪存储器控制器。在一范例实施例中，图5的存储器管理电路502亦称为快闪存储器管理电路。

图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。必须了解的是，在此描述可复写式非易失性存储器模块406的实体单元的运作时，以“提取”、“分组”、“划分”、“关联”等词来操作实体单元是逻辑上的概念。也就是说，可复写式非易失性存储器模块的实体单元的实际位置并未更动，而是逻辑上对实体单元进行操作。

请参照图6，存储器管理电路502可将可复写式非易失性存储器模块406的实体单元610(0)～610(B)逻辑地分组至存储区601与闲置区602。存储区601中的实体单元610(0)～610(A)以及闲置区602中的实体单元610(A+1)～610(B)是用以存储来自于主机系统11的数据。具体来说，存储区601的实体单元是被视为已存储数据的实体单元，而闲置区602的实体单元是用以替换存储区601的实体单元。也就是说，当从主机系统11接收到写入指令与欲写入的数据时，存储器管理电路502会使用从闲置区602中提取实体单元来写入数据，以替换存储区601的实体单元。

在本范例实施例中，每一个实体单元是指一个实体抹除单元。然而，在另一范例实施例中，一个实体单元亦可以是指一个实体地址、一个实体程序化单元或由多个连续或不连续的实体地址组成。存储器管理电路502会配置逻辑单元612(0)～612(C)以映射存储区601中的实体抹除单元610(0)～610(A)。在本范例实施例中，每一个逻辑单元是指一个逻辑地址。然而，在另一范例实施例中，一个逻辑单元也可以是指一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。此外，逻辑单元612(0)～612(C)中的每一者可被映射至一或多个实体抹除单元。

存储器管理电路502可将逻辑单元与实体抹除单元之间的映射关系(亦称为逻辑-实体地址映射关系)记录于至少一逻辑-实体地址映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑-实体地址映射表来执行对于存储器存储装置10的数据存取操作。

值得注意的是，假设实体抹除单元610(0)中的实体程序化单元所存储的数据被存储器管理电路502进行多次(例如，读取次数达到十万次至百万次)读取操作后，由于存储器管理电路502在每一次读取操作皆会施加读取电压至实体程序化单元中的存储单元，实体程序化单元所存储的数据很有可能会因为存储单元被反复地施加读取电压而产生错误比特或遗失。更甚者，还可能造成实体抹除单元610(0)中存储于其他实体程序化单元中的数据产生错误比特或遗失。此即造成了“读取干扰”的问题。

在一范例实施例中，可以通过判断“读取次数”是否大于预设门槛值来避免读取干扰所造成的数据错误或遗失。以上述存储器管理电路502重复读取实体抹除单元610(0)的例子来说，存储器管理电路502可以记录对应存储在实体抹除单元610(0)的数据被读取的次数(即，读取次数)。存储器管理电路502可判断此读取次数是否大于预设门槛值，以决定是否搬移存储在实体抹除单元610(0)中的数据。倘若实体抹除单元610(0)的读取次数大于预设门槛值，存储器管理电路502会将实体抹除单元610(0)中的数据搬移至例如其他闲置的实体抹除单元中，以防止原本存储于实体抹除单元610(0)中的数据因重复地被读取而产生过多的错误比特或数据遗失。

此外，实体抹除单元610(0)的读取次数还可以用来判断是否要扫描实体抹除单元610(0)。具体来说，倘若判定要对实体抹除单元610(0)进行扫描，存储器管理电路502可以扫描实体抹除单元610(0)中的所有实体程序化单元，以取得实体抹除单元610(0)对应的“错误比特数”。存储器管理电路502可判断此错误比特数是否大于预设门槛值，以决定是否搬移存储在实体抹除单元610(0)中的数据。倘若从实体抹除单元610(0)所读取的读取数据的错误比特数大于预设门槛值，存储器管理电路502会将实体抹除单元610(0)中的数据搬移至例如其他闲置的实体抹除单元中，以防止发生存储于实体抹除单元610(0)中的数据因重复地被读取而产生更多的错误比特或数据遗失。

然而需注意的是，在先前记录实体抹除单元的读取次数来避免读取干扰的方法中，记录每一个实体抹除单元的读取次数将占用大量的存储空间。基此，本发明提出一种读取干扰检查方法，可将多个实体抹除单元群组成一个实体单元群组，并监控此实体单元群组的读取次数来决定扫描实体程序化单元的时机与扫描实体程序化单元的数量。藉此，在减少存储读取次数的空间的同时，仍可抑制读取干扰发生的机率。

在一范例实施例中，存储器管理电路502会将多个实体抹除单元分组为实体单元群组。换言之，此些实体抹除单元可构成多个实体单元群组，每个实体单元群组包括多个实体抹除单元，每个实体抹除单元包括多个实体程序化单元。其中，实体单元群组例如是一个晶粒(die)或平面(plane)或其他多个实体抹除单元构成的群组，本发明不在此限制。图7是根据本发明的一范例实施例所示出的实体单元群组的示意图。请参照图7，实体单元群组711包括四个实体抹除单元，即图7所示的实体抹除单元710(0)、710(1)、710(2)、710(3)。但图7仅为范例，本发明不在此限制每个实体单元群组所包括的实体抹除单元的数量。

在一范例实施例中，存储器存储装置10可接收来自主机系统11的读取指令。存储器管理电路502会根据接收到的读取指令对可复写式非易失性存储器模块406中对应该读取指令的实体程序化单元执行读取操作，以自可复写式非易失性存储器模块406中读取相关数据。

在本范例实施例中，存储器管理电路502会记录每个实体单元群组的读取次数。具体来说，存储器管理电路502可根据执行于实体单元群组(例如，第一实体单元群组)中的多个实体程序化单元上的读取操作的总读取次数更新此实体单元群组的两个计数值，此些计数值包括第一读取次数与第二读取次数。

举例来说，存储器管理电路502可在可复写式非易失性存储器模块406中存储读取次数计数表来记录每一个实体单元群组的读取次数，并且存储器管理电路502会将读取次数计数表载入至缓冲存储器510来维护。然而本发明并不限制以查找表的方式记录读取次数。存储器管理电路502可在每次对实体程序化单元执行读取操作时，对应地在读取次数计数表中记录(或更新)被执行读取操作的实体程序化单元所属的实体单元群组的第一读取次数与第二读取次数。以第一实体单元群组为例，第一实体单元群组中任意一或多个实体程序化单元被读取时，则存储器管理电路502可根据此(些)实体程序化单元的总读取次数将第一实体单元群组的第一读取次数与第二读取次数分别加上此总读取次数。例如，第一实体单元群组中任意一个实体程序化单元被读取时，则存储器管理电路502可将此第一实体单元群组的第一读取次数与第二读取次数分别增加1。

在一范例实施例中，存储器管理电路502可判断第一读取次数是否大于预设门槛值(亦称为第一读取次数门槛值)。响应于判定第一读取次数大于第一读取次数门槛值，存储器管理电路502会扫描当前读取的实体抹除单元中的至少一个实体程序化单元(例如，第一实体程序化单元)以取得被扫描的实体程序化单元的错误比特数(亦称为第一错误比特数)。例如，存储器管理电路502可从当前读取的实体抹除单元中随机选择任何一个或多个实体程序化单元进行扫描。在本范例实施例中，执行上述扫描之后，存储器管理电路502可重置第一读取次数以对实体单元群组的第一读取次数重新进行计数。举例来说，倘若存储器管理电路502从实体抹除单元710(0)中的某一实体程序化单元读取数据时，判定实体抹除单元710(0)所属的实体单元群组711的第一读取次数大于第一读取次数门槛值，存储器管理电路502可扫描当前读取的实体抹除单元710(0)中的至少一个实体程序化单元以取得被扫描的实体程序化单元的第一错误比特数。

此外，存储器管理电路502可判断第二读取次数是否大于另一预设门槛值(亦称为第二读取次数门槛值)。响应于判定第二读取次数大于第二读取次数门槛值，存储器管理电路502会扫描实体单元群组中的至少一个实体抹除单元(例如，第一实体抹除单元)中的所有实体程序化单元以取得此些实体程序化单元的错误比特数(亦称为第二错误比特数)。在本范例实施例中，执行上述扫描之后，存储器管理电路502可重置第二读取次数以对实体单元群组的第二读取次数重新进行计数。其中，第二读取次数门槛值大于上述第一读取次数门槛值。

举例来说，倘若存储器管理电路502从实体抹除单元710(0)中的某一实体程序化单元读取数据时，判定实体抹除单元710(0)所属的实体单元群组711的第二读取次数大于第二读取次数门槛值，存储器管理电路502可扫描实体单元群组711中的至少一个实体抹除单元中的所有实体程序化单元以取得此些实体程序化单元的第二错误比特数。

在一范例实施例中，存储器管理电路502可设定每个实体单元群组对应的指标(index)，以将指标对应到实体单元群组中待进行扫描的实体抹除单元。换言之，此指标反映待进行扫描的实体抹除单元。在本范例实施例中，存储器管理电路502在判定某一实体单元群组的第二读取次数大于第二读取次数门槛值而将扫描此实体单元群组中的实体抹除单元时，可取得该实体单元群组对应的指标，并根据指标的指示扫描该指标对应的实体抹除单元。并且，在实体抹除单元扫描完成之后，存储器管理电路502会将指标对应至被扫描的实体抹除单元的下一个实体抹除单元(作为待进行扫描的实体抹除单元)。值得注意的是，倘若指标指示扫描多个实体抹除单元，在此些实体抹除单元扫描完成之后，存储器管理电路502会将指标对应至最后一个扫描的实体抹除单元的下一个实体抹除单元(作为待进行扫描的实体抹除单元)。

以图7为例，假设实体单元群组711对应的指标对应实体抹除单元710(0)。倘若存储器管理电路502判定实体单元群组711的第二读取次数大于第二读取次数门槛值而将扫描实体单元群组711中的实体抹除单元，存储器管理电路502会扫描实体抹除单元710(0)，并将指标改为对应至下一个待进行扫描的实体抹除单元。例如，存储器管理电路502依序将指标改为对应至实体抹除单元710(1)。在本范例实施例中，存储器管理电路502根据指标执行多次扫描操作后，可依序扫描实体抹除单元710(0)、710(1)、710(2)、710(3)。如此，存储器管理电路502可确保在读取实体单元群组特定的次数(本例中为四倍的第二读取次数门槛值)内，实体单元群组711中的每个实体抹除单元都被扫描到。

值得注意的是，存储器管理电路502也可以不根据顺序决定扫描的实体抹除单元，而设定在特定读取次数(本例中为四倍的第二读取次数门槛值)内扫描完实体单元群组中的所有实体抹除单元(本例中为四个实体抹除单元)即可，本发明不在此限制。例如，存储器管理电路502可记录每个实体单元群组的第三读取次数，此第三读取次数与第一读取次数、第二读取次数同样是根据执行于实体单元群组中的多个实体程序化单元上的读取操作的总读取次数来更新。存储器管理电路502可为每个实体单元群组设定第三读取次数门槛值，并判断第三读取次数是否大于此第三读取次数门槛值。响应于判定第三读取次数不大于第三读取次数门槛值，存储器管理电路502在判定第二读取次数大于第二读取次数门槛值而扫描实体单元群组中的至少一个实体抹除单元时，选择实体单元群组中未扫描过的实体抹除单元进行扫描。响应于判定第三读取次数大于第三读取次数门槛值，存储器管理电路502会重置实体单元群组中已扫描过的实体抹除单元为未扫描状态，并重置第三读取次数，以对该实体单元群组进行下一轮的读取干扰检查操作。

以图7为例，假设存储器管理电路502在实体单元群组711的第二读取次数大于第二读取次数门槛值而对实体单元群组711中的实体抹除单元710(0)进行扫描，并在扫描后重置实体单元群组711的第二读取次数。当下一次存储器管理电路502判定实体单元群组711的第二读取次数大于第二读取次数门槛值且实体单元群组711的第三读取次数不大于第三读取次数门槛值时，存储器管理电路502会选择未扫描过的实体抹除单元710(1)、710(2)、710(3)进行扫描。在本范例实施例中，存储器管理电路502对实体单元群组711执行四次扫描操作后，将会扫描实体单元群组711中的所有实体抹除单元710(0)、710(1)、710(2)、710(3)。如此，存储器管理电路502可确保在读取实体单元群组特定的次数(本例中为四倍的第二读取次数门槛值，即第三读取次数门槛值)内，实体单元群组711中的每个实体抹除单元都被扫描到。

此外，存储器管理电路502可根据第二读取次数门槛值以及实体单元群组中实体抹除单元的数量计算第三读取次数门槛值。具体来说，存储器管理电路502可将第二读取次数门槛值乘以实体单元群组中实体抹除单元的数量得到第三读取次数门槛值。以图7为例，假设实体单元群组711包括的四个实体抹除单元，并且存储器管理电路502设定第二读取次数门槛值为2KK。存储器管理电路502将第二读取次数门槛值(如，2KK)乘以实体抹除的总数(如，4)得到的第三读取次数门槛值为8KK。由于8KK次的读取内存储器管理电路502不会选择扫描过的实体抹除单元进行扫描，本范例实施例的存储器管理电路502在8KK次的读取后，可扫描实体单元群组711中的所有实体抹除单元710(0)、710(1)、710(2)、710(3)中的所有实体程序化单元。

在一范例实施例中，存储器管理电路502可为每个实体单元群组设定第一读取次数门槛值以及第二读取次数门槛值。具体来说，存储器管理电路502可设定第二读取次数门槛值，并根据第二读取次数门槛值以及实体单元群组中实体程序化单元的数量计算扫描平均值。举例来说，扫描平均值可采以下公式(1)进行计算：

AVG1＝TH2/P_Num1 (1)

其中，AVG1为扫描平均值，TH2为第二读取次数门槛值，P_Num1为一个实体单元群组中实体程序化单元的总数。

另外，存储器管理电路502也可根据第二读取次数门槛值以及实体抹除单元中实体程序化单元的数量计算扫描平均值，本发明不在此限制。举例来说，扫描平均值可采以下公式(2)进行计算：

AVG2＝TH2/P_Num2 (2)

其中，AVG2为扫描平均值，TH2为第二读取次数门槛值，P_Num2为一个实体抹除单元中实体程序化单元的总数。

存储器管理电路502可根据扫描平均值随机产生第一读取次数门槛值。举例来说，存储器管理电路502可根据扫描平均值决定一数值范围，并在此数值范围中随机产生第一读取次数门槛值。以图7为例，假设实体单元群组711包括的四个实体抹除单元总共包括1K个实体程序化单元，并且存储器管理电路502设定第二读取次数门槛值为2KK。存储器管理电路502例如可将第二读取次数门槛值(如，2KK)除以实体程序化单元的总数(如，1K)产生扫描平均值，并从0.5倍的扫描平均值至1.5倍的扫描平均值之间随机产生第一读取次数门槛值。

在一范例实施例中，存储器管理电路502可根据已知的错误侦测手段以取得实体程序化单元的错误比特数，如上述的第一错误比特数以及第二错误比特数。具体来说，存储器管理电路502会扫描实体程序化单元以取得实体程序化单元中存储的数据，并同时读取此数据对应的错误更正码和/或错误检查码。存储器管理电路502通过错误检查与校正电路508根据此错误更正码和/或错误检查码对所取得的数据执行错误检查与校正操作，进而根据实体程序化单元所存储的数据的错误比特(error bit)的数目，计算实体程序化单元的错误比特数。

此外，存储器管理电路502还可根据第一错误比特数与第二错误比特数至少其中之一执行预防读取干扰操作。具体来说，读取干扰操作包括判断错误比特数是否大于预设门槛值(亦称为错误门槛值)以决定是否搬移(复制)数据。

以第一错误比特数为例，存储器管理电路502可判断第一错误比特数是否大于第一错误门槛值。响应于判定第一错误比特数大于第一错误门槛值，存储器管理电路502可将被扫描的实体程序化单元所属的实体抹除单元(即，当前读取的实体抹除单元)中存储的数据复制至其他实体抹除单元。以第二错误比特数为例，存储器管理电路502可判断第二错误比特数是否大于第二错误门槛值。响应于判定第二错误比特数大于第二错误门槛值，存储器管理电路502可将被扫描的实体抹除单元中存储的数据复制至其他实体抹除单元。因此，实体抹除单元被大量读取而产生读取干扰并造成的错误比特即可被移除。

图8是根据本发明的一范例实施例所示出的读取干扰检查方法的流程图。

请参照图8，在步骤S802中，对实体程序化单元执行读取操作。在步骤S804中，根据执行于第一实体单元群组中的实体程序化单元上的读取操作的总读取次数更新第一实体单元群组的第一读取次数与第二读取次数。在步骤S806中，判断第一读取次数是否大于第一读取次数门槛值。若判断第一读取次数大于第一读取次数门槛值(即，步骤S806判断为“是”)，则在步骤S808中，扫描当前读取的实体抹除单元中的至少一第一实体程序化单元以取得第一错误比特数。若判断第一读取次数不大于第一读取次数门槛值(即，步骤S806判断为“否”)，则回到步骤S802等待执行读取操作。在步骤S810中，判断第二读取次数是否大于第二读取次数门槛值。若判断第二读取次数大于第二读取次数门槛值(即，步骤S810判断为“是”)，则在步骤S812中，扫描第一实体单元群组中的至少一第一实体抹除单元中的所有实体程序化单元以取得第二错误比特数。若判断第二读取次数不大于第二读取次数门槛值(即，步骤S810判断为“否”)，则回到步骤S802等待执行读取操作。在步骤S814中，根据第一错误比特数与第二错误比特数至少其中之一执行预防读取干扰操作。

然而，图8中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图8中各步骤可以实作为多个代码或是电路，本发明不加以限制。此外，图8的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，本发明实施例提供的读取干扰检查方法、存储器存储装置及存储器控制电路单元，通过将多个实体抹除单元群组成一个实体单元群组，并设置两个读取次数门槛值来监控各实体单元群组的读取次数，以决定实体单元群组中进行扫描的范围。藉此，在通过监控包括多个实体抹除单元的实体单元群组的读取次数来减少存储读取次数的空间的同时，仍可抑制读取干扰发生的机率。

具体来说，本发明实施例监控实体单元群组的读取次数，能够比监控每一个实体抹除单元的读取次数占用更少的存储空间。再者，本发明实施例利用数值较小的第一读取次数门槛值来判断检查当下读取的实体抹除单元中随机选择的实体程序化单元的时机，能够减少扫描整个实体抹除单元所耗费的时间。并且，本发明实施例还利用数值较大的第二读取次数门槛值来判断检查实体单元群组中任一实体抹除单元中的所有实体程序化单元的时机，能够避免只扫描部分实体程序化单元使得读取干扰仍有发生的机会，从而抑制读取干扰发生的机率。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (21)

1.一种读取干扰检查方法，用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体单元群组，每一个所述多个实体单元群组包括多个实体抹除单元，每一个所述多个实体抹除单元包括多个实体程序化单元，其中所述多个实体单元群组包括第一实体单元群组，所述方法包括：

对所述多个实体程序化单元执行读取操作；

根据执行于所述第一实体单元群组中的所述多个实体程序化单元上的所述读取操作的总读取次数更新所述第一实体单元群组的第一读取次数与第二读取次数；

判断所述第一读取次数是否大于第一读取次数门槛值，响应于判定所述第一读取次数大于所述第一读取次数门槛值，扫描当前读取的所述实体抹除单元中的至少一第一实体程序化单元以取得第一错误比特数；

判断所述第二读取次数是否大于第二读取次数门槛值，响应于判定所述第二读取次数大于所述第二读取次数门槛值，扫描所述第一实体单元群组中的至少一第一实体抹除单元中的所有所述多个实体程序化单元以取得第二错误比特数，其中所述第二读取次数门槛值大于所述第一读取次数门槛值；以及

根据所述第一错误比特数与所述第二错误比特数至少其中之一执行预防读取干扰操作。

2.根据权利要求1所述的读取干扰检查方法，其中扫描所述第一实体单元群组中的所述至少一第一实体抹除单元中的所有所述多个实体程序化单元以取得所述第二错误比特数的步骤包括：

取得所述第一实体单元群组对应的指标，其中所述指标反映所述第一实体单元群组中待进行扫描的所述实体抹除单元；以及

根据所述指标的指示扫描所述指标对应的所述至少一第一实体抹除单元中的所有所述多个实体程序化单元以取得所述第二错误比特数。

3.根据权利要求2所述的读取干扰检查方法，其中所述方法还包括：

在所述至少一第一实体抹除单元中的所有所述多个实体程序化单元扫描完成之后，将所述指标对应至下一个待进行扫描的所述实体抹除单元。

4.根据权利要求1所述的读取干扰检查方法，其中所述方法还包括：

根据执行于所述第一实体单元群组中的所述多个实体程序化单元上的所述读取操作的总读取次数更新所述第一实体单元群组的第三读取次数；以及

响应于判定所述第三读取次数不大于第三读取次数门槛值，在判定所述第二读取次数大于所述第二读取次数门槛值扫描所述第一实体单元群组中的至少一第一实体抹除单元时，选择所述第一实体单元群组中未扫描过的所述实体抹除单元进行扫描。

5.根据权利要求1所述的读取干扰检查方法，其中所述方法还包括：

根据所述第二读取次数门槛值以及所述第一实体单元群组中所述多个实体程序化单元的数量计算扫描平均值；以及

根据所述扫描平均值随机产生所述第一读取次数门槛值。

6.根据权利要求1所述的读取干扰检查方法，其中执行所述预防读取干扰操作的步骤包括：

判断所述第一错误比特数是否大于第一错误门槛值；以及

响应于判定所述第一错误比特数大于所述第一错误门槛值，将当前读取的所述实体抹除单元中存储的数据复制至其他实体抹除单元。

7.根据权利要求1所述的读取干扰检查方法，其中执行所述预防读取干扰操作的步骤包括：

判断所述第二错误比特数是否大于第二错误门槛值；以及

响应于判定所述第二错误比特数大于所述第二错误门槛值，将所述至少一第一实体抹除单元中存储的数据复制至其他实体抹除单元。

8.一种存储器存储装置，包括：

连接接口单元，用以耦接至主机系统；

可复写式非易失性存储器模块，包括多个实体单元群组，每一个所述多个实体单元群组包括多个实体抹除单元，每一个所述多个实体抹除单元包括多个实体程序化单元，其中所述多个实体单元群组包括第一实体单元群组；以及

存储器控制电路单元，耦接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以对所述多个实体程序化单元执行读取操作，

所述存储器控制电路单元更用以根据执行于所述第一实体单元群组中的所述多个实体程序化单元上的所述读取操作的总读取次数更新所述第一实体单元群组的第一读取次数与第二读取次数，

所述存储器控制电路单元更用以判断所述第一读取次数是否大于第一读取次数门槛值，响应于判定所述第一读取次数大于所述第一读取次数门槛值，扫描当前读取的所述实体抹除单元中的至少一第一实体程序化单元以取得第一错误比特数，

所述存储器控制电路单元更用以判断所述第二读取次数是否大于第二读取次数门槛值，响应于判定所述第二读取次数大于所述第二读取次数门槛值，扫描所述第一实体单元群组中的至少一第一实体抹除单元中的所有所述多个实体程序化单元以取得第二错误比特数，其中所述第二读取次数门槛值大于所述第一读取次数门槛值，并且

所述存储器控制电路单元更用以根据所述第一错误比特数与所述第二错误比特数至少其中之一执行预防读取干扰操作。

9.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元更用以取得所述第一实体单元群组对应的指标，其中所述指标反映所述第一实体单元群组中待进行扫描的所述实体抹除单元，并且

所述存储器控制电路单元更用以根据所述指标的指示扫描所述指标对应的所述至少一第一实体抹除单元中的所有所述多个实体程序化单元以取得所述第二错误比特数。

10.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元更用以在所述至少一第一实体抹除单元中的所有所述多个实体程序化单元扫描完成之后，将所述指标对应至下一个待进行扫描的所述实体抹除单元。

11.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元更用以根据执行于所述第一实体单元群组中的所述多个实体程序化单元上的所述读取操作的总读取次数更新所述第一实体单元群组的第三读取次数，并且

所述存储器控制电路单元更用以响应于判定所述第三读取次数不大于第三读取次数门槛值，在判定所述第二读取次数大于所述第二读取次数门槛值扫描所述第一实体单元群组中的至少一第一实体抹除单元时，选择所述第一实体单元群组中未扫描过的所述实体抹除单元进行扫描。

12.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元更用以根据所述第二读取次数门槛值以及所述第一实体单元群组中所述多个实体程序化单元的数量计算扫描平均值，并且

所述存储器控制电路单元更用以根据所述扫描平均值随机产生所述第一读取次数门槛值。

13.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元更用以判断所述第一错误比特数是否大于第一错误门槛值，并且

所述存储器控制电路单元更用以响应于判定所述第一错误比特数大于所述第一错误门槛值，将当前读取的所述实体抹除单元中存储的数据复制至其他实体抹除单元。

14.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元更用以判断所述第二错误比特数是否大于第二错误门槛值，并且

所述存储器控制电路单元更用以响应于判定所述第二错误比特数大于所述第二错误门槛值，将所述至少一第一实体抹除单元中存储的数据复制至其他实体抹除单元。

15.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，其中所述存储器控制电路单元包括：

主机接口，用以耦接至主机系统；

存储器接口，用以耦接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元群组，每一个所述多个实体单元群组包括多个实体抹除单元，每一个所述多个实体抹除单元包括多个实体程序化单元，其中所述多个实体单元群组包括第一实体单元群组；以及

存储器管理电路，耦接至所述主机接口以及所述存储器接口，

其中所述存储器管理电路用以对所述多个实体程序化单元执行读取操作，

所述存储器管理电路更用以根据执行于所述第一实体单元群组中的所述多个实体程序化单元上的所述读取操作的总读取次数更新所述第一实体单元群组的第一读取次数与第二读取次数，

所述存储器管理电路更用以判断所述第一读取次数是否大于第一读取次数门槛值，响应于判定所述第一读取次数大于所述第一读取次数门槛值，扫描当前读取的所述实体抹除单元中的至少一第一实体程序化单元以取得第一错误比特数，

所述存储器管理电路更用以判断所述第二读取次数是否大于第二读取次数门槛值，响应于判定所述第二读取次数大于所述第二读取次数门槛值，扫描所述第一实体单元群组中的至少一第一实体抹除单元中的所有所述多个实体程序化单元以取得第二错误比特数，其中所述第二读取次数门槛值大于所述第一读取次数门槛值，并且

所述存储器管理电路更用以根据所述第一错误比特数与所述第二错误比特数至少其中之一执行预防读取干扰操作。

16.根据权利要求15所述的存储器控制电路单元，其中所述存储器管理电路更用以取得所述第一实体单元群组对应的指标，其中所述指标反映所述第一实体单元群组中待进行扫描的所述实体抹除单元，并且

所述存储器管理电路更用以根据所述指标的指示扫描所述指标对应的所述至少一第一实体抹除单元中的所有所述多个实体程序化单元以取得所述第二错误比特数。

17.根据权利要求16所述的存储器控制电路单元，其中所述存储器管理电路更用以在所述至少一第一实体抹除单元中的所有所述多个实体程序化单元扫描完成之后，将所述指标对应至下一个待进行扫描的所述实体抹除单元。

18.根据权利要求15所述的存储器控制电路单元，其中所述存储器管理电路更用以根据执行于所述第一实体单元群组中的所述多个实体程序化单元上的所述读取操作的总读取次数更新所述第一实体单元群组的第三读取次数，并且

所述存储器管理电路更用以响应于判定所述第三读取次数不大于第三读取次数门槛值，在判定所述第二读取次数大于所述第二读取次数门槛值扫描所述第一实体单元群组中的至少一第一实体抹除单元时，选择所述第一实体单元群组中未扫描过的所述实体抹除单元进行扫描。

19.根据权利要求15所述的存储器控制电路单元，其中所述存储器管理电路更用以根据所述第二读取次数门槛值以及所述第一实体单元群组中所述多个实体程序化单元的数量计算扫描平均值，并且

所述存储器管理电路更用以根据所述扫描平均值随机产生所述第一读取次数门槛值。

20.根据权利要求15所述的存储器控制电路单元，其中所述存储器管理电路更用以判断所述第一错误比特数是否大于第一错误门槛值，并且

所述存储器管理电路更用以响应于判定所述第一错误比特数大于所述第一错误门槛值，将当前读取的所述实体抹除单元中存储的数据复制至其他实体抹除单元。

21.根据权利要求15所述的存储器控制电路单元，其中所述存储器管理电路更用以判断所述第二错误比特数是否大于第二错误门槛值，并且

所述存储器管理电路更用以响应于判定所述第二错误比特数大于所述第二错误门槛值，将所述至少一第一实体抹除单元中存储的数据复制至其他实体抹除单元。

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