CN105320464A - 防止读取干扰的方法、存储器控制电路单元与存储装置 - Google Patents

Abstract

本发明提供一种防止读取干扰的方法、存储器控制电路单元与存储装置。本方法包括：当从主机系统接收到操作指令时，计数操作次数值，其中第一实体抹除单元被选取以执行此操作指令。本方法还包括：当操作次数值不小于操作次数门限值时，选择第二实体抹除单元，并读取此第二实体抹除单元中的数据。本方法还包括：根据从第二实体抹除单元中所读取的数据判断第二实体抹除单元是否发生数据错误。此外，若是发生数据错误，选择第三实体抹除单元，校正从第二实体抹除单元中所读取的数据以产生已校正数据并且将此已校正数据写入至第三实体抹除单元。

Description

防止读取干扰的方法、存储器控制电路单元与存储装置

技术领域

本发明是有关于一种用于可复写式非易失性存储器模块的防止读取干扰的方法、存储器控制电路单元与存储装置。

背景技术

数码相机、手机与MP3在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器(rewritablenon-volatilememory)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，因此，近年可复写式非易失性存储器产业成为电子产业中相当热门的一环。例如，以快闪存储器作为存储媒体的固态硬盘(Solid-statedrive)已广泛应用作为电脑主机的硬盘，以提升电脑的存取效能。

依据每个存储单元可存储的比特数，反及(NAND)型快闪存储器可区分为单阶存储单元(SingleLevelCell，简称SLC)NAND型快闪存储器、多阶存储单元(MultiLevelCell，简称MLC)NAND型快闪存储器与复数阶存储单元(TrinaryLevelCell，简称TLC)NAND型快闪存储器。其中SLCNAND型快闪存储器的每个存储单元可存储1个比特的数据(即，“1”与“0”)，MLCNAND型快闪存储器的每个存储单元可存储2个比特的数据并且TLCNAND型快闪存储器的每个存储单元可存储3个比特的数据。

在NAND型快闪存储器中，实体程序化单元是由排列在同一条字符线上的数个存储单元所组成。由于SLCNAND型快闪存储器的每个存储单元可存储1个比特的数据，因此，在SLCNAND型快闪存储器中，排列在同一条字符线上的数个存储单元是对应一个实体程序化单元。

相对于SLCNAND型快闪存储器来说，MLCNAND型快闪存储器的每个存储单元的浮动栅存储层可存储2个比特的数据，其中每一个存储状态(即，“11”、“10”、“01”与“00”)包括最低有效比特(LeastSignificantBit，简称LSB)以及最高有效比特(MostSignificantBit，简称MSB)。例如，存储状态中从左侧算起的第1个比特的值为LSB，而从左侧算起的第2个比特的值为MSB。因此，排列在同一条字符线上的数个存储单元可组成2个实体程序化单元，其中由此些存储单元的LSB所组成的实体程序化单元称为下实体程序化单元(lowphysicalpage)，并且由此些存储单元的MSB所组成的实体程序化单元称为上实体程序化单元(upperphysicalpage)。特别是，下实体程序化单元的写入速度会快于上实体程序化单元的写入速度，并且当程序化上实体程序化单元发生错误时，下实体程序化单元所存储的数据也可能因此遗失。

类似地，在TLCNAND型快闪存储器中，每个存储单元可存储3个比特的数据，其中每一个存储状态(即，“111”、“110”、“101”、“100”、“011”、“010”、“001”与“000”)包括每一个存储状态包括左侧算起的第1个比特的LSB、从左侧算起的第2个比特的中间有效比特(CenterSignificantBit，简称CSB)以及从左侧算起的第3个比特的MSB。因此，排列在同一条字符线上的数个存储单元可组成3个实体程序化单元，其中由此些存储单元的LSB所组成的实体程序化单元称为下实体程序化单元，由此些存储单元的CSB所组成的实体程序化单元称为中实体程序化单元，并且由此些存储单元的MSB所组成的实体程序化单元称为上实体程序化单元。特别是，对排列在同一条字符线上的数个存储单元进行程序化时，仅能选择仅程序化下实体程序化单元或者同时程序化下实体程序化单元、中实体程序化单元与上实体程序化单元，否则所存储的数据可能会遗失。

然而，无论是哪种存储单元快闪存储器模块，在对同一个实体区块所存储的数据进行多次读取时，例如十万至百万次间的读取次数，很有可能会发生所读取的数据是错误的状况，甚至此被多次读取区块内所存储的数据会发生异常或遗失。而此类现象本领域技术人员惯称为“读取干扰”(read-disturb)。特别是，快闪存储器模块中会存储快闪存储器存储系统的系统数据(例如固件码(FirmwareCode)、文件配置表(FileAllocationTable，简称FAT)，且此系统数据会在快闪存储器存储系统运作期间高频率地的读取。也因有着这样的现象存在着，无不驱使着各家厂商必须发展出能确保正确存储数据的机制。

发明内容

本发明提供一种防止读取干扰的方法、存储器控制电路单元与存储装置，其能够有效地预防读取干扰的发生。

本发明的一范例实施例提出一种用于可复写式非易失性存储器模块的防止读取干扰的方法，此可复写式非易失性存储器模块包括多个实体抹除单元。本防止读取干扰的方法包括：当从主机系统接收到操作指令时，计数操作次数值，其中此些实体抹除单元之中的第一实体抹除单元被选取以执行此操作指令。本防止读取干扰的方法也包括，当操作次数值不小于操作次数门限值时，选择此些实体抹除单元之中的第二实体抹除单元，并且从第二实体抹除单元中读取数据。本防止读取干扰的方法还包括：根据从第二实体抹除单元中所读取的数据判断第二实体抹除单元是否发生数据错误；以及倘若第二实体抹除单元发生数据错误时，选择此些实体抹除单元之中的第三实体抹除单元，校正从第二实体抹除单元中所读取的数据以产生已校正数据并且将已校正数据写入至第三实体抹除单元。

在本发明的一实施例中，上述防止读取干扰的方法，还包括：将此些实体抹除单元至少分组为数据区与闲置区，其中当操作次数值不小于操作次数门限值时，选择此些实体抹除单元之中的第二实体抹除单元的步骤包括：依序地从数据区的实体抹除单元之中除了对应操作指令的第一实体抹除单元以外的实体抹除单元之中来选出第二实体抹除单元。

在本发明的一实施例中，上述防止读取干扰的方法，还包括：将此些实体抹除单元至少分组为数据区与闲置区，其中当操作次数值不小于操作次数门限值时，选择此些实体抹除单元之中的第二实体抹除单元的步骤包括：随机地从数据区的实体抹除单元之中除了对应操作指令的第一实体抹除单元以外的实体抹除单元之中来选出第二实体抹除单元。

在本发明的一实施例中，上述防止读取干扰的方法，还包括：将此些实体抹除单元至少分组为数据区与闲置区并且配置多个逻辑地址，其中此些逻辑地址映射数据区的多个实体抹除单元。并且，上述当此操作次数值不小于操作次数门限值时，选择此些实体抹除单元之中的第二实体抹除单元的步骤包括：随机地从此些逻辑地址之中选择第一逻辑地址，并且根据逻辑地址-实体抹除单元映射表获取第二实体抹除单元，其中在逻辑地址-实体抹除单元映射表中第一逻辑地址映射第二实体抹除单元。

在本发明的一实施例中，上述的防止读取干扰的方法，还包括：为每一逻辑地址记录一标记，其中此标记会被记录为未选过状态或已选过状态，其中第一逻辑地址的标记被记录为未选过状态。

在本发明的一实施例中，上述防止读取干扰的方法，还包括：在选择第一逻辑地址之后，将第一逻辑地址的标记重新记录为已选过状态。

在本发明的一实施例中，上述根据从第二实体抹除单元中所读取的数据判断第二实体抹除单元是否发生数据错误的步骤包括：当对应从第二实体抹除单元中所读取的数据的错误比特数目大于第一错误比特数目门限值且小于第二错误比特数目门限值时，判断此第二实体抹除单元发生数据错误，其中第二错误比特数目门限值大于第一错误比特数目门限值。

在本发明的一实施例中，上述防止读取干扰的方法，还包括：在选择此些实体抹除单元之中的第三实体抹除单元，校正从第二实体抹除单元中所读取的数据以产生已校正数据并且将已校正数据写入至第三实体抹除单元之后，将此操作次数值归零。

在本发明的一实施例中，上述防止读取干扰的方法，还包括：倘若第二实体抹除单元未发生数据错误时，将此操作次数值归零。

在本发明的一实施例中，上述操作指令为读取指令、写入指令或抹除指令。

在本发明的一实施例中，上述数据错误为读取干扰、数据久置或存储单元磨耗所造成。

本发明的一范例实施例提出一种用于控制可复写式非易失性存储器模块的存储器控制电路单元。此存储器控制电路单元包括主机接口、存储器接口与存储器管理电路。主机接口用以耦接至主机系统。存储器接口用以耦接至可复写式非易失性存储器模块，其中可复写式非易失性存储器模块具有多个实体抹除单元。存储器管理电路耦接至主机接口与存储器接口。在此，存储器管理电路还用以当从主机系统接收到操作指令时，计数操作次数值，其中此些实体抹除单元之中的第一实体抹除单元被选取以执行此操作指令。并且，存储器管理电路还用以当操作次数值不小于操作次数门限值时，选择此些实体抹除单元之中的第二实体抹除单元，并且下达第一指令序列以从第二实体抹除单元中读取数据。此外，存储器管理电路还用以根据从第二实体抹除单元中所读取的数据判断第二实体抹除单元是否发生数据错误，并且倘若此第二实体抹除单元发生数据错误时，存储器管理电路选择此些实体抹除单元之中的第三实体抹除单元，校正从第二实体抹除单元中所读取的数据以产生已校正数据并且下达第二指令序列以将已校正数据写入至第三实体抹除单元。

在本发明的一实施例中，上述存储器管理电路还用以将此些实体抹除单元至少分组为数据区与闲置区并且依序地从数据区的实体抹除单元之中除了对应操作指令的第一实体抹除单元以外的实体抹除单元之中来选出第二实体抹除单元。

在本发明的一实施例中，上述存储器管理电路还用以将此些实体抹除单元至少分组为数据区与闲置区并且随机地从数据区的实体抹除单元之中除了对应操作指令的第一实体抹除单元以外的实体抹除单元之中来选出第二实体抹除单元。

在本发明的一实施例中，上述存储器管理电路还用以将此些实体抹除单元至少分组为数据区与闲置区并且配置多个逻辑地址，其中此些逻辑地址映射数据区的多个实体抹除单元。此外，存储器管理电路还用以随机地从此些逻辑地址之中选择第一逻辑地址，并且根据逻辑地址-实体抹除单元映射表获取第二实体抹除单元，其中在逻辑地址-实体抹除单元映射表中第一逻辑地址映射第二实体抹除单元。

在本发明的一实施例中，上述存储器管理电路还用以为每一逻辑地址记录一标记，其中此标记会被记录为未选过状态或已选过状态，其中第一逻辑地址的标记被记录为未选过状态。

在本发明的一实施例中，上述在存储器管理电路选择第一逻辑地址之后，存储器管理电路还用以将第一逻辑地址的标记重新记录为已选过状态。

在本发明的一实施例中，上述存储器管理电路还用以当对应从第二实体抹除单元中所读取的数据的错误比特数目大于第一错误比特数目门限值且小于第二错误比特数目门限值时，判断第二实体抹除单元发生数据错误，其中第二错误比特数目门限值大于第一错误比特数目门限值。

在本发明的一实施例中，上述在存储器管理电路选择此些实体抹除单元之中的第三实体抹除单元，校正从第二实体抹除单元中所读取的数据以产生已校正数据并且下达第二指令序列以将已校正数据写入至第三实体抹除单元之后，存储器管理电路还用以将操作次数值归零。

在本发明的一实施例中，上述存储器管理电路还用以在倘若第二实体抹除单元未发生数据错误时，将操作次数值归零。

在本发明的一实施例中，上述操作指令为读取指令、写入指令或抹除指令。

在本发明的一实施例中，上述数据错误为读取干扰、数据久置或存储单元磨耗所造成。

本发明的一范例实施例提出一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块与存储器控制电路单元。连接接口单元用以耦接至主机系统。可复写式非易失性存储器模块具有多个实体抹除单元。存储器控制电路单元耦接至连接接口单元与可复写式非易失性存储器模块，并且用以当从主机系统接收到操作指令时，计数操作次数值，其中此些实体抹除单元之中的第一实体抹除单元被选取以执行此操作指令。在此，存储器控制电路单元还用以当操作次数值不小于操作次数门限值时，选择此些实体抹除单元之中的第二实体抹除单元，并且从第二实体抹除单元中读取数据。此外，存储器控制电路单元还用以根据从第二实体抹除单元中所读取的数据判断第二实体抹除单元是否发生数据错误并且倘若第二实体抹除单元发生数据错误时，存储器控制电路单元选择此些实体抹除单元之中的第三实体抹除单元，校正从第二实体抹除单元中所读取的数据以产生已校正数据并且将已校正数据写入至第三实体抹除单元。

在本发明的一实施例中，上述存储器管理电路还用以将此些实体抹除单元至少分组为数据区与闲置区并且依序地从数据区的实体抹除单元之中除了对应操作指令的第一实体抹除单元以外的实体抹除单元之中来选出第二实体抹除单元。

在本发明的一实施例中，上述存储器管理电路还用以将此些实体抹除单元至少分组为数据区与闲置区并且随机地从数据区的实体抹除单元之中除了对应操作指令的第一实体抹除单元以外的实体抹除单元之中来选出第二实体抹除单元。

在本发明的一实施例中，上述存储器管理电路还用以将此些实体抹除单元至少分组为数据区与闲置区并且配置多个逻辑地址，其中此些逻辑地址映射数据区的多个实体抹除单元。此外，存储器控制电路单元还用以随机地从此些逻辑地址之中选择第一逻辑地址，并且根据逻辑地址-实体抹除单元映射表获取第二实体抹除单元，其中在逻辑地址-实体抹除单元映射表中第一逻辑地址映射第二实体抹除单元。

在本发明的一实施例中，上述存储器管理电路还用以为每一逻辑地址记录一标记，其中此标记会被记录为未选过状态或已选过状态，其中第一逻辑地址的标记被记录为未选过状态。

在本发明的一实施例中，在存储器控制电路单元选择第一逻辑地址之后，存储器控制电路单元还用以将第一逻辑地址的标记重新记录为已选过状态。

在本发明的一实施例中，上述存储器管理电路还用以当对应从第二实体抹除单元中所读取的数据的错误比特数目大于第一错误比特数目门限值且小于第二错误比特数目门限值时，判断第二实体抹除单元发生数据错误，其中第二错误比特数目门限值大于第一错误比特数目门限值。

在本发明的一实施例中，在选择此些实体抹除单元之中的第三实体抹除单元，校正从第二实体抹除单元中所读取的数据以产生已校正数据并且将已校正数据写入至第三实体抹除单元之后，存储器控制电路单元还用以将操作次数值归零。

在本发明的一实施例中，上述的存储器管理电路还用以在倘若第二实体抹除单元未发生数据错误时，将操作次数值归零。

在本发明的一实施例中，上述的操作指令为读取指令、写入指令或抹除指令。

在本发明的一实施例中，上述数据错误为读取干扰、数据久置或存储单元磨耗所造成。

基于上述，本发明范例实施例中的防止读取干扰的方法、存储器控制电路单元及存储器存储装置在操作指令的操作次数值不小于操作次数门限值时，会选择另一个不对应于目前所接收的操作指令的实体抹除单元来判断其是否发生数据错误，由此，可监视整个系统的状况，并且在维持系统执行性能下有效地预防读取干扰的发生。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为根据本发明所示出的防止读取干扰的方法的流程图；

图2A是根据本发明第一范例实施例的主机系统与存储器存储装置的示意图；

图2B是根据本发明第一范例实施例的电脑、输入/输出装置与存储器存储装置的示意图；

图2C是根据本发明第一范例实施例的主机系统与存储器存储装置的示意图；

图3是图2A所示的存储器存储装置的概要示意图；

图4是根据第一范例实施例的存储器控制电路单元的概要示意图；

图5A与图5B是根据第一范例实施例的管理实体抹除单元的范例示意图；

图6A与图6B是根据第一范例实施例的管理可复写式非易失性存储器模块的范例示意图；

图7A与图7B是根据第一范例实施例的防止读取干扰的方法的流程图；

图8A与图8B是根据第二范例实施例的防止读取干扰的方法的流程图；

图9A～图9C是根据第三范例实施例的管理可复写式非易失性存储器模块的范例示意图；

图10A与图10B是根据第三范例实施例的防止读取干扰的方法的流程图。

附图标记说明：

1000：主机系统；

1100：电脑；

1102：微处理器；

1104：随机存取存储器(RAM)；

1106：输入/输出装置；

1108：系统总线；

1110：数据传输接口；

1202：鼠标；

1204：键盘；

1206：显示器；

1208：打印机；

1212：随身盘；

1214：存储卡；

1216：固态硬盘；

1310：数码相机；

1312：SD卡；

1314：MMC卡；

1316：记忆棒；

1318：CF卡；

1320：嵌入式存储装置；

100：存储器存储装置；

102：连接接口单元；

104：存储器控制电路单元；

106：可复写式非易失性存储器模块；

410(0)～410(N)：实体抹除单元；

202：存储器管理电路；

204：主机接口；

206：存储器接口；

208：缓冲存储器；

210：电源管理电路；

212：错误检查与校正电路；

502：数据区；

504：闲置区；

506：系统区；

508：取代区；

601、901、601’、901’：数据；

510(0)～510(D)、510’(2)：逻辑地址；

S101、S103、S105、S107：步骤；

S700、S701、S703、S705、S707、S709、S711、S713：步骤；

S800、S801、S803、S805、S807、S809、S811、S813：步骤；

S1000、S1001、S1003、S1005、S1007、S1009、S1011、S1013、S1015、S1017：步骤。

具体实施方式

一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1为根据本发明所示出的防止读取干扰的方法的流程图。

请参照图1，为了能够确保在存储器存储装置中正确地存储数据，并且有效地预防读取干扰的发生，本发明范例实施例所提出的防止读取干扰的方法会当从主机系统接收到操作指令时，计数操作次数值，并且第一实体抹除单元被选取以执行此操作指令(步骤S101)；当操作次数值不小于操作次数门限值时，选择实体抹除单元之中的第二实体抹除单元，并且从第二实体抹除单元中读取一数据(步骤S103)。接着，根据从第二实体抹除单元中所读取的数据判断第二实体抹除单元是否发生数据错误(步骤S105)；倘若第二实体抹除单元发生数据错误时，选择实体抹除单元之中的第三实体抹除单元，校正从第二实体抹除单元中所读取的数据以产生已校正数据并且将已校正数据写入至第三实体抹除单元(步骤S107)。为了能够更明了本发明，以下将以数个范例实施例来进行说明。

[第一范例实施例]

图2A是根据本发明第一范例实施例的主机系统与存储器存储装置的示意图。图2B是根据本发明第一范例实施例的电脑、输入/输出装置与存储器存储装置的示意图。图2C是根据本发明第一范例实施例的主机系统与存储器存储装置的示意图。

请参照图2A，主机系统1000一般包括电脑1100与输入/输出(input/output，简称I/O)装置1106。电脑1100包括微处理器1102、随机存取存储器(randomaccessmemory，简称RAM)1104、系统总线1108与数据传输接口1110。输入/输出装置1106包括如图2B的鼠标1202、键盘1204、显示器1206与打印机1208。必须了解的是，图2B所示的装置不限制输入/输出装置1106，输入/输出装置1106可还包括其他装置。

在本发明实施例中，存储器存储装置100是通过数据传输接口1110与主机系统1000的其他元件电性连接。通过微处理器1102、随机存取存储器1104与输入/输出装置1106的运作可将数据写入至存储器存储装置100或从存储器存储装置100中读取数据。例如，存储器存储装置100可以是如图2B所示的随身盘1212、存储卡1214或固态硬盘(SolidStateDrive，简称SSD)1216等的可复写式非易失性存储器存储装置。

一般而言，主机系统1000为可实质地与存储器存储装置100配合以存储数据的任意系统。虽然在本范例实施例中，主机系统1000是以电脑系统来做说明，然而，在本发明另一范例实施例中主机系统1000可以是数码相机、摄像机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为图2C中的数码相机(摄像机)1310时，可复写式非易失性存储器存储装置则为其所使用的SD卡1312、MMC卡1314、记忆棒(memorystick)1316、CF卡1318或嵌入式存储装置1320(如图2C所示)。嵌入式存储装置1320包括嵌入式多媒体卡(EmbeddedMMC，简称eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。

图3是图2A所示的存储器存储装置的概要示意图。

请参照图3，存储器存储装置100包括连接接口单元102、存储器控制电路单元104与可复写式非易失性存储器模块106。

在本范例实施例中，连接接口单元102是相容于串行高级技术附件(SerialAdvancedTechnologyAttachment，简称SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元102也可以是符合并行高级技术附件(ParallelAdvancedTechnologyAttachment，简称PATA)标准、电气和电子工程师协会(InstituteofElectricalandElectronicEngineers，简称IEEE)1394标准、外设互联(PeripheralComponentInterconnectExpress，简称PCIExpress)标准、通用串行总线(UniversalSerialBus，简称USB)标准、超高速一代(UltraHighSpeed-I，简称UHS-I)接口标准、超高速二代(UltraHighSpeed-II，简称UHS-II)接口标准、安全数字(SecureDigital，简称SD)接口标准、记忆棒(MemoryStick，简称MS)接口标准、多媒体存储卡(MultiMediaCard，简称MMC)接口标准、小型快闪(CompactFlash，简称CF)接口标准、集成电路设备接口(IntegratedDeviceElectronics，简称IDE)标准或其他适合的标准。在本范例实施例中，连接器可与存储器控制电路单元封装在一个芯片中，或布设于一包含存储器控制电路单元的芯片外。

存储器控制电路单元104用以执行以硬件形式或固件形式实作的多个逻辑门或控制指令，并且根据主机系统1000的指令在可复写式非易失性存储器模块106中进行数据的写入、读取、抹除与合并等运作。

可复写式非易失性存储器模块106是耦接至存储器控制电路单元104，并且用以存储主机系统1000所写入的数据。可复写式非易失性存储器模块106具有实体抹除单元410(0)～410(N)。例如，实体抹除单元410(0)～410(N)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体抹除单元分别具有复数个实体程序化单元，并且属于同一个实体抹除单元的实体程序化单元可被独立地写入且被同时地抹除。例如，每一实体抹除单元是由128个实体程序化单元所组成。然而，必须了解的是，本发明不限于此，每一实体抹除单元是可由64个实体程序化单元、256个实体程序化单元或其他任意个实体程序化单元所组成。

更详细来说，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。每一实体程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体存取地址用以存储使用者的数据，而冗余比特区用以存储系统的数据(例如，控制信息与错误更正码)。在本范例实施例中，每一个实体程序化单元的数据比特区中会包含4个实体存取地址，且一个实体存取地址的大小为512比特组(byte)。然而，在其他范例实施例中，数据比特区中也可包含数目更多或更少的实体存取地址，本发明并不限制实体存取地址的大小以及个数。例如，在一范例实施例中，实体抹除单元为实体区块，并且实体程序化单元为实体页面或实体扇区，但本发明不以此为限。

在本范例实施例中，可复写式非易失性存储器模块106为多阶存储单元(MultiLevelCell，简称MLC)NAND型快闪存储器模块，即一个存储单元中可存储至少2个比特。然而，本发明不限于此，可复写式非易失性存储器模块106也可是单阶存储单元(SingleLevelCell，简称SLC)NAND型快闪存储器模块、复数阶存储单元(TrinaryLevelCell，简称TLC)NAND型快闪存储器模块、其他快闪存储器模块或其他具有相同特性的存储器模块。

图4是根据第一范例实施例的存储器控制电路单元的概要示意图。

请参照图4，存储器控制电路单元104包括存储器管理电路202、主机接口204与存储器接口206。

存储器管理电路202用以控制存储器控制电路单元104的整体运作。具体来说，存储器管理电路202具有多个控制指令，并且在存储器存储装置100运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。

在本范例实施例中，存储器管理电路202的控制指令是以固件形式来实作。例如，存储器管理电路202具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置100运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在本发明另一范例实施例中，存储器管理电路202的控制指令也可以程序码形式存储于可复写式非易失性存储器模块106的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路202具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有驱动码，并且当存储器控制电路单元104被致能时，微处理器单元会先执行此驱动码段来将存储于可复写式非易失性存储器模块106中的控制指令载入至存储器管理电路202的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

主机接口204是耦接至存储器管理电路202并且用以耦接至连接接口单元102，以接收与识别主机系统1000所传送的指令与数据。也就是说，主机系统1000所传送的指令与数据会通过主机接口204来传送至存储器管理电路202。在本范例实施例中，主机接口204是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口204也可以是相容于PATA标准、IEEE1394标准、PCIExpress标准、USB标准、UHS-I接口标准、UHS-II接口标准、SD标准、MS标准、MMC标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口206是耦接至存储器管理电路202并且用以存取可复写式非易失性存储器模块106。也就是说，欲写入至可复写式非易失性存储器模块106的数据会经由存储器接口206转换为可复写式非易失性存储器模块106所能接受的格式。

在本发明一范例实施例中，存储器控制电路单元104还包括缓冲存储器208、电源管理电路210与错误检查与校正电路212。

缓冲存储器208是耦接至存储器管理电路202并且用以暂存来自于主机系统1000的数据与指令或来自于可复写式非易失性存储器模块106的数据。

电源管理电路210是耦接至存储器管理电路202并且用以控制存储器存储装置100的电源。

错误检查与校正电路212是耦接至存储器管理电路202并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路202从主机系统1000中接收到写入指令时，错误检查与校正电路212会为对应此写入指令的数据产生对应的错误检查与校正码(ErrorCheckingandCorrectingCode，简称ECCCode)，并且存储器管理电路202会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非易失性存储器模块106中。之后，当存储器管理电路202从可复写式非易失性存储器模块106中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路212会依据此错误检查与校正码对所读取的数据执行错误检查与校正程序。具体来说，错误检查与校正电路212会被设计能够校正一数目的错误比特(以下称为最大可校正错误比特数)。例如，最大可校正错误比特数为48。倘若发生在所读取的数据的错误比特的数目不大于48个时，错误检查与校正电路212就能够依据错误校正码将错误比特校正回正确的值。反之，错误检查与校正电路212会回报错误校正失败且存储器管理电路202会将指示数据已遗失的信息传送给主机系统1000。

图5A与图5B是根据第一范例实施例的管理实体抹除单元的范例示意图。

必须了解的是，在此描述可复写式非易失性存储器模块106的实体抹除单元的运作时，以“提取”、“分组”、“划分”、“关联”等词来操作实体抹除单元是逻辑上的概念。也就是说，可复写式非易失性存储器模块的实体抹除单元的实际位置并未更动，而是逻辑上对可复写式非易失性存储器模块的实体抹除单元进行操作。

请参照图5A，存储器控制电路单元104(或存储器管理电路202)会将实体抹除单元410(0)～410(N)逻辑地分组为数据区502、闲置区504、系统区506与取代区508。

逻辑上属于数据区502与闲置区504的实体抹除单元是用以存储来自于主机系统1000的数据。具体来说，数据区502的实体抹除单元是被视为已存储数据的实体抹除单元，而闲置区504的实体抹除单元是用以替换数据区502的实体抹除单元。也就是说，当从主机系统1000接收到写入指令与欲写入的数据时，存储器管理电路202会从闲置区504中提取实体抹除单元，并且将数据写入至所提取的实体抹除单元中，以替换数据区502的实体抹除单元。

逻辑上属于系统区506的实体抹除单元是用以记录系统数据。例如，系统数据包括关于可复写式非易失性存储器模块的制造商与型号、可复写式非易失性存储器模块的实体抹除单元数、每一实体抹除单元的实体程序化单元数等。

逻辑上属于取代区508中的实体抹除单元是用于坏实体抹除单元取代程序，以取代损坏的实体抹除单元。具体来说，倘若取代区508中仍存有正常的实体抹除单元并且数据区502的实体抹除单元损坏时，存储器管理电路202会从取代区508中提取正常的实体抹除单元来更换损坏的实体抹除单元。

特别是，数据区502、闲置区504、系统区506与取代区508的实体抹除单元的数量会依据不同的存储器规格而有所不同。此外，必须了解的是，在存储器存储装置100的运作中，实体抹除单元关联至数据区502、闲置区504、系统区506与取代区508的分组关系会动态地变动。例如，当闲置区504中的实体抹除单元损坏而被取代区508的实体抹除单元取代时，则原本取代区508的实体抹除单元会被关联至闲置区504。

请参照图5B，存储器控制电路单元104(或存储器管理电路202)会配置逻辑地址510(0)～510(D)以映射至数据区502中部分的实体抹除单元410(0)～410(F-1)。主机系统1000是通过逻辑地址510(0)～510(D)来存取数据区502中的数据。此外，存储器控制电路单元104(或存储器管理电路202)会建立逻辑地址-实体抹除单元映射表(logicaladdress-physicalerasingunitmappingtable)，以记录逻辑地址与实体抹除单元之间的映射关系。此逻辑地址-实体抹除单元映射表还可以例如是记录逻辑地址与实体程序化单元、逻辑程序化单元与实体程序化单元及/或逻辑程序化单元与实体抹除单元之间的映射关系等各种逻辑与实体的对应关系，本发明不加以限制。

图6A与图6B是根据第一范例实施例的管理可复写式非易失性存储器模块的范例示意图。

请参照图6A，存储器控制电路单元104(或存储器管理电路202)会初始地设定一操作次数值为0并且每当接收到主机系统1000所传送的操作指令(例如，写入指令或读取指令)时，存储器控制电路单元104(或存储器管理电路202)会计数此操作次数值。例如，存储器控制电路单元104(或存储器管理电路202)会根据主机系统1000所传送至存储器控制电路单元104(或存储器管理电路202)的读取指令不断地更新并累计操作次数值。并且当操作次数值不小于操作次数门限值(例如，10000)时，存储器控制电路单元104(或存储器管理电路202)会从数据区502中的实体抹除单元之中，选择对应此时主机系统1000所传送的读取指令的第一实体抹除单元410(0)以外的第二实体抹除单元410(1)，并且从第二实体抹除单元410(1)中读取数据601。

如上所述，在从实体抹除单元中读取数据时，存储器控制电路单元104(或错误检查与校正电路212)会根据对应的错误检查与校正码来判断所读取的数据是否存有错误比特并且尝试对错误比特进行错误校正。在本发明范例实施例中，在错误比特的数目小于最大可校正错误比特数的状态下，除了将错误比特进行校正之外，存储器控制电路单元104(或存储器管理电路202)还会根据判断操作次数值是否不小于操作次数门限值的机制以及识别发在所读取的数据上的错误比特的数目，以决定是否搬移数据。

举例而言，在如图6A所示的状态下，存储器控制电路单元104(或存储器管理电路202)会从第二实体抹除单元410(1)读取数据601并且识别从第二实体抹除单元410(1)所读取的数据601的错误比特。倘若发生在所读取的数据601上的错误比特的数目大于第一错误比特数目门限值且小于第二错误比特数目门限值时，在存储器控制电路单元104(或存储器管理电路202)将所读取的数据601上的错误比特校正后，存储器控制电路单元104(或存储器管理电路202)会选择闲置区504的实体抹除单元之中的第三实体抹除单元410(F)并且将校正后的数据601’写入至第三实体抹除单元410(F)，其中第二错误比特数目门限值大于第一错误比特数目门限值。此后，请参照图6B，存储器控制电路单元104(或存储器管理电路202)会重新调整逻辑地址与实体抹除单元之间的映射关系并且将存有有效数据的第三实体抹除单元410(F)关联至数据区502，以及在第二实体抹除单元410(1)中的数据抹除后，将第二实体抹除单元410(1)关联至闲置区504。在此，判断此第二实体抹除单元的数据上的错误比特的数目是否大于第一错误比特数目门限值且小于第二错误比特数目门限值以将校正后的数据重新存储至另一个实体抹除单元并且重新调整逻辑地址与实体抹除单元之间的映射关系的运作称为“预防读取干扰运作”。

特别是，当欲从存储单元中读取数据时，存储器控制电路单元104(或存储器管理电路202)会对可复写式非易失性存储器模块106下达读取指令，并且可复写式非易失性存储器模块106会对连接至欲读取的存储单元的字符线施予预设读取电压，以验证存储单元的通道存储状态。举例而言，在写入与抹除过程中，可复写式非易失性存储器模块106的存储单元会随着电子多次的注入与移除而造成部分结构磨损，导致电子写入速度增加并造成临界电压分布变宽或偏移，因此，存储器控制电路单元104(或存储器管理电路202)将无法正确地区别存储单元的存储状态。也就是说，在上述判断第二实体抹除单元的数据上的错误比特的数目是否大于第一错误比特数目门限值且小于第二错误比特数目门限值的操作中，导致临界电压分布偏移有而造成错误比特的原因有很多，例如，读取干扰、数据久置及存储单元磨耗。

具体而言，在本发明范例实施例中，第二错误比特数目门限值即为上述的最大可校正错误比特数，也就是说，当存储器控制电路单元104(或存储器管理电路202)识别所读取的数据的错误比特已大于第二错误比特数目门限值时，错误检查与校正电路212会回报错误校正失败并且存储器控制电路单元104(或存储器管理电路202)会将指示数据已遗失的信息传送给主机系统1000。

特别是，在本发明的第一范例实施例中，存储器控制电路单元104(或存储器管理电路202)是依序地从数据区502的实体抹除单元之中除了对应目前所接收的读取指令的第一实体抹除单元410(0)以外的实体抹除单元之中来选出第二实体抹除单元。请参照图6B，举例而言，倘若在图6A所示的状态下主机系统1000欲读取实体抹除单元410(10)中的数据且此时操作次数值不小于操作次数门限值时，存储器控制电路单元104(或存储器管理电路202)会识别上一次是以由实体抹除单元410(F)所轮替的实体抹除单元410(1)作为用以执行预防读取干扰运作的实体抹除单元，因此，存储器控制电路单元104(或存储器管理电路202)会依序地选择实体抹除单元410(F)的下一个实体抹除单元410(2)，并且对其执行预防读取干扰运作。

值得一提的是，在本发明范例实施例中，通过将上述的操作次数门限值设为10000，存储器控制电路单元104(或存储器管理电路202)会在主机系统1000传送的读取指令每累积至10000次时，在数据区502中的实体抹除单元之中读取不对应于此第10000次的读取指令的另一个实体抹除单元，并且执行上述预防读取干扰运作，可使得可复写式非易失性存储器模块106中的实体抹除单元能平均地被管理以及监控，由此来降低读取干扰发生的可能性。由于读取干扰的发生通常是在读取某一个实体抹除单元几十万、几百万或几千万次才可能发生，因此，在本发明的范例实施例中将操作次数门限值设为10000，也即，每计数至10000次的读取指令，即给存储器存储装置100一次机会以检查其可复写式非易失性存储器模块106中数据区502的实体抹除单元的状态以避免读取干扰的发生。然而，值得注意的是，本发明并不限于此，本发明也可依据存储器存储装置100的执行性能来调整操作次数门限值的设定。

此外，在本发明范例实施例中，上述的操作次数值是以读取指令为例来说明，也即，存储器控制电路单元104(或存储器管理电路202)会在接收来自主机系统1000所传送的读取指令每累积至10000次时，选择一不对应目前所接收的操作指令的实体抹除单元来执行预防读取干扰运作。然而，本发明并不限于此，存储器控制电路单元104(或存储器管理电路202)也可以在每当接收由主机系统1000所传送的写入指令的操作计数值累积至10000次时，选择不对应于目前所接收的写入指令所对应的实体抹除单元来执行预防读取干扰运作，也或是从主机系统1000所接收的读取指令与写入指令两者的操作计数值的总合累积至10000次时，选择不对应于目前所接收的操作指令(读取指令或写入指令)所对应的实体抹除单元来执行预防读取干扰运作。此外，在本发明范例实施例中，存储器控制电路单元104(或存储器管理电路202)还可以在每当接收由主机系统1000所传送的抹除指令的操作计数值累积至10000次时，选择不对应于目前所接收的抹除指令所对应的实体抹除单元来执行预防读取干扰运作，也或是从主机系统1000所接收的读取指令、写入指令与抹除指令三者的操作计数值的总合累积至10000次时，选择不对应于目前所接收的操作指令(读取指令、写入指令或抹除指令)所对应的实体抹除单元来执行预防读取干扰运作。

在一范例实施例中，存储器控制电路单元104(或存储器管理电路202)会在操作次数值不小于操作次数门限值(例如，10000)时，选择不对应于目前所接收的操作指令的实体抹除单元以执行预防读取干扰运作。并且，在存储器控制电路单元104(或存储器管理电路202)执行完预防读取干扰运作之后，例如，会更进一步地将操作次数值归零，以使得当存储器控制电路单元104(或存储器管理电路202)从主机系统接收到操作指令(例如，读取指令或操作指令)时，从新计数操作次数值。

图7A与图7B是根据第一范例实施例的防止读取干扰的方法的流程图。

请参照图7A，在步骤S701中，存储器控制电路单元104(或存储器管理电路202)会当接收到来自主机系统的操作指令(例如，读取指令或写入指令)时，计数操作次数值。

在步骤S703中，存储器控制电路单元104(或存储器管理电路202)会判断所计数的操作次数值是否不小于操作次数门限值。

倘若操作次数值不小于操作次数门限值时，在步骤S705中，依序地选择实体抹除单元中对应此操作指令的第一实体抹除单元以外的第二实体抹除单元，并且从第二实体抹除单元中读取数据。反之，倘若操作次数值小于操作次数门限值时，则存储器控制电路单元104(或存储器管理电路202)会执行步骤S701以在接收到来自主机系统的操作指令时计数操作次数值。

接着，在步骤S707中，存储器控制电路单元104(或存储器管理电路202)会判断从第二实体抹除单元中所读取的数据上的错误比特的数目是否大于第一错误比特数目门限值且小于第二错误比特数目门限值。

倘若所读取的数据上的错误比特的数目大于第一错误比特数目门限值且小于第二错误比特数目门限值，在步骤S709中，存储器控制电路单元104(或存储器管理电路202)会将所读取的数据上的错误比特校正后，选择实体抹除单元之中的第三实体抹除单元并且将校正后的数据写入至第三实体抹除单元。反之，倘若所读取的数据上的错误比特的数目小于第一错误比特数目门限值，则回到步骤S705中，存储器控制电路单元104(或存储器管理电路202)会依序地选择下一个实体抹除单元以进行预防读取干扰运作。此外，倘若所读取的数据上的错误比特的数目大于第二错误比特数目门限值，则在步骤S700中，存储器控制电路单元104(或存储器管理电路202)会回报错误校正失败并且将指示数据已遗失的信息传给主机。

之后，在步骤S711中，存储器控制电路单元104(或存储器管理电路202)会将操作次数值归零，并且存储器控制电路单元104(或存储器管理电路202)会执行步骤S701以在接收到来自主机系统的操作指令时计数操作次数值。

值得一提的是，本发明也可以在步骤S707中，当存储器控制电路单元104(或存储器管理电路202)所读取的数据上的错误比特的数目不大于第一错误比特数目门限值时将操作次数值归零。请参照图7B，图7B所示的防止读取干扰的方法本质上相同于图7A所示的防止读取干扰的方法，不同之处在于，在步骤S707中，当存储器控制电路单元104(或存储器管理电路202)判断所读取的数据上的错误比特的数目小于第一错误比特数目门限值时，会接着进入步骤S713，以使存储器控制电路单元104(或存储器管理电路202)会将操作次数归零，并且回到步骤S701中，以使存储器控制电路单元104(或存储器管理电路202)接收到来自主机系统1000的操作指令时，重新计数操作次数值。特别是，由此可减少在图7A的步骤S707中，倘若当所读取的数据上的错误比特的数目一直未大于第一错误比特数目门限值时，不断地回到步骤S705中选择下一个实体抹除单元以进行预防读取干扰运作的执行次数，以提升存储器存储装置100的执行性能。

[第二范例实施例]

第二范例实施例的存储器存储装置的结构与第一范例实施例的存储器存储装置是类似的，其不同之处在于第二范例实施例的存储器控制电路单元(或存储器管理电路)是使用随机的方法选择实体抹除单元来执行预防读取干扰运作。以下将使用第一范例实施例的元件标号来说明第二范例实施例的差异之处。

在本范例实施例中，存储器控制电路单元104可还包括一随机选取模块电路(未示出)，特别是，存储器控制电路单元104(或存储器管理电路202)会通过此随机选取模块电路执行一随机函数的运算，以取得用以执行预防读取干扰运作的实体抹除单元。举例来说，存储器控制电路单元104(或存储器管理电路202)会识别可复写式非易失性存储器模块106中的数据区502中的实体抹除单元的地址410(0)～410(F-1)以及对应目前所接收的操作指令的实体抹除单元，并且将对应目前所接收的操作指令的实体抹除单元以外的实体抹除单元的实体地址带入随机函数中，通过随机选取模块电路的运算，计算并获得一实体抹除单元的地址，再由存储器控制电路单元104(或存储器管理电路202)根据随机选取模块电路所计算出的实体地址取出此实体抹除单元作为用以执行预防读取干扰运作的实体抹除单元。通过随机地选取实体抹除单元的方式，可使得数据区中每一实体抹除单元皆有机会被选取到以检查其是否发生读取干扰，并且每一实体抹除单元可重复地被选择来执行此预防读取干扰运作。

图8A与图8B是根据第二范例实施例的防止读取干扰的方法的流程图。

请参照图8A，图8A所示的防止读取干扰的方法本质上相同于图7A所示的防止读取干扰的方法，其中步骤S800、步骤S801、步骤S803以及步骤S807到步骤S811是相同于第一范例实施例的图7中的防止读取干扰的方法的步骤S700、步骤S701、步骤S703以及步骤S707到步骤S711，在此不再重复。其不同之处在于，倘若操作次数值不小于操作次数门限值时，在步骤S805中，存储器控制电路单元104(或存储器管理电路202)是随机地选择实体抹除单元中对应目前所接收的操作指令的第一实体抹除单元以外的第二实体抹除单元，并且从此第二实体抹除单元中读取数据。

请参照图8B，图8B所示的防止读取干扰的方法本质上相同于图7B所示的防止读取干扰的方法，其中步骤S800、步骤S801、步骤S803以及步骤S807到步骤S813是相同于第一范例实施例的图7中的读取数据传输方法的步骤S700、步骤S701、步骤S703以及步骤S707到步骤S713，在此不再重复。不同之处在于，倘若操作次数值不小于操作次数门限值时，在步骤S805中，存储器控制电路单元104(或存储器管理电路202)是随机地选择实体抹除单元中对应目前所接收的操作指令的第一实体抹除单元以外的第二实体抹除单元，并且从此第二实体抹除单元中读取数据。

[第三范例实施例]

第三范例实施例的存储器存储装置的结构与第一范例实施例的存储器存储装置是类似的，且相同于第二范例实施例，皆是以随机的方法选择实体抹除单元来执行预防读取干扰运作。不同之处在于第三范例实施例的防止读取干扰的方法是先随机地选择逻辑地址再映射至对应的实体抹除单元，并且标记所选过的逻辑地址，以使得每一次所选择来执行预防读取干扰运作的实体抹除单元不会重复。以下将使用第一范例实施例的元件标号来说明第三范例实施例的差异之处。

在本范例实施例中，存储器控制电路单元104还包括一随机选取模块电路(未示出)，特别是，存储器控制电路单元104(或存储器管理电路202)会通过此随机选取模块电路执行一随机函数的运算，以取得用以执行预防读取干扰运作的实体抹除单元。首先，如上所述，存储器控制电路单元104(或存储器管理电路202)会配置多个逻辑地址510(0)～510(D)以映射至数据区502中部分的实体抹除单元410(0)～410(F-1)。接着，存储器控制电路单元104(或存储器管理电路202)会更进一步地为每一逻辑地址记录一标记，例如，存储器控制电路单元104(或存储器管理电路202)会初始地将每一逻辑地址510(0)～510(D)的标记记录为未选过状态。

之后，相同于第一与第二范例实施例，当存储器控制电路单元104(或存储器管理电路202)从主机系统1000接收到操作指令时会计数一操作次数值，并且当所计数的操作次数值不小于操作次数门限值时，存储器控制电路单元104(或存储器管理电路202)会随机地从逻辑地址510(0)～510(D)之中选择其标记为未选过状态的第一逻辑地址，并且根据逻辑地址-实体抹除单元映射表获取对应第一逻辑地址的第二实体抹除单元。其中随机地从逻辑地址510(0)～510(D)之中选择第一逻辑地址的方式类似于第二范例实施例，存储器控制电路单元104(或存储器管理电路202)会识别可复写式非易失性存储器模块106的数据区502中其标记被记录为未选过状态的所有逻辑地址以及对应目前所接收的操作指令的实体抹除单元所映射的逻辑地址，并且将对应目前所接收的操作指令的第一实体抹除单元所映射的逻辑地址以外且记录为未选过状态的逻辑地址带入随机函数中，通过随机选取模块电路的运算，计算并获得第一逻辑地址，再由存储器控制电路单元104(或存储器管理电路202)根据逻辑地址-实体抹除单元映射表取出由随机选取模块电路所计算出的第一逻辑地址所映射的第二实体抹除单元作为用以执行预防读取干扰运作的实体抹除单元。

此外，在本范例实施例中，当存储器控制电路单元104(或存储器管理电路202)判断从第二实体抹除单元中所读取的数据上的错误比特的数目大于第一错误比特数目门限值且小于第二错误比特数目门限值时，会将所读取的数据上的错误比特校正后，选择闲置区的实体抹除单元之中的第三实体抹除单元并且将校正后的数据写入至第三实体抹除单元。特别是，在此之后，存储器控制电路单元104(或存储器管理电路202)会更进一步地将第一逻辑地址映射至第三实体抹除单元并且将第一逻辑地址的标记重新记录为已选过状态。据此，可复写式非易失性存储器模块106中的数据区502的实体抹除单元能平均地被选取来检查其数据上的错误比特的数目以评估其是否发生读取干扰，由此降低存储器存储装置100整体的读取干扰发生的可能性。

图9A～图9C是根据第三范例实施例的管理可复写式非易失性存储器模块的范例示意图。

请参照图9A，存储器控制电路单元104(或存储器管理电路202)会配置多个逻辑地址510(0)～510(D)以映射至数据区502中的实体抹除单元410(0)～410(F-1)，并且为每一逻辑地址的标记记录为未选过状态。存储器控制电路单元104(或存储器管理电路202)会根据从主机系统1000所接收的操作指令(读取指令、写入指令或抹除指令)不断地更新并累计操作次数值并且识别数据区502中的逻辑地址510(0)～510(D)目前皆为未选过状态，因此，当操作次数值不小于操作次数门限值(例如，10000)时，存储器控制电路单元104(或存储器管理电路202)会从数据区502中的实体抹除单元之中，将对应目前所接收的操作指令的第一实体抹除单元410(0)所映射的逻辑地址510(0)以外且记录为未选过状态的逻辑地址带入随机函数中，通过随机选取模块电路的运算，计算并获得第一逻辑地址510(2)，再由存储器控制电路单元104(或存储器管理电路202)根据逻辑地址-实体抹除单元映射表取出由随机选取模块电路所计算出的第一逻辑地址510(2)所映射的第二实体抹除单元410(2)，并且从第二实体抹除单元410(2)中读取数据901。

举例而言，在如图9A所示的状态下，存储器控制电路单元104(或存储器管理电路202)会从第二实体抹除单元410(2)读取数据901并且识别从第二实体抹除单元410(2)所读取的数据901的错误比特。倘若发生在所读取的数据901上的错误比特的数目大于第一错误比特数目门限值且小于第二错误比特数目门限值时，在存储器控制电路单元104(或存储器管理电路202)将所读取的数据901上的错误比特校正后，存储器控制电路单元104(或存储器管理电路202)会选择闲置区504中的实体抹除单元之中的第三实体抹除单元410(F)并且将校正后的数据901’写入至第三实体抹除单元410(F)。此后，存储器控制电路单元104(或存储器管理电路202)会更进一步地将第一逻辑地址510(2)映射至第三实体抹除单元410(F)(如图9B所示)并且将第一逻辑地址的标记重新记录为已选过状态(如图9B所示的第一逻辑地址510’(2))。此外，请参照图9C，存储器控制电路单元104(或存储器管理电路202)会将存有有效数据的第三实体抹除单元410(F)关联至数据区502，并且在第二实体抹除单元410(2)中的数据901被抹除后，将第二实体抹除单元410(2)关联至闲置区504。

也就是说，倘若在图9C所示的状态下主机系统1000欲读取实体抹除单元410(1)中的数据且此时操作次数值不小于操作次数门限值，存储器控制电路单元104(或存储器管理电路202)会识别数据区502中其标记被记录为未选过状态的所有逻辑地址(即，逻辑地址510(0)、逻辑地址510(1)以及逻辑地址510(3)～510(D))以及对应目前操作指令的实体抹除单元410(1)所映射的逻辑地址510(1)，并且将对应目前操作指令的第一实体抹除单元所映射的逻辑地址510(1)以外且记录为未选过状态的逻辑地址(即，逻辑地址510(0)以及逻辑地址510(3)～510(D))带入随机函数中，通过随机选取模块电路的运算，计算并获得第二逻辑地址，再由存储器控制电路单元104(或存储器管理电路202)根据逻辑地址-实体抹除单元映射表取出由随机选取模块电路所计算出的第二逻辑地址所映射的第四实体抹除单元作为用以执行预防读取干扰运作的实体抹除单元。

图10A与图10B是根据第三范例实施例的防止读取干扰的方法的流程图。

请参照图10A，在步骤S1001中，存储器控制电路单元104(或存储器管理电路202)会配置多个逻辑地址以映射至数据区中的实体抹除单元，并且将每一逻辑地址的标记记录为未选过状态。

在步骤S1003中，存储器控制电路单元104(或存储器管理电路202)会当接收到来自主机系统的操作指令(例如，读取指令或写入指令)时，计数操作次数值。

在步骤S1005中，存储器控制电路单元104(或存储器管理电路202)会判断所计数的操作次数值是否不小于操作次数门限值。倘若操作次数值不小于操作次数门限值时，在步骤S1007中，存储器控制电路单元104(或存储器管理电路202)会随机地从逻辑地址之中选择第一逻辑地址，根据逻辑地址-实体抹除单元映射表获取映射第一逻辑地址的第二实体抹除单元，并且从第二实体抹除单元中读取数据。反之，倘若操作次数值小于操作次数门限值时，则存储器控制电路单元104(或存储器管理电路202)会执行步骤S1003，以在接收到来自主机系统的操作指令时则计数操作次数值。

接着，在步骤S1009中，存储器控制电路单元104(或存储器管理电路202)会判断从第二实体抹除单元中所读取的数据上的错误比特的数目是否大于第一错误比特数目门限值且小于第二错误比特数目门限值。

倘若所读取的数据上的错误比特的数目大于第一错误比特数目门限值且小于第二错误比特数目门限值，在步骤S1011中，存储器控制电路单元104(或存储器管理电路202)会将所读取的数据上的错误比特校正后，选择实体抹除单元之中的第三实体抹除单元并且将校正后的数据写入至第三实体抹除单元。反之，倘若所读取的数据上的错误比特的数目小于第一错误比特数目门限值，则回到步骤S1007，存储器控制电路单元104(或存储器管理电路202)会继续地使用随机的方式选择另一个逻辑地址所映射的实体抹除单元以进行预防读取干扰运作。此外，倘若所读取的数据上的错误比特的数目大于第二错误比特数目门限值，则在步骤S1000中，存储器控制电路单元104(或存储器管理电路202)会回报错误校正失败并且将指示数据已遗失的信息传给主机。

在步骤S1013中，存储器控制电路单元104(或存储器管理电路202)会将第一逻辑地址映射至第三实体抹除单元并且将第一逻辑地址的标记重新记录为已选过状态。

之后，在步骤S1015中，存储器控制电路单元104(或存储器管理电路202)会将操作次数值归零，并且之后存储器控制电路单元104(或存储器管理电路202)会执行步骤S1003，以在接收到来自主机系统的操作指令时则计数操作次数值。

此外，相同于第一范例实施例，本发明的第三范例实施例也可以在步骤S1009中，当判断所读取的数据上的错误比特的数目小于第一错误比特数目门限值时，将操作次数值归零(如图10B的步骤S1017所示)。由此可减少在图10A的步骤S1009中，倘若当所读取的数据上的错误比特的数目一直未大于第一错误比特数目门限值时，不断地回到步骤S1007中选择下一个实体抹除单元以进行预防读取干扰运作的执行次数，以提升存储器存储装置100的执行性能。

综上所述，本发明范例实施例的防止读取干扰的方法、存储器控制电路单元与存储器存储装置会当接收来自主机系统所传送的操作指令的操作计数值每累积至一门限值时，选择一不对应目前所接收的操作指令的实体抹除单元来执行预防读取干扰运作。据此，存储器存储装置的整体存取状况可被监控与管理并且可复写式非易失性存储器模块中的实体抹除单元能平均地被选取以检查其是否发生读取干扰，由此可确保在存储器存储装置中所存储的数据的正确性并有效地降低读取干扰发生的可能性。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (33)

1.一种防止读取干扰的方法，用于可复写式非易失性存储器模块，其特征在于，该可复写式非易失性存储器模块包括多个实体抹除单元，该防止读取干扰的方法包括：

当从主机系统接收到操作指令时，计数操作次数值，其中该些实体抹除单元之中的第一实体抹除单元被选取以执行该操作指令；

当该操作次数值不小于操作次数门限值时，选择该些实体抹除单元之中的第二实体抹除单元，并且从该第二实体抹除单元中读取数据；

根据从该第二实体抹除单元中所读取的该数据判断该第二实体抹除单元是否发生数据错误；以及

倘若该第二实体抹除单元发生该数据错误时，选择该些实体抹除单元之中的第三实体抹除单元，校正从该第二实体抹除单元中所读取的该数据以产生已校正数据并且将该已校正数据写入至该第三实体抹除单元。

2.根据权利要求1所述的防止读取干扰的方法，其特征在于，还包括：

将该些实体抹除单元至少分组为数据区与闲置区，

其中当该操作次数值不小于该操作次数门限值时，选择该些实体抹除单元之中的该第二实体抹除单元的步骤包括：

依序地从该数据区的该些实体抹除单元之中除了对应该操作指令的该第一实体抹除单元以外的实体抹除单元之中来选出该第二实体抹除单元。

3.根据权利要求1所述的防止读取干扰的方法，其特征在于，还包括：

将该些实体抹除单元至少分组为数据区与闲置区，

其中当该操作次数值不小于该操作次数门限值时，选择该些实体抹除单元之中的该第二实体抹除单元的步骤包括：

随机地从该数据区的该些实体抹除单元之中除了对应该操作指令的该第一实体抹除单元以外的实体抹除单元之中来选出该第二实体抹除单元。

4.根据权利要求1所述的防止读取干扰的方法，其特征在于，还包括：

将该些实体抹除单元至少分组为数据区与闲置区；以及

配置多个逻辑地址，其中该些逻辑地址映射该数据区的该些实体抹除单元，

其中当该操作次数值不小于该操作次数门限值时，选择该些实体抹除单元之中的该第二实体抹除单元的步骤包括：

随机地从该些逻辑地址之中选择第一逻辑地址，并且根据逻辑地址-实体抹除单元映射表获取该第二实体抹除单元，其中在该逻辑地址-实体抹除单元映射表中该第一逻辑地址映射该第二实体抹除单元。

5.根据权利要求4所述的防止读取干扰的方法，其特征在于，还包括：

为每一该些逻辑地址记录标记，其中该标记会被记录为未选过状态或已选过状态，

其中该第一逻辑地址的该标记被记录为该未选过状态。

6.根据权利要求5所述的防止读取干扰的方法，其特征在于，还包括：

在选择该第一逻辑地址之后，将该第一逻辑地址的该标记重新记录为该已选过状态。

7.根据权利要求1所述的防止读取干扰的方法，其特征在于，根据从该第二实体抹除单元中所读取的该数据判断该第二实体抹除单元是否发生该数据错误的步骤包括：

当对应从该第二实体抹除单元中所读取的该数据的错误比特数目大于第一错误比特数目门限值且小于第二错误比特数目门限值时，判断该第二实体抹除单元发生该数据错误，其中该第二错误比特数目门限值大于该第一错误比特数目门限值。

8.根据权利要求1所述的防止读取干扰的方法，其特征在于，还包括：在选择该些实体抹除单元之中的该第三实体抹除单元，校正从该第二实体抹除单元中所读取的该数据以产生该已校正数据并且将该已校正数据写入至该第三实体抹除单元之后，将该操作次数值归零。

9.根据权利要求1所述的防止读取干扰的方法，其特征在于，还包括：

倘若该第二实体抹除单元未发生该数据错误时，将该操作次数值归零。

10.根据权利要求1所述的防止读取干扰的方法，其特征在于，该操作指令为读取指令、写入指令或抹除指令。

11.根据权利要求1所述的防止读取干扰的方法，其特征在于，该数据错误为读取干扰、数据久置或存储单元磨耗所造成。

12.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，其特征在于，该可复写式非易失性存储器模块包括多个实体抹除单元，该存储器控制电路单元包括：

主机接口，用以耦接至主机系统；

存储器接口，用以耦接至该可复写式非易失性存储器模块；以及

存储器管理电路，耦接至该主机接口与该存储器接口，

其中该存储器管理电路用以当从该主机系统接收到操作指令时，计数操作次数值，其中该些实体抹除单元之中的第一实体抹除单元被选取以执行该操作指令，

其中该存储器管理电路还用以当该操作次数值不小于操作次数门限值时，选择该些实体抹除单元之中的第二实体抹除单元，并且下达第一指令序列以从该第二实体抹除单元中读取数据，

其中该存储器管理电路还用以根据从该第二实体抹除单元中所读取的该数据判断该第二实体抹除单元是否发生数据错误，

其中倘若该第二实体抹除单元发生该数据错误时，该存储器管理电路选择该些实体抹除单元之中的第三实体抹除单元，校正从该第二实体抹除单元中所读取的该数据以产生已校正数据并且下达第二指令序列以将该已校正数据写入至该第三实体抹除单元。

13.根据权利要求12所述的存储器控制电路单元，其特征在于，该存储器管理电路还用以将该些实体抹除单元至少分组为数据区与闲置区，

其中该存储器管理电路还用以依序地从该数据区的该些实体抹除单元之中除了对应该操作指令的该第一实体抹除单元以外的实体抹除单元之中来选出该第二实体抹除单元。

14.根据权利要求12所述的存储器控制电路单元，其特征在于，该存储器管理电路还用以将该些实体抹除单元至少分组为数据区与闲置区，

其中该存储器管理电路还用以随机地从该数据区的该些实体抹除单元之中除了对应该操作指令的该第一实体抹除单元以外的实体抹除单元之中来选出该第二实体抹除单元。

15.根据权利要求12所述的存储器控制电路单元，其特征在于，该存储器管理电路还用以将该些实体抹除单元至少分组为数据区与闲置区，

其中该存储器管理电路还用以配置多个逻辑地址，其中该些逻辑地址映射该数据区的该些实体抹除单元，

其中该存储器管理电路还用以随机地从该些逻辑地址之中选择第一逻辑地址，并且根据逻辑地址-实体抹除单元映射表获取该第二实体抹除单元，其中在该逻辑地址-实体抹除单元映射表中该第一逻辑地址映射该第二实体抹除单元。

16.根据权利要求15所述的存储器控制电路单元，其特征在于，该存储器管理电路还用以为每一该些逻辑地址记录标记，其中该标记会被记录为未选过状态或已选过状态，

其中该第一逻辑地址的该标记被记录为该未选过状态。

17.根据权利要求16所述的存储器控制电路单元，其特征在于，在该存储器管理电路选择该第一逻辑地址之后，该存储器管理电路还用以将该第一逻辑地址的该标记重新记录为该已选过状态。

18.根据权利要求12所述的存储器控制电路单元，其特征在于，该存储器管理电路还用以当对应从该第二实体抹除单元中所读取的该数据的错误比特数目大于第一错误比特数目门限值且小于第二错误比特数目门限值时，判断该第二实体抹除单元发生该数据错误，其中该第二错误比特数目门限值大于该第一错误比特数目门限值。

19.根据权利要求12所述的存储器控制电路单元，其特征在于，在该存储器管理电路选择该些实体抹除单元之中的该第三实体抹除单元，校正从该第二实体抹除单元中所读取的该数据以产生该已校正数据并且下达该第二指令序列以将该已校正数据写入至该第三实体抹除单元之后，该存储器管理电路还用以将该操作次数值归零。

20.根据权利要求12所述的存储器控制电路单元，其特征在于，倘若该第二实体抹除单元未发生该数据错误时，该存储器管理电路还用以将该操作次数值归零。

21.根据权利要求12所述的存储器控制电路单元，其特征在于，该操作指令为读取指令、写入指令或抹除指令。

22.根据权利要求12所述的存储器控制电路单元，其特征在于，该数据错误为读取干扰、数据久置或存储单元磨耗所造成。

23.一种存储器存储装置，其特征在于，包括：

连接接口单元，用以耦接至主机系统；

可复写式非易失性存储器模块，包括多个实体抹除单元；以及

存储器控制电路单元，耦接至该连接接口单元与该可复写式非易失性存储器模块，

其中该存储器控制电路单元用以当从该主机系统接收到操作指令时，计数操作次数值，其中该些实体抹除单元之中的第一实体抹除单元被选取以执行该操作指令，

其中该存储器控制电路单元还用以当该操作次数值不小于操作次数门限值时，选择该些实体抹除单元之中的第二实体抹除单元，并且从该第二实体抹除单元中读取数据，

其中该存储器控制电路单元还用以根据从该第二实体抹除单元中所读取的该数据判断该第二实体抹除单元是否发生数据错误，

其中倘若该第二实体抹除单元发生该数据错误时，该存储器控制电路单元选择该些实体抹除单元之中的第三实体抹除单元，校正从该第二实体抹除单元中所读取的该数据以产生已校正数据并且将该已校正数据写入至该第三实体抹除单元。

24.根据权利要求23所述的存储器存储装置，其特征在于，该存储器控制电路单元还用以将该些实体抹除单元至少分组为数据区与闲置区，

其中该存储器控制电路单元还用以依序地从该数据区的该些实体抹除单元之中除了对应该操作指令的该第一实体抹除单元以外的实体抹除单元之中来选出该第二实体抹除单元。

25.根据权利要求23所述的存储器存储装置，其特征在于，该存储器控制电路单元还用以将该些实体抹除单元至少分组为数据区与闲置区，

其中该存储器控制电路单元还用以随机地从该数据区的该些实体抹除单元之中除了对应该操作指令的该第一实体抹除单元以外的实体抹除单元之中来选出该第二实体抹除单元。

26.根据权利要求23所述的存储器存储装置，其特征在于，该存储器控制电路单元还用以将该些实体抹除单元至少分组为数据区与闲置区，

其中该存储器控制电路单元还用以配置多个逻辑地址，其中该些逻辑地址映射该数据区的该些实体抹除单元，

其中该存储器控制电路单元还用以随机地从该些逻辑地址之中选择第一逻辑地址，并且根据逻辑地址-实体抹除单元映射表获取该第二实体抹除单元，其中在该逻辑地址-实体抹除单元映射表中该第一逻辑地址映射该第二实体抹除单元。

27.根据权利要求26所述的存储器存储装置，其特征在于，该存储器控制电路单元还用以为每一该些逻辑地址记录标记，其中该标记会被记录为未选过状态或已选过状态，

其中该第一逻辑地址的该标记被记录为该未选过状态。

28.根据权利要求27所述的存储器存储装置，其特征在于，在该存储器控制电路单元选择该第一逻辑地址之后，该存储器控制电路单元还用以将该第一逻辑地址的该标记重新记录为该已选过状态。

29.根据权利要求23所述的存储器存储装置，其特征在于，该存储器控制电路单元还用以当对应从该第二实体抹除单元中所读取的该数据的错误比特数目大于第一错误比特数目门限值且小于第二错误比特数目门限值时，判断该第二实体抹除单元发生该数据错误，其中该第二错误比特数目门限值大于该第一错误比特数目门限值。

30.根据权利要求23所述的存储器存储装置，其特征在于，在该存储器控制电路单元选择该些实体抹除单元之中的该第三实体抹除单元，校正从该第二实体抹除单元中所读取的该数据以产生该已校正数据并且将该已校正数据写入至该第三实体抹除单元之后，该存储器控制电路单元还用以将该操作次数值归零。

31.根据权利要求23所述的存储器存储装置，其特征在于，倘若该第二实体抹除单元未发生该数据错误时，该存储器控制电路单元还用以将该操作次数值归零。

32.根据权利要求23所述的存储器存储装置，其特征在于，该操作指令为读取指令、写入指令或抹除指令。

33.根据权利要求23所述的存储器存储装置，其特征在于，该数据错误为读取干扰、数据久置或存储单元磨耗所造成。