CN103514096A - 数据储存方法、存储器控制器与存储器储存装置 - Google Patents
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Abstract
本发明提出一种用于可复写式非易失性存储器模块的数据储存方法。此方法包括：接收欲储存至第一逻辑地址的页数据。本方法也包括：判断可复写式非易失性存储器模块的储存状态是否符合预设状态；若是，使用第一写入模式来将页数据写入至可复写式非易失性存储器模块；并且若否，使用第二写入模式来将页数据写入至可复写式非易失性存储器模块，其中在第一写入模式中下物理编程单元会被使用来写入数据且上物理编程单元不会被用来写入数据，并且在第二写入模式中下与上物理编程单元会被用来写入数据。
Description
技术领域
本发明是有关于一种用于可复写式非易失性存储器模块的数据储存方法及使用此方法的存储器控制器与存储器储存装置。
背景技术
数字相机、手机与MP3在这几年来的成长十分迅速，使得消费者对储存媒体的需求也急速增加。由于可复写式非易失性存储器(rewritablenon-volatile memory)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，最适于可携式电子产品，例如笔记本型计算机。固态硬盘就是一种以闪存作为储存媒体的储存装置。因此，近年闪存产业成为电子产业中相当热门的一环。
依据每个存储单元可储存的位数，与非(NAND)型闪存可区分为单阶储存单元(Single Level Cell,SLC)NAND型闪存、多阶储存单元(Multi Level Cell,MLC)NAND型闪存与多阶储存单元(Trinary Level Cell,TLC)NAND型闪存，其中SLC NAND型闪存的每个存储单元可储存1个位的数据(即，“1”与“0”)，MLC NAND型闪存的每个存储单元可储存2个位的数据并且TLC NAND型闪存的每个存储单元可储存3个位的数据。
在NAND型闪存中，物理页面是由排列在同一条字线上的数个存储单元所组成。由于SLC NAND型闪存的每个存储单元可储存1个位的数据，因此，在SLC NAND型闪存中，排列在同一条字线上的数个存储单元是对应一个物理页面。
相对于SLC NAND型闪存来说，MLC NAND型闪存的每个存储单元的浮动门储存层可储存2个位的数据，其中每一个储存状态(即，“11”、“10”、“01”与“00”)包括最低有效位(Least Significant Bit,LSB)以及最高有效位(Most Significant Bit,MSB)。例如，储存状态中从左侧算起的第1个位的值为LSB，而从左侧算起的第2个位的值为MSB。因此，排列在同一条字线上的数个存储单元可组成2个物理页面，其中由此些存储单元的LSB所组成的物理页面称为下物理页面(low physical page)，并且由此些存储单元的MSB所组成的物理页面称为上物理页面(upper physical page)。特别是，下物理页面的写入速度会快于上物理页面的写入速度，并且当编程上物理页面发生错误时，下物理页面所储存的数据亦可能因此遗失。
类似地，在TLC NAND型闪存中，的每个存储单元可储存3个位的数据，其中每一个储存状态(即，“111”、“110”、“101”、“100”、“011”、“010”、“001”与“000”)包括每一个储存状态包括左侧算起的第1个位的LSB、从左侧算起的第2个位的中间有效位(Center Significant Bit,CSB)以及从左侧算起的第3个位的MSB。因此，排列在同一条字线上的数个存储单元可组成3个物理页面，其中由此些存储单元的LSB所组成的物理页面称为下物理页面，由此些存储单元的CSB所组成的物理页面称为中物理页面，并且由此些存储单元的MSB所组成的物理页面称为上物理页面。特别是，对排列在同一条字线上的数个存储单元进行编程时，仅能选择仅编程下物理页面或者同时编程下物理页面、中物理页面与上物理页面，否则所储存的数据可能会遗失。
基于上述，相较于MLC NAND型闪存或TLC NAND型闪存来说，SLC NAND型闪存的存取速度较快。但MLC NAND型闪存或TLC NAND型闪存的储存容量较大且成本较低。因此，如何增加MLC NAND型闪存或TLC NAND型闪存的存取速度以提升闪存储存装置的效能是本领域技术人员所致力的目标。
发明内容
本发明提供一种数据储存方法、存储器控制器与存储器储存装置，其能够有效地提升储存数据的效能。
本发明范例实施例提出一种数据储存方法，用于在可复写式非易失性存储器模块中储存数据，其中此可复写式非易失性存储器模块具有多个物理抹除单元，每一多个物理抹除单元具有多个物理编程单元，此些物理编程单元包括多个下物理编程单元与多个上物理编程单元并且将数据写入至下物理编程单元的速度大于将数据写入至上物理编程单元的速度。本数据储存方法包括：配置多个逻辑地址；并且从主机系统中接收页数据，其中此主机系统指示将此页数据储存至第一逻辑地址。本数据储存方法也包括：从上述多个物理抹除单元中选择一第一物理抹除单元，其中第一物理抹除单元属于一闲置物理抹除单元；并且判断可复写式非易失性存储器模块的储存状态是否符合预设状态。本数据储存方法亦包括，倘若可复写式非易失性存储器模块的储存状态符合预设状态时，使用第一写入模式来将页数据写入至第一物理抹除单元的第一物理编程单元中，将第一逻辑地址映射至第一物理编程单元，其中在第一写入模式中第一物理抹除单元的下物理编程单元会被使用来写入数据且第一物理抹除单元的上物理编程单元不会被用来写入数据。本数据储存方法还包括，倘若可复写式非易失性存储器模块的储存状态不符合预设状态时，使用第二写入模式来将页数据写入至第一物理抹除单元的第二物理编程单元中，将第一逻辑地址映射至第二物理编程单元，其中在第二写入模式中第一物理抹除单元的下物理编程单元与上物理编程单元会被用来写入数据。
在本发明的一实施例中，上述的闲置物理抹除单元包括无储存数据的物理抹除单元或储存无效数据的物理抹除单元。
在本发明的一实施例中，上述的判断可复写式非易失性存储器模块的储存状态是否符合预设状态的步骤包括：判断物理编程单元之中储存有效数据的物理编程单元的数目是否小于第一门坎值。并且，倘若物理编程单元之中储存有效数据的物理编程单元的数目小于第一门坎值时，则可复写式非易失性存储器模块的储存状态会被识别符合预设状态；并且倘若物理编程单元之中储存有效数据的物理编程单元的数目非小于该第一门坎值时，则可复写式非易失性存储器模块的储存状态会被识别不符合该预设状态。
在本发明的一实施例中，上述的判断可复写式非易失性存储器模块的储存状态是否符合预设状态的步骤包括：判断属于闲置物理抹除单元的物理抹除单元的数目是否小于第二门坎值。并且，倘若属于闲置物理抹除单元的物理抹除单元的数目非小于第二门坎值时，则可复写式非易失性存储器模块的储存状态会被识别符合预设状态；并且倘若属于闲置物理抹除单元的物理抹除单元的数目小于第二门坎值时，则可复写式非易失性存储器模块的储存状态会被识别不符合预设状态。
在本发明的一实施例中，上述的判断该可复写式非易失性存储器模块的储存状态是否符合预设状态的步骤包括：判断物理抹除单元的平均抹除次数是否大于第三门坎值；若物理抹除单元的平均抹除次数非大于第三门坎值时，则判断属于闲置物理抹除单元的物理抹除单元的数目是否小于第二门坎值，其中倘若属于闲置物理抹除单元的物理抹除单元的数目非小于该第二门坎值时，则可复写式非易失性存储器模块的储存状态会被识别符合预设状态并且倘若属于闲置物理抹除单元的物理抹除单元的数目小于第二门坎值时，则可复写式非易失性存储器模块的储存状态会被识别不符合预设状态。此外，倘若物理抹除单元的平均抹除次数大于第三门坎值时，则判断物理编程单元之中储存有效数据的物理编程单元的数目是否小于第一门坎值，其中倘若物理编程单元之中储存有效数据的物理编程单元的数目小于第一门坎值时，则可复写式非易失性存储器模块的储存状态会被识别符合预设状态，并且倘若物理编程单元之中储存有效数据的物理编程单元的数目非小于第一门坎值时，则可复写式非易失性存储器模块的储存状态会被识别不符合预设状态。
在本发明的一实施例中，上述的每一所述多个物理抹除单元的物理编程单元还包括多个中物理编程单元，并且写入数据至下物理编程单元的速度大于写入数据至中物理编程单元的速度并且将数据写入至中物理编程单元的速度大于将数据写入至上物理编程单元的速度。并且在第二写入模式中第一物理抹除单元的下物理编程单元、中物理编程单元与上物理编程单元会被用来写入数据。
在本发明的一实施例中，上述的第一门坎值为所有物理抹除单元的物理编程单元的数目乘以预定比例。
本发明范例实施例提出一种存储器控制器，用于控制可复写式非易失性存储器模块，其中此可复写式非易失性存储器模块具有多个物理抹除单元，每一物理抹除单元具有多个物理编程单元，物理编程单元包括多个下物理编程单元与多个上物理编程单元并且将数据写入至下物理编程单元的速度大于将数据写入至上物理编程单元的速度。本存储器控制器包括主机接口、存储器接口与存储器管理电路。主机接口用以电性连接至主机系统，存储器接口用以电性连接至可复写式非易失性存储器模块并且存储器管理电路电性连接至主机接口与存储器接口。存储器管理电路用以配置多个逻辑地址，以及从主机系统中接收页数据，其中主机系统指示将此页数据储存至第一逻辑地址。此外，存储器管理电路还用以从上述多个物理抹除单元中选择一第一物理抹除单元，其中第一物理抹除单元属于一闲置物理抹除单元。并且，存储器管理电路还用以判断可复写式非易失性存储器模块的储存状态是否符合预设状态。倘若可复写式非易失性存储器模块的储存状态符合预设状态时，存储器管理电路还用以使用第一写入模式来将页数据写入至第一物理抹除单元的第一物理编程单元中，将第一逻辑地址映射至第一物理编程单元，其中在第一写入模式中第一物理抹除单元的下物理编程单元会被使用来写入数据且第一物理抹除单元的上物理编程单元不会被用来写入数据。再者，倘若可复写式非易失性存储器模块的储存状态不符合预设状态时，存储器管理电路还用以使用第二写入模式来将页数据写入至第一物理抹除单元的物理编程单元之中的第二物理编程单元中，将第一逻辑地址映射至第二物理编程单元，其中在第二写入模式中第一物理抹除单元的下物理编程单元与上物理编程单元会被用来写入数据。
在本发明的一实施例中，上述的闲置物理抹除单元包括无储存数据的物理抹除单元或储存无效数据的物理抹除单元。
在本发明的一实施例中，上述的存储器管理电路判断物理编程单元之中储存有效数据的物理编程单元的数目是否小于第一门坎值。倘若储存有效数据的物理编程单元的数目小于第一门坎值时，则存储器管理电路识别该可复写式非易失性存储器模块的储存状态符合预设状态。倘若物理编程单元之中储存有效数据的物理编程单元的数目非小于第一门坎值时，则存储器管理电路识别可复写式非易失性存储器模块的储存状态不符合预设状态。
在本发明的一实施例中，上述的存储器管理电路判断属于闲置物理抹除单元的物理抹除单元的数目是否小于第二门坎值。倘若属于闲置物理抹除单元的物理抹除单元的数目非小于第二门坎值时，则存储器管理电路识别可复写式非易失性存储器模块的储存状态符合预设状态。并且，倘若属于闲置物理抹除单元的物理抹除单元的数目小于第二门坎值时，则存储器管理电路识别可复写式非易失性存储器模块的储存状态不符合预设状态。
在本发明的一实施例中，上述的存储器管理电路判断物理抹除单元的平均抹除次数是否大于第三门坎值。倘若物理抹除单元的平均抹除次数非大于第三门坎值时，则存储器管理电路会判断属于闲置物理抹除单元的物理抹除单元的数目是否小于第二门坎值。倘若属于闲置物理抹除单元的物理抹除单元的数目非小于第二门坎值时，则存储器管理电路识别可复写式非易失性存储器模块的储存状态符合预设状态；并且倘若属于闲置物理抹除单元的物理抹除单元的数目小于第二门坎值时，则存储器管理电路识别可复写式非易失性存储器模块的储存状态不符合预设状态。倘若物理抹除单元的平均抹除次数大于第三门坎值时，则存储器管理电路判断物理编程单元之中储存有效数据的物理编程单元的数目是否小于第一门坎值。倘若物理编程单元之中储存有效数据的物理编程单元的数目小于第一门坎值时，则存储器管理电路识别该可复写式非易失性存储器模块的储存状态符合预设状态，并且倘若物理编程单元之中储存有效数据的物理编程单元的数目非小于第一门坎值时，则存储器管理电路识别可复写式非易失性存储器模块的储存状态不符合预设状态。
在本发明的一实施例中，上述的每一物理抹除单元的物理编程单元还包括多个中物理编程单元，并且写入数据至下物理编程单元的速度大于写入数据至中物理编程单元的速度并且将数据写入至中物理编程单元的速度大于将数据写入至上物理编程单元的速度。并且，在第二写入模式中第一物理抹除单元的下物理编程单元、中物理编程单元与上物理编程单元会被用来写入数据。
在本发明的一实施例中，上述的第一门坎值为所有所述多个物理抹除单元的物理编程单元的数目乘以预设比例。
本发明范例实施例提出一种存储器储存装置，其包括连接器、可复写式非易失性存储器模块与存储器控制器。连接器用以电性连接至主机系统。可复写式非易失性存储器模块具有多个物理抹除单元，每一物理抹除单元具有多个物理编程单元，此些物理编程单元包括多个下物理编程单元与多个上物理编程单元并且将数据写入至下物理编程单元的速度大于将数据写入至上物理编程单元的速度。存储器控制器电性连接至连接器与可复写式非易失性存储器模块。在此，存储器控制器还用以配置多个逻辑地址，以及从主机系统中接收页数据，其中主机系统指示将此页数据储存至第一逻辑地址。此外，存储器控制器还用以从上述多个物理抹除单元中选择一第一物理抹除单元，其中第一物理抹除单元属于一闲置物理抹除单元。并且，存储器控制器还用以判断可复写式非易失性存储器模块的储存状态是否符合预设状态。倘若可复写式非易失性存储器模块的储存状态符合预设状态时，存储器控制器还用以使用第一写入模式来将页数据写入至第一物理抹除单元的第一物理编程单元中，将第一逻辑地址映射至第一物理编程单元，其中在第一写入模式中第一物理抹除单元的下物理编程单元会被使用来写入数据且第一物理抹除单元的上物理编程单元不会被用来写入数据。再者，倘若可复写式非易失性存储器模块的储存状态不符合预设状态时，存储器控制器还用以使用第二写入模式来将页数据写入至第一物理抹除单元的物理编程单元之中的第二物理编程单元中，将第一逻辑地址映射至第二物理编程单元，其中在第二写入模式中第一物理抹除单元的下物理编程单元与上物理编程单元会被用来写入数据。
在本发明的一实施例中，上述的闲置物理抹除单元包括无储存数据的物理抹除单元或储存无效数据的物理抹除单元。
在本发明的一实施例中，上述的存储器控制器判断物理编程单元之中储存有效数据的物理编程单元的数目是否小于第一门坎值。倘若储存有效数据的物理编程单元的数目小于第一门坎值时，则存储器控制器识别该可复写式非易失性存储器模块的储存状态符合预设状态。倘若物理编程单元之中储存有效数据的物理编程单元的数目非小于第一门坎值时，则存储器控制器识别可复写式非易失性存储器模块的储存状态不符合预设状态。
在本发明的一实施例中，上述的存储器控制器判断属于闲置物理抹除单元的物理抹除单元的数目是否小于第二门坎值。倘若属于闲置物理抹除单元的物理抹除单元的数目非小于第二门坎值时，则存储器控制器识别可复写式非易失性存储器模块的储存状态符合预设状态。并且，倘若属于闲置物理抹除单元的物理抹除单元的数目小于第二门坎值时，则存储器控制器识别可复写式非易失性存储器模块的储存状态不符合预设状态。
在本发明的一实施例中，上述的存储器控制器判断物理抹除单元的平均抹除次数是否大于第三门坎值。倘若物理抹除单元的平均抹除次数非大于第三门坎值时，则存储器控制器会判断属于闲置物理抹除单元的物理抹除单元的数目是否小于第二门坎值。倘若属于闲置物理抹除单元的物理抹除单元的数目非小于第二门坎值时，则存储器控制器识别可复写式非易失性存储器模块的储存状态符合预设状态；并且倘若属于闲置物理抹除单元的物理抹除单元的数目小于第二门坎值时，则存储器控制器识别可复写式非易失性存储器模块的储存状态不符合预设状态。倘若物理抹除单元的平均抹除次数大于第三门坎值时，则存储器控制器判断物理编程单元之中储存有效数据的物理编程单元的数目是否小于第一门坎值。倘若物理编程单元之中储存有效数据的物理编程单元的数目小于第一门坎值时，则存储器控制器识别该可复写式非易失性存储器模块的储存状态符合预设状态，并且倘若物理编程单元之中储存有效数据的物理编程单元的数目非小于第一门坎值时，则存储器控制器识别可复写式非易失性存储器模块的储存状态不符合预设状态。
在本发明的一实施例中，上述的每一物理抹除单元的物理编程单元还包括多个中物理编程单元，并且写入数据至下物理编程单元的速度大于写入数据至中物理编程单元的速度并且将数据写入至中物理编程单元的速度大于将数据写入至上物理编程单元的速度。并且，在第二写入模式中第一物理抹除单元的下物理编程单元、中物理编程单元与上物理编程单元会被用来写入数据。
在本发明的一实施例中，上述的第一门坎值为所有所述多个物理抹除单元的物理编程单元的数目乘以预设比例。
基于上述，本发明范例实施例能够依据可复写式非易失性存储器模块的储存状态来仅使用下物理编程单元，由此提升闪存储存装置的效能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1是根据一范例实施例所绘示的主机系统与存储器储存装置。
图2是根据一范例实施例所绘示的计算机、输入/输出装置与存储器储存装置的示意图。
图3是根据一范例实施例所绘示的主机系统与存储器储存装置的示意图。
图4是绘示图1所示的存储器储存装置的概要方块图。
图5是根据一范例实施例所绘示的存储器控制器的概要方块图。
图6与图7是根据一范例实施例所绘示的管理可复写式非易失性存储器模块的范例示意图。
图8是根据本发明范例实施例绘示逻辑地址转物理编程单元映射表的范例。
图9～图11是根据本发明范例实施例所绘示当在可复写式非易失性存储器模块106的储存状态为预设状态下进行写入运作而更新逻辑地址-物理地址映射表的一范例。
图12是根据本发明范例实施例绘示逻辑地址转物理编程单元映射表的另一范例。
图13～图15是根据本发明范例实施例所绘示当在可复写式非易失性存储器模块106的储存状态非为预设状态下进行写入运作而更新逻辑地址-物理地址映射表的一范例。
图16是根据本发明一范例实施例绘示数据储存方法的流程图。
图17是根据本发明另一范例实施例绘示数据储存方法的流程图。
[主要元件标号说明]
1000：主机系统 1100：计算机
1102：微处理器 1104：随机存取存储器
1106：输入/输出装置 1108：系统总线
1110：数据传输接口 1202：鼠标
1204：键盘 1206：显示器
1252：打印机 1256：随身盘
1214：存储卡 1216：固态硬盘
1310：数字相机 1312：SD卡
1314：MMC卡 1316：存储棒
1318：CF卡 1320：嵌入式储存装置
100：存储器储存装置 102：连接器
104：存储器控制器 106：可复写式非易失性存储器模块
304(0)～304(R)：物理抹除单元 202：存储器管理电路
206：存储器接口 252：缓冲存储器
254：电源管理电路 256：错误检查与校正电路
402：储存区 412：数据区
414：闲置区 404：系统区
406：取代区 LSA(0)～LSA(L)：扇区
LBA(0)～LBA(H)：逻辑地址 PBA(0-1)～PBA(N-K)：物理编程单元
800：逻辑地址-物理地址映射表 802：逻辑地址字段
804：物理地址字段
S1601、S 1603、S1605、S1607、S1609、S1611：数据储存方法的步骤
S1701、S1703、S1705、S1707、S1709、S1711、S1713、S1715、S1717、S1719：数据储存方法的步骤
具体实施方式
一般而言，存储器储存装置(亦称，存储器储存系统)包括可复写式非易失性存储器模块与控制器(亦称，控制电路)。通常存储器储存装置是与主机系统一起使用，以使主机系统可将数据写入至存储器储存装置或从存储器储存装置中读取数据。
图1是根据一范例实施例所绘示的主机系统与存储器储存装置。
请参照图1，主机系统1000一般包括计算机1100与输入/输出(input/output,I/O)装置1106。计算机1100包括微处理器1102、随机存取存储器(random access memory,RAM)1104、系统总线1108与数据传输接口1110。输入/输出装置1106包括如图2的鼠标1202、键盘1204、显示器1206与打印机1252。必须了解的是，图2所示的装置非限制输入/输出装置1106，输入/输出装置1106可还包括其它装置。
在本发明实施例中，存储器储存装置100是通过数据传输接口1110与主机系统1000的其它元件电性连接。通过微处理器1102、随机存取存储器1104与输入/输出装置1106的运作可将数据写入至存储器储存装置100或从存储器储存装置100中读取数据。例如，存储器储存装置100可以是如图2所示的随身盘1256、存储卡1214或固态硬盘(Solid State Drive,SSD)1216等的可复写式非易失性存储器储存装置。
一般而言，主机系统1000为可实质地与存储器储存装置100配合以储存数据的任意系统。虽然在本范例实施例中，主机系统1000是以计算机系统来作说明，然而，在本发明另一范例实施例中主机系统1000可以是数字相机、摄影机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数字相机(摄影机)1310时，可复写式非易失性存储器储存装置则为其所使用的SD卡1312、MMC卡1314、存储棒(memory stick)1316、CF卡1318或嵌入式储存装置1320(如图3所示)。嵌入式储存装置1320包括嵌入式多媒体卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。
图4是绘示图1所示的存储器储存装置的概要方块图。
请参照图4，存储器储存装置100包括连接器102、存储器控制器104与可复写式非易失性存储器模块106。
在本范例实施例中，连接器102是相容于序列先进附件(Serial AdvancedTechnology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接器102亦可以是符合并列先进附件(Parallel Advanced TechnologyAttachment,PATA)标准、电气和电子工程师协会(Institute of Electricaland Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用序列总线(Universal Serial Bus,USB)标准、安全数字(Secure Digital,SD)接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra HighSpeed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、多媒体储存卡(Multi Media Card,MMC)接口标准、嵌入式多媒体储存卡(Embedded Multimedia Card，eMMC)接口标准、通用闪存(UniversalFlash Storage，UFS)接口标准、小型快闪(Compact Flash,CF)接口标准、集成式驱动电子接口(Integrated Device Electronics,IDE)标准或其它适合的标准。
存储器控制器104用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令，并且根据主机系统1000的指令在可复写式非易失性存储器模块106中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块106是电性连接至存储器控制器104，并且用以储存主机系统1000所写入的数据。可复写式非易失性存储器模块106具有物理抹除单元304(0)～304(R)。例如，物理抹除单元304(0)～304(R)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一物理抹除单元分别具有多个物理编程单元，并且属于同一个物理抹除单元的物理编程单元可被独立地写入且被同时地抹除。例如，每一物理抹除单元是由128个物理编程单元所组成。然而，必须了解的是，本发明不限于此，每一物理抹除单元亦可由64个物理编程单元、256个物理编程单元或其它任意个物理编程单元所组成。
更详细来说，物理抹除单元为抹除的最小单位。亦即，每一物理抹除单元含有最小数目的一并被抹除的存储单元。物理编程单元为编程的最小单元。即，物理编程单元为写入数据的最小单元。每一物理编程单元通常包括数据位区与冗余位区。数据位区包含多个物理存取地址用以储存使用者的数据，而冗余位区用以储存系统的数据(例如，控制信息与错误更正码)。在本范例实施例中，每一个物理编程单元的数据位区中会包含4个物理存取地址，且一个物理存取地址的大小为512字节(byte)。然而，在其它范例实施例中，数据位区中也可包含数目更多或更少的物理存取地址，本发明并不限制物理存取地址的大小以及个数。例如，在一范例实施例中，物理抹除单元为物理区块，并且物理编程单元为物理页面或物理扇区，但本发明不以此为限。
在本范例实施例中，可复写式非易失性存储器模块106为多阶存储单元(Multi Level Cell,MLC)NAND闪存模块，即一个存储单元中可储存至少2个位数据。然而，本发明不限于此，可复写式非易失性存储器模块106亦可是多阶存储单元(Trinary Level Cell，TLC)NAND型闪存模块、其它闪存模块或其它具有相同特性的存储器模块。
图5是根据一范例实施例所绘示的存储器控制器的概要方块图。必须了解的是，图5所示的存储器控制器的结构仅为一范例，本发明不以此为限。
请参照图5，存储器控制器104包括存储器管理电路202、主机接口204与存储器接口206。
存储器管理电路202用以控制存储器控制器104的整体运作。具体来说，存储器管理电路202具有多个控制指令，并且在存储器储存装置100运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。
在本范例实施例中，存储器管理电路202的控制指令是以固件型式来实作。例如，存储器管理电路202具有微处理器单元(未绘示)与只读存储器(未绘示)，并且此些控制指令是被烧录至此只读存储器中。当存储器储存装置100运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在本发明另一范例实施例中，存储器管理电路202的控制指令亦可以程序码型式储存于可复写式非易失性存储器模块106的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路202具有微处理器单元(未绘示)、只读存储器(未绘示)及随机存取存储器(未绘示)。特别是，此只读存储器具有驱动码，并且当存储器控制器104被致能时，微处理器单元会先执行此驱动码段来将储存于可复写式非易失性存储器模块106中的控制指令加载至存储器管理电路202的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
此外，在本发明另一范例实施例中，存储器管理电路202的控制指令亦可以一硬件型式来实作。例如，存储器管理电路202包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。其中，存储单元管理电路用以管理可复写式非易失性存储器模块106的物理抹除单元；存储器写入电路用以对可复写式非易失性存储器模块106下达写入指令以将数据写入至可复写式非易失性存储器模块106中；存储器读取电路用以对可复写式非易失性存储器模块106下达读取指令以从可复写式非易失性存储器模块106中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块106下达抹除指令以将数据从可复写式非易失性存储器模块106中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块106的数据以及从可复写式非易失性存储器模块106中读取的数据。
主机接口204是电性连接至存储器管理电路202并且用以接收与识别主机系统1000所传送的指令与数据。也就是说，主机系统1000所传送的指令与数据会通过主机接口204来传送至存储器管理电路202。在本范例实施例中，主机接口204是兼容于SATA标准。然而，必须了解的是本发明不限于此，主机接口204亦可以是兼容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、SD标准、UHS-I接口标准、UHS-II接口标准、MS标准、MMC标准、eMMC接口标准、UFS接口标准、CF标准、IDE标准或其它适合的数据传输标准。
存储器接口206是电性连接至存储器管理电路202并且用以存取可复写式非易失性存储器模块106。也就是说，欲写入至可复写式非易失性存储器模块106的数据会经由存储器接口206转换为可复写式非易失性存储器模块106所能接受的格式。
在本发明一范例实施例中，存储器控制器104还包括缓冲存储器252、电源管理电路254以及错误检查与校正电路256。
缓冲存储器252是电性连接至存储器管理电路202并且用以暂存来自于主机系统1000的数据与指令或来自于可复写式非易失性存储器模块106的数据。
电源管理电路254是电性连接至存储器管理电路202并且用以控制存储器储存装置100的电源。
错误检查与校正电路256是电性连接至存储器管理电路202并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路202从主机系统1000中接收到写入指令时，错误检查与校正电路256会为对应此写入指令的数据产生对应的错误检查与校正码(Error Checking andCorrecting Code,ECC Code)，并且存储器管理电路202会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非易失性存储器模块106中。之后，当存储器管理电路202从可复写式非易失性存储器模块106中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路256会依据此错误检查与校正码对所读取的数据执行错误检查与校正程序。
图6与图7是根据一范例实施例所绘示的管理可复写式非易失性存储器模块的范例示意图。
必须了解的是，在此描述可复写式非易失性存储器模块106的物理抹除单元的运作时，以“提取”、“交换”、“分组”、“轮替”等词来操作物理抹除单元是逻辑上的概念。也就是说，可复写式非易失性存储器模块的物理抹除单元的实际位置并未更动，而是逻辑上对可复写式非易失性存储器模块的物理抹除单元进行操作。
请参照图6，存储器控制器104(或存储器管理电路202)会将可复写式非易失性存储器模块106的物理抹除单元304(0)～304(R)逻辑地分组为储存区402、系统区404与取代区406。
逻辑上属于储存区402的物理抹除单元是用以储存主机系统1000所写入的数据。也就是说，存储器储存装置100会使用分组为储存区402的物理抹除单元来实际地储存主机系统1000所写入的数据。更详细来说，存储器控制器104(或存储器管理电路202)会将储存区402分组为数据区412与闲置区414，其中数据区412的物理抹除单元(亦称为数据物理抹除单元)是已储存数据的物理抹除单元，而闲置区414的物理抹除单元(亦称为闲置物理抹除单元)是用以替换数据区412的物理抹除单元。因此，闲置区414的物理抹除单元为空或可使用的物理抹除单元，即无记录数据或标记为已没用的无效数据。也就是说，在闲置区414中的物理抹除单元已被执行抹除运作，或者当闲置区414中的物理抹除单元被提取用于储存数据之前所提取的物理抹除单元会被执行抹除运作。因此，闲置区414的物理抹除单元为可被使用的物理抹除单元。具体来说，当一个物理抹除单元从闲置区414中被选择来储存有效数据时，此物理抹除单元会被关联至数据区412。并且，存储器控制器104(或存储器管理电路202)会对在数据区412中所有物理编程单元所储存的数据皆为无效数据的物理抹除单元执行抹除操作，并且将抹除后的物理抹除单元关联至闲置区414，由此物理抹除单元可轮替地来储存主机系统1000所写入的数据。
逻辑上属于系统区404的物理抹除单元是用以记录系统数据，其中此系统数据包括关于存储器芯片的制造商与型号、存储器芯片的物理抹除单元数、每一物理抹除单元的物理编程单元数等。
逻辑上属于取代区406中的物理抹除单元是替代物理抹除单元。例如，可复写式非易失性存储器模块106于出厂时会预留4%的物理抹除单元作为更换使用。也就是说，当数据区412、闲置区414与系统区404中的物理抹除单元损毁时，预留于取代区406中的物理抹除单元是用以取代损坏的物理抹除单元(即，坏物理抹除单元(bad block))。因此，倘若取代区406中仍存有正常的物理抹除单元且发生物理抹除单元损毁时，存储器控制器104会从取代区406中提取正常的物理抹除单元来更换损毁的物理抹除单元。倘若取代区406中无正常的物理抹除单元且发生物理抹除单元损毁时，则存储器控制器104会将整个存储器储存装置100宣告为写入保护(write protect)状态，而无法再写入数据。
特别是，储存区402、系统区404与取代区406的物理抹除单元的数量会依据不同的存储器规格而有所不同。此外，必须了解的是，在存储器储存装置100的运作中，物理抹除单元关联至储存区402、系统区404与取代区406的分组关系会动态地变动。例如，当储存区402中的物理抹除单元损坏而被取代区406的物理抹除单元取代时，则原本取代区406的物理抹除单元会被关联至储存区402。
请参照图7，如上所述，数据区412与闲置区414的物理抹除单元是以轮替方式来储存主机系统1000所写入的数据。在本范例实施例中，存储器控制器104(或存储器管理电路202)会配置逻辑地址LBA(0)～LBA(H)给主机系统1000以进行数据的存取。
每个逻辑地址是由数个扇区(sector)所组成。例如，在本范例实施例中，每一逻辑地址是由4个扇区所组成，例如，扇区LSA(0)～LSA(3)是属于逻辑地址LBA(0)；扇区LSA(4)～LSA(7)是属于逻辑地址LBA(1)；扇区LSA(8)～LSA(11)是属于逻辑地址LBA(2)...等。但本发明不限于此，在本发明另一范例实施例中，逻辑地址亦可是由8个扇区所组成或是由16个扇区所组成。
例如，存储器控制器104(或存储器管理电路202)会维护逻辑地址-物理地址映射表来记录逻辑地址与物理编程单元之间的映射关系。也就是说，当主机系统1000欲在扇区中存取数据时，存储器控制器104(或存储器管理电路202)会确认此扇区所属的逻辑地址，并且在此逻辑地址所映射的物理编程单元中来存取数据。
例如，当存储器控制器104(或存储器管理电路202)开始使用物理抹除单元304(0)来储存主机系统1000欲写入的数据(即，物理抹除单元304(0)从闲置区414中被提取并关联至数据区412)时，不管主机系统1000是写入那个逻辑地址，存储器控制器104(或存储器管理电路202)会将数据依序地写入至物理抹除单元304(0)的物理编程单元；而当存储器控制器104(或存储器管理电路202)开始使用物理抹除单元304(1)来储存主机系统1000欲写入的数据(即，物理抹除单元304(1)从闲置区414中被提取并关联至数据区412)时，不管主机系统1000是写入那个逻辑地址，存储器控制器104(或存储器管理电路202)会将数据依序地写入至物理抹除单元304(1)的物理编程单元中。也就是说，当写入主机系统1000欲写入的数据时，存储器控制器104(或存储器管理电路202)会依序地使用一个物理抹除单元内的物理编程单元来写入数据，并且当此物理抹除单元内的物理编程单元被使用完后才会再选择另一个无储存数据的物理抹除单元(即，从闲置区414中提取一个物理抹除单元)，并且在新选择的物理抹除单元的物理编程单元中继续依序地写入数据。在本范例实施例中，在存储器控制器104(或存储器管理电路202)将数据写入至物理编程单元后，存储器控制器104(或存储器管理电路202)会更新逻辑地址-物理地址映射表以正确地记录逻辑地址与物理编程单元的映射关系。
图8是根据本发明范例实施例绘示逻辑地址转物理编程单元映射表的范例。
请参照图8，逻辑地址-物理地址映射表800包括逻辑地址字段802以及物理地址字段804。逻辑地址字段802记录所配置的每个逻辑地址的编号并且物理地址字段804记录每个逻辑地址映射的物理编程单元。在存储器储存装置100为全新且未曾被用来储存数据的状态下，物理抹除单元304(0)～304(N)会被关联至闲置区414，并且在逻辑地址-物理地址映射表800中记录对应每一个逻辑地址所映射的物理程序单元的字段会被标记为空值(例如，NULL)。
在本范例实施例中，可复写式非易失性存储器模块106为MLC NAND型闪存模块，并每个物理抹除单元的物理编程单元依据其存取速度可被区分为下物理编程单元(亦称为快速物理编程单元)与上物理编程单元(亦称为慢速物理编程单元)。例如，物理抹除单元304(0)的物理编程单元PBA(0-1)、PBA(0-3)、PBA(0-5)…PBA(0-(K-1))为下物理编程单元，而物理编程单元PBA(0-2)、PAB(0-4)、PBA(0-6)…PBA(K)为上物理编程单元，其中K为偶整数。然而，必须了解的是，在本发明另一范例实施例中，可复写式非易失性存储器模块106亦可为TLC NAND型闪存模块或其它多阶存储单元闪存芯片。例如，可复写式非易失性存储器模块106为TLC NAND型闪存模块，并每个物理抹除单元的物理编程单元依据其存取速度可被区分为下物理编程单元(亦称为快速物理编程单元)、中物理编程单元(亦称为中速物理编程单元)与上物理编程单元(亦称为慢速物理编程单元)。
特别是，当欲将页数据写入至物理编程单元时，存储器控制器104(或存储器管理电路202)会判断可复写式非易失性存储器模块106的储存状态。倘若可复写式非易失性存储器模块106的储存状态为预设状态时，存储器控制器104(或存储器管理电路202)会以第一写入模式来将此页数据写入至可复写式非易失性存储器模块106；并且倘若可复写式非易失性存储器模块106的储存状态非为预设状态时，存储器控制器104(或存储器管理电路202)会以第二写入模式来将此页数据写入至可复写式非易失性存储器模块106。
在本范例实施例中，在第一写入模式中，存储器控制器104(或存储器管理电路202)会使用下物理编程单元来储存主机系统1000欲写入的数据，而不使用上物理编程单元来储存数据。而在第二写入模式中，存储器控制器104(或存储器管理电路202)会使用下物理编程单元与上物理编程单元来储存主机系统1000欲写入的数据。也就是说，在第二写入模式中，可复写式非易失性存储器模块106的下物理编程单元与上物理编程单元都会被选择来储存数据，而在第一写入模式中仅下物理编程单元会被选择来储存数据。因此，第一写入模式的写入速度会高于在第二写入模式的写入速度。值得一提的是，本发明不限于此MLC NAND型闪存模块，在TLC NAND型闪存模块的例子中，在上述第一写入模式中，存储器控制器104(或存储器管理电路202)会使用下物理编程单元来储存主机系统1000欲写入的数据，而不使用中物理编程单元与上物理编程单元来储存数据。而在第二写入模式中，存储器控制器104(或存储器管理电路202)会使用下物理编程单元、中物理编程单元与上物理编程单元来储存主机系统1000欲写入的数据。
在本范例实施例中，存储器控制器104(或存储器管理电路202)会判断在可复写式非易失性存储器模块106中储存有效数据的物理编程单元的数目是否小于第一门坎值。倘若在可复写式非易失性存储器模块106中储存有效数据的物理编程单元的数目小于第一门坎值时，存储器控制器104(或存储器管理电路202)会识别可复写式非易失性存储器模块106的储存状态为预设状态；并且倘若在可复写式非易失性存储器模块106中储存有效数据的物理编程单元的数目非小于第一门坎值时，存储器控制器104(或存储器管理电路202)会识别可复写式非易失性存储器模块106的储存状态非为预设状态。在此，第一门坎值可被设定为所有物理编程单元的数目乘以一预定比例。例如，在MLC NAND型闪存模块的例子中，此预定比例可以是50%，但本范例实施例不限于此。例如，在TLC NAND型闪存模块的例子中，此预定比例可以是30%。
在本范例实施例中，存储器控制器104(或存储器管理电路202)会根据逻辑地址-物理地址映射表中的信息来判断在可复写式非易失性存储器模块106中储存有效数据的物理编程单元的数目是否小于第一门坎值。具体来说，当一个物理编程单元被写入属于一个逻辑地址的有效数据时，在逻辑地址-物理地址映射表中此逻辑地址会被映射至此物理编程单元。基此，存储器控制器104(或存储器管理电路202)可通过计算被记录在逻辑地址-物理地址映射表中的物理编程单元的数目来获取储存有效数据的物理编程单元的数目。
值得一提的是，除了上述就由比较在可复写式非易失性存储器模块106中储存有效数据的物理编程单元的数目与第一门坎值来识别可复写式非易失性存储器模块106的储存状态是否为预设状态之外，在本发明另一范例实施例中，存储器控制器104(或存储器管理电路202)亦可根据闲置区414中的物理抹除单元的数目来识别可复写式非易失性存储器模块106的储存状态是否为预设状态。具体来说，倘若闲置区414中的物理抹除单元的数目小于第二门坎值时，存储器控制器104(或存储器管理电路202)会识别可复写式非易失性存储器模块106的储存状态非为预设状态；并且倘若闲置区414中的物理抹除单元的数目非小于第二门坎值时，存储器控制器104(或存储器管理电路202)会识别可复写式非易失性存储器模块106的储存状态为预设状态。例如，第二门坎值可被设定为8，但本范例实施例不限于此。
图9～图11是根据本发明范例实施例所绘示当在可复写式非易失性存储器模块106的储存状态为预设状态下进行写入运作而更新逻辑地址-物理地址映射表的一范例。
请参照图9，倘若在图8所示的状态下主机系统1000欲写入页数据至逻辑地址LBA(1)时，存储器控制器104(或存储器管理电路202)会从闲置区414选择一个物理抹除单元(例如，物理抹除单元304(0))并且将主机系统1000欲写入的页数据写入至物理编程单元PBA(0-1)。在完成数据的写入后，存储器控制器104(或存储器管理电路202)会在逻辑地址-物理地址映射表800中将逻辑地址LBA(1)映射至物理编程单元PBA(0-1)。
请参照图10，倘若在图9的状态下主机系统1000欲写入页数据至逻辑地址LBA(129)时，存储器控制器104(或存储器管理电路202)会将主机系统1000欲写入的页数据写入至物理编程单元PBA(0-3)中。此时，存储器控制器104(或存储器管理电路202)会在逻辑地址-物理地址映射表800中将逻辑地址LBA(129)映射至物理编程单元PBA(0-3)。
请参照图11，倘若在图10的状态下主机系统1000欲写入页数据至逻辑地址LBA(1)时，存储器控制器104(或存储器管理电路202)会将主机系统1000欲写入的页数据写入至物理编程单元PBA(0-5)中。此时，存储器控制器104(或存储器管理电路202)会在逻辑地址-物理地址映射表800中将逻辑地址LBA(1)映射至物理编程单元PBA(0-5)。
在图9～11的写入运作中，由于复写式非易失性存储器模块106的储存状态为预设状态，因此，存储器控制器104(或存储器管理电路202)是选择下物理编程单元(即，物理编程单元PBA(0-1)、物理编程单元PBA(0-3)、物理编程单元PBA(0-5))来写入页数据，而不会使用上物理编程单元(即，第一写入模式)。
图12是根据本发明范例实施例绘示逻辑地址转物理编程单元映射表的另一范例。
请参照图12，倘若所有逻辑地址皆储存有有效数据时，在逻辑地址-物理地址映射表800中每个逻辑地址皆映射一个物理编程单元。基此，由于储存有效数据的物理编程单元的数目大于第一门坎值，因此，存储器控制器104(或存储器管理电路202)会识别可复写式非易失性存储器模块106的储存状态非为预设状态。
图13～图15是根据本发明范例实施例所绘示当在可复写式非易失性存储器模块106的储存状态非为预设状态下进行写入运作而更新逻辑地址-物理地址映射表的一范例。
请参照图13，倘若在图13所示的状态下主机系统1000欲写入页数据至逻辑地址LBA(1)时，存储器控制器104(或存储器管理电路202)会从闲置区414选择一个物理抹除单元(例如，物理抹除单元304(D+1))并且将主机系统1000欲写入的页数据写入至物理编程单元PBA((D+1)-1)。在完成数据的写入后，存储器控制器104(或存储器管理电路202)会在逻辑地址-物理地址映射表800中将逻辑地址LBA(1)映射至物理编程单元PBA((D+1)-1)。
请参照图14，倘若在图13的状态下主机系统1000欲写入页数据至逻辑地址LBA(129)时，存储器控制器104(或存储器管理电路202)会将主机系统1000欲写入的页数据写入至物理编程单元PBA((D+1)-2)中。此时，存储器控制器104(或存储器管理电路202)会在逻辑地址-物理地址映射表800中将逻辑地址LBA(129)映射至物理编程单元PBA((D+1)-2)。
请参照图15，倘若在图14的状态下主机系统1000欲写入页数据至逻辑地址LBA(1)时，存储器控制器104(或存储器管理电路202)会将主机系统1000欲写入的页数据写入至物理编程单元PBA((D+1)-3)中。此时，存储器控制器104(或存储器管理电路202)会在逻辑地址-物理地址映射表800中将逻辑地址LBA(1)映射至物理编程单元PBA((D+1)-3)。
在图13～15的写入运作中，由于可复写式非易失性存储器模块106的储存状态为非预设状态，因此，下物理编程单元与上物理编程单元(即，物理编程单元PBA((D+1)-1)、物理编程单元PBA((D+1)-2)、物理编程单元PBA((D+1)-3))会被用来写入页数据(即，第二写入模式)。
图16是根据本发明一范例实施例绘示数据储存方法的流程图。
请参照图16，在步骤S 1601中，存储器控制器104(或存储器管理电路202)将可复写式非易失性存储器模块106的物理抹除单元的至少一部分关联至闲置区414并且配置多个逻辑地址。
在步骤S1603中，存储器控制器104(或存储器管理电路202)从主机系统1000中接收页数据，其中主机系统1000指示将此页数据储存至其中一个逻辑地址(以下称为第一逻辑地址)。
在步骤S1605中，存储器控制器104(或存储器管理电路202)从闲置区414的物理抹除单元中选择一物理抹除单元(以下称为第一物理抹除单元)。
之后，在步骤S1607中，存储器控制器104(或存储器管理电路202)会判断可复写式非易失性存储器模块106的储存状态是否符合预设状态。
倘若可复写式非易失性存储器模块106的储存状态符合预设状态时，在步骤S1609中，存储器控制器104(或存储器管理电路202)会使用第一写入模式来将页数据写入至第一物理抹除单元的空物理编程单元(以下称为第一物理编程单元)中，将第一逻辑地址映射至第一物理编程单元且将第一物理抹除单元从闲置区414中移除，其中第一物理编程单元为下物理编程单元。
倘若可复写式非易失性存储器模块106的储存状态不符合预设状态时，在步骤S1611中，存储器控制器104(或存储器管理电路202)会使用第二写入模式来将页数据写入至第一物理抹除单元的空物理编程单元(以下称为第二物理编程单元)中，将第一逻辑地址映射至第二物理编程单元且将第一物理抹除单元从闲置区414中移除，其中第二物理编程单元可为下物理编程单元或上物理编程单元。
如上所述，例如，存储器控制器104(或存储器管理电路202)可根据在可复写式非易失性存储器模块106中储存有效数据的物理编程单元的数目或者根据闲置区414中的物理抹除单元的数目来识别可复写式非易失性存储器模块106的储存状态是否为预设状态。特别是，在另一范例实施例中，存储器控制器104(或存储器管理电路202)更可根据可复写式非易失性存储器模块106的磨损情况来选择依据在可复写式非易失性存储器模块106中储存有效数据的物理编程单元的数目来判断可复写式非易失性存储器模块106的储存状态或者选择依据闲置区414中的物理抹除单元的数目来识别可复写式非易失性存储器模块106的储存状态。
具体来说，存储器控制器104(或存储器管理电路202)会记录每一物理抹除单元的抹除次数并且计算所有物理抹除单元的平均抹除次数。在此，每当一个物理抹除单元被执行抹除操作时，此物理抹除单元的抹除次数会被增加(例如，加1)。并且，存储器控制器104(或存储器管理电路202)会判断所有物理抹除单元的平均抹除次数是否大于第三门坎值。倘若所有物理抹除单元的平均抹除次数大于第三门坎值时，则存储器控制器104(或存储器管理电路202)会依据在可复写式非易失性存储器模块106中储存有效数据的物理编程单元的数目来判断可复写式非易失性存储器模块106的储存状态。反之，倘若所有物理抹除单元的平均抹除次数非大于第三门坎值时，则存储器控制器104(或存储器管理电路202)会依据闲置区414中的物理抹除单元的数目来识别可复写式非易失性存储器模块106的储存状态。在此，第三门坎值会被设定为4000，但本发明不限于此。
图17是根据本发明另一范例实施例绘示数据储存方法的流程图。
请参照图17，在步骤S1701中，存储器控制器104(或存储器管理电路202)将可复写式非易失性存储器模块106的物理抹除单元的至少一部分关联至闲置区412并且配置多个逻辑地址。
在步骤S1703中，存储器控制器104(或存储器管理电路202)从主机系统1000中接收页数据，其中主机系统1000指示将此页数据储存至其中一个逻辑地址(以下称为第一逻辑地址)。
在步骤S1705中，存储器控制器104(或存储器管理电路202)从闲置区414的物理抹除单元中选择一物理抹除单元(以下称为第一物理抹除单元)。
之后，在步骤S1707中，存储器控制器104(或存储器管理电路202)会判断所有物理抹除单元的平均抹除次数是否大于第三门坎值。
倘若所有物理抹除单元的平均抹除次数非大于第三门坎值时，则在步骤S1709中，存储器控制器104(或存储器管理电路202)会判断属于闲置区414的物理抹除单元的数目是否小于第二门坎值。
倘若属于闲置区414的物理抹除单元的数目非小于第二门坎值时，则在步骤S1711中，存储器控制器104(或存储器管理电路202)会识别可复写式非易失性存储器模块106的储存状态符合预设状态。
倘若属于闲置区414的物理抹除单元的数目小于第二门坎值时，则在步骤S1713中，存储器控制器104(或存储器管理电路202)会识别可复写式非易失性存储器模块106的储存状态不符合预设状态。
倘若所有物理抹除单元的平均抹除次数大于第三门坎值时，则在步骤S1715中，存储器控制器104(或存储器管理电路202)会判断储存有效数据的物理编程单元的数目是否小于第一门坎值。
倘若储存有效数据的物理编程单元的数目小于第一门坎值时，则在步骤S1717中，存储器控制器104(或存储器管理电路202)会识别可复写式非易失性存储器模块106的储存状态符合预设状态。
倘若储存有效数据的物理编程单元的数目非小于第一门坎值时，则在步骤S1719中存储器控制器104(或存储器管理电路202)会识别可复写式非易失性存储器模块的储存状态不符合预设状态。
综上所述，本范例实施例的数据储存方法及使用此方法的存储器控制器与存储器储存装置能够有效地依据存储器模块的储存状态使用不同的写入模式来储存数据，由此提升数据写入速度。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求范围所界定者为准。
Claims (21)
1.一种数据储存方法，用于在一可复写式非易失性存储器模块中储存数据，其中该可复写式非易失性存储器模块具有多个物理抹除单元，每一所述多个物理抹除单元具有多个物理编程单元，所述多个物理编程单元包括多个下物理编程单元与多个上物理编程单元并且将数据写入至所述多个下物理编程单元的速度大于将数据写入至所述多个上物理编程单元的速度，该数据储存方法包括：
配置多个逻辑地址；
从一主机系统中接收一页数据，其中该主机系统指示将该页数据储存至所述多个逻辑地址之中的一第一逻辑地址；
从所述多个物理抹除单元中选择一第一物理抹除单元，其中该第一物理抹除单元属于一闲置物理抹除单元；
判断该可复写式非易失性存储器模块的储存状态是否符合一预设状态；
倘若该可复写式非易失性存储器模块的储存状态符合该预设状态时，使用一第一写入模式来将该页数据写入至该第一物理抹除单元的物理编程单元之中的一第一物理编程单元中，将该第一逻辑地址映射至该第一物理编程单元，其中在该第一写入模式中该第一物理抹除单元的下物理编程单元会被使用来写入数据且该第一物理抹除单元的上物理编程单元不会被用来写入数据；以及
倘若该可复写式非易失性存储器模块的储存状态不符合该预设状态时，使用一第二写入模式来将该页数据写入至该第一物理抹除单元的物理编程单元之中的一第二物理编程单元中，将该第一逻辑地址映射至该第二物理编程单元，其中在该第二写入模式中该第一物理抹除单元的下物理编程单元与上物理编程单元会被用来写入数据。
2.根据权利要求1所述的数据储存方法，其中该闲置物理抹除单元包括无储存数据的物理抹除单元或储存无效数据的物理抹除单元。
3.根据权利要求1所述的数据储存方法，其中判断该可复写式非易失性存储器模块的储存状态是否符合该预设状态的步骤包括：
判断所述多个物理编程单元之中储存有效数据的物理编程单元的数目是否小于一第一门坎值，
其中倘若所述多个物理编程单元之中储存有效数据的物理编程单元的数目小于该第一门坎值时，则该可复写式非易失性存储器模块的储存状态会被识别符合该预设状态，
其中倘若所述多个物理编程单元之中储存有效数据的物理编程单元的数目非小于该第一门坎值时，则该可复写式非易失性存储器模块的储存状态会被识别不符合该预设状态。
4.根据权利要求1所述的数据储存方法，其中判断该可复写式非易失性存储器模块的储存状态是否符合该预设状态的步骤包括：
判断属于该闲置物理抹除单元的物理抹除单元的数目是否小于一第二门坎值，
其中倘若属于该闲置物理抹除单元的物理抹除单元的数目非小于该第二门坎值时，则该可复写式非易失性存储器模块的储存状态会被识别符合该预设状态，
其中倘若属于该闲置物理抹除单元的物理抹除单元的数目小于该第二门坎值时，则该可复写式非易失性存储器模块的储存状态会被识别不符合该预设状态。
5.根据权利要求1所述的数据储存方法，其中判断该可复写式非易失性存储器模块的储存状态是否符合该预设状态的步骤包括：
判断所述多个物理抹除单元的平均抹除次数是否大于一第三门坎值；
倘若所述多个物理抹除单元的平均抹除次数非大于该第三门坎值时，则判断属于该闲置物理抹除单元的物理抹除单元的数目是否小于一第二门坎值，其中倘若属于该闲置物理抹除单元的物理抹除单元的数目非小于该第二门坎值时，则该可复写式非易失性存储器模块的储存状态会被识别符合该预设状态并且倘若属于该闲置物理抹除单元的物理抹除单元的数目小于该第二门坎值时，则该可复写式非易失性存储器模块的储存状态会被识别不符合该预设状态；以及
倘若所述多个物理抹除单元的平均抹除次数大于该第三门坎值时，则判断所述多个物理编程单元之中储存有效数据的物理编程单元的数目是否小于一第一门坎值，其中倘若所述多个物理编程单元之中储存有效数据的物理编程单元的数目小于该第一门坎值时，则该可复写式非易失性存储器模块的储存状态会被识别符合该预设状态，并且倘若所述多个物理编程单元之中储存有效数据的物理编程单元的数目非小于该第一门坎值时，则该可复写式非易失性存储器模块的储存状态会被识别不符合该预设状态。
6.根据权利要求1所述的数据储存方法，其中每一所述多个物理抹除单元的物理编程单元还包括多个中物理编程单元，并且写入数据至所述多个下物理编程单元的速度大于写入数据至所述多个中物理编程单元的速度并且将数据写入至所述多个中物理编程单元的速度大于将数据写入至所述多个上物理编程单元的速度，
其中在该第二写入模式中该第一物理抹除单元的下物理编程单元、中物理编程单元与上物理编程单元会被用来写入数据。
7.根据权利要求3所述的数据储存方法，其中该第一门坎值为所有所述多个物理抹除单元的物理编程单元的数目乘以一预定比例。
8.一种存储器控制器，用于控制一可复写式非易失性存储器模块，其中该可复写式非易失性存储器模块具有多个物理抹除单元，每一物理抹除单元具有多个物理编程单元，所述多个物理编程单元包括多个下物理编程单元与多个上物理编程单元并且将数据写入至所述多个下物理编程单元的速度大于将数据写入至所述多个上物理编程单元的速度，该存储器控制器包括：
一主机接口，用以电性连接至一主机系统；
一存储器接口，用以电性连接至该可复写式非易失性存储器模块；以及
一存储器管理电路，电性连接至该主机接口与该存储器接口，
其中该存储器管理电路还用以配置多个逻辑地址，以及从该主机系统中接收一页数据，其中该主机系统指示将该页数据储存至所述多个逻辑地址之中的一第一逻辑地址，
其中该存储器管理电路还用以从所述多个物理抹除单元中选择一第一物理抹除单元，其中该第一物理抹除单元属于一闲置物理抹除单元，
其中该存储器管理电路还用以判断该可复写式非易失性存储器模块的储存状态是否符合一预设状态，
其中倘若该可复写式非易失性存储器模块的储存状态符合该预设状态时，该存储器管理电路还用以使用一第一写入模式来将该页数据写入至该第一物理抹除单元的物理编程单元之中的一第一物理编程单元中，将该第一逻辑地址映射至该第一物理编程单元，
其中在该第一写入模式中该第一物理抹除单元的下物理编程单元会被使用来写入数据且该第一物理抹除单元的上物理编程单元不会被用来写入数据，
其中倘若该可复写式非易失性存储器模块的储存状态不符合该预设状态时，该存储器管理电路还用以使用一第二写入模式来将该页数据写入至该第一物理抹除单元的物理编程单元之中的一第二物理编程单元中，将该第一逻辑地址映射至该第二物理编程单元，
其中在该第二写入模式中该第一物理抹除单元的下物理编程单元与上物理编程单元会被用来写入数据。
9.根据权利要求8所述的存储器控制器，其中该闲置物理抹除单元包括无储存数据的物理抹除单元或储存无效数据的物理抹除单元。
10.根据权利要求8所述的存储器控制器，其中该存储器管理电路判断所述多个物理编程单元之中储存有效数据的物理编程单元的数目是否小于一第一门坎值，
其中倘若所述多个物理编程单元之中储存有效数据的物理编程单元的数目小于该第一门坎值时，则该存储器管理电路识别该可复写式非易失性存储器模块的储存状态符合该预设状态，
其中倘若所述多个物理编程单元之中储存有效数据的物理编程单元的数目非小于该第一门坎值时，则该存储器管理电路识别该可复写式非易失性存储器模块的储存状态不符合该预设状态。
11.根据权利要求8所述的存储器控制器，其中该存储器管理电路判断属于该闲置物理抹除单元的物理抹除单元的数目是否小于一第二门坎值，
其中倘若属于该闲置物理抹除单元的物理抹除单元的数目非小于该第二门坎值时，则该存储器管理电路识别该可复写式非易失性存储器模块的储存状态符合该预设状态，
其中倘若属于该闲置物理抹除单元的物理抹除单元的数目小于该第二门坎值时，则该存储器管理电路识别该可复写式非易失性存储器模块的储存状态不符合该预设状态。
12.根据权利要求8所述的存储器控制器，其中该存储器管理电路判断所述多个物理抹除单元的平均抹除次数是否大于一第三门坎值，
其中倘若所述多个物理抹除单元的平均抹除次数非大于该第三门坎值时，则该存储器管理电路会判断属于该闲置物理抹除单元的物理抹除单元的数目是否小于一第二门坎值，其中倘若属于该闲置物理抹除单元的物理抹除单元的数目非小于该第二门坎值时，则该存储器管理电路识别该可复写式非易失性存储器模块的储存状态符合该预设状态并且倘若属于该闲置物理抹除单元的物理抹除单元的数目小于该第二门坎值时，则该存储器管理电路识别该可复写式非易失性存储器模块的储存状态不符合该预设状态，
其中倘若所述多个物理抹除单元的平均抹除次数大于该第三门坎值时，则该存储器管理电路判断所述多个物理编程单元之中储存有效数据的物理编程单元的数目是否小于一第一门坎值，其中倘若所述多个物理编程单元之中储存有效数据的物理编程单元的数目小于该第一门坎值时，则该存储器管理电路识别该可复写式非易失性存储器模块的储存状态符合该预设状态，并且倘若所述多个物理编程单元之中储存有效数据的物理编程单元的数目非小于该第一门坎值时，则该存储器管理电路识别该可复写式非易失性存储器模块的储存状态不符合该预设状态。
13.根据权利要求8所述的存储器控制器，其中每一所述多个物理抹除单元的物理编程单元还包括多个中物理编程单元，并且写入数据至所述多个下物理编程单元的速度大于写入数据至所述多个中物理编程单元的速度并且将数据写入至所述多个中物理编程单元的速度大于将数据写入至所述多个上物理编程单元的速度，
其中在该第二写入模式中该第一物理抹除单元的下物理编程单元、中物理编程单元与上物理编程单元会被用来写入数据。
14.根据权利要求10所述的存储器控制器，其中该第一门坎值为所有所述多个物理抹除单元的物理编程单元的数目乘以一预定比例。
15.一种存储器储存装置，包括：
一连接器，用以电性连接至一主机系统；
一可复写式非易失性存储器模块，具有多个物理抹除单元，每一物理抹除单元具有多个物理编程单元，所述多个物理编程单元包括多个下物理编程单元与多个上物理编程单元并且将数据写入至所述多个下物理编程单元的速度大于将数据写入至所述多个上物理编程单元的速度；以及
一存储器控制器，电性连接至该连接器与该可复写式非易失性存储器模块，
其中该存储器控制器还用以配置多个逻辑地址，以及从该主机系统中接收一页数据，其中该主机系统指示将该页数据储存至所述多个逻辑地址之中的一第一逻辑地址，
其中该存储器控制器还用以从所述多个物理抹除单元中选择一第一物理抹除单元，其中该第一物理抹除单元属于一闲置物理抹除单元，
其中该存储器控制器还用以判断该可复写式非易失性存储器模块的储存状态是否符合一预设状态，
其中倘若该可复写式非易失性存储器模块的储存状态符合该预设状态时，该存储器控制器还用以使用一第一写入模式来将该页数据写入至该第一物理抹除单元的物理编程单元之中的一第一物理编程单元中，将该第一逻辑地址映射至该第一物理编程单元，
其中在该第一写入模式中该第一物理抹除单元的下物理编程单元会被使用来写入数据且该第一物理抹除单元的上物理编程单元不会被用来写入数据，
其中倘若该可复写式非易失性存储器模块的储存状态不符合该预设状态时，该存储器控制器还用以使用一第二写入模式来将该页数据写入至该第一物理抹除单元的物理编程单元之中的一第二物理编程单元中，将该第一逻辑地址映射至该第二物理编程单元，
其中在该第二写入模式中该第一物理抹除单元的下物理编程单元与上物理编程单元会被用来写入数据。
16.根据权利要求15所述的存储器储存装置，其中该闲置物理抹除单元包括无储存数据的物理抹除单元或储存无效数据的物理抹除单元。
17.根据权利要求15所述的存储器储存装置，其中该存储器控制器判断所述多个物理编程单元之中储存有效数据的物理编程单元的数目是否小于一第一门坎值，
其中倘若所述多个物理编程单元之中储存有效数据的物理编程单元的数目小于该第一门坎值时，则该存储器控制器识别该可复写式非易失性存储器模块的储存状态符合该预设状态，
其中倘若所述多个物理编程单元之中储存有效数据的物理编程单元的数目非小于该第一门坎值时，则该存储器控制器识别该可复写式非易失性存储器模块的储存状态不符合该预设状态。
18.根据权利要求15所述的存储器储存装置，其中该存储器控制器判断属于该闲置物理抹除单元的物理抹除单元的数目是否小于一第二门坎值，
其中倘若属于该闲置物理抹除单元的物理抹除单元的数目非小于该第二门坎值时，则该存储器控制器识别该可复写式非易失性存储器模块的储存状态符合该预设状态，
其中倘若属于该闲置物理抹除单元的物理抹除单元的数目小于该第二门坎值时，则该存储器控制器识别该可复写式非易失性存储器模块的储存状态不符合该预设状态。
19.根据权利要求15所述的存储器储存装置，其中该存储器控制器判断所述多个物理抹除单元的平均抹除次数是否大于一第三门坎值，
其中倘若所述多个物理抹除单元的平均抹除次数非大于该第三门坎值时，则该存储器控制器会判断属于该闲置物理抹除单元的物理抹除单元的数目是否小于一第二门坎值，其中倘若属于该闲置物理抹除单元的物理抹除单元的数目非小于该第二门坎值时，则该存储器控制器识别该可复写式非易失性存储器模块的储存状态符合该预设状态并且倘若属于该闲置物理抹除单元的物理抹除单元的数目小于该第二门坎值时，则该存储器控制器识别该可复写式非易失性存储器模块的储存状态不符合该预设状态，
其中倘若所述多个物理抹除单元的平均抹除次数大于该第三门坎值时，则该存储器控制器判断所述多个物理编程单元之中储存有效数据的物理编程单元的数目是否小于一第一门坎值，其中倘若所述多个物理编程单元之中储存有效数据的物理编程单元的数目小于该第一门坎值时，则该存储器控制器识别该可复写式非易失性存储器模块的储存状态符合该预设状态，并且倘若所述多个物理编程单元之中储存有效数据的物理编程单元的数目非小于该第一门坎值时，则该存储器控制器识别该可复写式非易失性存储器模块的储存状态不符合该预设状态。
20.根据权利要求15所述的存储器储存装置，其中每一所述多个物理抹除单元的物理编程单元还包括多个中物理编程单元，并且写入数据至所述多个下物理编程单元的速度大于写入数据至所述多个中物理编程单元的速度并且将数据写入至所述多个中物理编程单元的速度大于将数据写入至所述多个上物理编程单元的速度，
其中在该第二写入模式中该第一物理抹除单元的下物理编程单元、中物理编程单元与上物理编程单元会被用来写入数据。
21.根据权利要求17所述的存储器储存装置，其中该第一门坎值为所有所述多个物理抹除单元的物理编程单元的数目乘以一预定比例。
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