CN104765568A - 数据存储方法、存储器控制电路单元与存储器存储装置 - Google Patents

Abstract

本发明提供一种用于在可复写式非易失性存储器模块中存储数据的数据存储方法、存储器控制电路单元与存储器存储装置。本方法包括：在缓冲存储器中暂存第一数据；并且启动清空操作，以从此缓冲存储器中将第一数据写入至第一实体程序化单元中。本方法还包括：判断第一实体程序化单元是否为下实体程序化单元；并且若是，将第二数据写入至第二实体程序化单元，其中第二实体程序单元属于上实体程序化单元且第二实体程序化单元与第一实体程序化单元是由于同一条字线上的多个存储单元所构成。基此，本方法可有效地避免执行清空操作所写入的数据因其他实体程序化单元的程序化失败而遗失。

Description

数据存储方法、存储器控制电路单元与存储器存储装置

技术领域

本发明是有关于一种用于可复写式非易失性存储器模块的数据存储方法、存储器控制电路单元与存储器存储装置。

背景技术

数码相机、手机与MP3在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器（rewritable non-volatilememory）具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，最适于便携式电子产品，例如笔记本电脑。固态硬盘就是一种以快闪存储器作为存储媒体的存储装置。因此，近年快闪存储器产业成为电子产业中相当热门的一环。

依据每个存储单元可存储的比特数，与非（NAND）型快闪存储器可区分为单阶存储单元（Single Level Cell,简称SLC）NAND型快闪存储器与多阶存储单元（Multi Level Cell,简称MLC）NAND型快闪存储器，其中SLCNAND型快闪存储器的每个存储单元可存储1个比特的数据（即，”1”与”0”），并且MLC NAND型快闪存储器的每个存储单元可存储2个比特的数据。

在NAND型快闪存储器中，实体页面是由排列在同一条字线上的数个存储单元所组成。由于SLC NAND型快闪存储器的每个存储单元可存储1个比特的数据，因此，在SLC NAND型快闪存储器中，排列在同一条字线上的数个存储单元是对应一个实体页面。

相对于SLC NAND型快闪存储器来说，MLC NAND型快闪存储器的每个存储单元的浮动门存储层可存储2个比特的数据，其中每一个存储状态（即，”11”、”10”、”01”与”00”）包括最低有效比特（Least SignificantBit,简称LSB）以及最高有效比特（Most Significant Bit,简称MSB）。例如，存储状态中从左侧算起的第1个比特的值为LSB，而从左侧算起的第2个比特的值为MSB。因此，排列在同一条字线上的数个存储单元可组成2个实体页面，其中由此些存储单元的LSB所组成的实体页面称为下实体页面（lowphysical page），并且由此些存储单元的MSB所组成的实体页面称为上实体页面（upper physical page）。特别是，下实体页面的写入速度会快于上实体页面的写入速度，并且当程序化上实体页面发生错误时，下实体页面所存储之数据也可能因此遗失。

特别是，在执行清空(flush)操作，以将存储器存储装置的缓冲存储器内的数据写入至快闪存储器模块后，缓冲存储器内的数据会被清除。之后，若发生因程序化上实体页面发生程序化错误而导致对应的下实体页面所存储的数据遗失，由于缓冲存储器内的数据已被清除，将造成数据无法被复原，而严重影响存储器存储装置的可靠度。

发明内容

本发明提供一种数据存储方法、存储器控制电路单元与存储器存储装置，其可有效地避免执行清空操作而写入至可复写式非易失性存储器中的数据因其他实体程序化单元的程序化失败而遗失。

本发明的一范例实施例提出一种用于在可复写式非易失性存储器模块中存储数据的数据存储方法，其中可复写式非易失性存储器模块具有多个实体抹除单元，每一实体抹除单元具有多个实体程序化单元，并且实体程序化单元包括多个下实体程序化单元与多个上实体程序化单元。本数据存储方法包括：在缓冲存储器中暂存第一数据；并且启动清空操作，以从此缓冲存储器中将第一数据写入至第一实体抹除单元的第一实体程序化单元中。本数据存储方法还包括：在将第一数据写入至第一实体抹除单元的第一实体程序化单元之后，判断第一实体抹除单元的第一实体程序化单元是否为下实体程序化单元。本数据存储方法还包括：倘若第一实体抹除单元的第一实体程序化单元为下实体程序化单元时，将第二数据写入至第一实体抹除单元的第二实体程序化单元，其中第一实体抹除单元的第二实体程序单元属于上实体程序化单元且第一实体抹除单元的第二实体程序化单元与第一实体抹除单元的第一实体程序化单元是由第一字线上的多个存储单元所构成。

在本发明的一范例实施例中，上述的数据存储方法还包括判断是否持续一预定时间未从主机系统接收到数据，并且上述启动清空操作以从缓冲存储器中将第一数据写入至第一实体抹除单元的第一实体程序化单元的步骤是在持续此预定时间未从主机系统接收到任何数据时以一背景执行模式来被执行。

在本发明的一范例实施例中，上述的数据存储方法还包括：在将第一数据写入至第一实体抹除单元的第一实体程序化单元之后，开始启动一计时器，并且上述判断第一实体程序化单元是否为下实体程序化单元的步骤是在计时器的值大于一预设延迟时间后被执行。

在本发明的一范例实施例中，上述的第二数据为一虚构数据(dummydata)。

在本发明的一范例实施例中，上述将第二数据写入至第一实体抹除单元的第二实体程序化单元的步骤包括：从此实体抹除单元之中的第二实体抹除单元的第一实体程序化单元中将第二数据复制到第一实体抹除单元的第二实体程序化单元；将原先映射至第二实体抹除单元的第一实体程序单元的第一逻辑页面重新映射至第一实体抹除单元的第二实体程序化单元；以及将第二实体抹除单元的第一实体程序化单元的状态标记为无效状态，其中第二数据为属于此第一逻辑页面的有效数据。

在本发明的一范例实施例中，上述的数据存储方法还包括：从主机系统中接收第三数据，其中主机系统指示将第三数据存储至第二逻辑页面。上述的数据存储方法还包括：从此些实体抹除单元中选择第三实体抹除单元；并且判断可复写式非易失性存储器模块的存储状态是否符合预设状态。上述的数据存储方法还包括：倘若可复写式非易失性存储器模块的存储状态符合预设状态时，使用第一写入模式来将第三数据写入至第三实体抹除单元的第一实体程序化单元中，且将第二逻辑页面映射至第三实体抹除单元的第一实体程序化单元；以及倘若可复写式非易失性存储器模块的存储状态不符合预设状态时，使用第二写入模式来将第三数据写入至第三实体抹除单元的第二实体程序化单元中，且将第二逻辑页面映射至第三实体抹除单元的第二实体程序化单元。在此，在第一写入模式中第三实体抹除单元的下实体程序化单元会被使用来写入数据且第三实体抹除单元的上实体程序化单元不会被用来写入数据，而在第二写入模式中第三实体抹除单元的下实体程序化单元与上实体程序化单元会被用来写入数据。

在本发明的一范例实施例中，上述的数据存储方法还包括：在将第二数据写入至第一实体抹除单元的第二实体程序化单元之前，将第二数据写入至第一实体抹除单元的第三实体程序化单元；并且在将第二数据写入至第一实体抹除单元的第三实体程序化单元之后，将第二数据写入至第一实体抹除单元的第四实体程序化单元。第一实体抹除单元的第三实体程序单元属于上实体程序化单元的其中之一，第一实体抹除单元的第三实体程序化单元是由第二字线上的多个存储单元所构成，且此第二字线相邻于上述的第一字线。第一实体抹除单元的第四实体程序单元属于下实体程序化单元的其中之一，第一实体抹除单元的第三实体程序化单元是由第三字线上的多个存储单元所构成，且此第三字线相邻于上述的第一字线

本发明的一范例实施例提出用于控制可复写式非易失性存储器模块的存储器控制电路单元。此存储器控制电路单元包括主机接口、存储器接口与存储器管理电路。主机接口用以电性连接至主机系统。存储器接口用以电性连接至可复写式非易失性存储器模块，其中此可复写式非易失性存储器模块具有多个实体抹除单元，并且每一实体抹除单元具有多个实体程序化单元，实体程序化单元包括多个下实体程序化单元与多个上实体程序化单元。存储器管理电路电性连接至主机接口与存储器接口，并且用以在缓冲存储器中暂存第一数据。此外，该存储器管理电路还用以启动清空操作，以从缓冲存储器中将第一数据写入至第一实体抹除单元的第一实体程序化单元中。此外，存储器管理电路还用以在将第一数据写入至第一实体抹除单元的第一实体程序化单元之后，判断第一实体抹除单元的第一实体程序化单元是否为下实体程序化单元。倘若第一实体抹除单元的第一实体程序化单元为下实体程序化单元时，存储器管理电路还用以将第二数据写入至第一实体抹除单元的第二实体程序化单元，其中第一实体抹除单元的第二实体程序单元属于上实体程序化单元且第一实体抹除单元的第二实体程序化单元与第一实体抹除单元的第一实体程序化单元是由第一字线上的多个存储单元所构成。

在本发明的一范例实施例中，上述存储器管理电路还用以判断是否持续一预定时间未从主机系统接收到数据，并且存储器管理电路是在持续此预定时间未从主机系统接收到任何数据时以一背景执行模式执行上述启动清空操作以从缓冲存储器中将第一数据写入至第一实体抹除单元的第一实体程序化单元的操作。

在本发明的一范例实施例中，上述存储器管理电路还用以在将第一数据写入至第一实体抹除单元的第一实体程序化单元之后，开始启动一计时器，且存储器管理电路是在计时器的值大于预设延迟时间后执行上述判断第一实体程序化单元是否为下实体程序化单元的操作。

在本发明的一范例实施例中，在将第二数据写入至第一实体抹除单元的第二实体程序化单元的操作中，存储器管理电路从此些实体抹除单元之中的第二实体抹除单元的第一实体程序化单元中将第二数据复制到第一实体抹除单元的第二实体程序化单元，将原先映射至第二实体抹除单元的第一实体程序单元的第一逻辑页面重新映射至第一实体抹除单元的第二实体程序化单元，并且将第二实体抹除单元的第一实体程序化单元的状态标记为无效状态，其中第二数据为属于第一逻辑页面的有效数据。

在本发明的一范例实施例中，存储器管理电路还用以从主机系统中接收第三数据，其中主机系统指示将第三数据存储至第二逻辑页面。此外，存储器管理电路还用以从此些实体抹除单元中选择第三实体抹除单元，且判断可复写式非易失性存储器模块的存储状态是否符合预设状态。倘若可复写式非易失性存储器模块的存储状态符合预设状态时，存储器管理电路还用以使用第一写入模式来将第三数据写入至第三实体抹除单元的第一实体程序化单元中，且将第二逻辑页面映射至第三实体抹除单元的第一实体程序化单元，其中在第一写入模式中第三实体抹除单元的下实体程序化单元会被使用来写入数据且第三实体抹除单元的上实体程序化单元不会被用来写入数据。倘若可复写式非易失性存储器模块的存储状态不符合预设状态时，存储器管理电路还用以使用第二写入模式来将第三数据写入至第三实体抹除单元的第二实体程序化单元中，且将第二逻辑页面映射至第三实体抹除单元的第二实体程序化单元，其中在第二写入模式中第三实体抹除单元的下实体程序化单元与上实体程序化单元会被用来写入数据。

在本发明的一范例实施例中，在将第二数据写入至第一实体抹除单元的第二实体程序化单元之前，存储器管理电路还用以将第二数据写入至第一实体抹除单元的第三实体程序化单元，其中第一实体抹除单元的第三实体程序单元属于上实体程序化单元的其中之一，第一实体抹除单元的第三实体程序化单元是由第二字线上的多个存储单元所构成，且此第二字线相邻于上述的第一字线。此外，在将第二数据写入至第一实体抹除单元的第三实体程序化单元之后，存储器管理电路还用以将第二数据写入至第一实体抹除单元的第四实体程序化单元，其中第一实体抹除单元的第四实体程序单元属于下实体程序化单元的其中之一，第一实体抹除单元的第四实体程序化单元是由第三字线上的多个存储单元所构成，且此第三字线相邻于上述的第一字线。

本发明的一范例实施例提出存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块与存储器控制电路单元。连接接口单元用以电性连接至主机系统。可复写式非易失性存储器模块具有多个实体抹除单元，其中每一实体抹除单元具有多个实体程序化单元，并且实体程序化单元包括多个下实体程序化单元与多个上实体程序化单元。存储器控制电路单元电性连接至连接接口单元与可复写式非易失性存储器模块，并且用以在缓冲存储器中暂存第一数据。此外，该存储器控制电路单元还用以启动清空操作，以从缓冲存储器中将第一数据写入至第一实体抹除单元的第一实体程序化单元中。此外，存储器控制电路单元还用以在将第一数据写入至第一实体抹除单元的第一实体程序化单元之后，判断第一实体抹除单元的第一实体程序化单元是否为下实体程序化单元。倘若第一实体抹除单元的第一实体程序化单元为下实体程序化单元时，存储器控制电路单元还用以将第二数据写入至第一实体抹除单元的第二实体程序化单元，其中第一实体抹除单元的第二实体程序单元属于上实体程序化单元且第一实体抹除单元的第二实体程序化单元与第一实体抹除单元的第一实体程序化单元是由第一字线上的多个存储单元所构成。

在本发明的一范例实施例中，上述存储器控制电路单元还用以判断是否持续一预定时间未从主机系统接收到数据，并且存储器控制电路单元是在持续此预定时间未从主机系统接收到任何数据时以一背景执行模式执行上述启动清空操作以从缓冲存储器中将第一数据写入至第一实体抹除单元的第一实体程序化单元的操作。

在本发明的一范例实施例中，上述存储器控制电路单元还用以在将第一数据写入至第一实体抹除单元的第一实体程序化单元之后，开始启动一计时器，且存储器控制电路单元是在计时器的值大于预设延迟时间后执行上述判断第一实体程序化单元是否为下实体程序化单元的操作。

在本发明的一范例实施例中，在将第二数据写入至第一实体抹除单元的第二实体程序化单元的操作中，存储器控制电路单元从此些实体抹除单元之中的第二实体抹除单元的第一实体程序化单元中将第二数据复制到第一实体抹除单元的第二实体程序化单元，将原先映射至第二实体抹除单元的第一实体程序单元的第一逻辑页面重新映射至第一实体抹除单元的第二实体程序化单元，并且将第二实体抹除单元的第一实体程序化单元的状态标记为无效状态，其中第二数据为属于第一逻辑页面的有效数据。

在本发明的一范例实施例中，存储器控制电路单元还用以从主机系统中接收第三数据，其中主机系统指示将第三数据存储至第二逻辑页面。此外，存储器控制电路单元还用以从此些实体抹除单元中选择第三实体抹除单元，且判断可复写式非易失性存储器模块的存储状态是否符合预设状态。倘若可复写式非易失性存储器模块的存储状态符合预设状态时，存储器控制电路单元还用以使用第一写入模式来将第三数据写入至第三实体抹除单元的第一实体程序化单元中，且将第二逻辑页面映射至第三实体抹除单元的第一实体程序化单元，其中在第一写入模式中第三实体抹除单元的下实体程序化单元会被使用来写入数据且第三实体抹除单元的上实体程序化单元不会被用来写入数据。倘若可复写式非易失性存储器模块的存储状态不符合预设状态时，存储器控制电路单元还用以使用第二写入模式来将第三数据写入至第三实体抹除单元的第二实体程序化单元中，且将第二逻辑页面映射至第三实体抹除单元的第二实体程序化单元，其中在第二写入模式中第三实体抹除单元的下实体程序化单元与上实体程序化单元会被用来写入数据。

在本发明的一范例实施例中，在将第二数据写入至第一实体抹除单元的第二实体程序化单元之前，存储器控制电路单元还用以将第二数据写入至第一实体抹除单元的第三实体程序化单元，其中第一实体抹除单元的第三实体程序单元属于上实体程序化单元的其中之一，第一实体抹除单元的第三实体程序化单元是由第二字线上的多个存储单元所构成，且此第二字线相邻于上述的第一字线。此外，在将第二数据写入至第一实体抹除单元的第三实体程序化单元之后，存储器控制电路单元还用以将第二数据写入至第一实体抹除单元的第四实体程序化单元，其中第一实体抹除单元的第四实体程序单元属于下实体程序化单元的其中之一，第一实体抹除单元的第四实体程序化单元是由第三字线上的多个存储单元所构成，且此第三字线相邻于上述的第一字线。

基于上述，本发明范例实施例的数据存储方法、存储器控制电路单元与存储器存储装置通过在执行清除操作而将数据写入至下实体程序化单元时一并对对应的上实体程序化单元进行写入操作，由此避免数据的遗失。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据一范例实施例所示出的主机系统与存储器存储装置；

图2是根据本发明范例实施例所示出的电脑、输入/输出装置与存储器存储装置的示意图；

图3是根据本发明范例实施例所示出的主机系统与存储器存储装置的示意图；

图4是示出图1所示的存储器存储装置的概要方块图；

图5是根据一范例实施例所示出的存储器控制电路单元的概要方块图；

图6与图7是根据一范例实施例所示出的管理实体区块的范例示意图；

图8是根据本发明范例实施例示出逻辑地址转实体程序化单元映射表的范例；

图9是根据一范例实施例所示出的实体程序化单元的排列顺序的示意图；

图10～图12是根据本发明范例实施例所示出当在可复写式非易失性存储器模块106的存储状态为预设状态下进行写入操作的一范例；

图13～图15是根据本发明范例实施例所示出当在可复写式非易失性存储器模块106的存储状态非为预设状态下进行写入操作的一范例；

图16是根据本发明一范例实施例所示出的执行清空操作将数据写入至下实体程序化单元的示意图；

图17是根据另一范例实施例所示出的实体程序化单元的排列顺序的示意图；

图18是根据本发明另一范例实施例所示出的执行清空操作将数据写入至下实体程序化单元的示意图；

图19是根据本发明一范例实施例所示出的数据存储方法的流程图。

附图标记说明：

1000：主机系统；

1100：电脑；

1102：微处理器；

1104：随机存取存储器；

1106：输入/输出装置；

1108：系统总线；

1110：数据传输接口；

1202：鼠标；

1204：键盘；

1206：显示器；

1208：打印机；

1212：移动硬盘；

1214：存储卡；

1216：固态硬盘；

1310：数码相机；

1312：SD卡；

1314：MMC卡；

1316：记忆棒；

1318：CF卡；

1320：嵌入式存储装置；

100：存储器存储装置；

102：连接接口单元；

104：存储器控制电路单元；

106：可复写式非易失性存储器模块；

202：存储器管理电路；

204：主机接口；

206：存储器接口；

208：缓冲存储器；

210：电源管理电路；

212：错误检查与校正电路；

410(0)～410(N)：实体抹除单元；

502：数据区；

504：闲置区；

506：系统区；

508：取代区；

LBA(0)～LBA(H)：逻辑页面；

LZ(0)～LZ(M)：逻辑区域；

800：逻辑地址转实体地址映射表；

802：逻辑页面字段；

804：实体程序化单元字段；

PBA(0-0)～PBA(0-K)、PBA(D-0)、PBA(D-1)、PBA(D-2)、PBA(D-3)、PBA(D-6)：实体程序化单元；

W(0)～W((L)-1)：字线；

D1～D7：数据；

DD：虚构数据；

S1901、S1903、S1905、S1907：数据存储方法的步骤。

具体实施方式

一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据一范例实施例所示出的主机系统与存储器存储装置。

请参照图1，主机系统1000一般包括电脑1100与输入/输出(input/output,简称I/O)装置1106。电脑1100包括微处理器1102、随机存取存储器(randomaccess memory,简称RAM)1104、系统总线1108与数据传输接口1110。输入/输出装置1106包括如图2的鼠标1202、键盘1204、显示器1206与打印机1208。必须了解的是，图2所示的装置非限制输入/输出装置1106，输入/输出装置1106可还包括其他装置。

在本发明实施例中，存储器存储装置100是通过数据传输接口1110与主机系统1000的其他元件电性连接。通过微处理器1102、随机存取存储器1104与输入/输出装置1106的操作可将数据写入至存储器存储装置100或从存储器存储装置100中读取数据。例如，存储器存储装置100可以是如图2所示的移动硬盘1212、存储卡1214或固态硬盘(Solid State Drive,简称SSD)1216等的可复写式非易失性存储器存储装置。

一般而言，主机系统1000为可实质地与存储器存储装置100配合以存储数据的任意系统。虽然在本范例实施例中，主机系统1000是以电脑系统来作说明，然而，在本发明另一范例实施例中主机系统1000可以是数码相机、摄像机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数码相机(摄像机)1310时，可复写式非易失性存储器存储装置则为其所使用的SD卡1312、MMC卡1314、记忆棒(memory stick)1316、CF卡1318或嵌入式存储装置1320(如图3所示)。嵌入式存储装置1320包括嵌入式多媒体卡(Embedded MMC,简称eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。

图4是示出图1所示的存储器存储装置的概要方块图。

请参照图4，存储器存储装置100包括连接接口单元102、存储器控制电路单元104与可复写式非易失性存储器模块106。

在本范例实施例中，连接接口单元102是兼容于串行高级技术附件(SerialAdvanced Technology Attachment,简称SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元102也可以是符合并行高级技术附件(ParellelAdvanced Technology Attachment,简称PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,简称IEEE)1394标准、高速外设互联接口(Peripheral Component Interconnect Express,简称PCI Express)标准、通用串行总线(Universal Serial Bus,简称USB)标准、超高速一代(UltraHigh Speed-I,简称UHS-I)接口标准、超高速二代(Ultra High Speed-II,简称UHS-II)接口标准、安全数字(Secure Digital,简称SD)接口标准、存储棒(Memory Stick,简称MS)接口标准、多媒体存储卡(Multi Media Card,简称MMC)接口标准、小型快闪(Compact Flash,简称CF)接口标准、集成驱动电子接口(Integrated Device Electronics,简称IDE)标准或其他适合的标准。在本范例实施例中，连接接口单元可与存储器控制电路单元封装在一个芯片中，或布设于一包含存储器控制电路单元的芯片外。

存储器控制电路单元104用以执行以硬件形式或固件形式实作的多个逻辑门或控制指令，并且根据主机系统1000的指令在可复写式非易失性存储器模块106中进行数据的写入、读取与抹除等操作。

可复写式非易失性存储器模块106是电性连接至存储器控制电路单元104，并且用以存储主机系统1000所写入的数据。可复写式非易失性存储器模块106具有实体抹除单元410(0)～410(N)。例如，实体抹除单元410(0)～410(N)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体抹除单元分别具有复数个实体程序化单元，其中属于同一个实体抹除单元的实体程序化单元可被独立地写入且被同时地抹除。然而，必须了解的是，本发明不限于此，每一实体抹除单元是可由64个实体程序化单元、256个实体程序化单元或其他任意个实体程序化单元所组成。

更详细来说，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。每一实体程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体存取地址用以存储使用者的数据，而冗余比特区用以存储系统的数据（例如，控制信息与错误更正码）。在本范例实施例中，每一个实体程序化单元的数据比特区中会包含4个实体存取地址，且一个实体存取地址的大小为512字节(byte)。然而，在其他范例实施例中，数据比特区中也可包含数目更多或更少的实体存取地址，本发明并不限制实体存取地址的大小以及个数。例如，在一范例实施例中，实体抹除单元为实体区块，并且实体程序化单元为实体页面或实体扇区，但本发明不以此为限。

在本范例实施例中，可复写式非易失性存储器模块106为多阶存储单元（Multi Level Cell，简称MLC）NAND型快闪存储器模块（即，一个存储单元中可存储2个比特数据的快闪存储器模块）。然而，本发明不限于此，可复写式非易失性存储器模块106也可是其他具有相同特性的存储器模块。

图5是根据一范例实施例所示出的存储器控制电路单元的概要方块图。

请参照图5，存储器控制电路单元104包括存储器管理电路202、主机接口204与存储器接口206。

存储器管理电路202用以控制存储器控制电路单元104的整体操作。具体来说，存储器管理电路202具有多个控制指令，并且在存储器存储装置100操作时，此些控制指令会被执行以进行数据的写入、读取与抹除等操作。

在本范例实施例中，存储器管理电路202的控制指令是以固件形式来实作。例如，存储器管理电路202具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置100操作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等操作。

在本发明另一范例实施例中，存储器管理电路202的控制指令也可以程序码形式存储于可复写式非易失性存储器模块106的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路202具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有驱动码，并且当存储器控制电路单元104被致能时，微处理器单元会先执行此驱动码段来将存储于可复写式非易失性存储器模块106中的控制指令载入至存储器管理电路202的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等操作。

此外，在本发明另一范例实施例中，存储器管理电路202的控制指令也可以一硬件形式来实作。例如，存储器管理电路202包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。其中，存储单元管理电路用以管理可复写式非易失性存储器模块106的实体抹除单元；存储器写入电路用以对可复写式非易失性存储器模块106下达写入指令以将数据写入至可复写式非易失性存储器模块106中；存储器读取电路用以对可复写式非易失性存储器模块106下达读取指令以从可复写式非易失性存储器模块106中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块106下达抹除指令以将数据从可复写式非易失性存储器模块106中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块106的数据以及从可复写式非易失性存储器模块106中读取的数据。

主机接口204是电性连接至存储器管理电路202并且用以接收与识别主机系统1000所传送的指令与数据。也就是说，主机系统1000所传送的指令与数据会通过主机接口204来传送至存储器管理电路202。在本范例实施例中，主机接口204是兼容于SATA标准。然而，必须了解的是本发明不限于此，主机接口204也可以是兼容于PATA标准、IEEE1394标准、PCI Express标准、USB标准、UHS-I接口标准、UHS-II接口标准、SD标准、MS标准、MMC标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口206是电性连接至存储器管理电路202并且用以存取可复写式非易失性存储器模块106。也就是说，欲写入至可复写式非易失性存储器模块106的数据会通过存储器接口206转换为可复写式非易失性存储器模块106所能接受的格式。

在本发明一范例实施例中，存储器控制电路单元104还包括缓冲存储器208、电源管理电路210与错误检查与校正电路212。

缓冲存储器208是电性连接至存储器管理电路202并且用以暂存来自于主机系统1000的数据与指令或来自于可复写式非易失性存储器模块106的数据。

电源管理电路210是电性连接至存储器管理电路202并且用以控制存储器存储装置100的电源。

错误检查与校正电路212是电性连接至存储器管理电路202并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路202从主机系统1000中接收到写入指令时，错误检查与校正电路212会为对应此写入指令的数据产生对应的错误检查与校正码(Error Checking andCorrecting Code,简称ECC Code)，并且存储器管理电路202会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非易失性存储器模块106中。之后，当存储器管理电路202从可复写式非易失性存储器模块106中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路212会依据此错误检查与校正码对所读取的数据执行错误检查与校正程序。

图6与图7是根据一范例实施例所示出的管理实体区块的范例示意图。

请参照图6，存储器控制电路单元104(或存储器管理电路202)会将实体抹除单元410(0)～410-(N)逻辑地分组为资料区502、闲置区504、系统区506与取代区508。

逻辑上属于数据区502与闲置区504的实体抹除单元是用以存储来自于主机系统1000的数据。具体来说，数据区502的实体抹除单元是被视为已存储数据的实体抹除单元，而闲置区504的实体抹除单元是用以替换数据区502的实体抹除单元。也就是说，当从主机系统1000接收到写入指令与欲写入的数据时，存储器管理电路202会从闲置区504中提取实体抹除单元，并且将数据写入至所提取的实体抹除单元中，以替换数据区502的实体抹除单元。

逻辑上属于系统区506的实体抹除单元是用以记录系统数据。例如，系统数据包括关于可复写式非易失性存储器模块的制造商与型号、可复写式非易失性存储器模块的实体抹除单元数、每一实体抹除单元的实体程序化单元数等。

逻辑上属于取代区508中的实体抹除单元是用于坏实体抹除单元取代程序，以取代损坏的实体抹除单元。具体来说，倘若取代区508中仍存有正常的实体抹除单元并且数据区502的实体抹除单元损坏时，存储器管理电路202会从取代区508中提取正常的实体抹除单元来更换损坏的实体抹除单元。

特别是，数据区502、闲置区504、系统区506与取代区508的实体抹除单元的数量会依据不同的存储器规格而有所不同。此外，必须了解的是，在存储器存储装置100的操作中，实体抹除单元关联至数据区502、闲置区504、系统区506与取代区508的分组关系会动态地变动。例如，当闲置区504中的实体抹除单元损坏而被取代区508的实体抹除单元取代时，则原本取代区508的实体抹除单元会被关联至闲置区504。

请参照图7，存储器控制电路单元104(或存储器管理电路202)会配置逻辑页面LBA(0)～LBA(H)以映射数据区502的实体程序化单元。并且，当主机系统1000欲写入数据至逻辑页面或更新存储于逻辑页面中的数据时，存储器控制电路单元104(或存储器管理电路202)会从闲置区504中提取一个实体抹除单元来写入数据，以替换数据区502的实体抹除单元。

为了识别数据每个逻辑页面的数据被存储在那个实体抹除单元，在本范例实施例中，存储器控制电路单元104（或存储器管理电路202）会记录逻辑页面与实体程序化单元之间的映射。并且，当主机系统1000欲在逻辑页面中存取数据时，存储器控制电路单元104(或存储器管理电路202)会确认此逻辑页面所映射的实体程序化单元，并且在此实体程序化单元中来存取数据。例如，在本范例实施例中，存储器控制电路单元104(或存储器管理电路202)会在可复写式非易失性存储器模块106中存储逻辑地址转实体地址映射表来记录每一逻辑页面所映射的实体程序化单元，并且当欲存取数据时存储器控制电路单元104(或存储器管理电路202)会将逻辑地址转实体地址映射表载入至缓冲存储器208来维护。

值得一提的是，由于缓冲存储器208的容量有限无法存储记录所有逻辑页面之映射关系的映射表，因此，在本范例实施例中，存储器控制电路单元104（或存储器管理电路202）会将逻辑页面LBA(0)～LBA(H)分组为多个逻辑区域LZ(0)～LZ(M)，并且为每一逻辑区域配置一个逻辑地址转实体地址映射表。特别是，当存储器控制电路单元104(或存储器管理电路202)欲更新某个逻辑页面的映射时，对应此逻辑页面所属的逻辑区域的逻辑地址转实体地址映射表会被载入至缓冲存储器208来被更新。

如上所述，在执行写入指令时，不管目前数据是要写入至那个逻辑页面，存储器控制电路单元104（或存储器管理电路202）皆会以一个实体程序化单元接续一个实体程序化单元的方式来写入数据(以下也称为随机写入机制)。具体来说，存储器控制电路单元104（或存储器管理电路202）会从闲置区504中提取一个空的实体抹除单元作为目前使用或作动(active)实体抹除单元来写入数据。并且，当此作动实体抹除单元已被写满时，存储器控制电路单元104(或存储器管理电路202)会再从闲置区504中提取另一个空的实体抹除单元作为作动实体抹除单元，以继续写入对应来自于主机系统1000的写入指令的随机数据。特别是，为了避免闲置区504的实体抹除单元被耗尽，当闲置区504的实体抹除单元的数目下降到所设定的无用信号回收门槛值时，存储器控制电路单元104(或存储器管理电路202)会执行数据合并程序，以使数据区502的至少一个实体抹除单元中的数据成为无效数据，并且之后将数据区502中所存储的数据皆为无效数据的实体抹除单元关联回闲置区504。例如，在执行数据合并程序时，存储器控制电路单元104(或存储器管理电路202)至少需使用一个空的实体抹除单元，因此，无用信号回收门槛值至少会被设定大于最低门槛值(即，1)。

图8是根据本发明范例实施例示出逻辑地址转实体程序化单元映射表的范例。

请参照图8，逻辑地址转实体地址映射表800包括逻辑页面字段802以及实体程序化单元字段804。逻辑页面字段802记录所配置的每个逻辑页面的编号并且实体程序化单元字段804记录每个逻辑页面映射的实体程序化单元。例如，在存储器存储装置100为全新且未曾被用来存储数据的状态下，实体抹除单元410(F)～410(S-1)会被关联至闲置区504，并且在逻辑地址转实体地址映射表800中记录对应每一个逻辑页面所映射的实体程序单元的字段会被标记为空值(例如，NULL)。

图9是根据一范例实施例所示出的实体程序化单元的排列顺序的示意图。在此，以实体抹除单元410(0)为例进行说明，其他实体抹除单元的结构也可以此类推。

请参照图9，实体抹除单元410(0)包括实体程序化单元PBA(0-0)～PBA(0-K)。例如，在本范例实施例中，K为整数。例如，K为255。实体程序化单元PBA(0-0)与实体程序化单元PBA(0-2)是由字线W(0)上的存储单元所构成；实体程序化单元PBA(0-1)与实体程序化单元PBA(0-4)是由字线W(1)上的存储单元所构成；实体程序化单元PBA(0-3)与实体程序化单元PBA(0-6)是由字线W(2)上的存储单元所构成；实体程序化单元PBA(0-5)与实体程序化单元PBA(0-8)是由字线W(3)上的存储单元所构成；并且以此类推，实体程序化单元PBA(0-(K-4))与实体程序化单元PBA(0-(K-1))是由字线W(L-1)上的存储单元所构成且实体程序化单元PBA(0-(K-2))与实体程序化单元PBA(0-K)是由字线W(L)上的存储单元所构成。在此，实体程序化单元PBA(0-0)、PBA(0-1)、PBA(0-3)、PBA(0-5)、…、PBA(0-(K-4))、PBA(0-(K-2))为下实体程序化单元，而实体程序化单元PBA(0-2)、PAB(0-4)、PBA(0-6)、PBA(0-8)、…、PBA(0-(K-1))、PBA(0-K)为上实体程序化单元。

在本范例实施例中，当欲将数据写入至实体程序化单元时，存储器控制电路单元104(或存储器管理电路202)会判断可复写式非易失性存储器模块106的存储状态。倘若可复写式非易失性存储器模块106的存储状态为预设状态时，存储器控制电路单元104(或存储器管理电路202)会以第一写入模式来将此数据写入至可复写式非易失性存储器模块106；并且倘若可复写式非易失性存储器模块106的存储状态非为预设状态时，存储器控制电路单元104(或存储器管理电路202)会以第二写入模式来将此数据写入至可复写式非易失性存储器模块106。

在本范例实施例中，在第一写入模式中，存储器控制电路单元104(或存储器管理电路202)会使用下实体程序化单元来存储主机系统1000欲写入的数据，而不使用上实体程序化单元来存储数据。而在第二写入模式中，存储器控制电路单元104(或存储器管理电路202)会使用下实体程序化单元与上实体程序化单元来存储主机系统1000欲写入的数据。也就是说，在第二写入模式中，可复写式非易失性存储器模块106的下实体程序化单元与上实体程序化单元都会被选择来存储数据，而在第一写入模式中仅下实体程序化单元会被选择来存储数据。因此，第一写入模式的写入速度会高于在第二写入模式的写入速度。

在本范例实施例中，存储器控制电路单元104(或存储器管理电路202)会判断在可复写式非易失性存储器模块106中存储有效数据的实体程序化单元的数目是否小于第一门槛值。倘若在可复写式非易失性存储器模块106中存储有效数据的实体程序化单元的数目小于第一门槛值时，存储器控制电路单元104(或存储器管理电路202)会识别可复写式非易失性存储器模块106的存储状态为预设状态；并且倘若在可复写式非易失性存储器模块106中存储有效数据的实体程序化单元的数目非小于第一门槛值时，存储器控制电路单元104(或存储器管理电路202)会识别可复写式非易失性存储器模块106的存储状态非为预设状态。在此，第一门槛值可被设定为所有实体程序化单元的数目乘以一预定比例。例如，此预定比例可以是50%，但本范例实施例不限于此。

在本范例实施例中，存储器控制电路单元104(或存储器管理电路202)会根据逻辑地址转实体地址映射表中的信息来判断在可复写式非易失性存储器模块106中存储有效数据的实体程序化单元的数目是否小于第一门槛值。具体来说，当一个实体程序化单元被写入属于一个逻辑页面的有效数据时，在逻辑地址转实体地址映射表中此逻辑页面会被映射至此实体程序化单元。基此，存储器控制电路单元104(或存储器管理电路202)可通过计算被记录在逻辑地址转实体地址映射表中的实体程序化单元的数目来获取存储有效数据的实体程序化单元的数目。

值得一提的是，除了上述就由比较在可复写式非易失性存储器模块106中存储有效数据的实体程序化单元的数目与第一门槛值来识别可复写式非易失性存储器模块106的存储状态是否为预设状态之外，在本发明另一范例实施例中，存储器控制电路单元104(或存储器管理电路202)也可根据闲置区504中的实体抹除单元的数目来识别可复写式非易失性存储器模块106的存储状态是否为预设状态。具体来说，倘若闲置区504中的实体抹除单元的数目小于第二门槛值时，存储器控制电路单元104(或存储器管理电路202)会识别可复写式非易失性存储器模块106的存储状态非为预设状态；并且倘若闲置区504中的实体抹除单元的数目非小于第二门槛值时，存储器控制电路单元104(或存储器管理电路202)会识别可复写式非易失性存储器模块106的存储状态为预设状态。例如，第二门槛值可被设定为8，但本范例实施例不限于此。

图10～图12是根据本发明范例实施例所示出当在可复写式非易失性存储器模块106的存储状态为预设状态下进行写入操作的一范例。

请参照图10，倘若在图9所示的状态下主机系统1000欲写入数据D1至逻辑页面LBA(1)时，存储器控制电路单元104(或存储器管理电路202)会从闲置区504选择一个实体抹除单元(例如，实体抹除单元410(0))并且将主机系统1000欲写入的数据D1写入至实体程序化单元PBA(0-0)。在完成数据的写入后，存储器控制电路单元104(或存储器管理电路202)会在逻辑地址转实体地址映射表800中将逻辑页面LBA(1)映射至实体程序化单元PBA(0-0)。

请参照图11，倘若在图10的状态下主机系统1000欲写入数据D2至逻辑页面LBA(129)时，存储器控制电路单元104(或存储器管理电路202)会将主机系统1000欲写入的数据D2写入至实体程序化单元PBA(0-1)中。此时，存储器控制电路单元104(或存储器管理电路202)会在逻辑地址转实体地址映射表800中将逻辑页面LBA(129)映射至实体程序化单元PBA(0-1)。

请参照图12，倘若在图11的状态下主机系统1000欲写入数据D3至逻辑页面LBA(1)时，存储器控制电路单元104(或存储器管理电路202)会将主机系统1000欲写入的数据D3写入至实体程序化单元PBA(0-3)中。此时，存储器控制电路单元104(或存储器管理电路202)会在逻辑地址转实体地址映射表800中将逻辑页面LBA(1)映射至实体程序化单元PBA(0-3)。

在图10～12的写入操作中，由于复写式非易失性存储器模块106的存储状态为预设状态，因此，存储器控制电路单元104(或存储器管理电路202)是选择下实体程序化单元(即，实体程序化单元PBA(0-0)、实体程序化单元PBA(0-1)、实体程序化单元PBA(0-3))来写入数据，而不会使用上实体程序化单元(即，第一写入模式)。

图13～图15是根据本发明范例实施例所示出当在可复写式非易失性存储器模块106的存储状态非为预设状态下进行写入操作的一范例。

请参照图13，倘若在可复写式非易失性存储器模块106的存储状态非为预设状态下主机系统1000欲写入数据D4至逻辑页面LBA(1)时，存储器控制电路单元104(或存储器管理电路202)会从闲置区504选择一个实体抹除单元(例如，实体抹除单元410(D))并且将主机系统1000欲写入的数据D4写入至实体程序化单元PBA(D-0)。在完成数据的写入后，存储器控制电路单元104(或存储器管理电路202)会在逻辑页面-实体地址映射表800中将逻辑页面LBA(1)映射至实体程序化单元PBA(D-0)。

请参照图14，倘若在图13的状态下主机系统1000欲写入数据D5至逻辑页面LBA(129)时，存储器控制电路单元104(或存储器管理电路202)会将主机系统1000欲写入的数据D5写入至实体程序化单元PBA(D-1)中。此时，存储器控制电路单元104(或存储器管理电路202)会在逻辑页面-实体地址映射表800中将逻辑页面LBA(129)映射至实体程序化单元PBA(D-1)。

请参照图15，倘若在图14的状态下主机系统1000欲写入数据D6至逻辑页面LBA(1)时，存储器控制电路单元104(或存储器管理电路202)会将主机系统1000欲写入的数据D6写入至实体程序化单元PBA(D-2)中。此时，存储器控制电路单元104(或存储器管理电路202)会在逻辑页面-实体地址映射表800中将逻辑页面LBA(1)映射至实体程序化单元PBA(D-2)。

在图13～15的写入操作中，由于可复写式非易失性存储器模块106的存储状态为非预设状态，因此，下实体程序化单元与上实体程序化单元(即，实体程序化单元PBA(D-0)、实体程序化单元PBA(D-1)、实体程序化单元PBA(D-2))会被用来写入数据(即，第二写入模式)。

在本范例实施例中，在从主机系统1000接收到写入指令与欲写入的数据时，存储器控制电路单元104(或存储器管理电路202)会将此写入指令与写入数据暂存于缓冲存储器208，并且回复主机系统1000已完成此写入指令。之后，存储器控制电路单元104(或存储器管理电路202)会在适当时机处理此写入指令，由此提升存储器存储装置100的效能。例如，由此缓冲存储器208是挥发性存储器，为了避免异常断电而遗失数据，当持续一预定时间未从主机系统1000接收到指令或数据时，存储器控制电路单元104(或存储器管理电路202)会以一背景执行模式执行清空(flush)操作以将暂存于缓冲存储器208中的数据写入至可复写式非易失性存储器模块106。具体来说，当存储器存储装置100接收到来自主机系统1000的指令时，存储器控制电路单元104(或存储器管理电路202)需立即执行并且回应主机系统1000，以避免逾时。在此，为回应主机系统1000所执行的程序的模式，称为前景执行模式。相对地，存储器控制电路单元104(或存储器管理电路202)也可在闲置下(即，未收到主机系统1000所传送的指令)操作，例如，搬移数据等。在此，不是为了回应主机系统1000所执行的程序的模式，称为背景执行模式。

特别是，在本范例实施例中，在执行清空操作以将数据写入至实体程序化单元后，倘若写入此数据的实体程序化单元为下实体程序化单元时，存储器控制电路单元104(或存储器管理电路202)会在其对应的上实体程序化单元写入数据，由此避免存储于下实体程序化单元中的数据因为上实体程序化单元的程序化错误而遗失。

图16是根据本发明一范例实施例所示出的执行清空操作将数据写入至下实体程序化单元的示意图。

请参照图16，在执行清空操作且数据D4、D5、D6及D7从缓冲存储器208被写入至一个作动实体抹除单元(例如，实体抹除单元410(D))中空的实体程序化单元PBA(D-0)～PBA(D-3)的例子中，存储器控制电路单元104(或存储器管理电路202)会将预先设定的虚构数据(dummy data)DD写入至对应下实体程序化单元PBA(D-1)的上实体程序化单元PBA(D-4)、下实体程序化单元PBA(D-5)、对应下实体程序化单元PBA(D-3)的上实体程序化单元PBA(D-6)，其中上实体程序化单元PBA(D-6)与下实体程序化单元PBA(D-3)是由同一条字线(以下称为第一字线)上的存储单元所构成，上实体程序化单元PBA(D-4)是由相邻于第一字线的一条字线(以下称为第二字线)上的存储单元所构成，而下实体程序化单元PBA(D-5)是由相邻于第一字线的另一条字线(以下称为第三字线)上的存储单元所构成。在此例子，倘若在将虚构数据DD程序化至实体程序化单元PBA(D-4)或实体程序化单元PBA(D-6)过程中发生程序化错误而造成存储于实体程序化单元PBA(D-1)中的数据D5或存储于实体程序化单元PBA(D-3)中的数据D7遗失时，由于缓冲存储器208中的数据D5与数据D7尚未被删除，因此，存储器控制电路单元104(或存储器管理电路202)可回复数据D5与数据D7。反之，在虚构数据DD被成功地程序化至实体程序化单元PBA(D-4)与实体程序化单元PBA(D-6)之后，数据D5与数据D7将不会因实体程序化单元PBA(D-4)与实体程序化单元PBA(D-6)的程序化失败而遗失，因此，存储器控制电路单元104(或存储器管理电路202)可将缓冲存储器208中的数据D5与数据D7删除，以完成清空操作。

必须了解的是，在图16所述的例子中，由于在实体抹除单元中的实体程序化单元的排列顺序（如图9所示），使得在执行清空操作时，存储器控制电路单元104(或存储器管理电路202)需在两个上实体程序化单元中写入虚构数据。然而，本发明不限于此。例如，在实体抹除单元中的下实体程序化单元与上实体程序化单元的排列顺序为对称（如图17所示）时，存储器控制电路单元104(或存储器管理电路202)在执行清空操作时可只需在一个上实体程序化单元中写入虚构数据。

图18是根据本发明另一范例实施例所示出的执行清空操作将数据写入至下实体程序化单元的示意图。

请参照图18，在如图17的实体程序化单元的排列顺序的例子中，倘若在行清空操作时数据D4、D5、D6从缓冲存储器208被写入至实体抹除单元410(D)中空的实体程序化单元PBA(D-0)～PBA(D-2)时，存储器控制电路单元104(或存储器管理电路202)仅需将预先设定的虚构数据DD写入至对应下实体程序化单元PBA(D-2)的上实体程序化单元PBA(D-3)。

图19是根据本发明一范例实施例所示出的数据存储方法的流程图。

请参照图19，在步骤S1901中，存储器控制电路单元104(或存储器管理电路202)会判断是否持续一预定时间未从主机系统1000接收到数据。若否，则步骤S1901会反复被执行。

倘若持续一预定时间未从主机系统1000接收到数据时，在步骤S1903中，存储器控制电路单元104(或存储器管理电路202)会启动一清空操作，以从缓冲存储器208中将数据(以下称为第一数据)写入至作动实体抹除单元(以下称为第一实体抹除单元)的空实体程序化单元(以下称为第一实体程序化单元)中。

之后，在步骤S1905中，存储器控制电路单元104(或存储器管理电路202)会判断第一实体抹除单元的第一实体程序化单元是否为下实体程序化单元。倘若第一实体抹除单元的第一实体程序化单元为下实体程序化单元时，在步骤S1907中，存储器控制电路单元104(或存储器管理电路202)会将一数据(以下称为第二数据)写入至第一实体抹除单元中由构成第一实体抹除单元的相同存储单元所形成的上实体程序化单元(以下称为第二实体程序化单元)中。

倘若第一实体抹除单元的第一实体程序化单元非为下实体程序化单元时，则在清空操作会被完成并且步骤S1901会被执行。

值得一提的是，在图17的流程图中，在从缓冲存储器208将数据搬移至可复写式非易失性存储器模块106后，存储器控制电路单元104(或存储器管理电路202)会立即执行判断用于写入清空操作所指示的数据的实体程序化单元是否为下实体程序化单元的操作，由此决定是否执行对上实体程序化单元写入数据的操作。然而，由于在搬移数据之后，缓冲存储器208也可能又从主机系统1000中接收到新的写入指令与写入数据，因此，存储器控制电路单元104(或存储器管理电路202)可将此新的写入数据写入至对应的下实体程序化单元(即，上述之第一实体抹除单元的第三实体程序化单元)。基此，在本发明另一范例实施例中，存储器控制电路单元104(或存储器管理电路202)会搬移数据之后启动一计时器，并且在计时器计时超过一预设延迟时间后，存储器控制电路单元104(或存储器管理电路202)才会执行判断用于写入清空操作所指示的数据的实体程序化单元是否为下实体程序化单元的操作，由此决定是否执行对上实体程序化单元写入数据的操作。在此，预设延迟时间可根据需求适当地设定，在此不作限制。

必须了解的是，在执行清空操作时除了将虚构数据写入至对应的上实体程序化单元之外，在本发明另一范例实施例中，存储器控制电路单元104(或存储器管理电路202)也可将属于某个逻辑页面的有效数据写入至对应的上实体程序化单元，由此可一并执行数据合并的操作，避免实体程序化单元被无意义的使用。

具体来说，若在执行清空操作之后需要在第一实体抹除单元的第一实体程序化单元对应的第二实体程序化单元写入数据时，存储器控制电路单元104(或存储器管理电路202)会从映射数据区502的实体抹除单元之中选择一个实体抹除单元(以下称为第二实体抹除单元)，将第二实体抹除单元的实体程序化单元(以下称为第二实体抹除单元的第一实体程序化单元)内的有效数据复制到第一实体抹除单元的第二实体程序化单元，并且将第二实体抹除单元的第一实体程序化单元标记为无效。特别是，倘若在将第二实体抹除单元的第一实体程序化单元标记为无效之后，第二实体抹除单元已无存有有效数据时，存储器控制电路单元104(或存储器管理电路202)还可直接对第二实体抹除单元执行抹除操作，并且将抹除后的第二实体抹除单元从数据区502关联回闲置区504，由此一并执行数据合并操作。

基于上述，在本范例实施例的数据存储方法、存储器控制电路单元与存储器存储装置，会在执行清空操作并将数据写入至下实体程序化单元时一并对上实体程序化单元写入数据，由此可避免在执行清空操作中写入至可复写式非易失性存储器模块106内的数据因其他实体程序化单元的程序化而遗失。此外，在本范例实施例的数据存储方法、存储器控制电路单元与存储器存储装置，会在执行清空操作时一并执行数据合并操作，由此避免实体程序化单元被无意义的使用。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (21)

1.一种数据存储方法，用于在一可复写式非易失性存储器模块中存储数据，其中该可复写式非易失性存储器模块具有多个实体抹除单元，每一该些实体抹除单元具有多个实体程序化单元，且该些实体程序化单元包括多个下实体程序化单元与多个上实体程序化单元，其特征在于，该数据存储方法包括：

在一缓冲存储器中暂存一第一数据；

启动一清空操作，以从该缓冲存储器中将该第一数据写入至该些实体抹除单元之中的一第一实体抹除单元的一第一实体程序化单元中；

在将该第一数据写入至该第一实体抹除单元的该第一实体程序化单元之后，判断该第一实体抹除单元的该第一实体程序化单元是否为该些下实体程序化单元的其中之一；以及

倘若该第一实体抹除单元的该第一实体程序化单元为该些下实体程序化单元的其中之一时，将一第二数据写入至该第一实体抹除单元的一第二实体程序化单元，

其中该第一实体抹除单元的该第二实体程序单元属于该些上实体程序化单元的其中之一且该第一实体抹除单元的该第二实体程序化单元与该第一实体抹除单元的第一实体程序化单元是由一第一字线上的多个存储单元所构成。

2.根据权利要求1所述的数据存储方法，其特征在于，还包括判断是否持续一预定时间未从一主机系统接收到一数据，

其中上述启动该清空操作以从该缓冲存储器中将该第一数据写入至该第一实体抹除单元的该第一实体程序化单元的步骤是在持续该预定时间未从该主机系统接收到任何数据时以一背景执行模式来被执行。

3.根据权利要求1所述的数据存储方法，其特征在于，还包括：

在将该第一数据写入至该第一实体抹除单元的该第一实体程序化单元之后，开始启动一计时器，

其中上述判断该第一实体程序化单元是否为该些下实体程序化单元的其中之一的步骤是在该计时器的值大于一预设延迟时间后被执行。

4.根据权利要求1所述的数据存储方法，其特征在于，该第二数据为一虚构数据。

5.根据权利要求1所述的数据存储方法，其特征在于，将该第二数据写入至该第一实体抹除单元的该第二实体程序化单元的步骤包括：

从该些实体抹除单元之中的一第二实体抹除单元的一第一实体程序化单元中将该第二数据复制到该第一实体抹除单元的该第二实体程序化单元；

将原先映射至该第二实体抹除单元的该第一实体程序单元的一第一逻辑页面重新映射至该第一实体抹除单元的该第二实体程序化单元；以及

将该第二实体抹除单元的该第一实体程序化单元的状态标记为一无效状态，

其中该第二数据为属于该第一逻辑页面的一有效数据。

6.根据权利要求1所述的数据存储方法，其特征在于，还包括：

从该主机系统中接收一第三数据，其中该主机系统指示将该第三数据存储至一第二逻辑页面；

从该些实体抹除单元中选择一第三实体抹除单元；

判断该可复写式非易失性存储器模块的存储状态是否符合一预设状态；

倘若该可复写式非易失性存储器模块的存储状态符合该预设状态时，使用一第一写入模式来将该第三数据写入至该第三实体抹除单元的一第一实体程序化单元中，且将该第二逻辑页面映射至该第三实体抹除单元的该第一实体程序化单元，其中在该第一写入模式中该第三实体抹除单元的下实体程序化单元会被使用来写入数据且该第三实体抹除单元的上实体程序化单元不会被用来写入数据；以及

倘若该可复写式非易失性存储器模块的存储状态不符合该预设状态时，使用一第二写入模式来将该第三数据写入至该第三实体抹除单元的一第二实体程序化单元中，且将该第二逻辑页面映射至该第三实体抹除单元的该第二实体程序化单元，其中在该第二写入模式中该第三实体抹除单元的下实体程序化单元与上实体程序化单元会被用来写入数据。

7.根据权利要求1所述的数据存储方法，其特征在于，还包括：

在将该第二数据写入至该第一实体抹除单元的该第二实体程序化单元之前，将该第二数据写入至该第一实体抹除单元的一第三实体程序化单元；以及

在将该第二数据写入至该第一实体抹除单元的该第三实体程序化单元之后，将该第二数据写入至该第一实体抹除单元的一第四实体程序化单元

其中该第一实体抹除单元的该第三实体程序单元属于该些上实体程序化单元的其中之一，该第一实体抹除单元的该第三实体程序化单元是由一第二字线上的多个存储单元所构成，且该第二字线相邻于该第一字线，

其中该第一实体抹除单元的该第四实体程序单元属于该些下实体程序化单元的其中之一，该第一实体抹除单元的该第四实体程序化单元是由一第三字线上的多个存储单元所构成，且该第三字线相邻于该第一字线。

8.一种存储器控制电路单元，用于控制一可复写式非易失性存储器模块，其特征在于，该存储器控制电路单元包括：

一主机接口，用以电性连接至一主机系统；

一存储器接口，用以电性连接至该可复写式非易失性存储器模块，其中该可复写式非易失性存储器模块具有多个实体抹除单元，每一该些实体抹除单元具有多个实体程序化单元，并且该些实体程序化单元包括多个下实体程序化单元与多个上实体程序化单元；以及

一存储器管理电路，电性连接至该主机接口与该存储器接口，并且用以在一缓冲存储器中暂存一第一数据，

其中该存储器管理电路还用以启动一清空操作，以从该缓冲存储器中将该第一数据写入至该些实体抹除单元之中的一第一实体抹除单元的一第一实体程序化单元中，

其中该存储器管理电路还用以在将该第一数据写入至该第一实体抹除单元的该第一实体程序化单元之后，判断该第一实体抹除单元的该第一实体程序化单元是否为该些下实体程序化单元的其中之一，

其中倘若该第一实体抹除单元的该第一实体程序化单元为该些下实体程序化单元的其中之一时，该存储器管理电路还用以将一第二数据写入至该第一实体抹除单元的一第二实体程序化单元，

其中该第一实体抹除单元的该第二实体程序单元属于该些上实体程序化单元的其中之一且该第一实体抹除单元的该第二实体程序化单元与该第一实体抹除单元的第一实体程序化单元是由一第一字线上的多个存储单元所构成。

9.根据权利要求8所述的存储器控制电路单元，其特征在于，该存储器管理电路还用以判断是否持续一预定时间未从该主机系统接收到一数据，

其中该存储器管理电路是在持续该预定时间未从该主机系统接收到任何数据时以一背景执行模式执行上述启动该清空操作以从该缓冲存储器中将该第一数据写入至该第一实体抹除单元的该第一实体程序化单元的操作。

10.根据权利要求8所述的存储器控制电路单元，其特征在于，该存储器管理电路还用以在将该第一数据写入至该第一实体抹除单元的该第一实体程序化单元之后，开始启动一计时器，

其中该存储器管理电路是在该计时器的值大于一预设延迟时间后执行上述判断该第一实体程序化单元是否为该些下实体程序化单元的其中之一的操作。

11.根据权利要求8所述的存储器控制电路单元，其特征在于，该第二数据为一虚构数据。

12.根据权利要求8所述的存储器控制电路单元，其特征在于，在将该第二数据写入至该第一实体抹除单元的该第二实体程序化单元的操作中，该存储器管理电路从该些实体抹除单元之中的一第二实体抹除单元的一第一实体程序化单元中将该第二数据复制到该第一实体抹除单元的该第二实体程序化单元，将原先映射至该第二实体抹除单元的该第一实体程序单元的一第一逻辑页面重新映射至该第一实体抹除单元的该第二实体程序化单元，并且将该第二实体抹除单元的该第一实体程序化单元的状态标记为一无效状态，

其中该第二数据为属于该第一逻辑页面的一有效数据。

13.根据权利要求8所述的存储器控制电路单元，其特征在于，该存储器管理电路还用以从该主机系统中接收一第三数据，其中该主机系统指示将该第三数据存储至一第二逻辑页面，

其中该存储器管理电路还用以从该些实体抹除单元中选择一第三实体抹除单元，且判断该可复写式非易失性存储器模块的存储状态是否符合一预设状态，

倘若该可复写式非易失性存储器模块的存储状态符合该预设状态时，该存储器管理电路还用以使用一第一写入模式来将该第三数据写入至该第三实体抹除单元的一第一实体程序化单元中，且将该第二逻辑页面映射至该第三实体抹除单元的该第一实体程序化单元，其中在该第一写入模式中该第三实体抹除单元的下实体程序化单元会被使用来写入数据且该第三实体抹除单元的上实体程序化单元不会被用来写入数据；以及

倘若该可复写式非易失性存储器模块的存储状态不符合该预设状态时，该存储器管理电路还用以使用一第二写入模式来将该第三数据写入至该第三实体抹除单元的一第二实体程序化单元中，且将该第二逻辑页面映射至该第三实体抹除单元的该第二实体程序化单元，其中在该第二写入模式中该第三实体抹除单元的下实体程序化单元与上实体程序化单元会被用来写入数据。

14.根据权利要求8所述的存储器控制电路单元，其特征在于，该存储器管理电路还用以在将该第二数据写入至该第一实体抹除单元的该第二实体程序化单元之前，将该第二数据写入至该第一实体抹除单元的一第三实体程序化单元，

其中该第一实体抹除单元的该第三实体程序单元属于该些上实体程序化单元的其中之一，该第一实体抹除单元的该第三实体程序化单元是由一第二字线上的多个存储单元所构成，且该第二字线相邻于该第一字线，

其中该存储器管理电路还用以在将该第二数据写入至该第一实体抹除单元的该第三实体程序化单元之后，将该第二数据写入至该第一实体抹除单元的一第四实体程序化单元，

其中该第一实体抹除单元的该第四实体程序单元属于该些下实体程序化单元的其中之一，该第一实体抹除单元的该第四实体程序化单元是由一第三字线上的多个存储单元所构成，且该第三字线相邻于该第一字线。

15.一种存储器存储装置，其特征在于，包括：

一连接接口单元，用以电性连接至一主机系统；

一可复写式非易失性存储器模块，具有多个实体抹除单元，其中每一该些实体抹除单元具有多个实体程序化单元，并且该些实体程序化单元包括多个下实体程序化单元与多个上实体程序化单元；以及

一存储器控制电路单元，电性连接至该连接接口单元与该可复写式非易失性存储器模块，并且用以在一缓冲存储器中暂存一第一数据，

其中该存储器控制电路单元还用以启动一清空操作，以从该缓冲存储器中将该第一数据写入至该些实体抹除单元之中的一第一实体抹除单元的一第一实体程序化单元中，

其中该存储器控制电路单元还用以在将该第一数据写入至该第一实体抹除单元的该第一实体程序化单元之后，判断该第一实体抹除单元的该第一实体程序化单元是否为该些下实体程序化单元的其中之一，

其中倘若该第一实体抹除单元的该第一实体程序化单元为该些下实体程序化单元的其中之一时，该存储器控制电路单元还用以将一第二数据写入至该第一实体抹除单元的一第二实体程序化单元，

其中该第一实体抹除单元的该第二实体程序单元属于该些上实体程序化单元的其中之一且该第一实体抹除单元的该第二实体程序化单元与该第一实体抹除单元的第一实体程序化单元是由一第一字线上的多个存储单元所构成。

16.根据权利要求15所述的存储器存储装置，其特征在于，该存储器控制电路单元还用以判断是否持续一预定时间未从该主机系统接收到一数据，

其中该存储器控制电路单元是在持续该预定时间未从该主机系统接收到任何数据时以一背景执行模式执行上述启动该清空操作以从该缓冲存储器中将该第一数据写入至该第一实体抹除单元的该第一实体程序化单元的操作。

17.根据权利要求15所述的存储器存储装置，其特征在于，该存储器控制电路单元还用以在将该第一数据写入至该第一实体抹除单元的该第一实体程序化单元之后，开始启动一计时器，

其中该存储器控制电路单元是在该计时器的值大于一预设延迟时间后执行上述判断该第一实体程序化单元是否为该些下实体程序化单元的其中之一的操作。

18.根据权利要求15所述的存储器存储装置，其特征在于，该第二数据为一虚构数据。

19.根据权利要求15所述的存储器存储装置，其特征在于，在将该第二数据写入至该第一实体抹除单元的该第二实体程序化单元的操作中，该存储器控制电路单元从该些实体抹除单元之中的一第二实体抹除单元的一第一实体程序化单元中将该第二数据复制到该第一实体抹除单元的该第二实体程序化单元，将原先映射至该第二实体抹除单元的该第一实体程序单元的一第一逻辑页面重新映射至该第一实体抹除单元的该第二实体程序化单元，并且将该第二实体抹除单元的该第一实体程序化单元的状态标记为一无效状态，

其中该第二数据为属于该第一逻辑页面的一有效数据。

20.根据权利要求15所述的存储器存储装置，其特征在于，该存储器控制电路单元还用以从该主机系统中接收一第三数据，其中该主机系统指示将该第三数据存储至一第二逻辑页面，

其中该存储器控制电路单元还用以从该些实体抹除单元中选择一第三实体抹除单元，且判断该可复写式非易失性存储器模块的存储状态是否符合一预设状态，

倘若该可复写式非易失性存储器模块的存储状态符合该预设状态时，该存储器控制电路单元还用以使用一第一写入模式来将该第三数据写入至该第三实体抹除单元的一第一实体程序化单元中，且将该第二逻辑页面映射至该第三实体抹除单元的该第一实体程序化单元，其中在该第一写入模式中该第三实体抹除单元的下实体程序化单元会被使用来写入数据且该第三实体抹除单元的上实体程序化单元不会被用来写入数据；以及

倘若该可复写式非易失性存储器模块的存储状态不符合该预设状态时，该存储器控制电路单元还用以使用一第二写入模式来将该第三数据写入至该第三实体抹除单元的一第二实体程序化单元中，且将该第二逻辑页面映射至该第三实体抹除单元的该第二实体程序化单元，其中在该第二写入模式中该第三实体抹除单元的下实体程序化单元与上实体程序化单元会被用来写入数据。

21.根据权利要求15所述的存储器存储装置，其特征在于，该存储器控制电路单元还用以在将该第二数据写入至该第一实体抹除单元的该第二实体程序化单元之前，将该第二数据写入至该第一实体抹除单元的一第三实体程序化单元，

其中该第一实体抹除单元的该第三实体程序单元属于该些上实体程序化单元的其中之一，该第一实体抹除单元的该第三实体程序化单元是由一第二字线上的多个存储单元所构成，且该第二字线相邻于该第一字线，

其中该存储器控制电路单元还用以在将该第二数据写入至该第一实体抹除单元的该第三实体程序化单元之后，将该第二数据写入至该第一实体抹除单元的一第四实体程序化单元，

其中该第一实体抹除单元的该第四实体程序单元属于该些下实体程序化单元的其中之一，该第一实体抹除单元的该第四实体程序化单元是由一第三字线上的多个存储单元所构成，且该第三字线相邻于该第一字线。