CN107622783A - 译码方法、存储器存储装置及存储器控制电路单元 - Google Patents
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Abstract
本发明提供一种译码方法、存储器存储装置及存储器控制电路单元。所述译码方法包括：基于第一读取电压电平来从可重写非易失性存储器模块中的多个第一存储单元读取第一数据并执行第一译码操作；若所述第一译码操作失败，评估所述可重写非易失性存储器模块的信道状态并根据所述信道状态获得第二读取电压电平，其中所述第二读取电压电平不同于所述第一读取电压电平，且所述第二读取电压电平不同于最佳读取电压电平；基于所述第二读取电压电平来从所述多个第一存储单元读取第二数据并执行第二译码操作。藉此，可提高译码效率。
Description
技术领域
本发明涉及一种译码技术，尤其涉及一种译码方法、存储器存储装置及存储器控制电路单元。
背景技术
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可重写非易失性存储器模块(例如，闪速存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
在某些支援错误更正的存储器装置中，数据会先被编码然后才会被存储。一般来说，在对从存储器装置中读取的数据进行译码时，若译码失败，存储器装置可能会通过查表来逐一检查不同的读取电压或直接追踪最佳读取电压并藉由调整后的读取电压来重复读取存储单元阵列，以尝试减少待译码数据中的错误。但是，当存储器装置的信道状态很差时，通过查表来盲目的测试不同的读取电压或追踪最佳读取电压都需要花费很多时间，使得存储器装置的译码效率下降。
发明内容
本发明提供一种译码方法、存储器存储装置及存储器控制电路单元，可提高译码效率。
本发明的一范例实施例提供一种译码方法，其用于包括多个存储单元的可重写非易失性存储器模块，所述译码方法包括：基于第一读取电压电平来从所述多个存储单元中的多个第一存储单元读取第一数据；对所述第一数据执行第一译码操作；若所述第一译码操作失败，评估所述可重写非易失性存储器模块的信道状态并根据所述信道状态获得第二读取电压电平，其中所述第二读取电压电平不同于所述第一读取电压电平，且所述第二读取电压电平不同于最佳读取电压电平；基于所述第二读取电压电平来从所述多个第一存储单元读取第二数据；以及对所述第二数据执行第二译码操作。
在本发明的一范例实施例中，评估所述可重写非易失性存储器模块的所述信道状态并根据所述信道状态获得所述第二读取电压电平的步骤包括：获得所述多个第一存储单元中符合预置条件的存储单元的第一数目；以及根据所述第一数目来决定所述第二读取电压电平。
在本发明的一范例实施例中，获得所述多个第一存储单元中符合所述预置条件的存储单元的所述第一数目的步骤包括：根据所述第一数据中的第一类数据来获得符合所述预置条件的存储单元的所述第一数目。
在本发明的一范例实施例中，根据所述第一数目来决定所述第二读取电压电平的步骤包括：获得所述第一数目与所述多个第一存储单元的总数的比值；以及根据所述比值来决定所述第二读取电压电平。
在本发明的一范例实施例中，所述译码方法还包括：若所述第二译码操作失败，执行最佳读取电压电平追踪操作以获得所述最佳读取电压电平；基于所述最佳读取电压电平来从所述多个第一存储单元读取第三数据，其中所述第三数据中的错误位的总数少于所述第二数据中的错误位的总数；以及对所述第三数据执行第三译码操作。
在本发明的一范例实施例中，所述译码方法适用于具有三维存储单元阵列的所述可重写非易失性存储器模块。
在本发明的一范例实施例中，所述可重写非易失性存储器模块的阈值读取电压电平与所述可重写非易失性存储器模块的预置读取电压电平之间的第一电压差值大于第二电压差值的一半，所述第二电压差值为所述多个第一存储单元的初始阈值电压分布上的一状态所对应的阈值电压上端点与阈值电压下端点之间的电压差值，其中基于所述阈值读取电压电平从所述多个第一存储单元读取的数据所包含的错误位的总数趋近于用于控制所述可重写非易失性存储器模块的存储器控制电单元的最大错误更正能力所对应的错误位数目。
本发明的另一范例实施例提供一种存储器存储装置，其包括连接接口单元、可重写非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可重写非易失性存储器模块包括多个存储单元。所述存储器控制电路单元连接至所述连接接口单元与所述可重写非易失性存储器模块，其中所述存储器控制电路单元用以发送第一读取指令序列以指示基于第一读取电压电平来从所述多个存储单元中的多个第一存储单元读取第一数据，其中所述存储器控制电路单元更用以对所述第一数据执行第一译码操作，其中若所述第一译码操作失败，所述存储器控制电路单元更用以评估所述可重写非易失性存储器模块的信道状态并根据所述信道状态获得第二读取电压电平，其中所述第二读取电压电平不同于所述第一读取电压电平，且所述第二读取电压电平不同于最佳读取电压电平，其中所述存储器控制电路单元更用以发送第二读取指令序列以指示基于所述第二读取电压电平来从所述多个第一存储单元读取第二数据，其中所述存储器控制电路单元更用以对所述第二数据执行第二译码操作。
在本发明的一范例实施例中，所述存储器控制电路单元评估所述可重写非易失性存储器模块的所述信道状态并根据所述信道状态获得所述第二读取电压电平的操作包括：获得所述多个第一存储单元中符合预置条件的存储单元的第一数目；以及根据所述第一数目来决定所述第二读取电压电平。
在本发明的一范例实施例中，所述存储器控制电路单元获得所述多个第一存储单元中符合所述预置条件的存储单元的所述第一数目的操作包括：根据所述第一数据中的第一类数据来获得符合所述预置条件的存储单元的所述第一数目。
在本发明的一范例实施例中，所述存储器控制电路单元根据所述第一数目来决定所述第二读取电压电平的操作包括：获得所述第一数目与所述多个第一存储单元的总数的比值；以及根据所述比值来决定所述第二读取电压电平。
在本发明的一范例实施例中，若所述第二译码操作失败，所述存储器控制电路单元更用以执行最佳读取电压电平追踪操作以获得所述最佳读取电压电平，所述存储器控制电路单元更用以发送第三读取指令序列以指示基于所述最佳读取电压电平来从所述多个第一存储单元读取第三数据，其中所述第三数据中的错误位的总数少于所述第二数据中的错误位的总数，所述存储器控制电路单元更用以对所述第三数据执行第三译码操作。
本发明的另一范例实施例提供一种存储器控制电路单元，其用于控制包括多个存储单元的可重写非易失性存储器模块，其中所述存储器控制电路单元包括主机接口、存储器接口、错误检查与校正电路及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可重写非易失性存储器模块。所述存储器管理电路连接至所述主机接口、所述存储器接口及所述错误检查与校正电路，其中所述存储器管理电路用以发送第一读取指令序列以指示基于第一读取电压电平从所述多个存储单元中的多个第一存储单元读取第一数据，其中所述错误检查与校正电路用以对所述第一数据执行第一译码操作，其中若所述第一译码操作失败，所述存储器管理电路更用以评估所述可重写非易失性存储器模块的信道状态并根据所述信道状态获得第二读取电压电平，其中所述第二读取电压电平不同于所述第一读取电压电平，且所述第二读取电压电平不同于最佳读取电压电平，其中所述存储器管理电路更用以发送第二读取指令序列以指示基于所述第二读取电压电平来从所述多个第一存储单元读取第二数据，其中所述错误检查与校正电路更用以对所述第二数据执行第二译码操作。
在本发明的一范例实施例中，所述存储器管理电路评估所述可重写非易失性存储器模块的所述信道状态并根据所述信道状态获得所述第二读取电压电平的操作包括：获得所述多个第一存储单元中符合预置条件的存储单元的第一数目；以及根据所述第一数目来决定所述第二读取电压电平。
在本发明的一范例实施例中，所述存储器管理电路获得所述多个第一存储单元中符合所述预置条件的存储单元的所述第一数目的操作包括：根据所述第一数据中的第一类数据来获得符合所述预置条件的存储单元的所述第一数目。
在本发明的一范例实施例中，所述存储器管理电路根据所述第一数目来决定所述第二读取电压电平的操作包括：获得所述第一数目与所述多个第一存储单元的总数的比值；以及根据所述比值来决定所述第二读取电压电平。
在本发明的一范例实施例中，所述第一数目的值正相关于所述第一读取电压电平与所述第二读取电压电平之间的电压差值。
在本发明的一范例实施例中，若所述第二译码操作失败，所述存储器管理电路更用以执行最佳读取电压电平追踪操作以获得所述最佳读取电压电平，所述存储器管理电路更用以发送第三读取指令序列以指示基于所述最佳读取电压电平来从所述多个第一存储单元读取第三数据，其中所述第三数据中的错误位的总数少于所述第二数据中的错误位的总数，所述错误检查与校正电路更用以对所述第三数据执行第三译码操作。
在本发明的一范例实施例中，所述可重写非易失性存储器模块具有三维存储单元阵列。
在本发明的一范例实施例中，所述可重写非易失性存储器模块的阈值读取电压电平与所述可重写非易失性存储器模块的预置读取电压电平之间的第一电压差值大于第二电压差值的一半，其中所述第二电压差值为所述多个第一存储单元的初始阈值电压分布上的一状态所对应的阈值电压上端点与阈值电压下端点之间的电压差值，其中基于所述阈值读取电压电平从所述多个第一存储单元读取的数据所包含的错误位的总数趋近于所述错误检查与校正电路的最大错误更正能力所对应的错误位数目。
基于上述，在基于第一读取电压电平来读取第一数据且对第一数据的第一译码操作失败时，可根据所评估的可重写非易失性存储器模块的信道状态来获得与第一读取电压电平不同的第二读取电压电平，且此第二读取电压电平不同于最佳读取电压电平。然后，再基于此第二读取电压电平来读取第二数据并执行第二译码操作。特别是，由于第二读取电压电平的决定仅粗略地符合当前可重写非易失性存储器模块的信道状态，故相较于严谨地追踪最佳读取电压电平，第二读取电压电平可较快速地被决定。此外，相较于第一读取电压电平，基于第二读取电压电平所读取的数据中的错误也可以被减少。藉此，可提升存储器存储装置的译码效率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据本发明的一范例实施例所显示的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的另一范例实施例所显示的主机系统、存储器存储装置及I/O装置的示意图；
图3是根据本发明的另一范例实施例所显示的主机系统与存储器存储装置的示意图；
图4是根据本发明的一范例实施例所显示的存储器存储装置的概要方框图；
图5A是根据本发明的一范例实施例所显示的存储单元阵列的示意图；
图5B是根据本发明的另一范例实施例所显示的存储单元阵列的示意图；
图6是根据本发明的一范例实施例所显示的存储器控制电路单元的概要方框图；
图7A是根据本发明的一范例实施例所显示的存储单元的阈值电压分布的示意图；
图7B是根据本发明的一范例实施例所显示的读取软位的示意图；
图8是根据本发明的一范例实施例所显示的评估信道状态的示意图；
图9是根据本发明的另一范例实施例所显示的存储单元的阈值电压分布的示意图；
图10是根据本发明的一范例实施例所显示的译码方法的示意图；
图11A与图11B是根据本发明的另一范例实施例所显示的译码方法的示意图。
附图标记：
10、30：存储器存储装置；
11、31：主机系统；
110：系统总线；
111：处理器；
112：随机存取存储器；
113：只读存储器；
114：数据传输接口；
12：输入/输出(I/O)装置；
20：主机板；
201：随身盘；
202：存储卡；
203：固态硬盘；
204：无线存储器存储装置；
205：全球定位系统模块；
206：网络接口卡；
207：无线传输装置；
208：键盘；
209：屏幕；
210：喇叭；
32：SD卡；
33：CF卡；
34：嵌入式存储装置；
341：嵌入式多媒体卡；
342：嵌入式多芯片封装存储装置；
402：连接接口单元；
404：存储器控制电路单元；
406：可重写非易失性存储器模块；
502、522：存储单元；
504：位线；
506：字线；
508：共用源极线；
510、520：存储单元阵列；
512：选择栅漏极晶体管；
514：选择栅源极晶体管；
524：位线；
524(1)～524(4)：位线组；
526(1)～526(8)：字线层；
602：存储器管理电路；
604：主机接口；
606：存储器接口；
608：错误检查与校正电路；
610：缓冲存储器；
612：电源管理电路；
710、720、711、721、712、722、910、920、911、921：状态；
730：重叠区域
741、742、743、744、745、746：电压区间；
901：上端点；
902：下端点；
S1001：步骤(基于第一读取电压电平来从可重写非易失性存储器模块的多个第一存储单元读取第一数据)；
S1002：步骤(对第一数据执行第一译码操作)；
S1003：步骤(第一译码操作是否失败)；
S1004：步骤(输出成功译码的数据)；
S1005：步骤(评估可重写非易失性存储器模块的信道状态并根据所评估的信道状态获得第二读取电压电平)；
S1006：步骤(基于第二读取电压电平从所述第一存储单元读取第二数据)；
S1007：步骤(对第二数据执行第二译码操作)；
S1101：步骤(基于第一读取电压电平来从可重写非易失性存储器模块的多个第一存储单元读取第一数据)；
S1102：步骤(对第一数据执行第一译码操作)；
S1103：步骤(第一译码操作是否失败)；
S1104：步骤(输出成功译码的数据)；
S1105：步骤(评估可重写非易失性存储器模块的信道状态)；
S1106：步骤(根据所评估的信道状态执行一读取电压电平粗调操作以获得第二读取电压电平)；
S1107：步骤(基于第二读取电压电平从所述第一存储单元读取第二数据)；
S1108：步骤(对第二数据执行第二译码操作)；
S1109：步骤(第二译码操作是否失败)；
S1110：步骤(执行最佳读取电压电平追踪操作以获得最佳读取电压电平)；
S1111：步骤(基于最佳读取电压电平从所述第一存储单元读取第三数据)；
S1112：步骤(根据信道可靠度信息对第三数据执行第三译码操作)；
S1113：步骤(第三译码操作是否失败)；
S1114：步骤(第三译码操作的执行次数是否达到一预置次数)；
S1115：步骤(调整信道可靠度信息)；
S1116：步骤(判定译码失败)。
具体实施方式
一般而言，存储器存储装置(也称，存储器存储系统)包括可重写非易失性存储器模块(rewritable non-volatile memory module)与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的一范例实施例所显示的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所显示的主机系统、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆连接至系统总线(system bus)110。
在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一个或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。存储器存储装置10可例如是随身盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通信(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所显示的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通信装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的安全数字(SecureDigital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded MMC,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统31的基板上的嵌入式存储装置。
图4是根据本发明的一范例实施例所显示的存储器存储装置的概要方框图。
请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可重写非易失性存储器模块406。
连接接口单元402用以将存储器存储装置10连接至主机系统11。在本范例实施例中，连接接口单元402是相容于序列先进附件(Serial Advanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并列先进附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用序列总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、记忆棒(MemoryStick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(MultiMedia Card,MMC)接口标准、eMMC接口标准、通用闪速存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated DeviceElectronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。
存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可重写非易失性存储器模块406中进行数据的写入、读取与擦除等运作。
可重写非易失性存储器模块406是连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可重写非易失性存储器模块406可以是单阶存储单元(SingleLevel Cell,SLC)NAND型闪速存储器模块(即，一个存储单元中可存储1个位的闪速存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型闪速存储器模块(即，一个存储单元中可存储2个位的闪速存储器模块)、三阶存储单元(Triple Level Cell，TLC)NAND型闪速存储器模块(即，一个存储单元中可存储3个位的闪速存储器模块)、其他闪速存储器模块或其他具有相同特性的存储器模块。
可重写非易失性存储器模块406中的存储单元是以阵列的方式设置。以下分别以二维阵列与三维阵列来对不同范例实施例中的存储单元阵列进行说明。在此须注意的是，以下范例实施例只是存储单元阵列的几种范例，在其他的范例实施例中，存储单元阵列的配置方式可以被调整以符合实务上的需求。
图5A是根据本发明的一范例实施例所显示的存储单元阵列的示意图。
请参照图5A，存储单元阵列510包括用以存储数据的多个存储单元502、多个选择栅漏极(select gate drain,SGD)晶体管512与多个选择栅源极(select gate source,SGS)晶体管514、连接此些存储单元502的多条位线504、多条字线506、与共用源极线508。存储单元502是以阵列方式配置在位线504与字线506的交叉点上，如图5A所示。
图5B是根据本发明的另一范例实施例所显示的存储单元阵列的示意图。
请参照图5B，存储单元阵列520包括用以存储数据的多个存储单元522、多个位线组524(1)～524(4)及多个字线层526(1)～526(8)。位线组524(1)～524(4)彼此独立(例如，彼此分离)并且沿第一方向(例如，X轴)排列。位线组524(1)～524(4)中的每一个位线组包括彼此独立(例如，彼此分离)的多条位线524。包含于每一位线组中的位线524沿第二方向(例如，Y轴)排列并且往第三方向(例如，Z轴)延伸。字线层526(1)～526(8)彼此独立(例如，彼此分离)并且沿第三方向堆叠。在本范例实施例中，字线层526(1)～526(8)中的每一个字线层也可视为一个字线平面。每一个存储单元522被配置于位线组524(1)～524(4)中的每一位线524与字线层526(1)～526(8)之间的每一个交错处。然而，在另一范例实施例中，一个位线组可以包括更多或更少的位线，并且一个字线层也可以让更多或更少的位线组通过。
可重写非易失性存储器模块406中的每一个存储单元是基于电压(以下也称为阈值电压)的改变来存储一个或多个位。当从存储器控制电路单元404接收到写入指令序列或读取指令序列时，可重写非易失性存储器模块406会控制施予至某一字线(或字线层)与某一位线(或位线组)的电压来改变相应的存储单元的阈值电压或检测存储单元的状态(state)。例如，每一个存储单元的控制栅极(control gate)与信道之间有一个电荷捕捉层。通过施予一写入电压(或编程电压)至某一个存储单元的控制栅极，可以改变其电荷补捉层的电子量，进而改变此存储单元的阈值电压。例如，此改变阈值电压的操作也称为“把数据写入至存储单元”或“编程存储单元”。随着阈值电压的改变，可重写非易失性存储器模块406中的存储单元可具有多个状态。通过施予读取电压可以判断一个存储单元是属于哪一个状态，藉此取得此存储单元所存储的一个或多个位。
可重写非易失性存储器模块406的存储单元会构成多个物理编程单元，并且此些物理编程单元会构成多个物理擦除单元。例如，同一条字线或同一个字线层上的存储单元可组成一个或多个物理编程单元。例如，若可重写非易失性存储器模块406为MLC NAND型闪速存储器模块，则同一条字线(或字线层)与多条位线的交错处上的存储单元会构成2个物理编程单元。或者，若可重写非易失性存储器模块406为TLC NAND型闪速存储器模块，则同一条字线(或字线层)与多条位线的交错处上的存储单元会构成3个物理编程单元。
在本范例实施例中，物理编程单元为编程的最小单元。即，物理编程单元为写入数据的最小单元。例如，物理编程单元为物理页面(page)或是物理扇(sector)。若某一物理编程单元为物理页面，则此物理编程单元通常包括数据位区与冗余(redundancy)位区，其中数据位区包含用以存储使用者数据的多个物理扇，而冗余位区则用以存储系统数据(例如，错误更正码)。在本范例实施例中，一个数据位区包含32个物理扇，且一个物理扇的大小为512位组(byte,B)。然而，在其他范例实施例中，一个数据位区也可包含8个、16个或数目更多或更少的物理扇，并且每一个物理扇的大小也可以是更大或更小。另一方面，物理擦除单元为擦除的最小单位。即，每一物理擦除单元含有最小数目的一并被擦除的存储单元。例如，物理擦除单元为物理区块(block)。
图6是根据本发明的一范例实施例所显示的存储器控制电路单元的概要方框图。
请参照图6，存储器控制电路单元404包括存储器管理电路602、主机接口604、存储器接口606及错误检查与校正电路608。
存储器管理电路602用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路602具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取、擦除及调整读取电压等运作。以下说明存储器管理电路602的操作时，等同于说明存储器控制电路单元404的操作。
在本范例实施例中，存储器管理电路602的控制指令是以韧体型式来实作。例如，存储器管理电路602具有微处理器单元(未显示)与只读存储器(未显示)，并且此些控制指令是被刻录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取、擦除及调整读取电压等运作。
在另一范例实施例中，存储器管理电路602的控制指令也可以程序码型式存储于可重写非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路602具有微处理器单元(未显示)、只读存储器(未显示)及随机存取存储器(未显示)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能(例如，上电)时，微处理器单元会先执行此开机码来将存储于可重写非易失性存储器模块406中的控制指令载入至存储器管理电路602的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取、擦除及调整读取电压等运作。
此外，在另一范例实施例中，存储器管理电路602的控制指令也可以一硬件型式来实作。例如，存储器管理电路602包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器擦除电路、读取电压控制电路及数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器擦除电路、读取电压控制电路及数据处理电路是连接至微控制器。存储单元管理电路用以管理可重写非易失性存储器模块406的存储单元或其群组。存储器写入电路用以对可重写非易失性存储器模块406下达写入指令序列以将数据写入至可重写非易失性存储器模块406中。存储器读取电路用以对可重写非易失性存储器模块406下达读取指令序列以从可重写非易失性存储器模块406中读取数据。存储器擦除电路用以对可重写非易失性存储器模块406下达擦除指令序列以将数据从可重写非易失性存储器模块406中擦除。读取电压控制电路用以下达读取电压控制指令序列以控制可重写非易失性存储器模块406用来读取数据的读取电压电平。数据处理电路用以处理欲写入至可重写非易失性存储器模块406的数据以及从可重写非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列、擦除指令序列及读取电压控制指令序列可各别包括一个或多个程序码或指令码并且用以指示可重写非易失性存储器模块406执行相对应的写入、读取、擦除及调整读取电压等操作。在一范例实施例中，存储器管理电路602还可以下达其他类型的指令序列给可重写非易失性存储器模块406以指示执行相对应的操作。
主机接口604是连接至存储器管理电路602并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口604来传送至存储器管理电路602。在本范例实施例中，主机接口604是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口604也可以是相容于PATA标准、IEEE 1394标准、PCIExpress标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口606是连接至存储器管理电路602并且用以存取可重写非易失性存储器模块406。也就是说，欲写入至可重写非易失性存储器模块406的数据会经由存储器接口606转换为可重写非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路602要存取可重写非易失性存储器模块406，存储器接口606会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示擦除数据的擦除指令序列及指示用来读取数据的读取电压电平的读取电压控制指令序列等，且存储器接口606可传送的指令序列的类型不限于上述。这些指令序列例如是由存储器管理电路602产生并且通过存储器接口606传送至可重写非易失性存储器模块406。这些指令序列可包括一个或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的辨识码、存储器地址等信息。
错误检查与校正电路608是连接至存储器管理电路602并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路602从主机系统11中接收到写入指令时，错误检查与校正电路608会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路602会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可重写非易失性存储器模块406中。之后，当存储器管理电路602从可重写非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路608会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正程序。例如，错误检查与校正电路608是使用低密度奇偶检查校正码(low densityparity code，LDPC)、BCH码或方框涡轮码(block turbo code,BTC)等演算法来执行编码与译码操作。
在一范例实施例中，存储器控制电路单元404还包括缓冲存储器610与电源管理电路612。
缓冲存储器610是连接至存储器管理电路602并且用以暂存来自于主机系统11的数据与指令或来自于可重写非易失性存储器模块406的数据。电源管理电路612是连接至存储器管理电路602并且用以控制存储器存储装置10的电源。
在本范例实施例中，存储器管理电路602会配置逻辑单元以映射可重写非易失性存储器模块406中的物理单元。例如，一个逻辑单元可以是指一个逻辑地址、一个逻辑编程单元、一个逻辑擦除单元或者由多个连续或不连续的逻辑地址组成。例如，一个物理单元可以是指一个物理地址、一个物理编程单元、一个物理擦除单元或者由多个连续或不连续的物理地址组成。此外，一个逻辑单元可被映射至一个或多个物理单元。例如，存储器管理电路602会将逻辑单元与物理单元之间的映射关系(也称为逻辑-物理映射关系)记录于至少一逻辑-物理映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路602可根据此逻辑-物理映射表来执行对于存储器存储装置10的数据存取。
图7A是根据本发明的一范例实施例所显示的存储单元的阈值电压分布的示意图。须注意的是，图7A表示在编程可重写非易失性存储器模块406中的一个或多个物理单元之后，被编程的存储单元(以下也称为第一存储单元)的阈值电压分布，其中横轴代表存储单元的阈值电压，而纵轴代表存储单元个数。
请参照图7A，在本范例实施例中，若某一个存储单元的阈值电压是属于状态710，此存储单元所存储的是位“1”；相反地，若某一个存储单元的阈值电压是属于状态720，此存储单元所存储的是位“0”。须注意的是，在本范例实施例中，每一个存储单元是用以存储一个位，故阈值电压分布有两种状态。在以下范例实施例中，也以每一个存储单元存储一个位作为范例。然而，在其他未提及的范例实施例中，若一个存储单元是用以存储多个位，则对应的阈值电压的状态则可能有四种、八种或其他任意个可能。此外，本发明也不限制阈值电压分布上的每一个状态所代表的位。
当要从可重写非易失性存储器模块406读取数据时，存储器管理电路602会发送一读取指令序列(以下也称为第一读取指令序列)至可重写非易失性存储器模块406，其中第一读取指令序列指示可重写非易失性存储器模块406基于某一读取电压电平(以下也称为第一读取电压电平)从第一存储单元读取数据(以下也称为第一数据)。例如，第一读取指令序列包含对应于第一读取电压电平的读取电压控制指令序列。根据第一读取指令序列，可重写非易失性存储器模块406会使用对应于第一读取电压电平的读取电压Vdefault来读取此些第一存储单元并且将对应的位数据传送给存储器管理电路602。例如，若某一个存储单元的阈值电压低于读取电压Vdefault(例如，属于分布710的存储单元)，则存储器管理电路602会读到位“1”；反之，若某一个存储单元的阈值电压高于读取电压Vdefault(例如，属于分布720的存储单元)，则存储器管理电路602会读到位“0”。
然而，随着可重写非易失性存储器模块406的使用时间增加和/或操作环境改变，此些第一存储单元会发生性能衰退(degradation)。第一存储单元发生性能衰退后，状态710与状态720可能会逐渐相互靠近甚至相互重叠。例如，状态711与状态721分别用来表示性能衰退后的第一存储单元的阈值电压分布。在发生性能衰退后，若持续使用读取电压Vdefault来读取此些第一存储单元，许多实际上存储位“0”的存储单元(即属于状态721但其阈值电压小于读取电压Vdefault的存储单元)会被误判为存储位“1”。换言之，对应于状态711与状态721，若持续基于第一读取电压电平来读取第一存储单元，所获得的第一数据会包含许多错误位。
在获得第一数据之后，错误检查与校正电路608会对第一数据执行一译码操作(以下也称为第一译码操作)。若第一译码操作成功(例如，第一数据中的错误皆被更正)，存储器管理电路602会输出成功译码的数据。若第一译码操作失败(例如，第一数据中的错误无法完全被更正)，存储器管理电路602会评估可重写非易失性存储器模块406的信道状态并根据所评估的信道状态获得另一读取电压电平(以下也称为第二读取电压电平)，其中第二读取电压电平不同于第一读取电压电平，且第二读取电压电平不同于最佳读取电压电平。
请再次参照图7A，若第一译码操作失败，存储器管理电路602会概略地评估第一存储单元的信道状态，其中此信道状态概略地反映出状态711与状态721。藉由所评估的信道状态，对应于读取电压Vshift-1的第二读取电压电平会被决定，其中读取电压Vshift-1不同于读取电压Vdefault。例如，读取电压Vshift-1可能会位于状态711与721之间的重叠区域730内。然而，在另一范例实施例中，读取电压Vshift-1也可能不位于重叠区域730内，本发明不加以限制。
在获得第二读取电压电平之后，存储器管理电路602会发送一读取指令序列(以下也称为第二读取指令序列)至可重写非易失性存储器模块406，其中第二读取指令序列指示可重写非易失性存储器模块406基于第二读取电压电平从第一存储单元读取数据(以下也称为第二数据)。例如，第二读取指令序列包含对应于第二读取电压电平的读取电压控制指令序列。例如，根据第二读取指令序列，可重写非易失性存储器模块406会使用读取电压Vshift-1来读取此些第一存储单元并且将对应的位数据传送给存储器管理电路602。在获得第二数据之后，错误检查与校正电路608会对第二数据执行一译码操作(以下也称为第二译码操作)。
需注意的是，第二读取电压电平是根据概略评估的信道状态所决定的，因此第二读取电压电平会接近但不等于对应于第一存储单元的当前阈值电压分布的最佳读取电压电平。以图7A为例，假设读取电压Vshift-2是对应于状态711与状态721的最佳读取电压电平(例如，读取电压Vshift-2可藉由执行最佳读取电压电平追踪操作而获得)，则读取电压Vshift-1会接近但不等于读取电压Vshift-2。此外，使用读取电压Vshift-1所读取到的第二数据中所包含的错误位的总数有很高的机率会大幅少于使用读取电压Vdefault所读取到的第一数据中所包含的错误位的总数。因此，即便第一译码操作失败，第二译码操作也有很高的机率会成功。
在一范例实施例中，上述概略地评估可重写非易失性存储器模块406的信道状态并根据所评估的信道状态获得第二读取电压电平(例如，读取电压Vshift-1)的操作也可视为读取电压电平粗调操作。反之，用来寻找最佳读取电压电平(例如，读取电压Vshift-2)的最佳读取电压电平追踪操作也可视为读取电压电平细调操作。
在本范例实施例中，错误检查与校正电路608支援硬位模式译码与软位模式译码中的至少一种译码模式。以图7A为例，若欲执行属于硬位模式译码的译码操作，读取电压Vdefault与Vshift-1可分别视为是一个硬决策读取电压，并且使用读取电压Vdefault或读取电压Vshift-1从第一存储单元读取的位数据属于硬位。以使用读取电压Vshift-1来读取第一存储单元为例，若某一个存储单元的阈值电压低于读取电压Vshift-1，存储器管理电路602会读到硬位“1”；反之，若某一个存储单元的阈值电压高于读取电压Vshift-1，则存储器管理电路602会读到硬位“0”。在属于硬位模式译码的译码操作中，错误检查与校正电路608是基于从存储单元读取的硬位来执行译码操作。
图7B是根据本发明的一范例实施例所显示的读取软位的示意图。
请参照图7B，假设第一存储单元的阈值电压分布具有状态712与状态722，其中状态712对应于位“1”，而状态722对应于位“0”。若欲执行属于软位模式译码的译码操作，读取电压V1至读取电压V5中的每一者可视为是一个软决策读取电压，并且读取电压V1～V5会逐一被用来读取第一存储单元，其中使用读取电压V1～V5从第一存储单元读取的位数据统称为软位。例如，若某一个存储单元的阈值电压低于读取电压V1(即属于电压区间741)，存储器管理电路602会读到软位“11111”；若某一个存储单元的阈值电压介于读取电压V1与读取电压V2之间(即属于电压区间742)，存储器管理电路602会读到软位“01111”；若某一个存储单元的阈值电压介于读取电压V2与读取电压V3之间(即属于电压区间743)，存储器管理电路602会读到软位“00111”；若某一个存储单元的阈值电压介于读取电压V3与读取电压V4之间(即属于电压区间744)，存储器管理电路602会读到软位“00011”；若某一个存储单元的阈值电压介于读取电压V4与读取电压V5之间(即属于电压区间745)，存储器管理电路602会读到软位“00001”；或者若某一个存储单元的阈值电压大于读取电压V5(即属于电压区间746)，存储器管理电路602会读到软位“00000”。在属于软位模式译码的译码操作中，错误检查与校正电路608是基于从存储单元读取的软位来执行译码操作。
一般来说，软位所代表的信道信息多于硬位所代表的信道信息，因此软位模式译码的成功率会高于硬位模式译码的成功率。但是，硬位模式译码的执行速度则快于软位模式译码的执行速度。此外，在软位模式译码中，信道可靠度信息也会被使用。例如，此信道可靠度信息包括对数相似度比值(Log-Likelihood Ratio,LLR)。关于如何使用对数相似度比值等信道可靠度信息来执行软位模式译码属于本领域的通常知识，在此便不赘述。
在本范例实施例中，第一译码操作属于硬位模式译码，而第二译码操作属于软位模式译码。以图7为例，在接收到第一读取指令序列之后，可重写非易失性存储器模块406会使用读取电压Vdefault来读取第一存储单元以获得第一数据，其中第一数据包含会在第一译码操作中使用的硬位。而在接收到第二读取指令序列之后，可重写非易失性存储器模块406会使用包含读取电压Vshift-1的多个读取电压来读取第一存储单元以获得第二数据，其中第二数据包含会在第二译码操作中使用的软位。进一步，假设可重写非易失性存储器模块406是使用如图7B所示的读取电压V1～V5来读取第一存储单元以获得第二数据，则读取电压V1～V5的中心位置的读取电压V3可能会被设定为读取电压Vshift-1，并且读取电压V1、读取电压V2、读取电压V4及读取电压V5是根据读取电压Vshift-1而设定。
在另一范例实施例中，第一译码操作与第二译码操作皆属于硬位模式译码。以图7A为例，在接收到第二读取指令序列之后，可重写非易失性存储器模块406可使用读取电压Vshift-1来读取第一存储单元以获得第二数据，其中第二数据包含会在第二译码操作中使用的硬位。然而，关于读取第一数据的操作与第一译码操作的细节已详述于上，在此便不赘述。此外，在另一范例实施例中，第一译码操作和/或第二译码操作也可以是属于BCH码或方框涡轮码等演算法的译码操作。
在一范例实施例的读取电压电平粗调操作中，存储器管理电路602会根据第一数据获得第一存储单元中符合一预置条件的存储单元的总数(以下也称为第一数目)并根据第一数目来决定第二读取电压电平。例如，存储器管理电路602可根据第一数据中的第一类数据来获得符合预置条件的存储单元的第一数目。根据第一数目，存储器管理电路602可以概略地获得第一存储单元的损耗程度和/或阈值电压分布状态并且据以获得相应的第二读取电压电平。
图8是根据本发明的一范例实施例所显示的评估信道状态的示意图。
请参照图8，在可重写非易失性存储器模块406使用读取电压Vdefault来读取第一存储单元并获得第一数据之后，存储器管理电路602可计算第一数据中位“1”的总数，其中此总数会等于第一存储单元中阈值电压低于读取电压Vdefault的存储单元的总数(即第一数目)。然后，存储器管理电路602可将此第一数目输入至一查找表或一演算法并根据此查找表或演算法的输出来决定第二读取电压电平。此外，在第一存储单元发生性能衰退之后，状态711与状态721会变平坦并且状态721的左端点会向左延伸。因此，对应于读取电压Vdefault的使用而获得的第一数目的值也会增加。同时，由于状态721的左端点向左延伸，读取电压Vshift-1也会对应地左移。换言之，在一范例实施例中，第一数目的值会正相关于第一读取电压电平与第二读取电压电平之间的电压差值。
在一范例实施例中，存储器管理电路602还可以获得第一数目与第一存储单元的总数的比值并根据此比值而获得相应的第二读取电压电平。例如，存储器管理电路602也可将第一数目与第一存储单元的总数的比值输入至一查找表或一演算法并根据此查找表或演算法的输出来决定第二读取电压电平。此外，以图8为例，若第一存储单元的信道状态更加恶化，则第一数目会增加并且第一数目与第一存储单元的总数的比值会变大，所获得的读取电压Vshift-1也会对应地左移。例如，下表1为一范例实施例中第一数目与第一存储单元的总数的比值与读取电压电平的偏移值的对应关系。
| 第一数目与第一存储单元的总数的比值 | 读取电压电平的偏移值(mV) |
| 0.55 | -12 |
| 0.60 | -37 |
| 0.65 | -54 |
| 0.70 | -63 |
| 0.75 | -77 |
表1
根据表1，若第一数目与第一存储单元的总数的比值为0.55(即符合预置条件的存储单元占第一存储单元的55％)，则存储器管理电路602可将第一读取电压电平减去12毫伏(mV)而获得第二读取电压电平；若第一数目与第一存储单元的总数的比值为0.60(即符合预置条件的存储单元占第一存储单元的60％)，则存储器管理电路602可将第一读取电压电平减去37毫伏而获得第二读取电压电平，以此类推。然而，表1仅为一个范例，其中具体的数值皆可以依据实务上的需求而调整。此外，表1中的第一数目与第一存储单元的总数的比值还可以替换为第一数目或第一数据中错误位的总数等，并据以配置相应的偏移值，本发明不加以限制。
在一范例实施例中，存储器管理电路602还可以根据第一存储单元的阈值电压分布的一部分信息(非全部信息)来决定此第二读取电压电平。以图7A或图8为例，存储器管理电路602可以概略地获得状态711与状态721各别的峰(peak)的位置(例如，状态711与状态721各别的峰所对应的电压)。根据状态711与状态721的峰的位置和/或状态711与状态721的峰之间的距离，存储器管理电路602也可以概略地评估当前第一存储单元的信道状态并藉由查表等方式获得相应的第二读取电压电平。
在一范例实施例中，若第二译码操作成功(例如，第二数据中的错误皆被更正)，存储器管理电路602会输出成功译码的数据。若第二译码操作失败(例如，第二数据中的错误未完全被更正)，存储器管理电路602会执行一最佳读取电压电平追踪操作以获得一最佳读取电压电平。例如，相对于第二读取电压电平是根据概略评估的信道状态而决定的，此最佳读取电压电平是根据可重写非易失性存储器模块406(或第一存储单元)实际的信道状态而决定的。以图7A为例，在最佳读取电压电平追踪操作中，可重写非易失性存储器模块406(或第一存储单元)实际的信道状态可能会被进一步分析，并且读取电压Vshift-2可被精确地获得。此外，相对于读取电压Vshift-1，读取电压Vshift-2是更加地左移。例如，相对于读取电压Vshift-1，读取电压Vshift-2可能会更接近重叠区域730的中心位置。须注意的是，虽然上述范例实施例皆以读取电压电平左移(即读取电压Vshift-1小于Vdefault)作为范例，然而，在其他未提及的范例实施例中，读取电压电平也可以右移(即读取电压Vshift-1大于Vdefault)。此外，读取电压Vshift-2也可以大于或小于读取电压Vshift-1，本发明不加以限制。
在获得最佳读取电压电平之后，存储器管理电路602会发送一读取指令序列(以下也称为第三读取指令序列)至可重写非易失性存储器模块406，其中第三读取指令序列指示可重写非易失性存储器模块406基于最佳读取电压电平从第一存储单元读取数据(以下也称为第三数据)。例如，根据第三读取指令序列，可重写非易失性存储器模块406会使用读取电压Vshift-2来读取此些第一存储单元并且将对应的位数据传送给存储器管理电路602。在获得第三数据之后，错误检查与校正电路608会对第三数据执行一译码操作(以下也称为第三译码操作)。
需注意的是，第三数据是基于最佳读取电压电平而获得的，因此第三数据中的错误位的总数会少于第二数据中的错误位的总数，并且第三译码操作的成功率也会更加地高于第二译码操作的成功率。另一方面，在执行最佳读取电压电平追踪操作之前，所使用的读取电压电平已经被设定在最佳读取电压电平附近。例如，在图7A的一范例实施例中，读取电压Vshift-2与读取电压Vshift-1之间的电压差值可能趋近于一个或两个偏移值。因此，基于第二读取电压电平来追踪最佳读取电压电平也可以缩短最佳读取电压电平追踪操作的执行时间。
在本范例实施例中，第三译码操作是属于软位模式译码。例如，在第三译码操作中，信道可靠度信息可以被使用并且可被更新。此外，第三译码操作可以被重复执行直到第三译码操作成功或第三译码操作的执行次数达到一预置次数为止。然而，在另一范例实施例中，第三译码操作也可以是属于硬位模式译码、BCH码或方框涡轮码等演算法，本发明不加以限制。
图9是根据本发明的另一范例实施例所显示的存储单元的阈值电压分布的示意图。
请参照图9，假设第一存储单元的初始阈值电压分布具有状态910与状态920，其中状态910例如是对应于位“1”，状态920例如是对应于位“0”，并且读取电压Vdefault用于表示对应于此初始阈值电压分布的预置读取电压电平。在发生严重的性能衰退后，第一存储单元的阈值电压分布具有状态911与状态921，其中状态911例如是对应于位“1”，状态921例如是对应于位“0”，并且读取电压Vshift-n用于表示对应于状态911与状态921的最佳读取电压电平。例如，对应于状态911与状态921，所执行的最佳读取电压电平追踪操作可找到读取电压Vshift-n。
在一范例实施例中，若使用读取电压Vshift-n从第一存储单元读取数据，并且所读取的数据中所包含的错误位的总数趋近于错误检查与校正电路608的最大错误更正能力所对应的错误位数目，则读取电压Vshift-n可视为是对应于第一存储单元和/或错误检查与校正电路608的一个阈值读取电压电平。例如，假设错误检查与校正电路608的最大错误更正能力所对应的错误位数目为N，表示在从第一存储单元读取出来的数据中，错误检查与校正电路608最多只能更正N个错误位。换言之，在存储器存储装置10的运作中，当读取电压Vshift-n被使用时，表示第一存储单元即将无法使用(因为所读取的数据很可能包含无法被更正的错误)。
在一范例实施例中，藉由分析可重写非易失性存储器模块406的阈值电压分布状态与错误检查与校正电路608的最大错误更正能力，读取电压Vshift-n可以在存储器存储装置10出厂前被决定。同时，读取电压Vdefault与读取电压Vshift-n之间的一电压差值(也称为第一电压差值)ΔV1可被量测，并且对应于状态920的一上端点(也称为阈值电压上端点)901与一下端点(也称为阈值电压下端点)902之间的一电压差值(也称为第二电压差值)ΔV2也可被量测。根据量测结果，第一电压差值ΔV1会大于或等于第二电压差值ΔV2的一半(即ΔV1≥0.5×ΔV2)。在一范例实施例中，第一电压差值ΔV1大于或等于第二电压差值ΔV2的一半这个特性(只)会出现在具有三维存储单元阵列(例如，图5B的存储单元阵列520)的可重写非易失性存储器模块406中。
图10是根据本发明的一范例实施例所显示的译码方法的示意图。
请参照图10，在步骤S1001中，基于第一读取电压电平来从可重写非易失性存储器模块的多个第一存储单元读取第一数据。在步骤S1002中，对第一数据执行第一译码操作。在步骤S1003中，判断第一译码操作是否失败。若第一译码操作未失败(即成功)，在步骤S1004中，输出成功译码的数据。若第一译码操作失败，在步骤S1005中，评估可重写非易失性存储器模块的信道状态并根据所评估的信道状态获得第二读取电压电平，其中第二读取电压电平不同于第一读取电压电平，且第二读取电压电平不同于最佳读取电压电平。在步骤S1006中，基于第二读取电压电平从所述第一存储单元读取第二数据。在步骤S1007中，对第二数据执行第二译码操作。
图11A与图11B是根据本发明的另一范例实施例所显示的译码方法的示意图。
请参照图11A，在步骤S1101中，基于第一读取电压电平来从可重写非易失性存储器模块的多个第一存储单元读取第一数据。在步骤S1102中，对第一数据执行第一译码操作。在步骤S1103中，判断第一译码操作是否失败。若第一译码操作未失败(即成功)，在步骤S1104中，输出成功译码的数据。若第一译码操作失败，在步骤S1105中，评估可重写非易失性存储器模块的信道状态。在步骤S1106中，根据所评估的信道状态执行一读取电压电平粗调操作以获得第二读取电压电平，其中第二读取电压电平不同于第一读取电压电平，且第二读取电压电平不同于最佳读取电压电平。在步骤S1107中，基于第二读取电压电平从所述第一存储单元读取第二数据。在步骤S1108中，对第二数据执行第二译码操作。例如，可根据一预置信道可靠度信息执行第二译码操作。例如，此预置信道可靠度信息可能是记载于第0个对数相似度比值表格(也称为预置对数相似度比值表格)。在步骤S1109中，判断第二译码操作是否失败。若第二译码操作未失败(即成功)，在步骤S1104中，输出成功译码的数据。若第二译码操作失败，进入步骤S1110。
请参照图11B，在步骤S1110中，执行一最佳读取电压电平追踪操作以获得最佳读取电压电平。在步骤S1111中，基于最佳读取电压电平从所述第一存储单元读取第三数据。在步骤S1112中，根据信道可靠度信息对第三数据执行第三译码操作。例如，可从第i个对数相似度比值表格中获得此信道可靠度信息，其中i为正整数。在步骤S1113中，判断第三译码操作是否失败。若第三译码操作未失败(即成功)，在步骤S1104中，输出成功译码的数据。若第三译码操作失败，在步骤S1114中，判断第三译码操作的执行次数是否达到一预置次数。若第三译码操作的执行次数尚未达到此预置次数，在步骤S1115中，调整(或更新)信道可靠度信息。例如，可改为从第i+1个对数相似度比值表格中获得更新后的信道可靠度信息。在步骤S1115之后，步骤S1112可被重复执行，以根据调整后的信道可靠度信息再次对第三数据执行第三译码操作。此外，若在步骤S1114中判断为“是”(例如，所有的对数相似度比值表格皆已用完)，则进入步骤S1116，判定译码失败。
然而，图10、图11A及图11B中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图10、图11A及图11B中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图10、图11A及图11B的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，在基于第一读取电压电平来读取第一数据且对第一数据的第一译码操作失败时，可根据所评估的可重写非易失性存储器模块的信道状态来获得与第一读取电压电平不同的第二读取电压电平，且此第二读取电压电平不同于最佳读取电压电平。然后，再基于此第二读取电压电平来读取第二数据并执行第二译码操作。相对于一般的译码机制在译码失败之后只能藉由查表来盲目地测试不同的读取电压或直接执行最佳读取电压追踪程序，本发明可以在不过度延长耗费在寻找第二读取电压电平的时间的前提下，大幅增加第二译码操作的成功率，从而增加整体译码效率。特别是，在可重写非易失性存储器模块具有三维存储单元结构的范例实施例中，存储器存储装置的译码效率更可显著提升。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，均在本发明范围内。
Claims (24)
1.一种译码方法，用于包括多个存储单元的可重写非易失性存储器模块，其特征在于，所述译码方法包括：
基于第一读取电压电平来从所述多个存储单元中的多个第一存储单元读取第一数据；
对所述第一数据执行第一译码操作；
若所述第一译码操作失败，评估所述可重写非易失性存储器模块的信道状态并根据所述信道状态获得第二读取电压电平，其中所述第二读取电压电平不同于所述第一读取电压电平，且所述第二读取电压电平不同于最佳读取电压电平；
基于所述第二读取电压电平来从所述多个第一存储单元读取第二数据；
对所述第二数据执行第二译码操作。
2.根据权利要求1所述的译码方法，其特征在于，评估所述可重写非易失性存储器模块的所述信道状态并根据所述信道状态获得所述第二读取电压电平的步骤包括：
获得所述多个第一存储单元中符合预置条件的存储单元的第一数目；
根据所述第一数目来决定所述第二读取电压电平。
3.根据权利要求2所述的译码方法，其特征在于，获得所述多个第一存储单元中符合所述预置条件的存储单元的所述第一数目的步骤包括：
根据所述第一数据中的第一类数据来获得符合所述预置条件的存储单元的所述第一数目。
4.根据权利要求2所述的译码方法，其特征在于，根据所述第一数目来决定所述第二读取电压电平的步骤包括：
获得所述第一数目与所述多个第一存储单元的总数的比值；
根据所述比值来决定所述第二读取电压电平。
5.根据权利要求2所述的译码方法，其特征在于，所述第一数目的值正相关于所述第一读取电压电平与所述第二读取电压电平之间的电压差值。
6.根据权利要求1所述的译码方法，其特征在于，还包括：
若所述第二译码操作失败，执行最佳读取电压电平追踪操作以获得所述最佳读取电压电平；
基于所述最佳读取电压电平来从所述多个第一存储单元读取第三数据，其中所述第三数据中的错误位的总数少于所述第二数据中的错误位的总数；
对所述第三数据执行第三译码操作。
7.根据权利要求1所述的译码方法，其特征在于，所述译码方法适用于具有三维存储单元阵列的所述可重写非易失性存储器模块。
8.根据权利要求1所述的译码方法，其特征在于，所述可重写非易失性存储器模块的阈值读取电压电平与所述可重写非易失性存储器模块的预置读取电压电平之间的第一电压差值大于第二电压差值的一半，
其中所述第二电压差值为所述多个第一存储单元的初始阈值电压分布上的状态所对应的阈值电压上端点与阈值电压下端点之间的电压差值，
其中基于所述阈值读取电压电平从所述多个第一存储单元读取的数据所包含的错误位的总数趋近于用于控制所述可重写非易失性存储器模块的存储器控制电路单元的最大错误更正能力所对应的一错误位数目。
9.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以连接至主机系统；
可重写非易失性存储器模块，包括多个存储单元；
存储器控制电路单元，连接至所述连接接口单元与所述可重写非易失性存储器模块，
其中所述存储器控制电路单元用以发送第一读取指令序列以指示基于第一读取电压电平来从所述多个存储单元中的多个第一存储单元读取第一数据，
其中所述存储器控制电路单元更用以对所述第一数据执行第一译码操作，
其中若所述第一译码操作失败，所述存储器控制电路单元更用以评估所述可重写非易失性存储器模块的信道状态并根据所述信道状态获得第二读取电压电平，其中所述第二读取电压电平不同于所述第一读取电压电平，且所述第二读取电压电平不同于最佳读取电压电平，
其中所述存储器控制电路单元更用以发送第二读取指令序列以指示基于所述第二读取电压电平来从所述多个第一存储单元读取第二数据，
其中所述存储器控制电路单元更用以对所述第二数据执行第二译码操作。
10.根据权利要求9所述的存储器存储装置，其特征在于，所述存储器控制电路单元评估所述可重写非易失性存储器模块的所述信道状态并根据所述信道状态获得所述第二读取电压电平的操作包括：
获得所述多个第一存储单元中符合预置条件的存储单元的第一数目；
根据所述第一数目来决定所述第二读取电压电平。
11.根据权利要求10所述的存储器存储装置，其特征在于，所述存储器控制电路单元获得所述多个第一存储单元中符合所述预置条件的存储单元的所述第一数目的操作包括：
根据所述第一数据中的第一类数据来获得符合所述预置条件的存储单元的所述第一数目。
12.根据权利要求10所述的存储器存储装置，其特征在于，所述存储器控制电路单元根据所述第一数目来决定所述第二读取电压电平的操作包括：
获得所述第一数目与所述多个第一存储单元的总数的比值；
根据所述比值来决定所述第二读取电压电平。
13.根据权利要求10所述的存储器存储装置，其特征在于，所述第一数目的值正相关于所述第一读取电压电平与所述第二读取电压电平之间的电压差值。
14.根据权利要求9所述的存储器存储装置，其特征在于，若所述第二译码操作失败，所述存储器控制电路单元更用以执行一最佳读取电压电平追踪操作以获得所述最佳读取电压电平，
其中所述存储器控制电路单元更用以发送第三读取指令序列以指示基于所述最佳读取电压电平来从所述多个第一存储单元读取第三数据，其中所述第三数据中的错误位的总数少于所述第二数据中的错误位的总数，
其中所述存储器控制电路单元更用以对所述第三数据执行第三译码操作。
15.根据权利要求9所述的存储器存储装置，其特征在于，所述可重写非易失性存储器模块具有三维存储单元阵列。
16.根据权利要求9所述的存储器存储装置，其特征在于，所述可重写非易失性存储器模块的阈值读取电压电平与所述可重写非易失性存储器模块的预置读取电压电平之间的第一电压差值大于第二电压差值的一半，
其中所述第二电压差值为所述多个第一存储单元的初始阈值电压分布上的状态所对应的阈值电压上端点与阈值电压下端点之间的电压差值，
其中基于所述阈值读取电压电平从所述多个第一存储单元读取的数据所包含的错误位的总数趋近于所述存储器控制电路单元的最大错误更正能力所对应的错误位数目。
17.一种存储器控制电路单元，用于控制包括多个存储单元的可重写非易失性存储器模块，其特征在于，所述存储器控制电路单元包括：
主机接口，用以连接至主机系统；
存储器接口，用以连接至所述可重写非易失性存储器模块；
错误检查与校正电路；
存储器管理电路，连接至所述主机接口、所述存储器接口及所述错误检查与校正电路，
其中所述存储器管理电路用以发送第一读取指令序列以指示基于第一读取电压电平从所述多个存储单元中的多个第一存储单元读取第一数据，
其中所述错误检查与校正电路用以对所述第一数据执行第一译码操作，
其中若所述第一译码操作失败，所述存储器管理电路更用以评估所述可重写非易失性存储器模块的信道状态并根据所述信道状态获得第二读取电压电平，其中所述第二读取电压电平不同于所述第一读取电压电平，且所述第二读取电压电平不同于最佳读取电压电平，
其中所述存储器管理电路更用以发送第二读取指令序列以指示基于所述第二读取电压电平来从所述多个第一存储单元读取第二数据，
其中所述错误检查与校正电路更用以对所述第二数据执行第二译码操作。
18.根据权利要求17所述的存储器控制电路单元，其特征在于，所述存储器管理电路评估所述可重写非易失性存储器模块的所述信道状态并根据所述信道状态获得所述第二读取电压电平的操作包括：
获得所述多个第一存储单元中符合预置条件的存储单元的第一数目；
根据所述第一数目来决定所述第二读取电压电平。
19.根据权利要求18所述的存储器控制电路单元，其特征在于，所述存储器管理电路获得所述多个第一存储单元中符合所述预置条件的存储单元的所述第一数目的操作包括：
根据所述第一数据中的第一类数据来获得符合所述预置条件的存储单元的所述第一数目。
20.根据权利要求18所述的存储器控制电路单元，其特征在于，所述存储器管理电路根据所述第一数目来决定所述第二读取电压电平的操作包括：
获得所述第一数目与所述多个第一存储单元的总数的比值；
根据所述比值来决定所述第二读取电压电平。
21.根据权利要求18所述的存储器控制电路单元，其特征在于，所述第一数目的值正相关于所述第一读取电压电平与所述第二读取电压电平之间的电压差值。
22.根据权利要求17所述的存储器控制电路单元，其特征在于，若所述第二译码操作失败，所述存储器管理电路更用以执行最佳读取电压电平追踪操作以获得所述最佳读取电压电平，
其中所述存储器管理电路更用以发送第三读取指令序列以指示基于所述最佳读取电压电平来从所述多个第一存储单元读取第三数据，其中所述第三数据中的错误位的总数少于所述第二数据中的错误位的总数，
其中所述错误检查与校正电路更用以对所述第三数据执行第三译码操作。
23.根据权利要求17所述的存储器控制电路单元，其特征在于，所述可重写非易失性存储器模块具有三维存储单元阵列。
24.根据权利要求17所述的存储器控制电路单元，其特征在于，所述可重写非易失性存储器模块的阈值读取电压电平与所述可重写非易失性存储器模块的预置读取电压电平之间的第一电压差值大于第二电压差值的一半，
其中所述第二电压差值为所述多个第一存储单元的初始阈值电压分布上的一状态所对应的阈值电压上端点与阈值电压下端点之间的电压差值，
其中基于所述阈值读取电压电平从所述多个第一存储单元读取的数据所包含的错误位的总数趋近于所述错误检查与校正电路的最大错误更正能力所对应的错误位数目。
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