CN109901945A - 解码方法、存储器存储装置及存储器控制电路单元 - Google Patents

Abstract

本发明的范例实施例提供一种解码方法、存储器存储装置及存储器控制电路单元，所述解码方法用于包括可复写式非易失性存储器模块的存储器存储装置。所述解码方法包括：使用至少一读取电压电平读取至少一存储单元以获得码字；由错误检查与校正电路对码字执行奇偶检查操作以产生对应于码字的校验子总合；以及根据校验子总合是否小于第一预设值，动态地调整错误检查与校正电路在第一解码操作中使用的第一参数并由错误检查与校正电路使用第一参数对码字执行第一解码操作。

Description

解码方法、存储器存储装置及存储器控制电路单元

技术领域

本发明涉及一种解码方法、存储器存储装置及存储器控制电路单元。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

为了确保数据的正确性，存储在可复写式非易失性存储器模块中的数据可能经过编码。当从可复写式非易失性存储器模块读取数据时，所读取的数据可被解码以更正错误。然而，对数据的解码可能会遇到错误地板(error floor)，使得解码效率降低。错误地板一般认为是由数据中的陷阱集(trapping set)所引起。若数据中具有陷阱集，则数据中的错误比特数可能无法通过解码而收敛。

发明内容

本发明的范例实施例提供一种解码方法、存储器存储装置及存储器控制电路单元，可改善对于具有陷阱集的数据的解码效率。

本发明的一范例实施例提供一种解码方法，其用于包括可复写式非易失性存储器模块的存储器存储装置，其中所述可复写式非易失性存储器模块包括多个存储单元，且所述解码方法包括：发送读取指令序列，其中所述读取指令序列用以指示所述可复写式非易失性存储器模块使用至少一读取电压电平读取所述存储单元的至少其中之一以获得码字；由错误检查与校正电路对所述码字执行奇偶检查操作以产生对应于所述码字的校验子总合；以及根据所述校验子总合是否小于第一预设值，动态地调整所述错误检查与校正电路在第一解码操作中使用的第一参数并由所述错误检查与校正电路使用所述第一参数对所述码字执行所述第一解码操作，其中所调整的所述第一参数影响所述码字中的第一比特在所述第一解码操作中被视为错误比特的机率。

在本发明的一范例实施例中，所述校验子总合为对应于所述码字的初始校验子总合，且所述初始校验子总合是通过对尚未被解码的所述码字执行所述奇偶检查操作而产生。

在本发明的一范例实施例中，所述第一解码操作是使用比特翻转算法，且所述第一参数包括所述比特翻转算法中用以决定待翻转比特的翻转门槛值。

在本发明的一范例实施例中，根据所述校验子总合是否小于所述第一预设值动态地调整所述错误检查与校正电路在所述第一解码操作中使用的所述第一参数的步骤包括：若所述校验子总合小于所述第一预设值，将所述翻转门槛值从第一门槛值调整为第二门槛值，其中所述第二门槛值小于所述第一门槛值；以及若所述校验子总合不小于所述第一预设值，将所述翻转门槛值设定为所述第一门槛值。

在本发明的一范例实施例中，所述第一解码操作是使用最小总和算法，且所述第一参数包括对应于所述第一比特的对数可能性比值。

在本发明的一范例实施例中，根据所述校验子总合是否小于所述第一预设值动态地调整所述错误检查与校正电路在所述第一解码操作中使用的所述第一参数的步骤包括：若所述校验子总合小于所述第一预设值，将所述对数可能性比值从第一数值调整为第二数值，其中所述第二数值的绝对值小于所述第一数值的绝对值；以及若所述校验子总合不小于所述第一预设值，将所述对数可能性比值设定为所述第一数值。

在本发明的一范例实施例中，根据所述校验子总合是否小于所述第一预设值动态地调整所述错误检查与校正电路在所述第一解码操作中使用的所述第一参数并由所述错误检查与校正电路使用所述第一参数对所述码字执行所述第一解码操作的步骤包括：在产生所述校验子总合之后，由所述错误检查与校正电路对所述码字执行第二解码操作；以及在执行所述第二解码操作之后，根据所述校验子总合是否小于所述第一预设值，动态地调整所述错误检查与校正电路在所述第一解码操作中使用的所述第一参数，并由所述错误检查与校正电路使用所述第一参数对所述码字执行所述第一解码操作，其中所述第一解码操作与所述第二解码操作是使用不同的解码算法。

在本发明的一范例实施例中，由所述错误检查与校正电路对所述码字执行所述第二解码操作的步骤包括：根据所述校验子总合是否小于第二预设值，动态地调整所述错误检查与校正电路在所述第二解码操作中使用的第二参数，并由所述错误检查与校正电路使用所述第二参数对所述码字执行所述第二解码操作，其中所调整的所述第二参数影响所述码字中的第二比特在所述第二解码操作中被视为所述错误比特的机率。

本发明的另一范例实施例提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个存储单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以发送读取指令序列，其指示所述可复写式非易失性存储器模块使用至少一读取电压电平读取所述存储单元的至少其中之一以获得码字。所述存储器控制电路单元还用以对所述码字执行奇偶检查操作以产生对应于所述码字的校验子总合。所述存储器控制电路单元还用以根据所述校验子总合是否小于第一预设值，动态地调整在第一解码操作中使用的第一参数并使用所述第一参数对所述码字执行所述第一解码操作。所调整的所述第一参数影响所述码字中的第一比特在所述第一解码操作中被视为错误比特的机率。

在本发明的一范例实施例中，所述存储器控制电路单元根据所述校验子总合是否小于所述第一预设值动态地调整在所述第一解码操作中使用的所述第一参数的操作包括：若所述校验子总合小于所述第一预设值，将所述翻转门槛值从第一门槛值调整为第二门槛值，其中所述第二门槛值小于所述第一门槛值；以及若所述校验子总合不小于所述第一预设值，将所述翻转门槛值设定为所述第一门槛值。

在本发明的一范例实施例中，所述存储器控制电路单元根据所述校验子总合是否小于所述第一预设值动态地调整在所述第一解码操作中使用的所述第一参数的操作包括：若所述校验子总合小于所述第一预设值，将所述对数可能性比值从第一数值调整为第二数值，其中所述第二数值的绝对值小于所述第一数值的绝对值；以及若所述校验子总合不小于所述第一预设值，将所述对数可能性比值设定为所述第一数值。

在本发明的一范例实施例中，所述存储器控制电路单元根据所述校验子总合是否小于所述第一预设值动态地调整在所述第一解码操作中使用的所述第一参数并使用所述第一参数对所述码字执行所述第一解码操作的操作包括：在获得所述校验子总合之后，对所述码字执行第二解码操作；以及在执行所述第二解码操作之后，根据所述校验子总合是否小于所述第一预设值，动态地调整在所述第一解码操作中使用的所述第一参数，并使用所述第一参数对所述码字执行所述第一解码操作，其中所述第一解码操作与所述第二解码操作是使用不同的解码算法。

在本发明的一范例实施例中，所述存储器控制电路单元对所述码字执行所述第二解码操作的操作包括：根据所述校验子总合是否小于第二预设值，动态地调整在所述第二解码操作中使用的第二参数，并使用所述第二参数对所述码字执行所述第二解码操作，其中所调整的所述第二参数影响所述码字中的一第二比特在所述第二解码操作中被视为所述错误比特的机率。

本发明的另一范例实施例提供一种存储器控制电路单元，其用于控制存储器存储装置，其中所述存储器存储装置包括可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个存储单元，所述存储器控制电路单元包括主机接口、存储器接口、错误检查与校正电路及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口、所述存储器接口及所述错误检查与校正电路。所述存储器管理电路用以发送读取指令序列，其指示所述可复写式非易失性存储器模块使用至少一读取电压电平读取所述存储单元的至少其中之一以获得码字。所述错误检查与校正电路用以对所述码字执行奇偶检查操作以产生对应于所述码字的校验子总合。所述错误检查与校正电路还用以根据所述校验子总合是否小于第一预设值，动态地调整在第一解码操作中使用的第一参数，且所述错误检查与校正电路还用以使用所述第一参数对所述码字执行所述第一解码操作。所调整的所述第一参数影响所述码字中的第一比特在所述第一解码操作中被视为错误比特的机率。

在本发明的一范例实施例中，所述错误检查与校正电路根据所述校验子总合是否小于所述第一预设值动态地调整在所述第一解码操作中使用的所述第一参数的操作包括：若所述校验子总合小于所述第一预设值，将所述翻转门槛值从第一门槛值调整为第二门槛值，其中所述第二门槛值小于所述第一门槛值；以及若所述校验子总合不小于所述第一预设值，将所述翻转门槛值设定为所述第一门槛值。

在本发明的一范例实施例中，所述错误检查与校正电路根据所述校验子总合是否小于所述第一预设值动态地调整在所述第一解码操作中使用的所述第一参数的操作包括：若所述校验子总合小于所述第一预设值，将所述对数可能性比值从第一数值调整为第二数值，其中所述第二数值的绝对值小于所述第一数值的绝对值；以及若所述校验子总合不小于所述第一预设值，将所述对数可能性比值设定为所述第一数值。

在本发明的一范例实施例中，所述错误检查与校正电路根据所述校验子总合是否小于所述第一预设值动态地调整在所述第一解码操作中使用的所述第一参数且所述错误检查与校正电路使用所述第一参数对所述码字执行所述第一解码操作的操作包括：在获得所述校验子总合之后，所述错误检查与校正电路对所述码字执行第二解码操作；以及在执行所述第二解码操作之后，所述错误检查与校正电路根据所述校验子总合是否小于所述第一预设值，动态地调整在所述第一解码操作中使用的所述第一参数，且所述错误检查与校正电路使用所述第一参数对所述码字执行所述第一解码操作，其中所述第一解码操作与所述第二解码操作是使用不同的解码算法。

在本发明的一范例实施例中，所述错误检查与校正电路对所述码字执行所述第二解码操作的操作包括：所述错误检查与校正电路根据所述校验子总合是否小于第二预设值，动态地调整在所述第二解码操作中使用的一第二参数，且所述错误检查与校正电路使用所述第二参数对所述码字执行所述第二解码操作，其中所调整的所述第二参数影响所述码字中的一第二比特在所述第二解码操作中被视为所述错误比特的机率。

基于上述，在从可复写式非易失性存储器模块中读取待解码的码字后，对应于码字的校验子总合可通过执行奇偶检查操作而产生。然后，根据校验子总合是否小于第一预设值，错误检查与校正电路在第一解码操作中使用的第一参数可动态地被调整，从而提高解码效率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；

图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；

图6是根据本发明的一范例实施例所示出的奇偶检查矩阵的示意图；

图7是根据本发明的一范例实施例所示出的存储单元的临界电压分布的示意图；

图8是根据本发明的一范例实施例所示出的二分图(bipartite graph)的示意图；

图9是根据本发明的一范例实施例所示出的奇偶检查操作的示意图；

图10是根据本发明的第一范例实施例所示出的解码方法的流程图；

图11是根据本发明的第二范例实施例所示出的解码方法的流程图；

图12是根据本发明的第三范例实施例所示出的解码方法的流程图；

图13是根据本发明的第四范例实施例所示出的解码方法的流程图；

图14与图15是根据本发明的第五范例实施例所示出的解码方法的流程图。

附图标记说明

10、30：存储器存储装置；

11、31：主机系统；

110：系统总线；

111：处理器；

112：随机存取存储器；

113：只读存储器；

114：数据传输接口；

12：输入/输出(I/O)装置；

20：主机板；

201：U盘；

202：存储卡；

203：固态硬盘；

204：无线存储器存储装置；

205：全球定位系统模块；

206：网络接口卡；

207：无线传输装置；

208：键盘；

209：屏幕；

210：喇叭；

32：SD卡；

33：CF卡；

34：嵌入式存储装置；

341：嵌入式多媒体卡；

342：嵌入式多芯片封装存储装置；

402：连接接口单元；

404：存储器控制电路单元；

406：可复写式非易失性存储器模块；

502：存储器管理电路；

504：主机接口；

506：存储器接口；

508：错误检查与校正电路；

510：缓冲存储器；

512：电源管理电路；

600、900：奇偶检查矩阵；

710、720：状态；

701：读取电压电平；

730：重叠区域；

830：二分图；

832(1)～832(k)：奇偶节点；

834(1)～834(n)：信息节点；

901：码字；

902：校验向量；

S1001：步骤(发送读取指令序列，其指示可复写式非易失性存储器模块使用至少一读取电压电平读取至少一个存储单元以获得码字)；

S1002：步骤(由错误检查与校正电路对所述码字执行奇偶检查操作以产生对应于所述码字的校验子总合)；

S1003：步骤(根据所述校验子总合是否小于第一预设值，动态地调整错误检查与校正电路在第一解码操作中使用的第一参数)；

S1004：步骤(由错误检查与校正电路使用第一参数对所述码字执行第一解码操作)；

S1101：步骤(发送读取指令序列，其指示可复写式非易失性存储器模块使用至少一读取电压电平读取至少一个存储单元以获得码字)；

S1102：步骤(由错误检查与校正电路对所述码字执行奇偶检查操作以产生对应于所述码字的校验子总合)；

S1103：步骤(校验子总合是否小于第一预设值)；

S1104：步骤(将翻转门槛值从第一门槛值调整为第二门槛值)；

S1105：步骤(将翻转门槛值设定为第一门槛值)；

S1106：步骤(由错误检查与校正电路使用动态决定的翻转门槛值对所述码字执行第一解码操作)；

S1201：步骤(发送读取指令序列，其指示可复写式非易失性存储器模块使用至少一读取电压电平读取至少一个存储单元以获得码字)；

S1202：步骤(由错误检查与校正电路对所述码字执行奇偶检查操作以产生对应于所述码字的校验子总合)；

S1203：步骤(校验子总合是否小于第一预设值)；

S1204：步骤(将对数可能性比值从第一数值调整为第二数值)；

S1205：步骤(将对数可能性比值设定为第一数值)；

S1206：步骤(由错误检查与校正电路使用动态决定的对数可能性比值对所述码字执行第一解码操作)；

S1301：步骤(发送读取指令序列，其指示可复写式非易失性存储器模块使用至少一读取电压电平读取至少一个存储单元以获得码字)；

S1302：步骤(由错误检查与校正电路对所述码字执行奇偶检查操作以产生对应于所述码字的初始校验子总合)；

S1303：步骤(由错误检查与校正电路对所述码字执行第二解码操作)；

S1304：步骤(是否解码成功)；

S1305：步骤(输出解码成功的码字)；

S1306：步骤(初始校验子总合是否小于第一预设值)；

S1307：步骤(将对数可能性比值从第一数值调整为第二数值)；

S1308：步骤(将对数可能性比值设定为第一数值)；

S1309：步骤(由错误检查与校正电路使用动态决定的对数可能性比值对所述码字执行第一解码操作)；

S1401：步骤(发送读取指令序列，其指示可复写式非易失性存储器模块使用至少一读取电压电平读取至少一个存储单元以获得码字)；

S1402：步骤(由错误检查与校正电路对所述码字执行奇偶检查操作以产生对应于所述码字的初始校验子总合)；

S1403：步骤(初始校验子总合是否小于第二预设值)；

S1404：步骤(将翻转门槛值从第一门槛值调整为第二门槛值)；

S1405：步骤(将翻转门槛值设定为第一门槛值)；

S1406：步骤(由错误检查与校正电路使用动态决定的翻转门槛值对所述码字执行第二解码操作)；

S1407：步骤(是否解码成功)；

S1408：步骤(输出解码成功的码字)；

S1501：步骤(初始校验子总合是否小于第二预设值)；

S1502：步骤(将对数可能性比值从第一数值调整为第二数值)；

S1503：步骤(将对数可能性比值设定为第一数值)；

S1504：步骤(由错误检查与校正电路使用动态决定的对数可能性比值对所述码字执行第一解码操作)。

具体实施方式

一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(random access memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆连接至系统总线(system bus)110。

在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可通过数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12连接。例如，主机系统11可通过系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以通过有线或无线方式连接至存储器存储装置10。存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的安全数字(SecureDigital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi MediaCard,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

连接接口单元402用以将存储器存储装置10连接至主机系统11。在本范例实施例中，连接接口单元402是相容于串行高级技术附件(Serial Advanced TechnologyAttachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并行高级技术附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCIExpress)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。

存储器控制电路单元404用以执行以硬件型式或固体型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块406是连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、复数阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下也称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作也称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。

在本范例实施例中，可复写式非易失性存储器模块406的存储单元会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元。具体来说，同一条字元线上的存储单元会组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字元线上的实体程序化单元至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元通常包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512比特组(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504、存储器接口506及错误检查与校正电路508。

存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。

在本范例实施例中，存储器管理电路502的控制指令是以固体型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在另一范例实施例中，存储器管理电路502的控制指令也可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在另一范例实施例中，存储器管理电路502的控制指令也可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或其群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。

存储器管理电路502可将可复写式非易失性存储器模块406的多个实体单元逻辑地分组至存储区与替换区。存储区中的实体单元是用以存储数据，而替换区中的实体单元则是用以替换存储区中损坏的实体单元。例如，若从某一个实体单元中读取的数据所包含的错误过多而无法被更正时，此实体单元可被视为是损坏的实体单元。须注意的是，若替换区中没有可用的实体单元，则存储器管理电路502可能会将整个存储器存储装置10宣告为写入保护(write protect)状态，而无法再写入数据。

在本范例实施例中，每一个实体单元是指一个实体抹除单元。然而，在另一范例实施例中，一个实体单元也可以是指一个实体地址、一个实体程序化单元或由多个连续或不连续的实体地址组成。存储器管理电路502可配置多个逻辑单元以映射存储区中的实体单元。在本范例实施例中，每一个逻辑单元是指一个逻辑地址。然而，在另一范例实施例中，一个逻辑单元也可以是指一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。此外，逻辑单元中的每一者可被映射至一或多个实体单元。

存储器管理电路502可将逻辑单元与实体单元之间的映射关系(也称为逻辑-实体地址映射关系)记录于至少一逻辑-实体地址映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑-实体地址映射表来执行对于存储器存储装置10的数据存取操作。

主机接口504是连接至存储器管理电路502并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504也可以是相容于PATA标准、IEEE 1394标准、PCIExpress标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口506是连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会通过存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

错误检查与校正电路508是连接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。

在一范例实施例中，存储器控制电路单元404还包括缓冲存储器510与电源管理电路512。

缓冲存储器510是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是连接至存储器管理电路502并且用以控制存储器存储装置10的电源。

在本范例实施例中，错误检查与校正电路508支援低密度奇偶检查(low-densityparity-check,LDPC)码。例如，错误检查与校正电路508可利用低密度奇偶检查码来编码与解码。然而，在另一范例实施例中，错误检查与校正电路508也可以支援BCH码、回旋码(convolutional code)、涡轮码(turbo code)等等，本发明不加以限制。

在低密度奇偶检查码中，是用一个奇偶检查矩阵来定义有效的码字。以下将奇偶检查矩阵标记为矩阵H，并且一码字标记为CW。依照以下方程序(1)，若奇偶检查矩阵H与码字CW的相乘是零向量，表示码字CW为有效的码字。其中运算子表示模2(mod 2)的矩阵相乘。换言之，矩阵H的零空间(null space)便包含了所有的有效码字。然而，本发明并不限制码字CW的内容。例如，码字CW也可以包括用任意算法所产生的错误更正码或是错误检查码。

其中矩阵H的维度是k-乘-n(k-by-n)，码字CW的维度是1-乘-n。k与n为正整数。码字CW中包括了信息比特与奇偶比特，即码字CW可以表示成[M P]，其中向量M是由信息比特所组成，向量P是由奇偶比特所组成。向量M的维度是1-乘-(n-k)，而向量P的维度是1-乘-k。以下将信息比特与奇偶比特统称为数据比特。换言之，码字CW中具有n个数据比特。在码字CW中，信息比特的长度为(n-k)比特，奇偶比特的长度是k比特，并且码字CW的码率(coderate)为(n-k)/n。

一般来说在编码时会使用一个产生矩阵(以下标记为G)，使得对于任意的向量M都可满足以下方程序(2)。其中产生矩阵G的维度是(n-k)-乘-n。

由方程序(2)所产生的码字CW为有效的码字。因此可将方程序(2)代入方程序(1)，藉此得到以下方程序(3)。

由于向量M可以是任意的向量，因此以下方程序(4)必定会满足。也就是说，在决定奇偶检查矩阵H以后，对应的产生矩阵G也可被决定。

在解码一个码字CW时，会先对码字中的数据比特执行一个奇偶检查操作，例如将奇偶检查矩阵H与码字CW相乘以产生一个向量(以下标记为S，如以下方程序(5)所示)。若向量S是零向量，则可直接输出码字CW。若向量S不是零向量，则表示码字CW不是有效的码字。

向量S的维度是k-乘-1。向量S中的每一个元素也称为校验子(syndrome)。若码字CW不是有效的码字，则错误检查与校正电路508会执行一个解码操作，以更正码字CW中的错误(即，错误比特)。

图6是根据本发明的一范例实施例所示出的奇偶检查矩阵的示意图。请参照图6，奇偶检查矩阵600的维度是k-乘-n。例如，k为8，并且n为9。然而，本发明并不限制正整数k与n的数值。

奇偶检查矩阵600的每一列(row)也代表了一限制(constraint)。以奇偶检查矩阵600的第一列为例，若某一个码字是有效码字，则将此码字中第3、5、8与第9个比特做模2(mod 2)的加法之后，会得到比特“0”。在此领域有通常知识者应能理解如何用奇偶检查矩阵600来编码与解码，在此便不再赘述。此外，奇偶检查矩阵600仅为一个范例矩阵，而非用以限制本发明。

当存储器管理电路502要将多个比特存储至可复写式非易失性存储器模块406时，错误检查与校正电路508会对每(n-k)个比特(即，信息比特)产生对应的k个奇偶比特。接下来，存储器管理电路502会把这n个比特(即，数据比特)作为一个码字写入至可复写式非易失性存储器模块406。

图7是根据本发明的一范例实施例所示出的存储单元的临界电压分布的示意图。请参照图7，横轴代表存储单元的临界电压，而纵轴代表存储单元个数。例如，图7可表示一个实体程序化单元中各个存储单元的临界电压。

假设状态710对应于比特“1”并且状态720对应于比特“0”，则当某一个存储单元的临界电压属于状态710时，此存储单元所存储的是比特“1”；相反地，若某一个存储单元的临界电压属于状态720时，此存储单元所存储的是比特“0”。须注意的是，在本范例实施例中，临界电压分布中的一个状态对应至一个比特值，并且存储单元的临界电压分布有两种可能的状态。然而，在其他范例实施例中，临界电压分布中的每一个状态也可以对应至多个比特值并且存储单元的临界电压的分布也可能有四种、八种或其他任意个状态。此外，本发明也不限制每一个状态所代表的比特。例如，在图7的另一范例实施例中，状态710也可以对应于比特“0”，而状态720则对应于比特“1”。

在本范例实施例中，当要从可复写式非易失性存储器模块406读取数据时，存储器管理电路502会发送一读取指令序列至可复写式非易失性存储器模块406。此读取指令序列用以指示可复写式非易失性存储器模块406使用至少一个读取电压电平读取至少一个存储单元(也称为第一存储单元)以获得第一存储单元所存储的数据。例如，根据此读取指令序列，可复写式非易失性存储器模块406可使用图7中的读取电压电平701来读取第一存储单元。若第一存储单元中的某一者的临界电压小于读取电压电平701，则此存储单元可被导通，并且存储器管理电路502可读到比特“1”。或者，若第一存储单元中的某一者的临界电压大于读取电压电平701，则此存储单元可不被导通，并且存储器管理电路502可读到比特“0”。所读取的比特数据可组成一或多个码字。

在本范例实施例中，状态710与状态720之间包含一个重叠区域730。重叠区域730表示在第一存储单元中有一些存储单元所存储的应该是比特“1”(属于状态710)，但其临界电压大于所施加的读取电压电平701；并且，在第一存储单元中有一些存储单元所存储的应该是比特“0”(属于状态720)，但其临界电压小于所施加的读取电压电平701。换言之，通过施加读取电压电平701所读取的数据中，有部份的比特会有错误。

一般来说，若第一存储单元的使用时间很短(例如，数据在第一存储单元中存放时间不长)和/或第一存储单元的使用频率很低(例如，第一存储单元的读取计数、写入计数和/或抹除计数不高)，重叠区域730的面积通常很小，甚至可能不存在重叠区域730(即，状态710与720不重叠)。或者，若存储器存储装置10才刚出厂，则重叠区域730通常不存在。若重叠区域730的面积很小，通过施加读取电压电平701而从第一存储单元读取到的数据中的错误比特往往较少。

然而，随着可复写式非易失性存储器模块406的使用时间和/或使用频率增加，重叠区域730的面积可逐渐加大。例如，若第一存储单元的使用时间很长(例如，数据在第一存储单元中存放时间很长)和/或第一存储单元的使用频率很高(例如，第一存储单元的读取计数、写入计数和/或抹除计数很高)，则重叠区域730的面积可能会变大(例如，状态710与720会变更平坦和/或状态710与720彼此更靠近)。若重叠区域730的面积很大，则通过施加读取电压电平701而从第一存储单元读取到的数据中的错误比特可能较多。因此，在从可复写式非易失性存储器模块406接收所读取的数据之后，错误检查与校正电路508会执行奇偶检查操作以验证数据中是否存在错误。若判定数据中存在错误，则错误检查与校正电路508会执行解码操作来更正错误。

在本范例实施例中，错误检查与校正电路508是执行叠代(iteration)解码操作。一个叠代解码操作是用来解码来自于可复写式非易失性存储器模块406的一笔数据。例如，数据中的一个解码单位可为一个码字。在一个叠代解码操作中，用于检查数据的正确性的奇偶检查操作与用于更正数据中的错误的解码操作可重复且交替执行，直到成功的解码或叠代次数到达一预定次数为止。若叠代次数到达此预定次数，表示解码失败，并且错误检查与校正电路508可停止解码。此外，若通过奇偶检查操作判定某一数据中不存在错误，则错误检查与校正电路508可停止解码并输出解码成功的数据。

图8是根据本发明的一范例实施例所示出的二分图(bipartite graph)的示意图。请参照图8，一般来说，奇偶检查矩阵H可以表示为二分图(bipartite graph)830，其包括奇偶节点832(1)～832(k)与信息节点834(1)～834(n)。每一个奇偶节点832(1)～832(k)是对应到一个校验子，而每一个信息节点834(1)～834(n)是对应一个数据比特。数据比特与校验子之间的对应关系(即，信息节点834(1)～834(n)与奇偶节点832(1)～832(k)之间的连结)是根据奇偶检查矩阵H所产生。具体来说，若奇偶检查矩阵H中第i列(row)第j行(column)的元素为1，则第i个奇偶节点832(i)会连接到第j个信息节点834(j)，其中i与j为正整数。

当存储器管理电路502从可复写式非易失性存储器模块406中读取n个数据比特(形成一个码字)时，则存储器管理电路502也会取得每一个数据比特的可靠度信息(也称为通道可靠度信息)。此可靠度信息是用以表示对应的数据比特被解码为比特“1”或是“0”的机率(或称信心度)。在二分图830中，信息节点834(1)～834(n)也会接收到对应的可靠度信息。例如，信息节点832(1)会接收第1个数据比特的可靠度信息L₁，而信息节点832(j)会接收第j个数据比特的可靠度信息L_j。

错误检查与校正电路508可根据二分图830的结构与可靠度信息L₁～L_n来执行解码操作。例如，此解码操作会包括叠代解码。在叠代解码中，信息节点834(1)～834(n)会计算出可靠度信息给奇偶节点832(1)～832(k)，并且奇偶节点832(1)～832(k)也会计算出可靠度信息给信息节点834(1)～834(n)。这些可靠度信息会沿着这些二分图830中的边(edge)来传送。例如，奇偶节点832(i)传送给信息节点834(j)的是可靠度信息L_i→j，而信息节点834(j)传送给奇偶节点832(i)是可靠度信息L_j→i。这些可靠度信息是用来表示一个节点认为某一个数据比特被解码为“1”或是“0”的机率(即，信心度)。例如，可靠度信息L_j→i表示信息节点834(j)认为第j个数据比特被解码为“1”或是“0”的信心度(可为正或是负)，而可靠度信息L_i→j表示奇偶节点832(i)认为第j个数据比特被解码为“1”或是“0”的信心度。此外，信息节点834(1)～834(n)与奇偶节点832(1)～832(k)可根据输入的可靠度信息来计算输出的可靠度信息，其近似于计算一个数据比特被解码为“1”或是“0”的条件机率。因此，上述传送可靠度信息的过程又被称为置信传播(belief propagation)。

在对计算出的数据比特执行奇偶检查操作(例如，将数据比特所形成的码字与奇偶检查矩阵相乘)后，可判断此码字是否为有效的码字。若所产生的码字为有效的码字，表示解码成功并且叠代解码会停止。然而，若所产生的码字不是有效的码字，则会进行下一次的叠代。若叠代解码的叠代次数达到一个预设值，则表示解码失败并且叠代解码也会停止。

在本范例实施例中，可靠度信息包括对数可能性比值(Log Likelihood Ratio，LLR)。例如，图8中的可靠度信息L₁～L_n、L_i→j及L_j→i可分别是一个对数可能性比值。一般来说，某一个数据比特所对应的对数可能性比值(可能是正或负的)的绝对值越大，表示此数据比特的可靠度越高，因此，此数据比特当前的比特值就有越高的机率被视为是正确的。反之，某一个数据比特所对应的对数可能性比值的绝对值越小，则表示此数据比特的可靠度越低，因此，此数据比特当前的比特值就有越高的机率被视为是错误的并且可在当前的叠代解码中被更正。在一范例实施例中，叠代解码中使用的可靠度信息(例如，对数可能性比值)是通过查表而获得。然而，在另一范例实施例中，叠代解码中使用的可靠度信息也可以是在叠代解码中根据特定的算法而动态地计算产生。此外，基于不同的算法，信息节点834(1)～834(n)和/或奇偶节点832(1)～832(k)也可计算出不同型态的可靠度信息，而不限于对数可能性比值。

图9是根据本发明的一范例实施例所示出的奇偶检查操作的示意图。请参照图9，假设从第一存储单元中读取的数据包含码字901，则在奇偶检查操作中，根据方程序(5)，奇偶检查矩阵900可与码字901相乘以产生校验向量902(即，向量S)。码字901中的每一个比特是对应到校验向量902中的至少一个元素(即，校验子)。举例来说，码字901中的比特V₀(对应至奇偶检查矩阵900中的第一行)是对应到校验子S₁、S₄及S₇；比特V₁(对应至奇偶检查矩阵900中的第二行)是对应到校验子S₂、S₃及S₆；以此类推，比特V₈(对应至奇偶检查矩阵900中的第九行)是对应到校验子S₀、S₄及S₅。若比特V₀是错误比特，则校验子S₁、S₄及S₇的至少其中之一可能会是“1”。若比特V₁是错误比特，则校验子S₂、S₃及S₆的至少其中之一可能会是“1”。以此类推，若比特V₈是错误比特，则校验子S₀、S₄及S₅的至少其中之一可能会是“1”。

换言之，若校验子S₀～S₇皆是“0”，表示码字901中可能没有错误比特，因此错误检查与校正电路508可直接输出码字901。然而，若码字901中具有至少一个错误比特，则校验子S₀～S₇的至少其中之一可能会是“1”，并且错误检查与校正电路508可对码字901执行解码操作。

错误检查与校正电路508可支援一或多种解码算法。在一范例实施例中，错误检查与校正电路508可使用比特翻转算法来执行解码操作。基于比特翻转算法，错误检查与校正电路508可基于一个翻转门槛值来识别数据中需要翻转的比特(也称为待翻转比特)。

请参照图8，在使用比特翻转算法的一个解码操作中，错误检查与校正电路508可根据奇偶检查矩阵900与校验向量902来计算码字901中每一个比特所对应的校验权重。例如，错误检查与校正电路508可将对应至码字901中同一个比特的校验子相加以取得此比特所对应的校验权重。例如，比特V₀所对应的校验权重可等于校验子S₁、S₄及S₇的相加；比特V₁所对应的校验权重等于校验子S₂、S₃及S₆的相加；以此类推，比特V₈所对应的校验权重等于校验子S₀、S₄及S₅的相加。须注意的是，在此对校验子S₀～S₇所做的加法是一般的加法，而不是模2的加法。例如，错误检查与校正电路508可以通过以下方程序(6)来取得码字901中每一个比特所对应的校验权重。其中，向量f中的每一个元素即可用来表示码字中每一个比特所对应的校验权重。

f＝S^T×H…(6)

在产生码字中每一个比特所对应的校验权重之后，若某一个比特所对应的校验权重大于所设定的翻转门槛值，则此比特可被视为错误比特且可被翻转。例如，若翻转门槛值是“3”且码字901中比特V₃所对应的校验权重大于“3”，则错误检查与校正电路508可翻转比特V₃。或者，若翻转门槛值是“2”且码字901中比特V₁与V₃所对应的校验权重皆大于“2”，则错误检查与校正电路508可翻转比特V₁与V₃。须注意的是，翻转某一个比特是指将此比特(即待翻转比特)的比特值从“1”翻转为“0”，或者从“0”翻转为“1”。

在一范例实施例中，错误检查与校正电路508也可支援最小总合(Min-Sum)算法及总和乘积(Sum-Product)算法等解码算法，且可采用的解码算法的类型不限于上述。在判定数据中存在错误之后，错误检查与校正电路508可基于某一种解码算法来执行一个解码操作。所执行的解码操作可搭配图8的范例实施例执行。所属技术领域中技术人员应当知晓如何使用比特翻转算法、最小总合算法和/或总和乘积算法等解码算法来解码数据，在此便不赘述。此外，在一范例实施例中，错误检查与校正电路508所连续执行的两个解码操作可以是基于相同或不同的解码算法执行，本发明不加以限制。

一般来说，若对同一码字执行至少一次解码操作，则码字中的错误可能会逐渐减少(也称为错误收敛)，最终产生不具有错误比特的有效码字。但是，在某些情况下，例如待解码数据中存在陷阱集(trapping set)，则无论重复执行几次解码操作，码字中的错误比特的总数可能无法减少。在一范例实施例中，因待解码数据中存在陷阱集而导致错误无法收敛的情况，也称为发生错误地板(error floor)。当发生错误地板时，若依照预设的解码规则重复解码，则有很大的机率会因为解码次数过多而导致解码失败。

在一范例实施例中，存储器管理电路502可根据对应于某一个码字的校验子总合来识别当前或者未来对于此码字的解码操作是否会发生错误地板。若存储器管理电路502判定当前或者未来对于此码字的解码操作可能会发生错误地板，存储器管理电路502可动态地调整错误检查与校正电路508在某一解码操作(也称为第一解码操作)中使用的解码参数(也称为第一参数)。经调整的第一参数会影响此码字中的至少部分比特(也称为第一比特)在第一解码操作中被视为错误比特(或待翻转比特)的机率。然后，错误检查与校正电路508会使用经调整的第一参数对此码字执行第一解码操作。在一范例实施例中，使用经调整的第一参数对此码字执行第一解码操作可有效改善解码过程中发生错误地板的问题。以下搭配多个范例实施例来进一步说明相关操作细节。

第一范例实施例

图10是根据本发明的第一范例实施例所示出的解码方法的流程图。请参照图9与图10，在步骤S1001中，存储器管理电路502发送读取指令序列至可复写式非易失性存储器模块406，以指示可复写式非易失性存储器模块406使用至少一个读取电压电平读取至少一个存储单元以获得至少一码字。为了说明方便，以下范例实施例仅以图9的码字901作为范例。

在步骤S1002中，错误检查与校正电路508对码字901执行奇偶检查操作以产生对应于码字901的校验子总合。例如，在产生校验向量902后，存储器管理电路502可将校验向量902中的校验子S₀～S₇加总以获得对应于码字901的校验子总合。换言之，对应于码字901的校验子总合可等于校验子S₀～S₇的总和。在步骤S1003中，存储器管理电路502可根据对应于码字901的校验子总合是否小于某一预设值(也称为第一预设值)，动态地调整错误检查与校正电路508在第一解码操作中使用的第一参数。例如，根据对应于码字901的校验子总合是否小于第一预设值，存储器管理电路502可选择调整或不调整第一参数或者选择特定的调整方式来调整第一参数。例如，第一预设值可为50或更大或更小。然后，在步骤S1004中，错误检查与校正电路508使用第一参数对码字901执行第一解码操作。

须注意的是，在第一范例实施例中，第一解码操作可以是使用比特翻转算法、最小总合算法或总和乘积算法等各式LDPC解码算法或其他类型的解码算法来执行，本发明不加以限制。此外，所调整的第一参数可以是错误检查与校正电路508在第一解码操作中会使用到的各种类型的参数，只要可影响待解码的码字中的至少部分比特(即第一比特)在第一解码操作中被视为错误比特(或待翻转比特)的机率即可。

从另一角度来看，在第一范例实施例，根据对应于码字901的校验子总合是否小于第一预设值，存储器管理电路502可有效识别当前或者未来对于码字901的解码是否会发生错误地板。例如，若对应于码字901的校验子总合小于第一预设值，存储器管理电路502可判定当前或未来对于码字901的解码有很高的机率会发生错误地板。因此，存储器管理电路502可动态地将第一参数调整到合适的数值，以改善或避免未来解码过程中可能发生的错误地板的问题。反之，若对应于码字901的校验子总合不小于第一预设值，则存储器管理电路502可判定当前或未来对于码字901的解码中发生错误地板的机率不高。因此，存储器管理电路502可不调整第一参数或依照预设规则调整第一参数。须注意的是，在此提及的依照预设规则调整第一参数，是指对于第一参数的调整并非是专门针对错误地板的改善，而是属于整体解码流程的预设参数调整机制。

第二范例实施例

图11是根据本发明的第二范例实施例所示出的解码方法的流程图。须注意的是，在第二范例实施例中，错误检查与校正电路508是使用比特翻转算法来执行第一解码操作，并且第一参数包括比特翻转算法中用以决定待翻转比特的翻转门槛值。

请参照图9与图11，在步骤S1101中，存储器管理电路502发送读取指令序列至可复写式非易失性存储器模块406，以指示可复写式非易失性存储器模块406使用至少一个读取电压电平读取至少一个存储单元以获得码字901。在步骤S1102中，错误检查与校正电路508对码字901执行奇偶检查操作以产生对应于码字901的校验子总合(例如，校验子S₀～S₇的总和)。

在步骤S1103中，存储器管理电路502判断对应于码字901的校验子总合是否小于第一预设值。若对应于码字901的校验子总合小于第一预设值，在步骤S1104中，存储器管理电路502将翻转门槛值从某一数值(也称为第一门槛值)调整为另一数值(也称为第二门槛值)。第二门槛值(例如2)小于第一门槛值(例如3)。然而，若对应于码字901的校验子总合不小于第一预设值，在步骤S1105中，存储器管理电路502可将翻转门槛值设定为第一门槛值(例如3)。在步骤S1106中，错误检查与校正电路508使用动态决定的翻转门槛值对码字901执行第一解码操作。

换言之，在第二范例实施例中，若对应于码字901的校验子总合小于第一预设值，表示对于码字901的解码操作有较高的机率会发生错误地板，因此解码操作中使用的翻转门槛值可被调小。例如，通过将对应于第一解码操作中使用的翻转门槛值调小，可提高至少部分比特在第一解码操作中被翻转的机率，进而降低错误地板的发生机率或改善错误地板的问题。反之，若对应于码字901的校验子总合不小于第一预设值，表示对于码字901的解码操作中发生错误地板的机率不高，因此可不针对错误地板调整翻转门槛值。

第三范例实施例

图12是根据本发明的第三范例实施例所示出的解码方法的流程图。须注意的是，在第三范例实施例中，错误检查与校正电路508是使用最小总和算法来执行第一解码操作，并且第一参数包括对应于待解码的码字中至少部分比特(即第一比特)的对数可能性比值。

请参照图9与图12，在步骤S1201中，存储器管理电路502发送读取指令序列至可复写式非易失性存储器模块406，以指示可复写式非易失性存储器模块406使用至少一个读取电压电平读取至少一个存储单元以获得码字901。在步骤S1202中，错误检查与校正电路508对码字901执行奇偶检查操作以产生对应于码字901的校验子总合(例如，校验子S₀～S₇的总和)。

在步骤S1203中，存储器管理电路502判断对应于码字901的校验子总合是否小于第一预设值。若对应于码字901的校验子总合小于第一预设值，在步骤S1204中，存储器管理电路502将对应于第一比特的对数可能性比值从某一数值(也称为第一数值)调整为另一数值(也称为第二数值)。第二数值(例如-5)的绝对值(例如5)小于第一数值(例如-9)的绝对值(例如9)。然而，若对应于码字901的校验子总合不小于第一预设值，在步骤S1205中，存储器管理电路502可将对应于第一比特的对数可能性比值设定为第一数值(例如-9)。在步骤S1206中，错误检查与校正电路508使用动态决定的对数可能性比值对码字901执行第一解码操作。

换言之，在第三范例实施例中，若对应于码字901的校验子总合小于第一预设值，表示对于码字901的解码操作有较高的机率会发生错误地板，因此第一解码操作中使用的至少部分对数可能性比值的绝对值可被调小。例如，通过将对应于第一比特的对数可能性比值的绝对值调小，可提高第一比特在第一解码操作中被翻转的机率，进而降低错误地板的发生机率或改善错误地板的问题。反之，若对应于码字901的校验子总合不小于第一预设值，表示对于码字901的解码操作中发生错误地板的机率不高，因此可不针对错误地板调整对数可能性比值。

第四范例实施例

图13是根据本发明的第四范例实施例所示出的解码方法的流程图。须注意的是，在第四范例实施例中，在初始地产生对应于待解码的码字的校验子总和(也称为初始校验子总和)之后，错误检查与校正电路508还可以先执行一个预设解码操作(也称为第二解码操作)。第二解码操作所采用的解码算法可以相同或不同于第一解码操作所采用的解码算法。若第二解码操作失败(即第二解码操作未产生有效码字)，则第一解码操作可接续执行。此外，在第四范例实施例中，错误检查与校正电路508是使用最小总和算法来执行第一解码操作，并且第一参数包括对应于待解码的码字中至少部分比特(即第一比特)的对数可能性比值。

请参照图9与图13，在步骤S1301中，存储器管理电路502发送读取指令序列至可复写式非易失性存储器模块406，以指示可复写式非易失性存储器模块406使用至少一个读取电压电平读取至少一个存储单元以获得码字901。在步骤S1302中，错误检查与校正电路508对码字901执行奇偶检查操作以产生对应于码字901的初始校验子总合(例如，校验子S₀～S₇的总和)。在步骤S1303中，错误检查与校正电路508对码字901执行第二解码操作。须注意的是，步骤S1303中的第二解码操作可不针对错误地板的问题作参数调整。

在步骤S1304中，错误检查与校正电路508判断是否解码成功。若解码成功(即解码产生的码字为有效码字)，在步骤S1305，错误检查与校正电路508输出解码成功的码字。然而，若解码不成功(即解码产生的码字非为有效码字)，在步骤S1306中，存储器管理电路502判断对应于码字901的初始校验子总合是否小于第一预设值。

若对应于码字901的初始校验子总合小于第一预设值，在步骤S1307中，存储器管理电路502将对应于第一比特的对数可能性比值从第一数值调整为第二数值。第二数值的绝对值小于第一数值的绝对值。然而，若对应于码字901的校验子总合不小于第一预设值，在步骤S1308中，存储器管理电路502可将对应于第一比特的对数可能性比值设定为第一数值。在步骤S1309中，错误检查与校正电路508使用动态决定的对数可能性比值对码字901执行第一解码操作。

须注意的是，在第四范例实施例中，步骤S1306中用来识别解码操作中是否会发生错误地板的初始校验子总合是通过对尚未被解码的码字执行奇偶检查操作而产生的。换言之，在第四范例实施例中，所使用的初始校验子总合可不反映第二解码操作解码后的码字的错误状况，而是反映尚未经过第二解码操作解码的码字的原始错误状况。例如，所使用的初始校验子总合可不反映经第二解码操作解码后的码字是否为有效码字，而是反映未经第二解码操作解码的码字是否为有效码字(或者反映从可复写式非易失性存储器模块406读取的原始数据的原始错误状况)。此外，类似于第一范例实施例，第四范例实施例中的第二解码操作可以是使用比特翻转算法、最小总合算法或总和乘积算法等各式LDPC解码算法或其他类型的解码算法来执行，本发明不加以限制。此外，在另一范例实施例中，第一解码操作也可以是使用其他类型的解码算法，本发明不加以限制。例如，在另一范例实施例中，步骤S1307至S1309可以用图11的步骤S1104至S1106取代。

第五范例实施例

图14与图15是根据本发明的第五范例实施例所示出的解码方法的流程图。须注意的是，在第五范例实施例中，是假设第二解码操作是使用比特翻转算法，而第一解码操作是使用最小总和算法，但本发明不限于此。第一解码操作与第二解码操作皆可以是以其他解码算法取代。此外，第二解码操作中使用的解码参数(也称为第二参数)与第一解码操作中使用的第一参数皆可根据所评估的错误地板的发生机率动态地调整。类似于第一参数，所调整的第二参数可以是错误检查与校正电路508在第二解码操作中会使用到的各种类型的参数，只要可影响待解码的码字中的至少部分比特(也称为第二比特)在第二解码操作中被视为错误比特(或待翻转比特)的机率即可。

请参照图9与图14，在步骤S1401中，存储器管理电路502发送读取指令序列至可复写式非易失性存储器模块406，以指示可复写式非易失性存储器模块406使用至少一个读取电压电平读取至少一个存储单元以获得码字901。在步骤S1402中，错误检查与校正电路508对码字901执行奇偶检查操作以产生对应于码字901的初始校验子总合(例如，校验子S₀～S₇的总和)。

在步骤S1403中，存储器管理电路502判断对应于码字901的初始校验子总合是否小于一预设值(也称为第二预设值)。第二预设值可相同或相异于第一预设值。例如，第二预设值可为50或更大或更小。若对应于码字901的初始校验子总合小于第二预设值，在步骤S1404中，存储器管理电路502将翻转门槛值从第一门槛值调整为第二门槛值。第二门槛值小于第一门槛值。然而，若对应于码字901的校验子总合不小于第二预设值，在步骤S1405中，存储器管理电路502可将翻转门槛值设定为第一门槛值。在步骤S1406中，错误检查与校正电路508使用动态决定的翻转门槛值对码字901执行第二解码操作。由于第二解码操作中使用的第二参数可被动态调整，因此第二解码操作中发生错误地板的机率可被降低。

在步骤S1407中，错误检查与校正电路508判断是否解码成功。若解码成功(即解码产生的码字为有效码字)，在步骤S1408中，错误检查与校正电路508输出解码成功的码字。然而，若解码不成功(即解码产生的码字非为有效码字)，进入图15的步骤S1501。

在步骤S1501中，存储器管理电路502判断对应于码字901的初始校验子总合是否小于第一预设值。若对应于码字901的初始校验子总合小于第一预设值，在步骤S1502中，存储器管理电路502将对应于第一比特的对数可能性比值从第一数值调整为第二数值。第二数值的绝对值小于第一数值的绝对值。然而，若对应于码字901的校验子总合不小于第一预设值，在步骤S1503中，存储器管理电路502可将对应于第一比特的对数可能性比值设定为第一数值。在步骤S1504中，错误检查与校正电路508使用动态决定的对数可能性比值对码字901执行第一解码操作。

须注意的是，在第五范例实施例中，步骤S1403与S1501中用来识别解码操作中是否会发生错误地板的初始校验子总合皆是通过对尚未被解码的码字执行奇偶检查操作而产生的。关于初始校验子总合的说明已详述于上，在此便不赘述。在前述范例实施例中，第一解码操作与第二解码操作皆可以是以其他类型的解码算法取代，而解码操作中被调整的参数也可以为其他类型的参数，只要可用于改善解码操作中可能发生的错误地板的问题即可。此外，在前述范例实施例中，第一解码操作与第二解码操作皆可以执行一或多次，直到达到停止条件为止。

然而，图10至图15中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图10至图15中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图10至图15的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，在从可复写式非易失性存储器模块中读取待解码的码字后，对应于码字的校验子总合可通过执行奇偶检查操作而产生。然后，根据校验子总合是否小于预设值，错误检查与校正电路在至少一种类型的解码操作中使用的解码参数可动态地被调整，从而改善解码操作中可能发生的错误地板的问题，以提高解码效率。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (24)

1.一种解码方法，用于包括可复写式非易失性存储器模块的存储器存储装置，其中所述可复写式非易失性存储器模块包括多个存储单元，其特征在于，所述解码方法包括：

发送读取指令序列，其中所述读取指令序列用以指示所述可复写式非易失性存储器模块使用至少一读取电压电平读取所述多个存储单元的至少其中之一以获得码字；

由错误检查与校正电路对所述码字执行奇偶检查操作以产生对应于所述码字的校验子总合；以及

根据所述校验子总合是否小于第一预设值，动态地调整所述错误检查与校正电路在第一解码操作中使用的第一参数并由所述错误检查与校正电路使用所述第一参数对所述码字执行所述第一解码操作，

其中所调整的所述第一参数影响所述码字中的第一比特在所述第一解码操作中被视为错误比特的机率。

2.根据权利要求1所述的解码方法，其中所述校验子总合为对应于所述码字的初始校验子总合，且所述初始校验子总合是通过对尚未被解码的所述码字执行所述奇偶检查操作而产生。

3.根据权利要求2所述的解码方法，其中所述第一解码操作是使用比特翻转算法，且所述第一参数包括所述比特翻转算法中用以决定待翻转比特的翻转门槛值。

4.根据权利要求3所述的解码方法，其中根据所述校验子总合是否小于所述第一预设值动态地调整所述错误检查与校正电路在所述第一解码操作中使用的所述第一参数的步骤包括：

若所述校验子总合小于所述第一预设值，将所述翻转门槛值从第一门槛值调整为第二门槛值，其中所述第二门槛值小于所述第一门槛值；以及

若所述校验子总合不小于所述第一预设值，将所述翻转门槛值设定为所述第一门槛值。

5.根据权利要求2所述的解码方法，其中所述第一解码操作是使用最小总和算法，且所述第一参数包括对应于所述第一比特的对数可能性比值。

6.根据权利要求5所述的解码方法，其中根据所述校验子总合是否小于所述第一预设值动态地调整所述错误检查与校正电路在所述第一解码操作中使用的所述第一参数的步骤包括：

若所述校验子总合小于所述第一预设值，将所述对数可能性比值从第一数值调整为第二数值，其中所述第二数值的绝对值小于所述第一数值的绝对值；以及

若所述校验子总合不小于所述第一预设值，将所述对数可能性比值设定为所述第一数值。

7.根据权利要求1所述的解码方法，其中根据所述校验子总合是否小于所述第一预设值动态地调整所述错误检查与校正电路在所述第一解码操作中使用的所述第一参数并由所述错误检查与校正电路使用所述第一参数对所述码字执行所述第一解码操作的步骤包括：

在产生所述校验子总合之后，由所述错误检查与校正电路对所述码字执行第二解码操作；以及

在执行所述第二解码操作之后，根据所述校验子总合是否小于所述第一预设值，动态地调整所述错误检查与校正电路在所述第一解码操作中使用的所述第一参数，并由所述错误检查与校正电路使用所述第一参数对所述码字执行所述第一解码操作，

其中所述第一解码操作与所述第二解码操作是使用不同的解码算法。

8.根据权利要求7所述的解码方法，其中由所述错误检查与校正电路对所述码字执行所述第二解码操作的步骤包括：

根据所述校验子总合是否小于第二预设值，动态地调整所述错误检查与校正电路在所述第二解码操作中使用的第二参数，并由所述错误检查与校正电路使用所述第二参数对所述码字执行所述第二解码操作，

其中所调整的所述第二参数影响所述码字中的第二比特在所述第二解码操作中被视为所述错误比特的机率。

9.一种存储器存储装置，其特征在于，包括：

连接接口单元，用以连接至主机系统；

可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个存储单元；以及

存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以发送读取指令序列，其中所述读取指令序列用以指示所述可复写式非易失性存储器模块使用至少一读取电压电平读取所述多个存储单元的至少其中之一以获得码字，

其中所述存储器控制电路单元还用以对所述码字执行奇偶检查操作以产生对应于所述码字的校验子总合，

其中所述存储器控制电路单元还用以根据所述校验子总合是否小于第一预设值，动态地调整在第一解码操作中使用的第一参数并使用所述第一参数对所述码字执行所述第一解码操作，

其中所调整的所述第一参数影响所述码字中的第一比特在所述第一解码操作中被视为错误比特的机率。

10.根据权利要求9所述的存储器存储装置，其中所述校验子总合为对应于所述码字的初始校验子总合，且所述初始校验子总合是通过对尚未被解码的所述码字执行所述奇偶检查操作而产生。

11.根据权利要求10所述的存储器存储装置，其中所述第一解码操作是使用比特翻转算法，且所述第一参数包括所述比特翻转算法中用以决定待翻转比特的翻转门槛值。

12.根据权利要求11所述的存储器存储装置，其中所述存储器控制电路单元根据所述校验子总合是否小于所述第一预设值动态地调整在所述第一解码操作中使用的所述第一参数的操作包括：

若所述校验子总合小于所述第一预设值，将所述翻转门槛值从第一门槛值调整为第二门槛值，其中所述第二门槛值小于所述第一门槛值；以及

若所述校验子总合不小于所述第一预设值，将所述翻转门槛值设定为所述第一门槛值。

13.根据权利要求10所述的存储器存储装置，其中所述第一解码操作是使用最小总和算法，且所述第一参数包括对应于所述第一比特的对数可能性比值。

14.根据权利要求13所述的存储器存储装置，其中所述存储器控制电路单元根据所述校验子总合是否小于所述第一预设值动态地调整在所述第一解码操作中使用的所述第一参数的操作包括：

若所述校验子总合小于所述第一预设值，将所述对数可能性比值从第一数值调整为第二数值，其中所述第二数值的绝对值小于所述第一数值的绝对值；以及

若所述校验子总合不小于所述第一预设值，将所述对数可能性比值设定为所述第一数值。

15.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元根据所述校验子总合是否小于所述第一预设值动态地调整在所述第一解码操作中使用的所述第一参数并使用所述第一参数对所述码字执行所述第一解码操作的操作包括：

在获得所述校验子总合之后，对所述码字执行第二解码操作；以及

在执行所述第二解码操作之后，根据所述校验子总合是否小于所述第一预设值，动态地调整在所述第一解码操作中使用的所述第一参数，并使用所述第一参数对所述码字执行所述第一解码操作，

其中所述第一解码操作与所述第二解码操作是使用不同的解码算法。

16.根据权利要求15所述的存储器存储装置，其中所述存储器控制电路单元对所述码字执行所述第二解码操作的操作包括：

根据所述校验子总合是否小于第二预设值，动态地调整在所述第二解码操作中使用的第二参数，并使用所述第二参数对所述码字执行所述第二解码操作，

其中所调整的所述第二参数影响所述码字中的第二比特在所述第二解码操作中被视为所述错误比特的机率。

17.一种存储器控制电路单元，用于控制存储器存储装置，其中所述存储器存储装置包括可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个存储单元，其特征在于，所述存储器控制电路单元包括：

主机接口，用以连接至主机系统；

存储器接口，用以连接至所述可复写式非易失性存储器模块；

错误检查与校正电路；以及

存储器管理电路，连接至所述主机接口、所述存储器接口及所述错误检查与校正电路，

其中所述存储器管理电路用以发送读取指令序列，其中所述读取指令序列用以指示所述可复写式非易失性存储器模块使用至少一读取电压电平读取所述多个存储单元的至少其中之一以获得码字，

其中所述错误检查与校正电路用以对所述码字执行奇偶检查操作以产生对应于所述码字的校验子总合，

其中所述错误检查与校正电路还用以根据所述校验子总合是否小于第一预设值，动态地调整在第一解码操作中使用的第一参数，且所述错误检查与校正电路还用以使用所述第一参数对所述码字执行所述第一解码操作，

其中所调整的所述第一参数影响所述码字中的第一比特在所述第一解码操作中被视为错误比特的机率。

18.根据权利要求17所述的存储器控制电路单元，其中所述校验子总合为对应于所述码字的初始校验子总合，且所述初始校验子总合是通过对尚未被解码的所述码字执行所述奇偶检查操作而产生。

19.根据权利要求18所述的存储器控制电路单元，其中所述第一解码操作是使用比特翻转算法，且所述第一参数包括所述比特翻转算法中用以决定待翻转比特的翻转门槛值。

20.根据权利要求19所述的存储器控制电路单元，其中所述错误检查与校正电路根据所述校验子总合是否小于所述第一预设值动态地调整在所述第一解码操作中使用的所述第一参数的操作包括：

若所述校验子总合小于所述第一预设值，将所述翻转门槛值从第一门槛值调整为第二门槛值，其中所述第二门槛值小于所述第一门槛值；以及

若所述校验子总合不小于所述第一预设值，将所述翻转门槛值设定为所述第一门槛值。

21.根据权利要求18所述的存储器控制电路单元，其中所述第一解码操作是使用最小总和算法，且所述第一参数包括对应于所述第一比特的对数可能性比值。

22.根据权利要求21所述的存储器控制电路单元，其中所述错误检查与校正电路根据所述校验子总合是否小于所述第一预设值动态地调整在所述第一解码操作中使用的所述第一参数的操作包括：

若所述校验子总合小于所述第一预设值，将所述对数可能性比值从第一数值调整为第二数值，其中所述第二数值的绝对值小于所述第一数值的绝对值；以及

若所述校验子总合不小于所述第一预设值，将所述对数可能性比值设定为所述第一数值。

23.根据权利要求17所述的存储器控制电路单元，其中所述错误检查与校正电路根据所述校验子总合是否小于所述第一预设值动态地调整在所述第一解码操作中使用的所述第一参数且所述错误检查与校正电路使用所述第一参数对所述码字执行所述第一解码操作的操作包括：

在获得所述校验子总合之后，所述错误检查与校正电路对所述码字执行第二解码操作；以及

在执行所述第二解码操作之后，所述错误检查与校正电路根据所述校验子总合是否小于所述第一预设值，动态地调整在所述第一解码操作中使用的所述第一参数，且所述错误检查与校正电路使用所述第一参数对所述码字执行所述第一解码操作，

其中所述第一解码操作与所述第二解码操作是使用不同的解码算法。

24.根据权利要求23所述的存储器控制电路单元，其中所述错误检查与校正电路对所述码字执行所述第二解码操作的操作包括：

所述错误检查与校正电路根据所述校验子总合是否小于第二预设值，动态地调整在所述第二解码操作中使用的第二参数，且所述错误检查与校正电路使用所述第二参数对所述码字执行所述第二解码操作，

其中所调整的所述第二参数影响所述码字中的第二比特在所述第二解码操作中被视为所述错误比特的机率。