CN113628667B - 对用以从存储器单元读取数据的操作的智能主动响应 - Google Patents

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Abstract

本申请案涉及对用以从存储器单元读取数据的操作的智能主动响应。本发明提供一种用以产生对读取命令的智能主动响应的存储器装置。例如，测量存储器装置中的存储器单元群组的信号和噪声特性以确定读取电压。基于可使用所述读取电压从所述存储器单元群组检索的数据的质量的评估而识别动作。在响应于所述命令而提供指示所述动作的响应时，所述存储器装置可在接收到所述响应之后的后续命令之前主动地起始所述动作。

Description

对用以从存储器单元读取数据的操作的智能主动响应
技术领域
本文所公开的至少一些实施例大体上涉及存储器系统，且更确切地说，但不限于对存储器系统中的读取操作的智能主动响应。
背景技术
一种存储器子系统可包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统以在存储器装置处存储数据且从存储器装置检索数据。
发明内容
本公开的一个实施例提供一种存储器装置，其包括：集成电路封装，其围封所述存储器装置；以及多个存储器单元群组，其形成在至少一个集成电路裸片上；其中响应于识别所述多个群组内的存储器单元群组的命令，所述存储器装置被配置成：测量所述存储器单元群组的信号和噪声特性；基于所述信号和噪声特性而确定读取电压；评估能够使用所述读取电压从所述存储器单元群组检索的数据的质量；基于所述质量而识别动作；响应于所述命令而提供指示所述动作的响应；以及在接收到所述响应之后的后续命令之前起始所述动作。
本公开的另一实施例提供一种方法，其包括：响应于识别存储器装置中的存储器单元群组的命令而测量所述存储器单元群组的信号和噪声特性；基于所述信号和噪声特性而确定读取电压；评估能够使用所述读取电压从所述存储器单元群组检索的数据的质量；基于所述质量而识别动作；响应于所述命令而提供指示所述动作的响应；以及在接收到所述响应之后的后续命令之前起始所述动作。
本公开的又一实施例提供一种存储器子系统，其包括：处理装置；以及至少一个存储器装置，所述存储器装置具有形成在集成电路裸片上的存储器单元群组；其中所述处理装置被配置成将具有识别所述存储器单元群组的地址的命令发射到所述存储器装置；其中响应于所述命令，所述存储器装置被配置成：基于所述存储器单元群组的信号和噪声特性而确定读取电压；基于所述信号和噪声特性而根据能够使用所述读取电压从所述存储器单元群组检索的数据的质量来识别动作；响应于所述命令而提供指示所述动作的响应；以及在所述响应之后接收到后续命令之前起始所述动作。
附图说明
在附图的图式中作为实例而非限制说明了实施例，在附图中，相似的参考标号指示类似的元件。
图1说明根据本公开的一些实施例的具有存储器子系统的实例计算系统。
图2说明根据一个实施例的具有被配置成测量信号和噪声特性的校准电路的集成电路存储器装置。
图3展示根据一个实施例的测量信号和噪声特性以改进存储器操作的实例。
图4-6说明根据一个实施例的根据计数差计算经优化读取电压的技术。
图7说明根据一个实施例的对读取操作的响应。
图8展示根据一个实施例的对从存储器单元读取数据的操作的智能主动响应的方法。
图9是其中可操作本公开的实施例的实例计算机系统的框图。
具体实施方式
本公开的至少一些方面涉及一种存储器子系统，其被配置成评估可从存储器单元检索到的数据的质量，并且基于所述评估，提供对从存储器单元读取数据的操作的智能主动响应。下文结合图1描述存储装置和存储器模块的实例。一般来说，主机系统可利用包含一或多个例如存储数据的存储器装置的组件的存储器子系统。主机系统可提供将存储在存储器子系统处的数据且可请求将从存储器子系统检索的数据。
集成电路存储器单元(例如，快闪存储器单元)可在阈值电压下被编程成借助于其状态来存储数据。例如，如果存储器单元被配置成/编程成在阈值电压下处于允许大量电流通过存储器单元的状态中，则存储器单元正存储一位；并且否则存储器单元正存储零位。此外，存储器单元可通过在多个阈值电压下以不同方式被配置/编程而存储多个数据位。例如，存储器单元可通过在多个阈值电压下具有状态的组合而存储多个数据位；并且可解译阈值电压下存储器单元的状态的不同组合以表示存储在存储器单元中的数据位的不同状态。
然而，在使用写入操作配置/编程集成电路存储器单元的状态以将数据存储在存储器单元中之后，用于读取存储器单元的经优化阈值电压可归因于例如电荷损失、读取干扰、交叉温度效应(例如，不同操作温度下的写入和读取)等若干因素而移位，尤其是当存储器单元被编程成存储多个数据位时。
数据可编码有冗余信息以有助于错误检测和恢复。当编码有冗余信息的数据存储在存储器子系统中时，存储器子系统可检测从存储器子系统检索到的原始编码数据中的错误，和/或恢复用于产生用于存储在存储器子系统中的编码数据的原始未编码数据。当从存储器子系统检索到的原始编码数据含有小于错误的阈值量或编码数据中的位错误率低于阈值时，恢复操作可成功(或具有高成功概率)。例如，可使用例如错误校正码(ECC)、低密度奇偶校验(LDPC)码等技术来执行错误检测和数据恢复。
此外，独立存储器装置的阵列可被配置成存储冗余信息以促进数据恢复。例如，独立NAND冗余阵列(RAIN)的技术可用于以类似于独立磁盘冗余阵列(RAID)的方式存储冗余信息，以提供冗余。由于跨越多个独立装置存储冗余数据，因此即使当独立装置中的一个完全失效且损失存储在失效装置中的所有数据时也可恢复原始数据。当确定存储器装置中的数据已损坏时，存储器子系统可基于存储在其它存储器装置中的冗余信息(例如，经由RAIN操作)而恢复数据。
当从存储器子系统的存储器单元检索到的编码数据错误太多而无法成功解码时，存储器子系统可利用用于读取存储器单元的调整参数来重新尝试执行读取命令。然而，通过具有多轮校准、读取、解码失败和重试的多次读取重试直至从存储器单元检索到的编码数据可被解码为无误数据来搜索参数集是低效的。例如，盲目搜索经优化读取电压是低效的。例如，在重试读取之间引入的一或多个命令可导致从错误中恢复数据的时延较长。
在施加读取电平信号以考虑存储器区域内存储器单元的阈值电压的移位方面，已使用常规校准电路系统来自行校准存储器区域。在校准期间，校准电路系统被配置成将不同测试信号施加到存储器区域以对针对测试信号输出指定数据状态的存储器单元的数目进行计数。基于所述计数，校准电路系统确定读取电平偏移值作为对校准命令的响应。
本公开的至少一些方面通过以下操作来解决以上和其它缺陷：测量存储器单元的信号和噪声特性；基于信号和噪声特性而评估可从存储器单元检索的数据的质量；以及主动地采取动作以促进存储器子系统中无误数据的恢复。可在不使用从存储器子系统中的存储器单元检索到的数据的情况下执行质量评估。例如，存储器单元的信号和噪声特性可用于计算经校准/经优化以用于读取存储器单元的读取电压。此外，基于信号和噪声特性，可在从存储器单元检索到数据之前对可使用经校准/经优化读取电压从存储器单元检索的数据中的位错误率等级进行分类或估计。所估计/所分类的位错误率等级可用于决定是否再校准读取电压、重试读取操作、使用精密技术读取额外数据以促进解码、搜索用于校准/优化读取电压的电压范围和/或执行进一步数据恢复操作，例如RAIN操作。
例如，当读取命令从存储器子系统的控制器发射到围封在集成电路封装中的存储器装置时，存储器装置可产生信号和噪声特性以评估可从存储器装置中的存储器单元检索的数据的质量。代替仅为控制器提供从存储器单元检索到的数据以进行分析和/或解码，存储器装置可向控制器提供信号和噪声特性和/或质量评估的结果、建议用于成功数据恢复的下一动作，和/或主动地起始下一动作以减少成功数据恢复的时间。由存储器装置对读取命令的此类丰富响应可实现控制器与存储器装置之间的通信和协作的新范例。
例如，响应于来自存储器子系统的控制器的命令，存储器装置可基于针对存储器单元所测量的信号和噪声特性而自动校准用于读取存储器单元群组的电压。当施加测试电压以读取存储器单元时，针对存储器单元所测量的信号和噪声特性可基于具有预定状态的群组中的存储器单元的位计数。彼此相隔预定电压间隔或间隙的不同测试电压可具有不同位计数。两个邻近测试电压的位计数之间的差提供邻近测试电压之间的电压间隔或间隙的计数差。可在其中电压上的计数差的分布达到最小值的电压下得到经优化读取电压。
当计数差中的一个小于其两个邻近相邻者时，可确定最小值处于最小计数差的电压间隔或间隙中。如下文结合图5进一步论述，可基于邻近相邻者的比率而计算间隙内的经优化读取电压的改进位置。经优化读取电压的此类改进位置可识别为最优的。
当两个较高邻近相邻者之间没有计数差时，经优化读取电压可识别为处于对应于小于下两个计数差中的两个的计数差的电压间隔或间隙中。如下文结合图6进一步论述，可基于间隙的两端的测试电压下的位计数的比率而计算间隙内的经优化读取电压的改进位置。经优化读取电压的此类改进位置可识别为次优的。
在一些情况下，存储器单元群组的经优化读取电压可能已明显改变，使得经优化读取电压的初始估计与实际经优化读取电压相差甚远。由于用于校准/优化读取电压的测试电压基于经优化读取电压的初始估计而被配置成处于窄电压范围内，因此实际经优化读取电压可在用于测量信号和噪声特性且(例如，使用图5和6的技术)识别经优化读取电压的估计值的测试电压的窄范围之外。因此，使用图5和6的技术估计的经优化读取电压可位于被配置成测量信号和噪声特性的不正确测试电压范围中。在较宽的可能电压中，窄测试电压范围可能处于总体错误的位置处。
可基于存储器单元群组的阈值电压的统计分布而检查使用图5和6的技术估计的经优化读取电压是否大致总体处于正确电压范围中。
例如，存储器单元的阈值电压的统计分布可指示，在存储器单元群组中，阈值电压高于群组的实际经优化读取电压的存储器单元应处于群组中的存储器单元的百分比范围内。因此，当利用使用图5和6的技术估计的经优化读取电压来读取存储器单元群组时，存储器装置可对阈值电压高于所估计的经优化读取电压的群组中的存储器单元的数目进行计数。如果此类存储器单元的计数与群组中的存储器单元的总数之间的比率超出对于实际经优化读取电压已知的预定百分比范围，则所估计的经优化读取电压可被视为处于错误电压范围中。在此类情况下，存储器装置和/或存储器子系统可调整测试电压范围以搜索改进的经优化读取电压。
例如，存储器单元每次可编程为一页；并且数据页可存储在同一字线上的单元群组中。在一个实例中，单元群组可由特定字线和特定子块识别；并且在另一实例中，群组可包含特定字线的所有存储器单元。当存储器单元被编程成每存储器单元存储多个位时，存储器单元的不同位可为不同页的部分。例如，当存储器单元被编程成存储四个位(例如，在QLC模式中)时，第一位可为第一页(例如，被称为下部页)的部分；第二位可为第二页(例如，被称为上部页)的部分；第三位可为第三页(例如，被称为额外页)的部分；并且第四位可为第四页(例如，被称为顶部页)的部分。每一页(例如，下部页、上部页、额外页、顶部页)包含群组中的存储器单元中的对应位的集合。
在确定用于在QLC模式中从存储器单元群组读取四个页(例如，下部页、上部页、额外页、顶部页)的经优化读取电压的集合之后，存储器装置可针对所述页中的每一个对阈值电压高于用于读取对应页的经优化读取电压中的最高一个的存储器单元进行计数。可将单元计数与对应页中的存储器单元的整体总数的比率与预定范围进行比较。如果比率超出预定范围，则针对其校准，经优化读取电压中的至少一些处于定位不当的测试电压范围中。
例如，阈值电压高于用于读取顶部页的最高经优化读取电压的顶部页中的存储器单元的计数应在顶部页中的存储器单元的1/32到3/32之间。如果计数超出使用图5和6的技术优化/校准的读取电压的集合的范围，则测试电压范围中的一些不含有实际经优化读取电压；并且基于测试电压范围而计算的经优化/经校准读取电压确定为处于错误电压范围中。
类似地，可将额外页的单元计数的比率与3/32到5/32的范围进行比较；可将上部页的单元计数的比率与7/32到9/32的范围进行比较；并且可将下部页的单元计数的比率与15/32到17/32的范围进行比较。
如果发现经优化/经校准读取电压是基于错误的测试电压范围，则存储器装置可调整测试电压范围以校准读取电压。
在(例如，使用图3-6中所说明的技术)计算经优化读取电压之后，存储器装置可使用经优化读取电压来读取存储器单元且获得硬位数据，并且任选地将所施加的一或多个读取电压调制到邻近电压以进一步读取存储器单元以获得软位数据。
优选地，在执行读取命令期间一起调度读取硬位数据和读取软位数据的操作以最小化获得软位数据所需的时间和/或避免可由处理单独读取命令或由对存储器单元的介入操作造成的延迟。
任选地，针对存储器单元所测量的信号和噪声特性进一步用于评估使用一或多个经校准读取电压检索到的硬位数据的质量。评估的执行可至少部分地与硬位数据的读取同时进行。基于所评估的硬位数据的质量，存储器装置可选择性地读取和/或发射软位数据。
可使用错误检测和数据恢复技术(例如，错误校正码(ECC)、低密度奇偶校验(LDPC)码等)来解码使用经校准/经优化读取电压从存储器单元群组检索到的硬位数据。当硬位数据中的错误率较高时，使用相对于经校准/经优化读取电压具有预定偏移的读取电压从存储器单元检索到的软位数据可用于辅助对硬位数据进行解码。当使用软位数据时，在对硬位数据进行解码方面的错误恢复能力有所提高。
任选地，存储器子系统的控制器可初始地将命令发送到存储器装置以用经校准读取电压读取硬位数据；并且响应于硬位数据解码失败，控制器可进一步将命令发送到存储器装置以读取对应软位数据。当在不具有软位数据的情况下硬位数据解码失败的概率低于阈值时，此类实施方案是有效的。然而，当概率高于阈值时，发送单独命令的额外负荷变得不利。
当使用软位数据的概率高于阈值时，有利的是将单个命令发射到存储器装置以使得存储器装置一起读取软位数据和硬位数据。此外，存储器装置可使用存储器单元的信号和噪声特性来预测软位数据是否有可能由控制器使用。如果使用软位数据的概率低于阈值，则存储器装置可跳过读取软位数据的操作。
例如，在校准操作期间，存储器装置可测量存储器单元的信号和噪声特性，并且使用测量值来计算用于读取存储器单元的经优化/经校准读取电压。一旦获得经优化/经校准读取电压，存储器装置就读取存储器单元以获得硬位数据。随后，存储器装置将已施加的经优化/经校准读取电压(例如，通过升压调制)调整到低于经优化/经校准读取电压预定偏移(例如，50mV)以检索数据集，并且进一步将当前施加的电压(例如，通过升压调制)调整到高于经优化/经校准读取电压预定偏移以检索另一数据集。相对于经优化/经校准读取电压的偏移(例如，50mV)的两侧处的两个数据集的异或(XOR)的逻辑运算提供存储器单元是否在经优化/经校准读取电压周围的偏移位置处提供相同读取的指示。XOR运算的结果可用作用于使用经优化/经校准读取电压对硬位数据读取进行解码的软位数据。在一些实施方案中，较大偏移(例如，90mV)可用于读取指示存储器单元是否根据经优化/经校准读取电压周围的较大偏移(例如，90mV)而在位置处提供相同读取的另一软位数据集。
例如，响应于来自存储器子系统的控制器的读取命令，存储器子系统的存储器装置执行用以校准存储器单元的读取电压的操作。通过在接近经优化读取电压的所估计位置的若干电压电平下读取存储器单元来测量信号和噪声特性来执行校准。可基于由在电压电平下读取存储器单元产生的结果的统计数据来计算经优化读取电压。例如，统计数据可包含和/或可基于由校准电路系统在电压电平下所测量的计数。任选地，可针对子区域并行地测量此类信号和噪声特性以缩短用于测量信号和噪声特性的总时间。由在电压电平下读取存储器单元产生的结果的统计数据可用于预测使用经优化读取电压检索到的硬位数据的解码是否有可能需要使用软位数据以用于成功解码。因此，可基于预测而选择性地执行软位数据的发射。
例如，可通过机器学习来产生预测模型，以使用一或多个经校准/经优化读取电压来估计或评估可从存储器单元集中检索到的数据的质量。预测模型可使用从所测量的存储器单元的信号和噪声特性而计算出的特征作为输入以产生预测。可基于预测而选择性地跳过软位数据的读取和/或发射。
例如，作为对来自存储器子系统的控制器的读取命令的响应，存储器装置可决定信号和噪声特性指示对译码中的软位数据的需要，并且因此建议读取软位数据且通知控制器扩展读取时间周期以有助于软位数据的读取作为从存储器单元读取硬位数据的过程的部分。存储器装置可结合读取硬位数据而主动地开始读取软位数据的过程，同时将建议发射到控制器。
例如，作为对来自存储器子系统的控制器的读取命令的响应，存储器装置可决定信号和噪声特性指示对读取重试的需要且因此跳过当前读取操作的数据发射。存储器装置可主动地开始读取重试，同时将读取重试的建议发射到控制器，使得可减少用于来自控制器的读取重试命令的执行时间。
在一些情况下，存储器装置可基于在执行读取命令期间产生的信号和噪声特性而决定使用经由控制器实施的解码器对从存储器装置中的存储器单元检索到的数据进行解码。经由控制器实施的解码器可使用存储器装置中不可用的资源来进行成功解码。例如，经由控制器实施的解码器可使用精密解码技术来改进错误恢复能力。例如，经由控制器实施的解码器可使用经由独立存储器装置冗余阵列(例如，RAIN)实施的冗余信息。在其它情况下，存储器装置可决定实施在存储器装置中的低功率解码器足以对从存储器单元检索到的数据进行解码。因此，存储器装置可主动地开始解码，同时发信息通知控制器正对存储器装置执行解码。
例如，当存储器装置确定经优化/经校准读取电压中的一些处于错误电压范围中时，存储器装置可建议对经优化读取电压的进一步校准/搜索。存储器装置可主动地开始校准/搜索，同时报告或建议进一步校准/搜索。
例如，当信号和噪声特性指示硬位数据具有低错误率时，存储器子系统可决定在无软位数据的情况下进行解码。存储器装置可使用具有低于其它解码器的功率消耗的解码器来主动地开始对硬位数据的解码。
例如，当信号和噪声特性指示硬位数据具有高错误率且经优化/经校准的读取电压为最优的时，存储器子系统可决定使用具有改进的错误恢复能力的解码器来捕获软位数据以对硬位数据进行解码。存储器装置可主动地开始软位数据的捕获。
例如，当信号和噪声特性指示硬位数据具有高错误率且经优化/经校准读取电压为次优时，存储器子系统可决定调整读取电压的校准/优化。存储器装置可主动地开始下一校准/优化。
例如，当信号和噪声特性指示初始经优化/经校准的读取电压处于错误电压范围中时，存储器子系统可决定搜索正确电压范围以用于读取电压优化/校准。存储器装置可主动地开始搜索和/或建议电压范围。
例如，当信号和噪声特性指示不大可能从存储器装置中的存储器单元群组恢复数据时，存储器子系统可决定使用RAIN操作以从存储在其它存储器装置中的冗余信息恢复数据。
图1说明根据本公开的一些实施例的包含存储器子系统110的实例计算系统100。存储器子系统110可包含媒体，例如一或多个非易失性存储器装置(例如，存储器装置140)、一或多个易失性存储器装置(例如，存储器装置130)，或其组合。
存储器子系统110可为存储装置、存储器模块，或存储装置与存储器模块的混合。存储装置的实例包含固态驱动器(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储(UFS)驱动器、安全数字(SD)卡和硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小外形DIMM(SO-DIMM)和各种类型的双列直插式存储器模块(NVDIMM)。
计算系统100可为计算装置，例如桌上型计算机、膝上型计算机、网络服务器、移动装置、交通工具(例如，飞机、无人机、火车、汽车或其它运输工具)、具有物联网(IoT)功能的装置、嵌入式计算机(例如，交通工具、工业设备或联网商业装置中包含的嵌入式计算机)，或包含存储器和处理装置的此类计算装置。
计算系统100可包含耦合到一或多个存储器子系统110的主机系统120。图1说明耦合到一个存储器子系统110的主机系统120的一个实例。如本文中所使用，“耦合到”或“与...耦合”通常是指组件之间的连接，其可为间接通信连接或直接通信连接(例如，没有中间组件)，无论是有线还是无线的，包含例如电连接、光学连接、磁连接等连接。
主机系统120可包含处理器芯片组(例如，处理装置118)和由处理器芯片组执行的软件堆叠。处理器芯片组可包含一或多个核心、一或多个高速缓冲存储器、存储器控制器(例如，控制器116)(例如，NVDIMM控制器)和存储协议控制器(例如，PCIe控制器、SATA控制器)。主机系统120使用例如存储器子系统110以将数据写入到存储器子系统110和从存储器子系统110读取数据。
主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤信道、串行附接SCSI(SAS)、双数据速率(DDR)存储器总线、小型计算机系统接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接接口)、开放NAND快闪接口(ONFI)、双数据速率(DDR)、低功率双数据速率(LPDDR)，或任何其它接口。物理主机接口可用于在主机系统120与存储器子系统110之间发射数据。当存储器子系统110通过PCIe接口与主机系统120耦合时，主机系统120可进一步利用NVM高速(NVMe)接口存取组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传送控制、地址、数据和其它信号的接口。图1说明存储器子系统110作为实例。一般来说，主机系统120可经由同一通信连接、多个单独通信连接和/或通信连接的组合来存取多个存储器子系统。
主机系统120的处理装置118可例如为微处理器、中央处理单元(CPU)、处理器的处理核心、执行单元等。在一些情况下，控制器116可被称为存储器控制器、存储器管理单元和/或起始器。在一个实例中，控制器116控制通过耦合在主机系统120与存储器子系统110之间的总线进行的通信。一般来说，控制器116可向存储器子系统110发送期望存取存储器装置130、140的命令或请求。控制器116可进一步包含用于与存储器子系统110通信的接口电路系统。接口电路系统可将从存储器子系统110接收到的响应转换成用于主机系统120的信息。
主机系统120的控制器116可与存储器子系统110的控制器115进行通信以执行操作，所述操作例如在存储器装置130、140处读取数据、写入数据或擦除数据以及其它此类操作。在一些情况下，控制器116集成在处理装置118的同一封装内。在其它情况下，控制器116与处理装置118分开封装。控制器116和/或处理装置118可包含硬件，例如一或多个集成电路(IC)和/或离散组件、缓冲存储器、高速缓冲存储器或其组合。控制器116和/或处理装置118可为微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)或另一合适的处理器。
存储器装置130、140可包含不同类型的非易失性存储器组件和/或易失性存储器组件的任何组合。易失性存储器装置(例如，存储器装置140)可为但不限于随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。
非易失性存储器组件的一些实例包含与非(或NOT AND)(NAND)型快闪存储器和就地写入存储器，例如三维交叉点(“3D交叉点”)存储器。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列基于体电阻的改变而执行位存储。另外，与许多基于快闪的存储器相比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。NAND型快闪存储器包含例如二维NAND(2D NAND)和三维NAND(3D NAND)。
存储器装置130中的每一个可包含一或多个存储器单元阵列。一种类型的存储器单元，例如单层级单元(SLC)可每单元存储一个位。其它类型的存储器单元，例如多层级单元(MLC)、三层级单元(TLC)、四层级单元(QLC)和五层级单元(PLC)可每单元存储多个位。在一些实施例中，存储器装置130中的每一个可包含一或多个阵列存储器单元，例如SLC、MLC、TLC、QLC或其任何组合。在一些实施例中，特定存储器装置可包含存储器单元的SLC部分，和MLC部分、TLC部分或QLC部分。存储器装置130的存储器单元可分组为页，所述页可指用于存储数据的存储器装置的逻辑单元。对于一些类型的存储器(例如，NAND)，页可被分组以形成块。
虽然描述了非易失性存储器装置，例如3D交叉点型和NAND型存储器(例如，2DNAND、3D NAND)，但存储器装置130可基于任何其它类型的非易失性存储器，例如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫属化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻性随机存取存储器(RRAM)、基于氧化物的RRAM(OxRAM)、或非(NOR)快闪存储器和电可擦除可编程只读存储器(EEPROM)。
存储器子系统控制器115(或简称为控制器115)可与存储器装置130进行通信以执行操作，例如在存储器装置130处读取数据、写入数据或擦除数据和其它此类操作(例如，响应于控制器116在命令总线上调度的命令)。控制器115可包含硬件，例如一或多个集成电路(IC)和/或离散组件、缓冲存储器或其组合。硬件可包含具有专用(即，硬译码)逻辑的数字电路系统以执行本文中所描述的操作。控制器115可为微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)，或另一合适的处理器。
控制器115可包含被配置成执行存储在本地存储器119中的指令的处理装置117(处理器)。在所说明实例中，控制器115的本地存储器119包含被配置成存储指令的嵌入式存储器，所述指令用于执行控制存储器子系统110的操作(包含处理存储器子系统110与主机系统120之间的通信)的各种过程、操作、逻辑流和例程。
在一些实施例中，本地存储器119可包含存储器寄存器，其存储存储器指针、获取的数据等。本地存储器119还可包含用于存储微码的只读存储器(ROM)。虽然图1中的实例存储器子系统110已说明为包含控制器115，但在本公开的另一实施例中，存储器子系统110不包含控制器115，而是可替代地依靠外部控制(例如，由外部主机或由与存储器子系统分开的处理器或控制器提供)。
一般来说，控制器115可从主机系统120接收命令或操作，并且可将所述命令或操作转换成指令或适当命令以实现对存储器装置130的期望存取。控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测和错误校正码(ECC)操作、加密操作、高速缓冲存储操作，以及与存储器装置130相关联的逻辑地址(例如，逻辑块地址(LBA)、名字空间)与物理地址(例如，物理块地址)之间的地址翻译。控制器115可进一步包含主机接口电路系统，以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统接收到的命令转换成存取存储器装置130的命令指令，以及将与存储器装置130相关联的响应转换成用于主机系统120的信息。
存储器子系统110还可包含未说明的额外电路系统或组件。在一些实施例中，存储器子系统110可包含高速缓冲存储器或缓冲器(例如，DRAM)和地址电路系统(例如，行解码器和列解码器)，其可从控制器115接收地址且对地址进行解码以存取存储器装置130。
在一些实施例中，存储器装置130包含本地媒体控制器150，所述本地媒体控制器与存储器子系统控制器115一起操作以对存储器装置130的一或多个存储器单元执行操作。外部控制器(例如，存储器子系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器装置130是受管理存储器装置，其是与本地控制器(例如，本地控制器150)组合以用于在同一存储器装置封装内进行媒体管理的原始存储器装置。受管理存储器装置的实例是受管理NAND(MNAND)装置。
控制器115和/或存储器装置130可包含被配置成基于存储器单元群组的信号和噪声特性而确定用于从存储器单元群组读取数据的主动响应的读取管理器113。在一些实施例中，存储器子系统110中的控制器115包含读取管理器113的至少一部分。在其它实施例中，或以组合方式，主机系统120中的控制器116和/或处理装置118包含读取管理器113的至少一部分。例如，控制器115、控制器116和/或处理装置118可包含实施读取管理器113的逻辑电路系统。例如，主机系统120的控制器115或处理装置118(处理器)可被配置成执行存储在存储器中的用于执行本文中所描述的读取管理器113的操作的指令。在一些实施例中，读取管理器113实施在安置于存储器子系统110中的集成电路芯片中。在其它实施例中，读取管理器113可为存储器子系统110的固件、主机系统120的操作系统、装置驱动器，或应用，或其任何组合的部分。
例如，实施在控制器115中的读取管理器113可将读取命令或校准命令发射到存储器装置130。响应于此类命令，实施在存储器装置130中的读取管理器113被配置成通过在被配置成接近用于存储器单元群组的经优化读取电压的所估计位置的多个测试电压下读取存储器单元群组来测量存储器单元群组的信号和噪声特性。测试电压可被配置成按相同量的电压间隙相等地间隔开。根据在测试电压下读取存储器单元群组的结果，当在测试电压下读取群组时，确定群组中的存储器单元的位计数存储或报告预定位(例如，对应于在测试电压下导电或不导电的存储器单元的0或1)。可根据每一对邻近测试电压的位计数来计算计数差。读取管理器113比较计数差以识别含有经优化读取电压的电压间隔，并且接着基于比较最接近于电压间隔的位计数或计数差而估计用于经优化读取电压的电压间隔中的位置。所估计位置可用作经优化读取电压以读取硬位数据；并且相对于经优化读取电压具有预定偏移的电压可用于读取软位数据。
可基于用于确定经优化读取电压的所估计位置的存储器单元群组的信号和噪声特性而评估硬位数据和/或软位数据的质量。基于所评估质量，存储器子系统可建议主动动作，例如在无软位数据的情况下对硬位数据进行解码、读取软位数据、读取电压的细化校准/优化、搜索测试电压范围以执行读取电压的校准/优化等。
图2说明根据一个实施例的具有被配置成测量信号和噪声特性的校准电路145的集成电路存储器装置130。例如，图1的存储器子系统110中的存储器装置130可使用图2的集成电路存储器装置130来实施。
集成电路存储器装置130可围封在单个集成电路封装中。集成电路存储器装置130包含可形成在一或多个集成电路裸片中的存储器单元的多个群组131、...、133。群组131、...、133中的典型存储器单元可被编程成存储一或多个数据位。
集成电路存储器装置130中的一些存储器单元可被配置成一起操作以用于特定类型的操作。例如，集成电路裸片上的存储器单元可组织成平面、块和页。平面含有多个块；块含有多个页；并且页可具有多个存储器单元串。例如，集成电路裸片可为可独立地执行命令或报告状态的最小单位；可在集成电路裸片中的多个平面上并行地执行相同的并发操作；块可为用以执行擦除操作的最小单位；并且页可为用以执行数据编程操作(将数据写入到存储器单元中)的最小单位。每一串的存储器单元连接到共同位线；并且块或页中的串中的相同位置处的存储器单元的控制栅极连接到共同字线。控制信号可施加到字线和位线以对个别存储器单元进行寻址。
集成电路存储器装置130具有通信接口147以从存储器子系统110的控制器115接收具有地址135的命令，从存储器地址135检索硬位数据177和软位数据173两者，并且至少提供硬位数据177作为对命令的响应。集成电路存储器装置130的地址解码器141将地址135转换成控制信号以选择集成电路存储器装置130中的存储器单元群组；并且集成电路存储器装置130的读取/写入电路143执行操作以确定地址135处的存储器单元的硬位数据177和软位数据173。
集成电路存储器装置130具有被配置成确定群组(例如，131、...、133)中的存储器单元的信号和噪声特性139的测量值的校准电路145。例如，可测量在一或多个测试电压下具有特定状态的群组或区域中的存储器单元的统计数据以确定信号和噪声特性139。任选地，信号和噪声特性139可由存储器装置130经由通信接口147提供到存储器子系统110的控制器115。
在至少一些实施例中，校准电路145基于信号和噪声特性139而确定存储器单元群组的一或多个经优化读取电压。在一些实施例中，在校准电路145中进一步使用信号和噪声特性139以确定硬位数据177中的错误率是否足够高以使得优选使用精密解码器对硬位数据177与软位数据173的组合进行解码。当基于硬位数据177中的错误率的预测/分类而预测软位数据173的使用时，读取管理器113可将软位数据173和硬位数据177两者发射到存储器子系统110的控制器115。
例如，校准电路145可通过借助于改变用于读取存储器单元的操作参数(例如从存储器单元读取数据的操作期间施加的一或多个电压)从群组(例如，131、...、133)中的存储器单元读取不同响应来测量信号和噪声特性139。
例如，当执行从地址135读取硬位数据177和软位数据173的命令时，校准电路145可在运行中测量信号和噪声特性139。由于信号和噪声特性139测量为从地址135读取硬位数据177的操作的一部分，因此信号和噪声特性139可在读取管理器113中使用，其中对从地址135读取硬位数据177的命令的执行中的时延的惩罚减小或为零。
存储器装置130的读取管理器113被配置成使用信号和噪声特性139以确定用于读取由地址135识别以用于硬位数据和软位数据两者的存储器单元的电压，并且确定是否将软位数据发射到存储器子系统控制器113。
例如，读取管理器113可使用经由机器学习训练的预测模型来预测从存储器单元群组(例如，131或133)检索到的硬位数据177未能通过数据完整性测试的概率。可基于信号和噪声特性139而作出预测。在使用错误校正码(ECC)和/或低密度奇偶校验(LDPC)码进行测试之前，或甚至在将硬位数据177传输到解码器之前，读取管理器113使用信号和噪声特性139来预测测试的结果。基于所预测的测试结果，读取管理器113确定是否响应于命令而将软位数据发射到存储器子系统控制器113。
例如，如果预测使用利用硬位数据177而不利用软位数据173的低功率解码器而对硬位数据177进行解码，则读取管理器113可跳过将软位数据173发射到存储器子系统控制器115的操作；并且读取管理器113提供使用根据信号和噪声特性139计算的经优化读取电压从存储器单元读取的硬位数据177以供低功率解码器进行解码。例如，低功率解码器可实施在存储器子系统控制器115中。替代地，低功率解码器可实施在存储器装置130中；并且读取管理器113可将低功率解码器的结果作为对所接收命令的响应提供到存储器子系统控制器115。
例如，如果预测硬位数据177在低功率解码器中解码失败，但可使用利用硬位数据和软位数据两者的高功率解码器进行解码，则读取管理器113可决定提供硬位数据177和软位数据173两者以供高功率解码器进行解码。例如，高功率解码器可实施在控制器115中。替代地，高功率解码器可实施在存储器装置130中。
任选地，如果预测硬位数据137在存储器子系统110中可用的解码器中解码失败，则读取管理器113可决定跳过将硬位数据173发射到存储器子系统控制器115的操作，而立即起始读取重试，使得当存储器子系统控制器115请求读取重试时，执行读取重试操作的至少一部分以减少响应于来自存储器子系统控制器115的用于读取重试请求的时间。例如，在读取重试期间，读取管理器133指导校准电路145执行修改后的校准以获得新的信号和噪声特性139的集合，所述新的信号和噪声特性的集合可进一步用于确定改进的读取电压。
来自由地址135识别的存储器单元的数据可包含硬位数据177和软位数据173。使用经优化读取电压来检索硬位数据177。硬位数据177识别存储器单元的状态，所述存储器单元被编程成存储数据且随后鉴于由例如电荷损耗、读取干扰、交叉温度效应(例如，在不同操作温度下写入和读取)等因素引起的改变而检测到。通过使用以相对于中心经优化读取电压具有预定偏移的每一经优化读取电压为中心的读取电压来读取存储器单元而获得软位数据173。在具有偏移的读取电压下的读取结果的XOR指示存储器单元是否在具有偏移的读取电压下提供不同读取结果。软位数据173可包含XOR结果。在一些情况下，一组XOR结果是基于较小偏移而获得；并且另一组XOR结果是基于较大偏移而获得。一般来说，可针对多个偏移获得多组XOR结果，其中每一相应偏移用于确定较低读取电压和较高读取电压，使得较低和较高读取电压两者相对于经优化读取电压具有相同相应偏移以确定XOR结果。
图3展示根据一个实施例的测量信号和噪声特性139以改进存储器操作的实例。
在图3中，校准电路145施加不同读取电压VA、VB、VC、VD和VE以读取群组(例如，131、...或133)中的存储器单元的状态。一般来说，更多或更少的读取电压可用于产生信号和噪声特性139。
由于读取操作期间施加的不同电压，群组(例如，131、...或133)中的同一存储器单元可展示不同状态。因此，一般来说，在不同读取电压VA、VB、VC、VD和VE下具有预定状态的存储器单元的计数CA、CB、CC、CD和CE可不同。预定状态可为具有大量电流传递通过存储器单元的状态，或没有大量电流传递通过存储器单元的状态。计数CA、CB、CC、CD和CE可被称为位计数。
校准电路145可通过一次一个地在存储器单元群组(例如，131、...或133)上施加读取电压VA、VB、VC、VD和VE来测量位计数。
替代地，存储器单元群组(例如，131、...或133)可被配置成多个子群组；并且校准电路145可通过施加读取电压VA、VB、VC、VD和VE来并行地测量子群组的位计数。子群组的位计数被视为表示整个群组(例如，131、...或133)中的位计数。因此，获得计数CA、CB、CC、CD和CE的持续时间可减少。
在一些实施例中，在从映射到群组(例如，131、...或133)中的一或多个存储器单元的地址135读取数据137的命令的执行期间测量位计数CA、CB、CC、CD和CE。因此，控制器115不需要发送单独的命令来请求基于位计数CA、CB、CC、CD和CE的信号和噪声特性139。
邻近电压的位计数之间的差指示读取群组(例如，133、...或133)中的存储器单元的状态中的错误。
例如，依据CA-CB计算计数差DA，所述计数差是由于读取电压从VA改变到VB而引入的读取阈值错误的指示。
类似地，DB＝CB–CC；DC＝CC–CD；并且DD＝CD–CE。
基于计数差DA、DB、DC和DD而获得的曲线157表示随读取电压而变的读取阈值误差E的预测。根据曲线157(和/或计数差)，经优化读取电压VO可被计算为曲线157上的提供最低读取阈值误差DMIN的点153。
在一个实施例中，校准电路145计算经优化读取电压VO且使得读取/写入电路143使用经优化读取电压VO从地址135读取数据137。
替代地，校准电路145可经由通信接口147向存储器子系统110的控制器115提供计数差DA、DB、DC和DD和/或由校准电路145计算的经优化读取电压VO。
图3说明产生统计数据集合(例如，位计数和/或计数差)以用于在经优化读取电压VO下进行读取的实例。一般来说，存储器单元群组可被配置成将多于一个位存储在存储器单元中；并且使用多个读取电压读取存储在存储器单元中的数据。可类似地针对读取电压中的每一个测量统计数据集合以识别对应经优化读取电压，其中每一统计数据集合中的测试电压被配置在对应经优化读取电压的预期位置附近。因此，针对存储器单元群组(例如，131或133)所测量的信号和噪声特性139可包含分别针对多个阈值电压所测量的多个统计数据集合。
例如，控制器115可通过提供地址135和至少一个读取控制参数来指导存储器装置130执行读取操作。例如，读取控制参数可为所建议读取电压。
存储器装置130可通过在读取电压下确定地址135处的存储器单元的状态来执行读取操作，并且根据所确定状态提供数据137。
在读取操作期间，存储器装置130的校准电路145产生信号和噪声特性139。数据137以及信号和噪声特性139作为响应从存储器装置130提供到控制器115。替代地，可至少部分地使用被配置在存储器装置130中的逻辑电路系统来执行对信号和噪声特性139的处理。例如，可使用配置于存储器装置130中的处理逻辑来部分或完全实施对信号和噪声特性139的处理。例如，可使用在存储器装置130的集成电路裸片上形成在存储器单元阵列下方的互补金属氧化物半导体(CMOS)电路系统来实施处理逻辑。例如，处理逻辑可在存储器装置130的集成电路封装内形成在单独的集成电路裸片上，所述单独的集成电路裸片使用硅通孔(TSV)和/或其它连接技术连接到具有存储器单元的集成电路裸片。
可至少部分地基于读取控制参数而确定信号和噪声特性139。例如，当读取控制参数是用于在地址135处读取存储器单元的所建议读取电压时，校准电路145可计算在所建议读取电压附近的读取电压VA、VB、VC、VD和VE。
信号和噪声特性139可包含位计数CA、CB、CC、CD和CE。替代地或组合地，信号和噪声特性139可包含计数差DA、DB、DC和DD。
任选地，校准电路145使用一种方法根据计数差DA、DB、DC和DD计算经优化读取电压VO；并且控制器115使用另一不同的方法根据信号和噪声特性139和任选地校准电路145不可用的其它数据来计算经优化读取电压VO。
当校准电路145可根据读取操作期间产生的计数差DA、DB、DC和DD计算经优化读取电压VO时，信号和噪声特性可任选地包含经优化读取电压VO。此外，存储器装置130可在确定地址135处来自存储器单元的数据137中的硬位数据的过程中使用经优化读取电压VO。可通过用从经优化读取电压VO发生预定偏移的读取电压读取存储器单元来获得数据137中的软位数据。替代地，存储器装置130在读取数据137的过程中使用读取控制参数中提供的控制器指定的读取电压。
可用比集成电路存储器装置130的校准电路145更多的处理功率来配置控制器115。此外，控制器115可具有适用于群组(例如，133、...或133)中的存储器单元的其它信号和噪声特性。因此，一般来说，控制器115可计算经优化读取电压VO的更精确估计(例如，用于后续读取操作，或用于读取操作的重试)。
一般来说，校准电路145不必以位计数在读取电压集合上的分布的形式或以计数差在读取电压集合上的分布的形式提供信号和噪声特性139。例如，校准电路145可提供由校准电路145计算的经优化读取电压VO作为信号和噪声特性139。
校准电路145可被配置成产生信号和噪声特性139(例如，位计数或位计数差)作为读取操作的副产物。信号和噪声特性139的产生可实施在集成电路存储器装置130中，相比于不产生信号和噪声特性139的典型读取，对读取操作的时延的影响极少或无影响。因此，校准电路145可有效地将信号和噪声特性139确定为根据来自存储器子系统110的控制器115的命令执行读取操作的副产物。
一般来说，经优化读取电压VO的计算可在存储器装置130内或由存储器子系统111的控制器115执行，所述控制器接收信号和噪声特性139作为来自存储器装置130的丰富状态响应的一部分。
可通过在存储器单元群组上施加经优化读取电压VO且在存储器单元经历经优化读取电压VO时确定存储器单元的状态来获得硬位数据177。
可通过施加从经优化读取电压VO偏移预定量的读取电压181和182来获得软位数据173。例如，读取电压181处于比经优化读取电压VO低预定量的偏移183处；并且读取电压182处于比经优化读取电压VO高相同预定量的偏移184处。经历读取电压181的存储器单元可具有不同于经历读取电压182的存储器单元的状态。软位数据173可包含或指示使用读取电压181和182从存储器单元读取的数据的XOR结果。XOR结果展示经历读取电压181的存储器单元是否具有与读取电压182相同的状态。
图4-6说明根据一个实施例的根据计数差计算经优化读取电压的技术。图4-6的技术简化用于计算经优化读取电压VO的计算，使得可使用减小的计算能力和/或电路实施计算。
可基于图3中针对测试电压VA、VB、VC、VD和VE所说明的位计数和计数差而执行图4-6中所说明的计算。
在图4中，执行操作201以比较两个中心计数差DB和DC。
如果DB大于DC，则可假设在VC到VE之间的测试电压区域的上半部分上可发现最小值。因此，执行操作203以将两个中心位计数差中较低的一个DC与其另一相邻者DD进行比较。
如果DC不大于其另一相邻者DD，则DC不大于其相邻者DB和DD。因此，可推断出，在测试电压VC与VD之间可发现最小值。基于DC与其相邻者DB和DD的差之间的比率，可使用类似于图5中所说明的技术的技术来确定经优化读取电压VO的位置的估计值。
如果DC大于其另一相邻者DD，则可假设最小值可在VD与VE之间的最高测试电压间隔中。因此，基于最接近于测试电压VD和VE的计数差DD和DC的比率，可使用类似于图6中所说明的技术的技术来确定经优化读取电压VO的位置的估计值。
类似地，如果DB不大于DC，则可假设可在VA到VC之间的测试电压区域的下半部分上发现最小值。因此，执行操作205以将两个中心位计数差中较低的一个DB与其另一相邻者DA进行比较。
如果DB小于其另一相邻者DA，则DB不大于其相邻者DA和DC。因此，可推断出，在测试电压VB与VC之间可发现最小值。基于DB与其相邻者DA和DC的差之间的比率，可使用类似于图5中所说明的技术的技术来确定经优化读取电压VO的位置的估计值。
如果DB不小于其另一相邻者DA，则可假设最小值可在VA与VB之间的最低测试电压间隔中。因此，基于最接近于测试电压VA和VB的计数差DA和DB的比率，可使用类似于图6中所说明的技术的技术来确定经优化读取电压VO的位置的估计值。
图5说明当中心计数差DB不大于其相邻者DA和DC时估计经优化读取电压VO的位置的技术。
由于计数差DB是在测试电压VB和VC下的位计数CB和CC的差，因此估计经优化读取电压VO的位置在VB与VC之间的电压间隔或间隙内。
当从中心计数差DB到其相邻者DA和DC的增加量大体上彼此相等时，估计经优化读取电压VO在VB与VC之间的中点处。
从中心计数差DB到其相邻者DA和DC的增加量之间的比率可以对数标度映射到测试电压VB和VC之间的除法线标度。
例如，为1的比率(DA-DB)/(DC-DB)映射到测试电压VB与VC之间的中点处的经优化读取电压的位置。
为1/2的比率(DA-DB)/(DC-DB)映射到测试电压VB与VC之间的中点处的经优化读取电压的位置，其中朝VB偏移固定增量。例如，增量可为VB与VC之间的电压间隙的十分之一。
类似地，为1/4、1/8或1/16的比率(DA-DB)/(DC-DB)映射到测试电压VB与VC之间的中点处的经优化读取电压的位置，其中朝VB偏移两个、三个或四个增量。小于1/16的比率(DA-DB)/(DC-DB)可映射到VB处的经优化读取电压的位置。
类似地，为1/2、1/4、1/8或1/16的比率(DC-DB)/DA-DB)映射到测试电压VB与VC之间的中点处的经优化读取电压的位置，其中朝VC偏移两个、三个或四个增量。小于1/16的比率(DC-DB)/(DA-DB)可映射到VC处的经优化读取电压的位置。
图5的技术可经由将经优化读取电压的粗略估计设置在VB(或VC)处且通过根据计数差DB到计数差DA的增加量(DA-DB)与计数差DB到计数差DC的分数或倍数的增加量(DC-DB)的比较而应用增量来调整粗略估计来实施。对数尺度上的分数或倍数的增加量(DC-DB)可通过二的迭代除法或乘法来计算，这可通过逐位左移或右移操作来有效地实施。
例如，经优化电压VO的初始估计值可设置在测试电压VB处。可将增加量(DA-DB)与可通过使(DC-DB)的位移位来计算的(DC-DB)/16进行比较。如果(DA-DB)大于(DC-DB)/16，则VB与VC之间的间隙的十分之一的增量可添加到经优化电压VO的估计值。随后，将(DA-DB)与可通过使(DC-DB)/16的位移位来计算的(DC-DB)/8进行比较。如果(DA-DB)大于(DC-DB)/8，则VB与VC之间的间隙的十分之一的相同增量进一步添加到经优化电压VO的估计值。类似地，将(DA-DB)与(DC-DB)/4、(DC-DB)/2、(DC-DB)、(DC-DB)*2、(DC-DB)*4、(DC-DB)*8以及(DC-DB)*16依次进行比较。如果(DA-DB)在比较中大于(DC-DB)的这些按比例调整版本中的任一个，则将相同增量添加到估计值。在进行一系列比较之后，所得估计值可用作经优化电压VO。
图6说明当侧计数差DA小于其下两个计数差DB和DC但尚未测量其相邻者中的一个(例如，测试电压VA与低于VA的另一测试电压之间的计数差)时估计经优化读取电压VO的位置的技术。
由于计数差DA是计数差DA、DB和DC当中的最低计数差，因此估计经优化电压VO处于对应于计数差DA的测试电压间隔或间隙中。由于计数差DA是在测试电压VA和VB下的位计数CA和CB的差，因此估计经优化读取电压VO的位置在VA与VB之间的电压间隔或间隙内。
在图6中，在VA与VB之间的电压间隔或间隙内的经优化读取电压VO的位置是基于计数差DA和DB的比率。对数标度上的比率DA/DB映射到VA与VB之间的经优化读取电压VO的线性分布。
例如，VA与VB之间的电压间隔或间隙可划分成五个相等增量。经优化电压VO的初始估计值可设置在测试电压VB处。可按顺序将计数差DA与计数差DB的按比例调整版本(例如DB、DB/2和DB/4)进行比较。如果计数差DA在比较中小于计数差DB的按比例调整版本中的任一个，则估计值减小用于朝向测试电压VA移动的增量。
在一个实施例中，实施一种方法以计算用于读取存储器单元群组的经优化读取电压。方法可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件/固件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法至少部分由图1的控制器115或图2的存储器装置130中的处理逻辑执行。虽然以特定序列或次序展示，但除非另有指定，否则可修改过程的次序。因此，所说明实施例应仅作为实例理解，并且所说明过程可以不同次序执行，并且一些过程可并行地执行。另外，可在各种实施例中省略一或多个过程。因此，在每一个实施例中并不需要所有过程。其它过程流程是可能的。例如，方法可在图1的计算系统中用图2的存储器装置和图3中所说明的信号噪声特性以及图4-6中所说明的一些操作来实施。
在方法中，存储器装置130在多个测试电压(例如，VA、VB、VC、VD和VE)下读取存储器装置130中的存储器单元群组(例如，131或133)。
读取管理器133分别确定在测试电压(例如，VA、VB、VC、VD和VE)下的位计数(例如，CA、CB、CC、CD和CE)。在测试电压(例如，VA)下的每一位计数(例如，CA)识别群组(例如，131或133)中的在测试电压(例如，VA)下被读取时提供预定位值(例如，0或1)的存储器单元的数目。
读取管理器133计算针对测试电压中的多对邻近电压的位计数的计数差(例如，DA、DB、DC和DD)。测试电压中的一对邻近电压(例如，VA和VB)之间的电压间隔的每一计数差(例如，DA)是所述一对邻近电压的位计数(例如，DA和DB)之间的差。
读取管理器133识别以下情形：在计数差(例如，DA、DB、DC和DD)当中，第一计数差(例如，DA)不大于计数差(例如，DB和DC)中的至少两个，并且第一计数差(例如，DA)具有不在计数差(例如，DB和DC)中的至少两个的至少两个电压间隔(例如，VB到VC以及VC到VD)之间的电压间隔(例如，VA到VB)。
响应于此类情形，读取管理器133基于第一计数差(例如，DA)与第二计数差(例如，DB)之间的比率而确定第一计数差(例如，DA)的电压间隔(例如，VA到VB)中的经优化读取电压VO的位置，其中第二计数差(例如，DB)具有最接近于计数差中的至少两个和/或计数差中的第一计数差(例如，DA)的电压间隔(例如，VA到VB)的电压间隔(例如，VB到VC)。
例如，可基于将第一计数差(例如，DA)与第二计数差(例如，DB)之间的比率的对数标度映射到第一计数差(例如，DA)的电压间隔(例如，VA到VB)中的经优化读取电压VO的位置(例如，VA)与测试电压(例如，VB)的线性分布而确定经优化读取电压VO的位置。
例如，可在不执行浮点数操作的情况下确定第一计数差(例如，DA)的电压间隔(例如，VA到VB)内的经优化读取电压VO的位置。
例如，读取管理器113可产生第一计数差(例如，DA)和第二计数差(例如，DB)中的至少一个的多个按比例调整版本。读取管理器113可基于基于按比例调整版本执行的比较而确定经优化读取电压VO的位置。
例如，可通过移位操作产生按比例调整版本。例如，将数目逐位向左移位一个位可以因数二按比例调高数目；并且将数目逐位向右移位一个位可以因数二按比例调低数目。因此，在不执行浮点数操作的情况下，按比例调整版本可以因数二按比例调整到预定数目的幂。
例如，可通过反复地以因数二按比例调整来产生按比例调整版本；并且可经由将第一计数差(例如，DA)和第二计数差(例如，DB)中的未按比例调整的一个与按比例调整版本依次进行比较来确定经优化读取电压的位置。
例如，经优化读取电压VO的位置的确定可包含：将初始位置设置在对应于第一计数差(例如，DA)的电压间隔的测试电压(例如，VA和VB)中的一个处；以及响应于满足以下各者之间的预定关系的确定而将所述位置调整预定量：第一计数差(例如，DA)和第二计数差(例如，DB)中的未按比例调整的一个，以及多个按比例调整版本中的一个按比例调整版本。
例如，读取管理器113初始地将位置设置在测试电压VB处，所述测试电压VB将第一计数差DA的电压间隔VA到VB与第二计数差DB的电压间隔VB到VC分离。读取管理器113将第一计数差DA与第二计数差DB进行比较。
响应于确定第一计数差DA小于第二计数差DB，读取管理器113将位置移动远离第二计数差DB的电压间隔VB到VC预定量(例如，电压间隔VA到VB的五分之一)。
读取管理器113以因数二按比例调低第二计数差DB以产生第二计数差的按比例调整版本(例如，DB/2)，将第一计数差DA与第二计数差的按比例调整版本(例如，DB/2)进行比较，并且响应于确定第一计数差DA小于第二计数差的按比例调整版本(例如，DB/2)，将位置进一步移动远离第二计数差DB的电压间隔VB到VC预定量(例如，电压间隔VA到VB的五分之一)。
DA与DB/2之间的比较等效于比较DA/DB与1/2，其可替代地通过比较DA*2与DB执行。
随后，读取管理器113可以因数二进一步按比例调整DB/2以产生第二计数差的进一步按比例调整版本(例如，DB/4)，并且将第一计数差DA与第二计数差的进一步按比例调整版本(例如，DB/4)进行比较。响应于确定第一计数差DA小于第二计数差的进一步按比例调整版本(例如，DB/4)，读取管理器113进一步将位置更进一步移动远离第二计数差DB的电压间隔VB到VC预定量(例如，电压间隔VA到VB中的五分之一)。
DA与DB/2之间的比较等效于比较DA/DB与1/4，其可替代地通过比较DA*2与DB/2或比较DA*4与DB执行。
在一个实施例中，实施一种方法以确定用于读取存储器单元群组的经优化读取电压是否位于正确电压范围中。方法可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件/固件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，图8的方法至少部分由图1的控制器115或图2的存储器装置130中的处理逻辑执行。虽然以特定序列或次序展示，但除非另有指定，否则可修改过程的次序。因此，所说明实施例应仅作为实例理解，并且所说明过程可以不同次序执行，并且一些过程可并行地执行。另外，可在各种实施例中省略一或多个过程。因此，在每一个实施例中并不需要所有过程。其它过程流程是可能的。例如，方法可在图1的计算系统中用图2的存储器装置和图3中所说明的信号噪声特性以及图4-6中所说明的一些操作来实施。
在方法中，存储器装置130对存储器单元群组(例如，131或133)进行编程以每存储器单元存储多个位。存储器单元群组具有分别对应于每存储器单元多个位的多个页。
例如，存储器单元群组(例如，131或133)可被编程成处于QLC模式中；群组(例如，131或133)中的每一存储器单元中的第一位的集合形成下部页；群组(例如，131或133)中的每一存储器单元中的第二位的集合形成上部页；群组(例如，131或133)中的每一存储器单元中的第三位的集合形成额外页；并且群组(例如，131或133)中的每一存储器单元中的第四位的集合形成顶部页。
读取管理器113确定存储器单元群组的多个读取电压(例如，VP)。
存储器装置130使用多个读取电压(例如，VP)读取多个页。
读取管理器113针对多个页中的每一相应页确定相应页中第一存储器单元的计数，其中第一存储器单元中的每一个的阈值电压高于用于读取相应页的多个读取电压当中最高的读取电压。
读取管理器113将第一存储器单元的计数与相应页中一部分存储器单元的预定范围进行比较，以评估多个读取电压。
例如，如图3中所说明，多个读取电压中的每一相应读取电压VO可由均匀分布在从VA到VB的测试电压范围中的多个测试电压VA、VB、VC、VD和VE下的存储器单元群组确定。可分别在测试电压VA、VB、VC、VD和VE下确定位计数CA、CB、CC、CD和CE。接着，可分别针对从VA到VB、从VB到VC、从VC到VD和从VD到VE的测试电压间隔确定计数差DA、DB、DC和DD。可基于计数差DA、DB、DC和DD以及测试电压间隔的长度G而计算相应读取电压VO。
例如，如图5中所说明，响应于确定第一测试电压间隔VB到VC上的第一计数差DB不大于低于第一测试电压间隔VB到VC的第二测试电压间隔VA到VB上的第二计数差DA且不大于高于第一测试电压间隔VB到VC的第三测试电压间隔VC到VD上的第三计数差DC，相应读取电压的确定可基于以下两者之间的比率：从第一计数差DB到第二计数差DA的增加量(DA-DB)；以及从第一计数差DB到第三计数差DC的增加量(DC-DB)。
例如，如图6中所说明，响应于确定第一测试电压间隔VA到VB上的第一计数差DA不大于均低于或均高于第一测试电压间隔VA到VB的测试电压间隔上的至少两个计数差DB和DC，相应读取电压的确定可基于以下两者之间的比率：第一计数差DA，以及至少两个计数差当中最接近于第一测试电压间隔VA到VB的测试电压间隔VB到VC上的第二计数差DB。
用于确定多个读取电压(例如，用于VO的VA到VE)的测试电压范围不彼此重叠。测试电压范围的集合覆盖其中经优化读取电压可处于之电压跨度的较小部分。当测试电压范围(例如，VA到VE)在错误位置处时，基于测试电压范围而校准/优化的读取电压处于错误电压范围中。响应于确定第一存储器单元的计数在部分的预定范围之外，读取管理器可确定测试电压范围中的至少一个(例如，VA到VE)定位不当。作为响应，存储器装置130可起始搜索用于读取电压的校准的改进测试电压范围，和/或提供对存储器子系统110的控制器115的响应以建议搜索用于读取电压校准/优化的改进测试电压范围。
例如，当存储器单元群组被编程成处于四层级单元(QLC)模式中时，分数的预定范围可基于页的类型。例如，当相应页是顶部页时，部分的预定范围在1/32与3/32之间；当相应页是额外页时，部分的预定范围在3/32与5/32之间；当相应页是上部页时，部分的预定范围在7/32与9/32之间；并且当相应页是下部额外页时，部分的预定范围在15/32与17/32之间。
图7说明根据一个实施例的对读取操作的响应。例如，可使用根据图3所测量的信号和噪声特性139在具有图2的集成电路存储器装置130的图1的存储器子系统110中实施图7中所说明的响应。
在图7中，响应于使用地址135识别存储器单元群组(例如，131或133)的读取命令169，存储器装置130的校准电路145测量信号和噪声特性139(例如，以图3中所说明的方式)。
校准电路145使用信号和噪声特性139来计算一或多个经优化读取电压151(例如，以图4-6中所说明的方式)。一或多个经优化读取电压151可用于从存储器单元群组(例如，131或133)读取161硬位数据177。
存储器装置130的读取管理器113和/或存储器子系统110的控制器115的读取管理器114可具有动作选择器163。动作选择器163使用信号和噪声特性139来在硬位数据177的读取161之前或与所述读取同时评估硬位数据177的质量。
基于硬位数据177的所评估质量，动作选择器163可建议例如在无软位数据173的情况下对硬位数据171进行解码、获得软位数据、重新校准经优化读取电压、读取重试等的动作。
例如，可通过在预测模型中使用信号和噪声特性139而对硬位数据177的位错误率进行分类，或通过在经验公式中使用信号和噪声特性139来估计所述硬位数据的位错误率。当位错误率被分类为低(或具有低于阈值的估计值)时，动作选择器163可建议使用不使用软位数据173的低功率解码器179对硬位数据177进行解码。
任选地，低功率解码器179实施在存储器装置130中。存储器装置130可向存储器子系统110的控制器115提供信号以扩展用于由低功率解码器179完成解码操作的读取命令169的响应时间周期。随后，作为对读取命令169的响应，存储器装置130可提供来自低功率解码器179的输出而不是硬位数据177。
替代地，低功率解码器179实施在存储器子系统110的控制器115中；并且存储器装置130提供硬位数据177作为对读取命令169的响应。
使用图4-6的技术计算的经优化读取电压可被分类为最优的或次优的。
例如，当基于两个较大相邻者(例如，DA和DC)之间的计数差(例如，DB)发现经优化读取电压时，图5的技术用于计算读取电压VO的最优估计值。
例如，当在无两个较大相邻者之间的计数差(例如，DA)的情况下发现经优化读取电压时，图6的技术用于计算读取电压VO的次优估计值。
当位错误率被分类为高(或具有高于阈值的估计值)但经优化读取电压是最优的时，动作选择器163可建议获得软位数据173。因此，存储器装置130可进一步主动地读取171软位数据173，并且提供软位数据173和硬位数据177以用于使用高功率解码器175进行解码。高功率解码器175比低功率解码器消耗更多的能量，但具有更好的解码错误恢复能力。例如，高功率解码器175可实施在存储器子系统110的控制器115中。替代地，高功率解码器175可实施在存储器装置130中。
当位错误率被分类为高(或具有高于阈值的估计值)且经优化读取电压是次优的时，动作选择器163可建议针对最优的经校准读取电压重新校准经优化读取电压151。例如，当确定经优化电压在电压范围VA和VB内时，存储器装置130可调整测试电压以捕获两个较大相邻者之间的经优化电压VO。例如，可通过将VC设置在VO的当前次优估计值处来执行后续校准。
任选地，存储器装置130可向存储器子系统110的控制器115建议读取重试，并且在存储器子系统110的控制器115发布用于读取重试的命令之前主动地开始读取重试。主动动作可减少完成读取重试的时间。
例如，当发现经优化/经校准读取电压基于错误测试电压范围时，动作选择器163可建议对存储器子系统110的控制器115的读取重试。
在一些实施方案中，当存储器装置130基于信号和噪声特性139而确定不太可能使用可由校准电路145校准/确定的读取电压集合成功地用软位数据173对硬位数据177进行解码时，动作选择器163可向存储器子系统110的控制器115建议RAIN操作。实施在存储器子系统110的控制器115中的RAIN解码器167可使用存储在其它存储器装置中的冗余信息来恢复存储器单元群组(例如，131或133)的数据。
图8展示根据一个实施例的对从存储器单元读取数据的操作的智能主动响应的方法。图8的方法可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件/固件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，图8的方法至少部分由图1的控制器115或图2的存储器装置130中的处理逻辑执行。虽然以特定序列或次序展示，但除非另有指定，否则可修改过程的次序。因此，所说明实施例应仅作为实例理解，并且所说明过程可以不同次序执行，并且一些过程可并行地执行。另外，可在各种实施例中省略一或多个过程。因此，在每一个实施例中并不需要所有过程。其它过程流程是可能的。
例如，图8的方法可在图1的计算系统中用图2的存储器装置和图3中所说明的信号噪声特性以及图4-6中所说明的一些操作来实施。
在框321处，响应于识别存储器装置130中的存储器单元群组(例如，131或133)的命令，存储器装置130的校准电路145测量存储器单元群组(例如，131或133)的信号和噪声特性139。
在框323处，读取管理器113基于信号和噪声特性139而确定读取电压151。
在框325处，读取管理器113评估可使用读取电压151从存储器单元群组(例如，131或133)检索的数据(例如，177和/或173)的质量。
在框327处，动作选择器163基于质量而识别动作。
在框329处，存储器装置130响应于命令而提供指示动作的响应。
在框331处，存储器装置130在存储器装置130中接收到响应之后的后续命令之前主动地起始动作。
例如，为了评估数据(例如，177和/或173)的质量，存储器装置130确定数据的错误率是否处于低错误率类别和高错误率类别中。此外，存储器装置130确定读取电压151是最优的还是次优的，和/或读取电压151是否处于错误电压范围中。
例如，存储器子系统110可具有实施在存储器装置130中的低功率解码器179和实施在存储器子系统110的控制器115中的高功率解码器175。
当错误率为低时，动作可为使用低功率解码器179对通过在读取电压下读取存储器单元群组而检索到的硬位数据177进行解码，而不读取软位数据173。
当错误率为高但读取电压151是最优的时，动作可为在相对于读取电压151具有预定偏移(例如，183和184)的电压(例如，181和182)下从存储器单元群组(例如，131或133)读取软位数据173，使得高功率解码器175可用软位数据173对硬位数据177进行解码。
当错误率为高且读取电压151是次优的但不处于错误电压范围中时，动作可为读取电压的重新校准。
当确定读取电压151处于错误电压范围中时，动作可为重试读取和/或搜索用以校准读取电压的电压范围。
非暂时性计算机存储媒体可用于存储存储器子系统(例如，113)的固件的指令。当指令由控制器115和/或处理装置117执行时，所述指令使得控制器115、处理装置117和/或单独硬件模块执行上文所论述的方法。
图9说明计算机系统400的实例机器，其中可执行指令集以用于使得机器执行本文中所论述的方法中的任何一或多个。在一些实施例中，计算机系统400可对应于主机系统(例如，图1的主机系统120)，所述主机系统包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)或可用于执行读取管理器113的操作(例如，执行指令以执行对应于参考图1-8描述的读取管理器113的操作)。在替代性实施例中，机器可连接(例如联网)到LAN、内联网、外联网和/或互联网中的其它机器。机器可作为对等(或分散式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而在客户端-服务器网络环境中的服务器或客户端机器的容量中进行操作。
机器可为个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络设备、服务器、网络路由器、交换机或桥接器，或能够(依序或以其它方式)执行指定将由所述机器采取的动作的指令集的任何机器。此外，虽然说明单个机器，但还应认为术语“机器”包含机器的任何集合，所述机器个别地或共同地执行指令集(或多个指令集)以执行本文中所论述的方法中的任何一或多个。
实例计算机系统400包含处理装置402、主存储器404(例如，只读存储器(ROM)、快闪存储器、例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等)以及数据存储系统418，它们经由总线430(其可包含多个总线)彼此通信。
处理装置402可表示一或多个通用处理装置，例如微处理器、中央处理单元等。更确切地说，处理装置可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器，或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置402还可为一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置402被配置成执行用于执行本文中所论述的操作和步骤的指令426。计算机系统400可进一步包含网络接口装置408以在网络420上通信。
数据存储系统418可包含机器可读存储媒体424(也被称为计算机可读媒体)，其上存储有一或多个指令集426或体现本文中所描述的方法或功能中的任何一或多个的软件。指令426还可在其由计算机系统400执行期间完全或至少部分地驻留在主存储器404内和/或处理装置402内，主存储器404和处理装置402还构成机器可读存储媒体。机器可读存储媒体424、数据存储系统418和/或主存储器404可对应于图1的存储器子系统110。
在一个实施例中，指令426包含用以实施对应于读取管理器113(例如，参考图1-8所描述的读取管理器113)的功能的指令。虽然在实例实施例中将机器可读存储媒体424展示为单个媒体，但术语“机器可读存储媒体”应被认为包含存储一或多个指令集的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的指令集且使得机器执行本公开的方法中的任何一或多个的任何媒体。因此，术语“机器可读存储媒体”应被认为包含但不限于固态存储器、光学媒体和磁性媒体。
已依据计算机存储器内的数据位的操作的算法和符号表示呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用于将其工作的主旨最有效地传达给所属领域的其他技术人员的方式。算法在此处且通常被认为是产生所要结果的操作的自洽序列。操作是要求对物理量进行物理操控的操作。这些量通常但未必呈能够被存储、组合、比较和以其它方式操控的电或磁信号的形式。有时，主要出于通用的原因，已证明将这些信号称为位、值、元件、符号、字符、术语、编号等是方便的。
然而，应牢记，所有这些和类似术语应与适当物理量相关联，并且仅仅是应用于这些量的方便标签。本公开可涉及将计算机系统的寄存器和存储器内的表示为物理(电子)量的数据操纵和变换为计算机系统存储器或寄存器或其它此类信息存储系统内的类似地表示为物理量的其它数据的计算机系统或类似电子计算装置的动作和过程。
本公开还涉及用于执行本文中的操作的设备。此设备可出于所需目的而专门构造，或其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的盘(包含软盘、光盘、CD-ROM和磁性光盘)、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡或适合于存储电子指令的任何类型的媒体，其各自耦合到计算机系统总线。
本文中所呈现的算法和显示器在本质上并不与任何特定计算机或其它设备相关。各种通用系统可与根据本文中的教示的程序一起使用，或其可证明构造用于执行所述方法更加专用的设备是方便的。将如下文描述中所阐述的那样来呈现多种这些系统的结构。另外，不参考任何特定编程语言来描述本公开。将了解，可使用多种编程语言来实施如本文所描述的本公开的教示。
本公开可提供为计算机程序产品或软件，其可包含在其上存储有可用于对计算机系统(或其它电子装置)进行编程以执行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机制。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器组件等。
在本说明书中，各种功能和操作被描述为由计算机指令执行或由计算机指令引起以简化描述。然而，所属领域的技术人员将认识到，此类表达的意图是功能源自由一或多个控制器或处理器(例如微处理器)执行计算机指令。替代地或组合地，功能和操作可使用具有或不具有软件指令的专用电路系统来实施，例如使用专用集成电路(ASIC)或现场可编程门阵列(FPGA)来实施。可使用并无软件指令的固线式电路系统或结合软件指令来实施实施例。因此，技术不限于硬件电路系统和软件的任何具体组合，也不限于由数据处理系统执行的指令的任何特定来源。
在前述说明书中，已参考其具体实例实施例描述了本公开的实施例。将显而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本公开进行各种修改。因此，应在说明性意义上而不是限制性意义上看待说明书和图式。

Claims (20)

1.一种存储器装置，其包括：
集成电路封装，其围封所述存储器装置；以及
多个存储器单元群组，其形成在至少一个集成电路裸片上；
其中响应于识别所述多个存储器单元群组内的存储器单元群组的命令，所述存储器装置被配置成：
测量所述存储器单元群组的信号和噪声特性；
基于所述信号和噪声特性而确定读取电压；
评估能够使用所述读取电压从所述存储器单元群组检索的数据的质量；
基于所述质量而识别动作；
响应于所述命令而提供指示所述动作的响应；以及
在接收到所述响应之后的后续命令之前起始所述动作。
2.根据权利要求1所述的存储器装置，其中为了测量所述信号和噪声特性，所述存储器装置被配置成：
在均匀分布在测试电压范围中的多个测试电压下读取所述存储器单元群组；
分别确定在所述测试电压下的位计数，其中在测试电压下的每一位计数识别所述群组中的在所述测试电压下被读取时提供预定位值的存储器单元的数目；以及
针对所述测试电压中的多对邻近电压计算所述位计数的计数差，其中所述测试电压中的一对邻近电压之间的电压间隔的每一计数差是所述一对邻近电压的位计数之间的差；
其中基于所述计数差而确定所述读取电压。
3.根据权利要求2所述的存储器装置，其中为了评估所述质量，所述存储器装置被配置成对能够使用所述读取电压从所述存储器单元群组检索的所述数据的位错误率进行分类。
4.根据权利要求3所述的存储器装置，其中通过在预测模型或经验公式中应用所述信号和噪声特性而对所述位错误率进行分类。
5.根据权利要求3所述的存储器装置，其中响应于确定所述位错误率被分类成低于第二类别的第一类别的位错误率，所述动作包含对使用所述读取电压读取的硬位数据进行解码。
6.根据权利要求3所述的存储器装置，其中响应于确定所述位错误率被分类成高于第一类别的第二类别的位错误率，所述存储器装置被配置成确定所述读取电压是最优的还是次优的。
7.根据权利要求6所述的存储器装置，其中当在第一测试电压间隔上的第一计数差不大于在低于所述第一测试电压间隔的第二测试电压间隔上的第二计数差以及在高于所述第一测试电压间隔的第三测试电压间隔上的第三计数差时，所述存储器装置被配置成：
确定所述读取电压是最优的；以及
基于以下两者之间的比率而计算相应读取电压：
从所述第一计数差到所述第二计数差的增加量，以及
从所述第一计数差到所述第三计数差的增加量；
其中响应于确定所述位错误率处于所述第二类别中且所述读取电压是最优的，所述动作包含在相对于所述读取电压具有预定偏移的电压下读取所述存储器单元群组以获得软位数据。
8.根据权利要求6所述的存储器装置，其中当在第一测试电压间隔上的第一计数差不大于在均低于或均高于所述第一测试电压间隔的测试电压间隔上的至少两个计数差时，所述存储器装置被配置成：
基于以下两者之间的比率而计算所述读取电压：
所述第一计数差，以及
所述至少两个计数差当中最接近于所述第一测试电压间隔的测试电压间隔上的第二计数差；以及
确定所述读取电压是次优的；
其中响应于确定所述位错误率处于所述第二类别中且所述读取电压是次优的，所述动作包含重新校准所述读取电压。
9.根据权利要求3所述的存储器装置，其中所述存储器装置进一步被配置成确定所述读取电压是否处于错误电压范围中；以及响应于确定所述读取电压处于错误电压范围中，所述动作包含读取重试，或搜索用以校准所述读取电压的范围，或其任何组合。
10.一种用于存储器操作的方法，其包括：
响应于识别存储器装置中的存储器单元群组的命令而测量所述存储器单元群组的信号和噪声特性；
基于所述信号和噪声特性而确定读取电压；
评估能够使用所述读取电压从所述存储器单元群组检索的数据的质量；
基于所述质量而识别动作；
响应于所述命令而提供指示所述动作的响应；以及
在接收到所述响应之后的后续命令之前起始所述动作。
11.根据权利要求10所述的方法，其中所述信号和噪声特性的所述测量包括：
在均匀分布在测试电压范围中的多个测试电压下读取所述存储器单元群组；
分别确定在所述测试电压下的位计数，其中在测试电压下的每一位计数识别所述群组中的在所述测试电压下被读取时提供预定位值的存储器单元的数目；以及
针对所述测试电压中的多对邻近电压计算所述位计数的计数差，其中所述测试电压中的一对邻近电压之间的电压间隔的每一计数差是所述一对邻近电压的位计数之间的差；
其中基于所述计数差而确定所述读取电压。
12.根据权利要求11所述的方法，其中所述质量的所述评估包含基于在预测模型或经验公式中应用所述信号和噪声特性而对能够使用所述读取电压从所述存储器单元群组检索的所述数据的位错误率进行分类。
13.根据权利要求12所述的方法，其中响应于确定所述位错误率被分类成低于第二类别的第一类别的位错误率，所述动作包含对使用所述读取电压读取的硬位数据进行解码。
14.根据权利要求12所述的方法，其进一步包括：
确定所述读取电压是最优的还是次优的；
其中响应于确定在第一测试电压间隔上存在第一计数差，所述第一计数差不大于在低于所述第一测试电压间隔的第二测试电压间隔上的第二计数差以及在高于所述第一测试电压间隔的第三测试电压间隔上的第三计数差，所述读取电压经确定为最优的；并且
其中响应于确定第一测试电压间隔上的第一计数差不大于均低于或均高于所述第一测试电压间隔的测试电压间隔上的至少两个计数差，所述读取电压经确定为次优的。
15.根据权利要求14所述的方法，其中响应于确定所述位错误率处于高于第一类别的第二类别的位错误率中且所述读取电压是最优的，所述动作包含在相对于所述读取电压具有预定偏移的电压下读取所述存储器单元群组以获得软位数据。
16.根据权利要求14所述的方法，其中响应于确定所述位错误率处于高于第一类别的第二类别的位错误率中且所述读取电压是次优的，所述动作包含重新校准所述读取电压。
17.根据权利要求12所述的方法，其进一步包括：
确定所述读取电压是否处于错误电压范围中；
其中，响应于确定所述读取电压处于错误电压范围中，所述动作包含读取重试，或搜索用以校准所述读取电压的范围，或其任何组合。
18.一种存储器子系统，其包括：
处理装置；以及
至少一个存储器装置，所述存储器装置具有形成在集成电路裸片上的存储器单元群组；
其中所述处理装置被配置成将具有识别所述存储器单元群组的地址的命令发射到所述存储器装置；
其中响应于所述命令，所述存储器装置被配置成：
基于所述存储器单元群组的信号和噪声特性而确定读取电压；
基于所述信号和噪声特性而根据能够使用所述读取电压从所述存储器单元群组检索的数据的质量来识别动作；
响应于所述命令而提供指示所述动作的响应；以及
在所述响应之后接收到后续命令之前起始所述动作。
19.根据权利要求18所述的存储器子系统，其中为了评估所述质量，所述存储器装置进一步被配置成：
确定所述数据的错误率是否处于第一类别和第二类别中，其中所述第一类别中的错误率低于所述第二类别中的错误率；
确定所述读取电压是最优的还是次优的；以及
确定所述读取电压是否处于错误电压范围中。
20.根据权利要求19所述的存储器子系统，其进一步包括：
第一解码器；以及
第二解码器，其与所述第一解码器相比消耗更多能量；
其中所述动作是：
使用第一解码器对通过在所述读取电压下读取所述存储器单元群组而检索到的硬位数据进行解码；
在相对于所述读取电压具有预定偏移的电压下从所述存储器单元群组读取软位数据以将所述第二解码器用于所述硬位数据和所述软位数据；
重新校准所述读取电压；
重试读取；或
搜索用以校准所述读取电压的电压范围。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11029890B1 (en) 2020-03-02 2021-06-08 Micron Technology, Inc. Compound feature generation in classification of error rate of data retrieved from memory cells
US11086572B1 (en) 2020-03-02 2021-08-10 Micron Technology, Inc. Self adapting iterative read calibration to retrieve data from memory cells
US11740970B2 (en) 2020-03-02 2023-08-29 Micron Technology, Inc. Dynamic adjustment of data integrity operations of a memory system based on error rate classification
US12009034B2 (en) 2020-03-02 2024-06-11 Micron Technology, Inc. Classification of error rate of data retrieved from memory cells
US11221800B2 (en) 2020-03-02 2022-01-11 Micron Technology, Inc. Adaptive and/or iterative operations in executing a read command to retrieve data from memory cells
US11562793B2 (en) 2020-05-07 2023-01-24 Micron Technology, Inc. Read soft bits through boosted modulation following reading hard bits
US11081200B1 (en) 2020-05-07 2021-08-03 Micron Technology, Inc. Intelligent proactive responses to operations to read data from memory cells
US11257546B2 (en) 2020-05-07 2022-02-22 Micron Technology, Inc. Reading of soft bits and hard bits from memory cells
US11200959B1 (en) * 2020-08-07 2021-12-14 Micron Technology, Inc. Optimization of soft bit windows based on signal and noise characteristics of memory cells
US11133083B1 (en) * 2020-08-07 2021-09-28 Micron Technology, Inc. Read model of memory cells using information generated during read operations
US11217320B1 (en) 2020-08-13 2022-01-04 Micron Technology, Inc. Bin placement according to program-erase cycles

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103210376A (zh) * 2010-09-23 2013-07-17 美光科技公司 基于存储器质量监视器的补偿方法及设备
CN107622783A (zh) * 2016-07-14 2018-01-23 群联电子股份有限公司 译码方法、存储器存储装置及存储器控制电路单元

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3648304B2 (ja) 1995-11-17 2005-05-18 株式会社東芝 不揮発性半導体記憶装置
US7117231B2 (en) 2000-12-07 2006-10-03 International Business Machines Corporation Method and system for the automatic generation of multi-lingual synchronized sub-titles for audiovisual data
KR20060085380A (ko) 2005-01-24 2006-07-27 주식회사 현대오토넷 위성위치확인 시스템을 이용한 방송채널 자동 변환장치 및방법
CN100437502C (zh) 2005-12-30 2008-11-26 联想(北京)有限公司 基于安全芯片的防病毒方法
US7355892B2 (en) 2006-06-30 2008-04-08 Sandisk Corporation Partial page fail bit detection in flash memory devices
US7684243B2 (en) 2006-08-31 2010-03-23 Micron Technology, Inc. Reducing read failure in a memory device
US20080192544A1 (en) 2007-02-13 2008-08-14 Amit Berman Error correction coding techniques for non-volatile memory
US20090063507A1 (en) 2007-06-22 2009-03-05 Mark Thompson Methods and apparatus for retrieving content
TWI366114B (en) 2008-03-04 2012-06-11 Ind Tech Res Inst Record system and method based on one-way hash function
KR101434404B1 (ko) 2008-07-30 2014-08-29 삼성전자주식회사 파라미터를 추출하는 불휘발성 메모리 장치 및 그것을포함하는 불휘발성 메모리 시스템
US7956673B2 (en) 2008-08-11 2011-06-07 Micron Technology, Inc. Variable stage charge pump and method for providing boosted output voltage
US8707137B2 (en) 2009-09-14 2014-04-22 Celtro Ltd. Company Adapting bit error rate to a target quality of service
US8451664B2 (en) 2010-05-12 2013-05-28 Micron Technology, Inc. Determining and using soft data in memory devices and systems
US8595415B2 (en) 2011-02-02 2013-11-26 Micron Technology, Inc. At least semi-autonomous modules in a memory system and methods
KR20120107336A (ko) 2011-03-21 2012-10-02 삼성전자주식회사 메모리 시스템 및 그것의 어드레싱 방법
US8745318B2 (en) 2011-06-28 2014-06-03 Seagate Technology Llc Parameter tracking for memory devices
US11016702B2 (en) 2011-07-27 2021-05-25 Pure Storage, Inc. Hierarchical event tree
US8406053B1 (en) 2011-09-21 2013-03-26 Sandisk Technologies Inc. On chip dynamic read for non-volatile storage
US8760932B2 (en) 2011-10-18 2014-06-24 Seagate Technology Llc Determination of memory read reference and programming voltages
US8811081B2 (en) 2011-12-09 2014-08-19 Sandisk Technologies Inc. Systems and methods of updating read voltages in a memory
US8787079B2 (en) * 2012-05-07 2014-07-22 Sandisk Technologies Inc. Reading data from multi-level cell memory
KR20140013401A (ko) 2012-07-23 2014-02-05 삼성전자주식회사 메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법
KR101944793B1 (ko) 2012-09-04 2019-02-08 삼성전자주식회사 플래시 메모리를 포함하는 플래시 메모리 시스템 및 그것의 비정상 워드 라인 검출 방법
US20140071761A1 (en) 2012-09-10 2014-03-13 Sandisk Technologies Inc. Non-volatile storage with joint hard bit and soft bit reading
KR101503822B1 (ko) 2013-10-14 2015-03-18 주식회사 디에이아이오 비휘발성 메모리 장치
CN104616695B (zh) 2013-11-05 2017-12-22 光宝科技股份有限公司 固态存储装置及其读取电压设定方法
US9537580B2 (en) 2013-12-18 2017-01-03 Northrop Grumman Systems Corporation Optical receiver sensitivity system
US9654144B2 (en) 2014-09-30 2017-05-16 Micron Technology, Inc. Progressive effort decoder architecture
US9690361B2 (en) 2014-12-24 2017-06-27 Intel Corporation Low-power context-aware control for analog frontend
US9773432B2 (en) 2015-06-27 2017-09-26 Intel Corporation Lightweight cryptographic engine
US9385896B1 (en) 2015-07-09 2016-07-05 Huawei Technologies Co., Ltd. Method and apparatus for low-complexity quasi-reduced state soft-output equalizer
SG11201803707PA (en) 2015-11-19 2018-06-28 Nagravision Sa Method to verify the execution integrity of an application in a target device
US10686589B2 (en) 2015-12-04 2020-06-16 Hewlett Packard Enterprise Development Lp Combining hashes of data blocks
US10008273B2 (en) 2016-06-13 2018-06-26 Sandisk Technologies Llc Cell current based bit line voltage
US10692566B2 (en) 2016-11-18 2020-06-23 Samsung Electronics Co., Ltd. Interface method of memory system, interface circuitry and memory module
US9947401B1 (en) 2016-12-22 2018-04-17 Sandisk Technologies Llc Peak current management in non-volatile storage
US10025661B1 (en) * 2016-12-27 2018-07-17 Sandisk Technologies Llc Adaptive hard and soft bit decoding
JP6783666B2 (ja) * 2017-01-05 2020-11-11 キオクシア株式会社 半導体記憶装置及びメモリシステム
ES2917025T3 (es) 2017-02-06 2022-07-06 Ericsson Telefon Ab L M Código Polar concatenado con detección de errores adaptativa
JP2018147231A (ja) 2017-03-06 2018-09-20 東芝メモリ株式会社 メモリコントローラ、メモリシステムおよびメモリシステムの制御方法
EP3625889A4 (en) 2017-05-15 2020-12-02 Qualcomm Incorporated EARLY END OF SUCCESSIVE CANCELLATION LIST DECODING
US10296421B2 (en) 2017-06-26 2019-05-21 Micron Technology, Inc. Memory devices and systems with security capabilities
US10199111B1 (en) 2017-08-04 2019-02-05 Micron Technology, Inc. Memory devices with read level calibration
US10347344B2 (en) 2017-08-29 2019-07-09 Micron Technology, Inc. Read voltage calibration based on host IO operations
US10388368B2 (en) 2017-10-31 2019-08-20 Seagate Technology Llc Adaptive read threshold voltage tracking with charge leakage mitigation using charge leakage settling time
US10636504B2 (en) 2017-10-31 2020-04-28 Sandisk Technologies Llc Read verify for improved soft bit information for non-volatile memories with residual resistance
US11341410B1 (en) 2017-12-07 2022-05-24 Triad National Security, Llc Subsurface stress criticality associated with fluid injection and determined using machine learning
EP4181196A3 (en) 2017-12-29 2023-09-13 INTEL Corporation Microelectronic assemblies with communication networks
KR20190118816A (ko) 2018-04-11 2019-10-21 한국전자통신연구원 통계적 메모리 네트워크 방법 및 장치
TWI649754B (zh) 2018-04-16 2019-02-01 群聯電子股份有限公司 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
US10644792B2 (en) 2018-07-16 2020-05-05 Juniper Networks, Inc. Methods and apparatus for adaptively detecting signal degradation in an optical communication system using the pre-forward error correction bit error rate
US10614881B2 (en) 2018-08-13 2020-04-07 International Business Machines Corporation Calibration of open blocks in NAND flash memory
US10811091B2 (en) 2018-10-12 2020-10-20 Western Digital Technologies, Inc. Adaptive processing for read threshold voltage calibration
US11074049B2 (en) 2018-12-21 2021-07-27 Dspace Digital Signal Processing And Control Engineering Gmbh Method and system for generating program code modified by rule sets
US10740023B1 (en) 2019-01-29 2020-08-11 Dell Products L.P. System and method for dynamic application access-based mapping
US10872013B2 (en) 2019-03-15 2020-12-22 Toshiba Memory Corporation Non volatile memory controller device and method for adjustment
US11531915B2 (en) 2019-03-20 2022-12-20 Oracle International Corporation Method for generating rulesets using tree-based models for black-box machine learning explainability
US11281394B2 (en) 2019-06-24 2022-03-22 Pure Storage, Inc. Replication across partitioning schemes in a distributed storage system
US11264103B2 (en) 2019-08-28 2022-03-01 International Business Machines Corporation Hybrid read voltage calibration in non-volatile random access memory
US20210182166A1 (en) 2019-12-12 2021-06-17 Western Digital Technologies, Inc. Zoned namespace management of non-volatile storage devices
US11237726B2 (en) 2019-12-13 2022-02-01 Micron Technology, Inc. Memory system performance enhancements using measured signal and noise characteristics of memory cells
US11409286B2 (en) 2019-12-18 2022-08-09 Intel Corporation Hardware random forest: low latency, fully reconfigurable ensemble classification
US11740970B2 (en) 2020-03-02 2023-08-29 Micron Technology, Inc. Dynamic adjustment of data integrity operations of a memory system based on error rate classification
US11221800B2 (en) 2020-03-02 2022-01-11 Micron Technology, Inc. Adaptive and/or iterative operations in executing a read command to retrieve data from memory cells
US11029890B1 (en) 2020-03-02 2021-06-08 Micron Technology, Inc. Compound feature generation in classification of error rate of data retrieved from memory cells
US11086572B1 (en) 2020-03-02 2021-08-10 Micron Technology, Inc. Self adapting iterative read calibration to retrieve data from memory cells
US12009034B2 (en) 2020-03-02 2024-06-11 Micron Technology, Inc. Classification of error rate of data retrieved from memory cells
US11562793B2 (en) 2020-05-07 2023-01-24 Micron Technology, Inc. Read soft bits through boosted modulation following reading hard bits
US11257546B2 (en) 2020-05-07 2022-02-22 Micron Technology, Inc. Reading of soft bits and hard bits from memory cells
US11081200B1 (en) 2020-05-07 2021-08-03 Micron Technology, Inc. Intelligent proactive responses to operations to read data from memory cells

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103210376A (zh) * 2010-09-23 2013-07-17 美光科技公司 基于存储器质量监视器的补偿方法及设备
CN107622783A (zh) * 2016-07-14 2018-01-23 群联电子股份有限公司 译码方法、存储器存储装置及存储器控制电路单元

Also Published As

Publication number Publication date
CN113628667A (zh) 2021-11-09
US11657886B2 (en) 2023-05-23
US11081200B1 (en) 2021-08-03
US20210350869A1 (en) 2021-11-11

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