KR101434404B1 - 파라미터를 추출하는 불휘발성 메모리 장치 및 그것을포함하는 불휘발성 메모리 시스템 - Google Patents

파라미터를 추출하는 불휘발성 메모리 장치 및 그것을포함하는 불휘발성 메모리 시스템 Download PDF

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Abstract

본 발명은 불휘발성 메모리의 파라미터를 추출하는 불휘발성 메모리 장치에 관한 것이다. 본 발명의 실시예에 따른 불휘발성 메모리 장치는 복수의 메모리 블록을 갖는 메모리 셀 어레이; 및 각각의 메모리 블록을 액세스하기 위한 파라미터를 저장하고, 상기 각각의 메모리 블록을 액세스하는 동안에 상기 파라미터의 변화를 검출하고, 상기 검출 결과에 따라 상기 변화된 파라미터를 상기 메모리 셀 어레이에 저장하기 위한 제어 로직을 포함하되, 상기 제어 로직은 상기 복수의 메모리 블록 중에서 하나 또는 그 이상의 메모리 블록을 액세스할 때, 상기 메모리 셀 어레이에 저장되어 있는 변화된 파라미터를 이용한다.
따라서, 본 발명은 각 블록 또는 각 플래인에 대한 기준 파라미터를 측정하여 각 블록 또는 각 플래인에 대한 최적의 파라미터를 설정할 수 있다.

Description

파라미터를 추출하는 불휘발성 메모리 장치 및 그것을 포함하는 불휘발성 메모리 시스템{NONVOLATILE MEMORY DEVICE EXTRACTION PARAMETER AND NONVOLATILE MEMORY SYSTEM INCLUDING THEREOF}
본 발명은 불휘발성 메모리 장치에 관한 것으로, 좀 더 구체적으로는 파라미터를 추출하는 플래시 메모리 장치에 관한 것이다.
플래시 메모리 장치는 복수의 메모리 영역들이 한번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들에 대해 읽고 쓸 때 보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.
플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 만약 칩에 공급되는 전원이 차단되면 전원의 소모없이 정보가 유지됨을 의미한다. 추가로, 플래시 메모 리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징들 때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 일반적으로 사용되고 있다. 플래시 메모리 장치는 각 저장 소자에 사용되는 로직 게이트의 형태에 따라 2가지 종류 즉, 노어 플래시 메모리 장치와 낸드 플래시 메모리 장치로 이루어진다.
플래시 메모리 장치는 셀이라 불리는 트랜지스터들의 어레이에 정보를 저장하며, 각 셀은 1-비트 정보를 저장한다. 멀티-레벨 셀 장치라 불리는 보다 새로운 플래시 메모리 장치들은 셀의 플로팅 게이트 상에 놓인 전하량을 가변시킴으로써 셀 당 1 비트보다 많이 저장할 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 플래시 메모리의 파라미터를 추출하는 플래시 메모리 장치를 제공한다.
본 발명의 실시예에 따른 불휘발성 메모리 장치는 복수의 메모리 블록을 갖는 메모리 셀 어레이; 및 각각의 메모리 블록을 액세스하기 위한 파라미터를 저장하고, 상기 각각의 메모리 블록을 액세스하는 동안에 상기 파라미터의 변화를 검출하고, 상기 검출 결과에 따라 상기 변화된 파라미터를 상기 메모리 셀 어레이에 저장하기 위한 제어 로직을 포함하되, 상기 제어 로직은 상기 복수의 메모리 블록 중에서 하나 또는 그 이상의 메모리 블록을 액세스할 때, 상기 메모리 셀 어레이에 저장되어 있는 변화된 파라미터를 이용한다.
실시예에 있어서, 상기 파라미터는, 프로그램 스타트 전압, 이레이즈 스타트 전압, 프로그램 및 이레이즈 동작시 인가되는 펄스의 지속시간, ISPP 스텝 레벨, 펄스 루프 최대 횟수, 독출 전압 레벨, 시간대 프리챠지 전압 및 시간대 디벨로프 전압 중 적어도 하나를 포함한다.
실시예에 있어서, 상기 제어 로직은, 타겟 전압 레벨을 기준으로 상기 메모리 셀 어레이를 프로그램하여 상기 메모리 셀 어레이 내 메모리 셀들이 소정의 비트 이상이 프로그램되는 경우 인가된 프로그램 전압을 상기 프로그램 스타트 전압으로 설정한다.
실시예에 있어서, 상기 제어 로직은, 타겟 전압 레벨을 기준으로 상기 메모리 셀 어레이를 이레이즈하여 상기 메모리 셀 어레이 내 메모리 셀들이 소정의 비트 이하가 이레이즈되는 경우 인가된 이레이즈 전압을 상기 이레이즈 스타트 전압으로 설정한다.
실시예에 있어서, 상기 파라미터는 상기 복수의 블록들 중 적어도 하나에 저장된다.
실시예에 있어서, 상기 복수의 메모리 블록은 데이터 영역과 스페어 영역을 포함하되, 상기 스페어 영역은 상기 파라미터를 저장한다.
실시예에 있어서, 상기 제어 로직은, 상기 메모리 셀 어레이 내 메모리 셀의 문턱전압 분포의 최대값을 검색하고, 검색한 결과를 바탕으로 변경된 독출 전압을 설정한다.
실시예에 있어서, 상기 문턱전압 분포의 최대값은 패스 셀 및 페일 셀의 개수가 동일하다.
본 발명의 또 다른실시예에 따른 불휘발성 메모리 시스템은 복수의 메모리 블록을 갖는 플래시 메모리 장치; 및 각각의 메모리 블록을 액세스하기 위한 파라미터를 저장하고, 상기 각각의 메모리 블록을 액세스하는 동안에 상기 파라미터의 변화를 검출하고, 상기 검출 결과에 따라 상기 변화된 파라미터를 상기 불휘발성 메모리 장치에 저장하기 위한 컨트롤러를 포함하되, 상기 컨트롤러는 상기 복수의 메모리 블록 중에서 하나 또는 그 이상의 메모리 블록을 액세스할 때, 상기 불휘발성 메모리 장치에 저장되어 있는 변화된 파라미터를 이용한다.
실시예에 있어서, 상기 파라미터는, 프로그램 스타트 전압, 이레이즈 스타트 전압, 프로그램 및 이레이즈 동작시 인가되는 펄스의 지속시간, ISPP 스텝 레벨, 펄스 루프 최대 횟수, 독출 전압 레벨, 시간대 프리챠지 전압 및 시간대 디벨로프 전압 중 적어도 하나를 포함한다.
실시예에 있어서, 상기 불휘발성 메모리 장치는, 복수의 메모리 블록을 갖는 메모리 셀 어레이; 및 상기 메모리 셀 어레이의 프로그램 동작, 이레이즈 동작 및 독출 동작을 제어하는 제어 로직을 포함한다.
실시예에 있어서, 상기 컨트롤러는, 타겟 전압 레벨을 기준으로 상기 메모리 셀 어레이를 프로그램하여 상기 메모리 셀 어레이 내 메모리 셀들이 소정의 비트 이상이 프로그램되는 경우 인가된 프로그램 전압을 상기 프로그램 스타트 전압으로 설정한다.
실시예에 있어서, 상기 컨트롤러는, 타겟 전압 레벨을 기준으로 상기 메모리 셀 어레이를 이레이즈하여 상기 메모리 셀 어레이 내 메모리 셀들이 소정의 비트 이하가 이레이즈되는 경우 인가된 이레이즈 전압을 상기 이레이즈 스타트 전압으로 설정한다.
실시예에 있어서, 상기 파라미터는 상기 복수의 블록들 중 적어도 하나에 저장된다.
실시예에 있어서, 상기 복수의 메모리 블록은 데이터 영역과 스페어 영역을 포함하되, 상기 스페어 영역은 상기 파라미터를 저장한다.
실시예에 있어서, 상기 컨트롤러는, 상기 메모리 셀 어레이 내 메모리 셀의 문턱전압 분포의 최대값을 검색하고, 검색한 결과를 바탕으로 변경된 독출 전압을 설정한다.
실시예에 있어서, 상기 문턱전압 분포의 최대값은 패스 셀 및 페일 셀의 개수가 동일하다.
본 발명은 각각의 플래인, 각각의 블록, 각각의 페이지에 대한 기준 파라미터를 측정하여 최적의 파라미터를 설정한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1는 본 발명의 실시예에 따른 메모리 시스템(100)을 보여주는 블록도이다. 도 2는 본 발명의 제2 실시예에 따른 메모리 시스템(200)을 보여주는 블록도이다. 도 3는 도 1 및 도 2에 도시된 메모리 어레이를 도시한 블록도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 메모리 시스템(100)은 플래시 메모리 장치(110)와 메모리 컨트롤러(또는 플래시 컨트롤러)(120)를 포함한다.
도 1에 도시된 컨트롤 로직(150)은 파라미터 추출부(Parameter Extractor ; 118)를 포함한다. 즉, 도 1에 도시된 메모리 시스템(100)은 컨트롤 로직(150) 내 파라미터 추출부(118)에 의하여 파라미터를 추출한다. 상기 추출된 파라미터는 도 1에 도시된 파라미터 맵(Parameter map ; 112) 또는 도 2에 도시된 파라미터 플래그(Parameter flag ; 212)에 저장된다. 본 발명의 바람직한 실시예에 따른 메모리 어레이(111)는 파라미터 맵(112)을 포함하고, 본 발명의 제2 실시예에 따른 메모리 어레이(211)는 파라미터 플래그(112)를 포함한다. 파라미터 맵(112)은 메모리 어레이(111) 내 임의의 블록으로 구현될 수 있다. 또한, 파라미터 플래그(212)는 메모리 어레이(111)의 스페어 블록으로 구현될 수 있다.
이하, 도 1와 도 2에서 파라미터 맵 또는 파라미터 플래그를 제외하면 모두 동일하다. 따라서, 중복되는 설명은 생략하고, 도 1에 도시된 구성요소에 대해서만 설명된다.
예시적으로 실시한 예들에 있어서, 플래시 메모리 장치(110)는 낸드 플래시 메모리 장치일 것이다. 하지만, 본 발명이 여기에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 또한, 본 발명의 바람직한 실시예는 플래 시 메모리 장치를 예시하고 있으나, PRAM, MRAM, RRAM(Resistive RAM)으로도 구현될 수 있을 것이다.
계속해서 도 1을 참조하면, 플래시 메모리 장치(110)는 M-비트 데이터 정보(M은 1 또는 그보다 큰 정수)를 저장하기 위한 메모리 셀 어레이(111)를 포함한다. 메모리 셀 어레이(111)는 복수의 영역들로 구분될 수 있다. 그러한 영역들은 일반 데이터를 저장하는 데이터 영역과 스페어 영역을 포함할 것이다. 메모리 셀 어레이(111)의 영역들 각각은 복수의 메모리 블록들로 구성될 것이다. 메모리 블록의 구성은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있으며, 그것에 대한 설명은 그러므로 생략될 것이다.
본 발명에 따른 플래시 메모리 장치(110)는 페이지 버퍼 회로(113), 디코더 회로(114), 전압 발생 회로(115), 제어 회로(117), 그리고 입출력 인터페이스 회로(119)를 더 포함한다. 페이지 버퍼 회로(113)는 제어 회로(117)의 제어에 따라 메모리 셀 어레이(111)로부터/에 데이터를 읽도록/프로그램하도록 구성될 것이다. 디코더 회로(114)는 제어 회로(117)에 의해서 제어되며, 메모리 셀 어레이(111)의 메모리 블록을 선택하도록 그리고 선택된 메모리 블록의 워드 라인을 선택하도록 구성될 것이다. 선택된 워드 라인은 전압 발생 회로(115)로부터의 워드 라인 전압으로 구동될 것이다. 전압 발생 회로(115)는 제어 회로(117)에 의해서 제어되며, 메모리 셀 어레이(111)에 공급될 워드 라인 전압(예를 들면, 읽기 전압, 프로그램 전압, 패스 전압, 검증 전압, 등)을 발생하도록 구성될 것이다. 특히, 전압 발생 회로(115)는 상태들을 구별하는 데 필요한 읽기 전압을 가변적으로 발생하는 읽기 전압 발생기(116)를 포함할 것이다. 읽기 전압 발생기(116)는 제어 회로(117)의 제어에 따라 정해진 감소분/증가분만큼 순차적으로 감소/증가하도록 읽기 전압을 발생할 것이다. 파라미터 추출기(118)는 읽기 전압 발생기(116)를 제어하여 메모리 어레이(111)에 대한 최적의 독출 전압 레벨을 설정할 것이다. 제어 회로(117)는 플래시 메모리 장치(110)의 전반적인 동작을 제어하도록 구성될 것이다.
계속해서 도 1을 참조하면, 본 발명에 따른 메모리 컨트롤러(120)는 외부(예를 들면, 호스트)로부터의 요청에 응답하여 플래시 메모리 장치(110)를 제어하도록 구성될 것이다. 비록 도면에는 도시되지 않았지만, 메모리 컨트롤러(120)는 중앙처리장치 또는 마이크로프로세서와 같은 프로세싱 유니트, ECC, 버퍼 메모리, 등을 포함하며, 이는 이 분야에 잘 알려져 있다.
도 3를 참조하면, 메모리 어레이(111)는 복수의 플래인(Plane)들을 포함하고, 복수의 플래인들 각각은 복수의 블록들을 포함할 것이다.
임의 페이지의 특성은 임의 페이지를 포함하는 블록의 특성을 대표할 것이다. 이러한 특성은 파라미터로 표현될 것이다. 파라미터는 프로그램/소거 동작에 있어서 프로그램/소거 스타트 전압, 펄스 시간, ISPP 스텝, 최대 펄스 루프 횟수, 비선택된 셀에 인가되는 패스 전압(Vpass) 등을 포함할 것이다. 또한, 파라미터는 독출 동작에 있어서 독출 전압 레벨, 프리챠지/디벨로프 전압 시간, 비선택영역에 인가되는 독출 전압(Vread) 등을 포함할 것이다.
계속해서 도 1 내지 도 3를 참조하면, 도 1에 도시한 바와 같이, 본 발명의 실시예에 따른 파라미터 추출기(118)은 메모리 셀 어레이(111) 내 상기 파라미터를 추출할 것이다. 상기 파라미터를 추출하는 방법은 이하 도면을 참조하여 설명될 것이다.
도 4은 도 3에 도시된 제1 및 제2 플래인에 따른 문턱 전압 분포를 도시한 그래프이다.
예를 들면, 도 4에 도시된 제1 문턱 전압 분포(ST_1)는 제1 플래인의 제1 블럭의 제1 페이지내 메모리 셀의 상태를 나타낸다. 제2 문턱 전압 분포(ST_2)는 제2 플래인의 제2 블럭의 제2 페이지내 메모리 셀의 상태를 나타낸다. 이 경우, 메모리 셀 어레이(111)의 실제적인 문턱 전압 분포(ST)는 제1 및 제2 문턱 전압 분포(ST_1, ST_2)를 포함하도록 설정될 것이다.
도 1 및 도 2에 도시된 예시적인 플래시 메모리 장치(100)는 M-비트 데이터 정보(M은 1 또는 그보다 큰 정수)를 저장하기 위한 메모리 셀 어레이(110)를 포함할 것이다. 즉, 메모리 셀 어레이(111) 내 메모리 셀들은 복수 개(예를 들면, 도 5에 도시된 바와 같이 제1 내지 제4 문턱 전압 분포)의 문턱 전압 분포를 가지도록 구성될 것이다. 또한, 플래시 메모리 장치(100)는 제1 내지 제4 독출 전압(r1-r4)를 가지도록 구성될 것이다. 제1 내지 제4 독출 전압(r1-r4)은 도 4에 도시된 바와 같이 제1 및 제2 문턱 전압 분포(ST_1, ST_2)를 포함하는 문턱 전압 분포(ST)에 적합하도록 설정될 것이다.
계속해서 도 4을 참조하면, 메모리 셀 어레이(111)의 문턱 전압 분포(ST)가 제1 및 제2 문턱 전압 분포(ST_1, ST_2)를 포함하도록 설정되므로, 메모리 셀 어레이(111) 내 각각의 블록들의 프로그램/소거 스타트 전압은 적절하게 설정되지 못할 것이다. 따라서, 프로그램/소거 동작 시간은 길어질 것이다. 또한, 독출 전압 레벨이 최적으로 설정되지 못하므로, 독출/검증 동작 시간 또한 길어질 것이다.
따라서, 본 발명은 각각의 플래인, 각각의 블록 및 각각의 페이지에 적절한 또는 최적의 파라미터를 추출하여 설정할 것이다. 본 발명의 바람직한 실시예에 따른 파라미터는 프로그램/소거 스타트 전압, 펄스 시간, ISPP 스텝 수, 최대 펄스 루프 횟수, 독출 전압 레벨, 프리챠지/디벨로프 전압 시간 등을 포함할 것이다.
도 6는 도 4에 도시된 제1 문턱 전압 분포를 도시한 그래프이고, 도 7는 도 4에 도시된 제2 문턱 전압 분포를 도시한 그래프이다.
본 발명의 바람직한 실시예에 따르면, 메모리 셀 어레이(111) 내 메모리 셀들은 복수 개(예를 들면, 도 5 및 도 6에 도시된 바와 같이 제1 내지 제4 문턱 전압 분포)의 문턱 전압 분포를 가지도록 구성될 것이다.
도 6를 참조하면, 제1 플래인의 제1 블럭의 제1 페이지의 메모리 셀은 제1 내지 제4 문턱 전압 분포(P1_a 내지 P4_a)를 가지도록 구성될 것이다. 따라서, 제1 내지 제4 독출 전압(r1_a 내지 r4_a)은 도 6에 도시된 바와 같이 제1 내지 제4 문턱 전압 분포(P1_a 내지 P4_a)에 적합하도록 설정될 것이다.
도 7를 참조하면, 제2 플래인의 제2 블럭의 제2 페이지의 메모리 셀은 제1 내지 제4 문턱 전압 분포(P1_b 내지 P4_b)를 가지도록 구성될 것이다. 따라서, 제1 내지 제4 독출 전압(r1_b 내지 r4_b)은 도 7에 도시된 바와 같이 제1 내지 제4 문턱 전압 분포(P1_b 내지 P4_b)에 적합하도록 설정될 것이다.
도 8은 도 4에 도시한 제1 문턱 전압 분포에 따른 파라미터를 도시한 타이밍 도이고, 도 9은 도 4에 도시한 제2 문턱 전압 분포에 따른 파라미터를 도시한 타이밍도이다.
본 발명의 바람직한 실시예에 따른 파라미터는 프로그램 스타트 전압, 이레이즈 스타트 전압, ISPP 스텝, 최대 펄스 루프 횟수, 독출 전압 레벨, 프리챠지/디벨로프 전압 시간 등을 포함할 것이다. 도 8 및 도 9은 본 발명의 바람직한 실시예에 따른 파라미터들 중 프로그램 스타트 전압, 이레이즈 스타트 전압, ISPP 스텝, 최대 펄스 루프 횟수가 도시된다.
본 발명은 각각의 플래인, 각각의 블록, 각각의 페이지에 대응하는 최적의 파라미터를 추출할 것이다. 또한, 본 발명은 선택된 플래인, 블록 및 페이지에 대응하는 최적의 파라미터를 설정할 것이다.
예를 들면, 도 8에 도시된 바와 같이 제a 플래인의 제a 블럭의 제a 페이지에 따른 파라미터는 제a 프로그램 스타트 전압(Vpgm Start-a), 제a 이레이즈 스타트 전압(Verase Start-a), ΔISPP_a, 제a 펄스 시간(Pulse time) 및 최대 루프 펄스 횟수를 포함할 것이다. 도 9에 도시된 바와 같이 제b 플래인의 제b 블럭의 제b 페이지에 따른 파라미터는 제b 프로그램 스타트 전압(Vpgm Start-b), 제b 이레이즈 스타트 전압(Verase Start-b), ΔISPP_b, 제b 펄스 시간(Pulse time) 및 최대 루프 펄스 횟수를 포함할 것이다.
프로그램 스타트 전압에 관해서는 도 10 및 도 11를 통하여 설명될 것이다. 또한, 이레이즈 스타트 전압에 관해서는 도 12 및 도 13를 통하여 설명될 것이다. 프리챠지/디벨로프 전압 시간에 관해서는 도 14 내지 도 16를 통하여 설명될 것이 다. 독출 전압 레벨과 새로운 독출 전압 레벨을 설정하는 방법에 관해서는 도 17 내지 도 21를 통하여 설명될 것이다.
도 10는 본 발명의 실시예에 따른 프로그램 스타트 전압을 도시한 타이밍도이고, 도 11은 도 10에 도시된 프로그램 스타트 전압을 검색하는 방법을 도시한 순서도이다.
발명의 바람직한 실시예는 소거된 상태의 문턱 전압 분포로부터 타겟 전압 레벨에 소정의 비트 이상의 메모리 셀들이 프로그램될 때까지 프로그램을 진행하여 프로그램 스타트 전압을 검색한다. 소정의 비트는 1비트 또는 임의적으로 설정될 수 있다.
도 10 및 도 11을 참조하면, 발명의 바람직한 실시예에 따른 프로그램 스타트 전압을 검색하는 방법은 소거된 상태의 문턱 전압 분포로부터 초기 전압 1 펄스를 인가하여 프로그램하는 단계(S01), 타겟 전압 레벨로 검증을 실행하여 소정 비트 이상 프로그램되었는가를 판별하는 단계(S02), 그렇지 않은 경우, ISPP 스텝을 증가시켜 1 펄스를 인가하여 프로그램을 실행하고, S02 단계를 재수행하는 단계(S03), 및 그렇다면, 이전의 프로그램 전압을 해당 어드레스와 함께 도 1 및 도 2에 도시된 파라미터 맵(Parameter Map) 또는 파라미터 플래그(Parameter Flag)에 저장하고, 종료하는 단계(S04)를 포함한다.
예를 들면, 도 10에 도시된 바와 같이 소거된 상태의 문턱 전압 분포(E)는 S01 단계에 따라 초기 전압이 1 펄스 인가되면, 제1 문턱 전압 분포(ST1)로 천이된다. S02 단계에서 제1 문턱 전압 분포(ST1)에 타겟 전압 레벨에 도달한 메모리 셀 이 소정 비트 이상 있는가가 판별된다. 없다면, S03 단계에서 ISPP 스텝을 증가시켜 1 펄스를 인가하여 프로그램을 실행하고, S02 단계를 재수행한다. S02 단계와 S03 단계가 반복되면서, 문턱 전압 분포는 제1 문턱 전압 분포(ST1)에서 제4 문턱 전압 분포(ST4)로 천이된다. 제4 문턱 전압 분포(ST4)는 타겟 전압 레벨에 도달한 메모리 셀이 소정 비트 이상 있으므로, S04 단계에서 이전의 프로그램 전압을 해당 어드레스와 함께 파라미터 맵 또는 파라미터 플래그에 저장하고, 종료한다.
도 12는 본 발명의 실시예에 따른 이레이즈 스타트 전압을 도시한 타이밍도이고, 도 13은 도 12에 도시된 이레이즈 스타트 전압을 검색하는 방법을 도시한 순서도이다.
발명의 바람직한 실시예는 프로그램된 상태의 문턱 전압 분포로부터 타겟 전압 레벨에 소정의 비트 이하의 메모리 셀들이 이레이즈될 때까지 이레이즈를 진행하여 이레이즈 스타트 전압을 검색한다. 소정의 비트는 1비트 또는 임의적으로 설정될 수 있다.
도 12 및 도 13을 참조하면, 발명의 바람직한 실시예에 따른 이레이즈 스타트 전압을 검색하는 방법은 프로그램된 상태의 문턱 전압 분포로부터 초기 전압 1 펄스를 인가하여 이레이즈하는 단계(S11), 타겟 전압 레벨로 검증을 실행하여 소정 비트 이하 이레이즈되었는가를 판별하는 단계(S12), 그렇지 않은 경우, ISPP 스텝을 증가시켜 1 펄스를 인가하여 이레이즈을 실행하고, S02 단계를 재수행하는 단계(S13), 및 그렇다면, 이전의 이레이즈 전압을 해당 어드레스와 함께 도 1 및 도 2에 도시된 파라미터 맵(Parameter Map) 또는 파라미터 플래그(Parameter Flag)에 저장하고, 종료하는 단계(S14)를 포함한다.
예를 들면, 도 12에 도시된 바와 같이 프로그램된 상태의 문턱 전압 분포(P)는 S11 단계에 따라 초기 전압이 1 펄스 인가되면, 제1 문턱 전압 분포(ST1)로 천이된다. S12 단계에서 제1 문턱 전압 분포(ST1)에 타겟 전압 레벨에 도달한 메모리 셀이 소정 비트 이하 있는가가 판별된다. 없다면, S13 단계에서 ISPP 스텝을 증가시켜 1 펄스를 인가하여 이레이즈를 실행하고, S12 단계를 재수행한다. S12 단계와 S13 단계가 반복되면서, 문턱 전압 분포는 제1 문턱 전압 분포(ST1)에서 제4 문턱 전압 분포(ST4)로 천이된다. 제4 문턱 전압 분포(ST4)는 타겟 전압 레벨에 도달한 메모리 셀이 소정 비트 이하 있으므로, S14 단계에서 이전의 프로그램 전압을 해당 어드레스와 함께 파라미터 맵 또는 파라미터 플래그에 저장하고, 종료한다.
도 14는 도 1에 도시된 메모리 어레이 내 복수의 블록을 도시한 블록도이다. 도 15는 도 14에 도시된 비트라인을 저항열로 대치한 블록도이다.
도 1 및 도 2에 도시된 메모리 셀 어레이(111)는 복수의 블록들을 포함할 것이다. 복수의 블록들 각각은 도 14에 도시한 바와 같이 복수의 셀 스트링을 포함할 것이다.
복수의 블록들 각각에 포함된 복수의 셀 스트링들 각각은 직렬로 연결될 것이다. 또한, 직렬로 연결된 복수의 셀 스트링들 각각에 연결된 비트라인들은 페이지 버퍼(Page Buffer)와 연결될 것이다. 비트라인은 모든 블럭(BLK1 - BLKn)에 직렬로 연결될 것이다. 따라서, 제1 블럭의 비트라인과 제n 블럭의 비트라인은 서로 다른 저항값을 가질 것이다. 즉, 비트 라인의 저항 값은 도 15에 도시된 바와 같이 저항으로 표현될 것이다.
도 16는 본 발명의 실시예에 따른 프리챠지/디벨로프 전압을 도시한 그래프이다. 각 블럭의 물리적 위치에 따라 프리챠지 전압과 디벨로프 전압은 다르게 나타날 수 있다.
도 16를 참조하면, 제a 플래인, 제a 블록, 제a 페이지에 따른 제a 프리챠지 전압(precharge_a) 및 제a 디벨로프(develop_a) 전압이 도시되고, 제b 플래인, 제b 블록, 제b 페이지에 따른 제b 프리챠지 전압(precharge_b) 및 제b 디벨로프(develop_b) 전압이 도시된다.
도 14 내지 도 16를 참조하면, 제1 블럭(BLK1)의 시간대 프리챠지/디벨로프 전압과 제n 블럭(BLKn)의 시간대 프리챠지/디벨로프 전압은 다를 것이다. 즉, 도 15에 도시된 바와 같이 제n 블럭(BLKn)의 비트 라인은 제1 블럭(BLK1)의 비트라인과 비교하면 더 길기 때문에 저항값이 더 클 것이다. 따라서, 제n 블럭(BLKn)의 프리챠지/디벨로프 전압의 변화가 더 느릴 것이다.
따라서, 본 발명은 각각의 플래인, 각각의 블록, 각각의 페이지에 해당하는 시간대 프리챠지 전압 및 디벨로프 전압을 측정하여 그 결과를 파라미터 맵 또는 파라미터 플래그에 저장한다.
일반적으로, 플래시 메모리는 테일 비트로 인한 에러를 ECC(Error Correction Code) 블록을 이용하여 수정할 수 있다. 그러나, ECC(Error Correction Code) 블록에 의하여 수정할 수 없는 경우, 본 발명은 변경된 읽기 전압 레벨(ARL : Adapted Read voltage Level)을 적용하여 상기 에러를 해결할 수 있다. 하 나의 문턱 전압 분포에 대한 최대값을 검색하는 방법에 관하여 도 17 내지 도 21에서 상세히 설명된다.
도 17 및 도 18는 본 발명의 실시예에 따른 문턱 전압 분포에 대한 최대값을 도시한 그래프이고, 도 19 내지 도 21는 도 17 및 도 18에 도시된 최대값을 검색하는 방법을 도시한 순서도이다.
도 17 및 도 18를 참조하면, 도 17는 여러 원인들의 스트레스 등에 의하여 일부의 메모리 셀들의 문턱전압이 낮아지거나 도 18와 같이 높아지는 현상이 발생할 수 있다. 즉, 도 17는 V0 전압을 기준으로 문턱 전압 분포(ST1)가 왼쪽으로 이동한 그래프이고, 도 18는 V0 전압을 기준으로 문턱 전압 분포(ST2)가 오른쪽으로 이동한 그래프이다.
도 17 및 도 18에 도시된 그래프의 X축은 문턱 전압 혹은 그에 대응하는 전류를 의미하고, Y축은 메모리 셀의 개수를 의미한다. 읽기 전압(V0 내지 V4)를 기준으로 오른쪽이 데이터 '0'에 해당하고, 왼쪽이 데이터 '1'에 해당한다. 또한, V0 내지 V4 전압들 각각은 ΔV만큼의 전압차를 가진다.
도 19에 도시된 순서도는 초기 전압(V0)를 기준으로 문턱 전압 분포가 왼쪽으로 이동했는지 오른쪽으로 이동했는지를 판별할 수 있다. 도 20에 도시된 순서도는 초기 전압(V0)를 기준으로 문턱 전압 분포가 왼쪽으로 이동하는 경우 문턱 전압 분포(ST1)의 최대값을 검색하는 방법을 나타낸다. 도 21에 도시된 순서도는 초기 전압(V0)를 기준으로 문턱 전압 분포가 오른쪽으로 이동하는 경우 문턱 전압 분포(ST2)의 최대값을 검색하는 방법을 나타낸다.
도 17 내지 도 19를 참조하면, 초기 읽기 전압 레벨(V0)은 종래의 문턱 전압 분포의 최대값에 해당하는 문턱 전압이다. 또는, 초기 읽기 전압 레벨(V0)은 임의로 설정될 수 있다. 본 발명에 따른 문턱 전압 분포의 최대값을 검색하는 방법은 초기 읽기 전압(V0)을 설정하고, 독출 동작을 실행할 것이다(S21). 초기 읽기 전압(V0)을 기준으로 패스(pass)된 메모리 셀들의 개수를 카운트할 것이다. 초기 읽기 전압(V0)을 기준으로 데이터 '0'를 카운트하여 C0에 저장할 것이다(S22). 제1 읽기 전압(V1)을 기준으로 패스(pass)된 메모리 셀들의 개수를 카운트할 것이다. 제1 읽기 전압(V1)을 기준으로 데이터 '0'를 카운트하여 C1에 저장할 것이다(S24). C1에서 C0를 차감하여 ΔC1에 저장할 것이다(S25). 읽기 전압의 레벨을 ΔV만큼 왼쪽으로 이동하여 읽기 전압의 레벨을 제2 읽기 전압(V2)으로 설정하고, 제2 읽기 전압(V2)을 기준으로 독출 동작을 수행할 것이다(S26). 제2 읽기 전압(V2)을 기준으로 패스(pass)된 메모리 셀들의 개수를 카운트할 것이다. 제2 읽기 전압(V2)을 기준으로 데이터 '0'를 카운트하여 C2에 저장할 것이다(S27). C2에서 C1를 차감하여 ΔC2에 저장할 것이다(S28).
ΔC1에서 ΔC2를 차감하여 '0'과 비교한다. 즉, ΔC1이 ΔC2보다 크다면, 문턱 전압 분포는 도 18에 도시된 바와 같이, 오른쪽으로 이동한 것이고, ΔC1이 ΔC2보다 작다면, 문턱 전압 분포는 도 17에 도시된 바와 같이, 왼쪽으로 이동한 것이다. ΔC1이 ΔC2보다 크다면, A단계를 실행하고, ΔC1이 ΔC2보다 작다면, B단계를 실행한다. 따라서, ΔC1이 ΔC2보다 크다면, 읽기 전압은 오른쪽으로 ΔV만큼씩 이동하면서 문턱 전압 분포의 최대값을 검색하고, ΔC1이 ΔC2보다 작다면, 읽기 전압은 왼쪽으로 ΔV만큼씩 이동하면서 문턱 전압 분포의 최대값을 검색할 것이다.
도 17 및 도 20를 참조하면, 문턱 전압 분포가 왼쪽으로 이동했다고 가정하면, 읽기 전압(Vn)을 ΔV만큼 왼쪽으로 이동하고, n을 1만큼 증가시킬 것이다(S31). 현단계의 읽기 전압(Vn)을 기준으로 독출 동작을 수행할 것이다(S32). 현단계의 읽기 전압(Vn)을 기준으로 패스(pass)된 메모리 셀들의 개수를 카운트할 것이다. 현단계의 읽기 전압(Vn)을 기준으로 데이터 '0'를 카운트하여 Cn에 저장하고, Cn에서 Cn-1를 차감하여 ΔCn에 저장할 것이다(S33). ΔCn에서 ΔCn-1를 차감하여 '0'과 비교할 것이다. 즉, ΔCn이 ΔCn-1보다 크다면, S31 단계를 반복할 것이다. ΔCn이 ΔCn-1보다 작다면, Vn-1이 문턱 전압 분포의 최대값에 해당할 것이다. 따라서, Vn-1에 ΔV을 합산할 것이다(S35). 따라서, 새로운 읽기 전압 레벨(Rn)은 종전의 읽기 전압 레벨(Rn')에서 V0에서 Vn을 차를 차감하여 계산될 것이다(S36).
도 18 및 도 21를 참조하면, 문턱 전압 분포가 오른쪽으로 이동했다고 가정하면, 읽기 전압(Vn)을 ΔV만큼 오른쪽으로 이동하고, n을 1만큼 증가시킬 것이다(S41). 현단계의 읽기 전압(Vn)을 기준으로 독출 동작을 수행할 것이다(S42). 현단계의 읽기 전압(Vn)을 기준으로 페일(fail)된 메모리 셀들의 개수를 카운트할 것이다. 현단계의 읽기 전압(Vn)을 기준으로 데이터 '1'를 카운트하여 Cn에 저장하고, Cn에서 Cn-1를 차감하여 ΔCn에 저장할 것이다(S43).
ΔCn에서 ΔCn-1를 차감하여 '0'과 비교할 것이다. 즉, ΔCn이 ΔCn-1보다 크다면, S41 단계를 반복할 것이다. ΔCn이 ΔCn-1보다 작다면, Vn+1이 문턱 전압 분포의 최대값에 해당할 것이다. 따라서, Vn-1에 ΔV을 합산할 것이다(S45). 따라서, 새로운 읽기 전압 레벨(Rn)은 종전의 읽기 전압 레벨(Rn')에서 V0에서 Vn을 차를 차감하여 계산될 것이다(S46).
본 발명은 테일 비트가 발생하더라도 변경된 읽기 전압의 레벨(ARL)을 설정할 수 있다. 또한, 본 발명은 변경된 읽기 전압의 레벨을 설정하기 위하여 레퍼런스 데이터를 저장하는 더미 셀을 이용하거나 정상 메모리 셀을 이용할 수 있다. 그리고, 본 발명은 각 블록마다 최적화된 읽기 전압 레벨을 설정할 수 있다.
도 22는 본 발명의 제3 실시예에 따른 플래시 메모리 시스템을 도시한 블록도이다.
도 22에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 플래시 메모리 시스템(300)은 복수의 메모리 블록을 갖는 플래시 메모리 장치(310) 및 각각의 메모리 블록을 액세스하기 위한 파라미터를 저장하고, 상기 각각의 메모리 블록을 액세스하는 동안에 상기 파라미터의 변화를 검출하고, 상기 검출 결과에 따라 상기 변화된 파라미터를 상기 플래시 메모리 장치에 저장하기 위한 컨트롤러(320)를 포함할 것이다. 컨트롤러(320)는 파라미터 추출기(321)을 포함한다. 파라미터 추출기(321)는 상기 복수의 메모리 블록 중에서 하나 또는 그 이상의 메모리 블록을 액세스할 때, 상기 플래시 메모리 장치에 저장되어 있는 변화된 파라미터를 이용할 것이다.
플래시 메모리 장치(310)는 복수의 메모리 블록을 갖는 메모리 셀 어레이(310) 및 상기 메모리 셀 어레이의 프로그램 동작, 이레이즈 동작 및 독출 동작 을 제어하는 제어 로직(317)을 포함할 것이다.
본 발명의 실시예에 따른 파라미터는 프로그램 스타트 전압, 이레이즈 스타트 전압, 프로그램 및 이레이즈 동작시 인가되는 펄스의 지속시간, ISPP 스텝 레벨, 펄스 루프 최대 횟수, 독출 전압 레벨, 시간대 프리챠지 전압 및 시간대 디벨로프 전압 중 적어도 하나를 포함할 것이다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 메모리 시스템을 포함한 컴퓨팅 시스템이 도 23에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(400)은 버스(470)에 전기적으로 연결된 중앙처리장치(430), 사용자 인터페이스(440), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(420), 메모리 제어기(410), 그리고 플래시 메모리 장치(460)를 포함한다. 메모리 제어기(410)는 플래시 메모리 장치(460)를 제어한다. 플래시 메모리 장치(460)에는 중앙처리장치(430)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(410)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(450)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기(410)와 플래시 메모리 장치(460)는, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 예시적인 SSD가 미국특허공개번호 제2006-0152981호에 게재되어 있으며, 이 분야의 레퍼런스로 포함된다. 또는, 메모리 제어기(410)와 플래시 메모리 장치(460)는 데이터를 저장하는 데 불휘발성 메모리를 메모리 카드를 구성할 수 있다.
도 24은 본 발명의 다른 예시적인 실시예들에 따른 메모리 기반 저장 장치를 보여주는 블록도이다.
도 24에 도시된 메모리 기반 저장 장치(500)는 메모리(511)와 메모리 제어기(512)가 카드(510)를 구성하도록 구현된다. 예를 들면, 카드(510)는 플래시 메모리 카드와 같은 메모리 카드일 수 있다. 즉, 카드(510)는 디지털, 카메라, 개인 컴퓨터 등과 같은 전자 장치를 사용하기 위한 어떤 산업 표준을 만족하는 카드일 수 있다. 메모리 제어기(512)가 카드(510)에 의해 또는 호스트(520)으로부터 수신된 제어 신호들에 기초하여 메모리(511)를 제어할 수 있다는 것이 이해될 것이다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1는 본 발명의 실시예에 따른 메모리 시스템(10)을 보여주는 블록도이다.
도 2는 본 발명의 제2 실시예에 따른 메모리 시스템(10')을 보여주는 블록도이다.
도 3는 도 1 및 도 2에 도시된 메모리 어레이를 도시한 블록도이다.
도 4 및 도 5는 도 3에 도시된 제1 및 제2 플래인에 따른 문턱 전압 분포를 도시한 그래프이다.
도 6는 도 4에 도시된 제1 문턱 전압 분포를 도시한 그래프이다.
도 7는 도 4에 도시된 제2 문턱 전압 분포를 도시한 그래프이다.
도 8은 도 4에 도시한 제1 문턱 전압 분포에 따른 파라미터를 도시한 타이밍도이다.
도 9은 도 4에 도시한 제2 문턱 전압 분포에 따른 파라미터를 도시한 타이밍도이다.
도 10는 본 발명의 실시예에 따른 프로그램 스타트 전압을 도시한 타이밍도이다.
도 11은 도 10에 도시된 프로그램 스타트 전압을 검색하는 방법을 도시한 순서도이다.
도 12는 본 발명의 실시예에 따른 이레이즈 스타트 전압을 도시한 타이밍도이다.
도 13은 도 12에 도시된 이레이즈 스타트 전압을 검색하는 방법을 도시한 순 서도이다.
도 14는 도 1에 도시된 메모리 어레이 내 셀 스트링을 도시한 회로도이고, 도 15는 도 14에 도시된 비트라인을 저항열로 대치한 회로도이다.
도 16는 본 발명의 실시예에 따른 프리챠지/디벨로프 전압을 도시한 그래프이다.
도 17 및 도 18는 본 발명의 실시예에 따른 문턱 전압 분포에 대한 최대값을 도시한 그래프이다.
도 19 내지 도 21는 도 17 및 도 18에 도시된 최대값을 검색하는 방법을 도시한 순서도이다.
도 22는 본 발명의 제3 실시예에 따른 플래시 메모리 시스템을 도시한 블록도이다.
도 23은 본 발명에 따른 메모리 시스템을 포함한 컴퓨팅 시스템을 도시한 블록도이다.
도 24은 본 발명의 다른 예시적인 실시예들에 따른 메모리 기반 저장 장치를 보여주는 블록도이다.

Claims (19)

  1. 복수의 메모리 블록을 포함하는 메모리 셀 어레이; 및
    상기 메모리 블록에 액세스하는 동안 파라미터의 변화량을 검출하고, 상기 검출된 결과에 따라 변화된 파라미터를 저장하고, 상기 변화된 파라미터에 기초하여 상기 메모리 블록에 액세스하는 조건을 재설정하는 제어 로직을 포함하되,
    상기 제어 로직은 상기 메모리 셀 어레이에 레퍼런스 데이터를 저장하고, 제 1 읽기 전압을 이용하여 상기 레퍼런스 데이터를 읽고 소정의 조건을 만족하는 제 1 메모리 셀 개수를 결정하고, 상기 제 1 읽기 전압과 소정의 전압 차를 갖는 제 2 읽기 전압을 이용하여 상기 레퍼런스 데이터를 읽고 상기 소정의 조건을 만족하는 제 2 메모리 셀 개수를 결정하고, 상기 제 1 메모리 셀 개수와 상기 제 2 메모리 셀 개수를 비교하여 상기 레퍼런스 데이터가 저장된 메모리 셀들의 문턱 전압이 높아졌는지 또는 낮아졌는지 판단하고, 상기 판단된 결과에 기초하여 상기 레퍼런스 데이터가 저장된 메모리 셀들이 분포하는 문턱 전압 가운데 가장 많은 메모리 셀이 분포하는 문턱 전압이 검색될 때까지 반복적으로 소정의 값만큼 증가 또는 감소된 제 3 읽기 전압으로 상기 레퍼런스 데이터를 읽고, 상기 검색된 문턱 전압에 기초하여 상기 메모리 셀 어레이에 인가되는 읽기 전압 레벨을 재설정하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 파라미터는 프로그램 스타트 전압, 이레이즈 스타트 전압, 프로그램 및 이레이즈 동작시 인가되는 펄스의 지속시간, ISPP 스텝 레벨, 펄스 루프 최대 횟수, 비선택된 셀에 인가되는 패스 전압, 상기 읽기 전압 레벨, 시간 대 프리챠지 전압, 시간 대 디벨로프 전압, 및 비선택영역에 인가되는 읽기 전압 중 적어도 하나를 포함하는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제어 로직은:
    상기 메모리 셀 어레이에 포함되는 메모리 셀들 중 타겟 문턱 전압 레벨에 도달한 메모리 셀이 소정 비트 이상 있는 것으로 판단될 때까지 ISPP 스텝을 하나씩 증가시키며 프로그램 전압을 인가하고,
    상기 타겟 문턱 전압 레벨에 도달한 메모리 셀이 상기 소정 비트 이상 있는 것으로 판단된 경우의 프로그램 전압 레벨을 프로그램 스타트 전압 레벨로 설정하는 불휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제어 로직은:
    상기 메모리 셀 어레이에 포함되는 메모리 셀들 중 타겟 문턱 전압 레벨에 도달한 메모리 셀이 소정 비트 이하 있는 것으로 판단될 때까지 ISPP 스텝을 하나씩 증가시키며 이레이즈 전압을 인가하고,
    상기 타겟 문턱 전압 레벨에 도달한 메모리 셀이 상기 소정 비트 이하 있는 것으로 판단된 경우의 이레이즈 전압 레벨을 이레이즈 스타트 전압 레벨로 설정하는 불휘발성 메모리 장치.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 복수의 메모리 블록은 데이터 영역 및 스페어 영역을 포함하고,
    상기 스페어 영역은 상기 파라미터를 저장하는 불휘발성 메모리 장치.
  7. 삭제
  8. 삭제
  9. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 플래시 메모리, PRAM, MRAM, RRAM 중 어느 하나를 포함하는 불휘발성 메모리 장치.
  10. 복수의 메모리 블록을 포함하는 불휘발성 메모리 장치; 및
    상기 메모리 블록에 액세스하는 동안 파라미터의 변화량을 검출하고, 상기 검출된 결과에 따라 변화된 파라미터를 저장하고, 상기 변화된 파라미터에 기초하여 상기 메모리 블록에 액세스하는 조건을 재설정하는 컨트롤러를 포함하되,
    상기 컨트롤러는 상기 불휘발성 메모리 장치에 레퍼런스 데이터를 저장하고, 제 1 읽기 전압을 이용하여 상기 레퍼런스 데이터를 읽고 소정의 조건을 만족하는 제 1 메모리 셀 개수를 결정하고, 상기 제 1 읽기 전압과 소정의 전압 차를 갖는 제 2 읽기 전압을 이용하여 상기 레퍼런스 데이터를 읽고 상기 소정의 조건을 만족하는 제 2 메모리 셀 개수를 결정하고, 상기 제 1 메모리 셀 개수와 상기 제 2 메모리 셀 개수를 비교하여 상기 레퍼런스 데이터가 저장된 메모리 셀들의 문턱 전압이 높아졌는지 또는 낮아졌는지 판단하고, 상기 판단된 결과에 기초하여 상기 레퍼런스 데이터가 저장된 메모리 셀들이 분포하는 문턱 전압 가운데 가장 많은 메모리 셀이 분포하는 문턱 전압이 검색될 때까지 반복적으로 소정의 값만큼 증가 또는 감소된 제 3 읽기 전압으로 상기 레퍼런스 데이터를 읽고, 상기 검색된 문턱 전압에 기초하여 상기 불휘발성 메모리 장치에 인가되는 읽기 전압 레벨을 재설정하는 불휘발성 메모리 시스템.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 불휘발성 메모리 장치는:
    복수의 메모리 블록을 갖는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이의 프로그램, 이레이즈, 및 읽기 작동을 제어하는 제어 로직을 포함하는 불휘발성 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 컨트롤러는:
    상기 메모리 셀 어레이에 포함되는 메모리 셀들 중 타겟 문턱 전압 레벨에 도달한 메모리 셀이 소정 비트 이상 있는 것으로 판단될 때까지 ISPP 스텝을 하나씩 증가시키며 프로그램 전압을 인가하고,
    상기 타겟 문턱 전압 레벨에 도달한 메모리 셀이 상기 소정 비트 이상 있는 것으로 판단된 경우의 프로그램 전압 레벨을 프로그램 스타트 전압 레벨로 설정하는 불휘발성 메모리 시스템.
  14. 제 12 항에 있어서,
    상기 컨트롤러는:
    상기 메모리 셀 어레이에 포함되는 메모리 셀들 중 타겟 문턱 전압 레벨에 도달한 메모리 셀이 소정 비트 이하 있는 것으로 판단될 때까지 ISPP 스텝을 하나씩 증가시키며 이레이즈 전압을 인가하고,
    상기 타겟 문턱 전압 레벨에 도달한 메모리 셀이 상기 소정 비트 이하 있는 것으로 판단된 경우의 이레이즈 전압 레벨을 이레이즈 스타트 전압 레벨로 설정하는 불휘발성 메모리 시스템.
  15. 삭제
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  17. 삭제
  18. 삭제
  19. 삭제
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