JP5177991B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP5177991B2
JP5177991B2 JP2006289974A JP2006289974A JP5177991B2 JP 5177991 B2 JP5177991 B2 JP 5177991B2 JP 2006289974 A JP2006289974 A JP 2006289974A JP 2006289974 A JP2006289974 A JP 2006289974A JP 5177991 B2 JP5177991 B2 JP 5177991B2
Authority
JP
Japan
Prior art keywords
likelihood calculation
likelihood
memory cell
error correction
value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006289974A
Other languages
English (en)
Other versions
JP2008108356A (ja
Inventor
浩典 内川
達之 石川
充祥 本間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006289974A priority Critical patent/JP5177991B2/ja
Priority to US11/877,287 priority patent/US8078940B2/en
Publication of JP2008108356A publication Critical patent/JP2008108356A/ja
Priority to US13/310,003 priority patent/US8332726B2/en
Application granted granted Critical
Publication of JP5177991B2 publication Critical patent/JP5177991B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

本発明は、不揮発性半導体記憶装置に関するものであり、特に、フラッシュメモリにおいて、記憶されている情報を読み出す際の誤りが低い不揮発性半導体記憶装置に関するものである。
不揮発性半導体記憶装置の一つとして、ＮＡＮＤセル型フラッシュメモリが知られている。このＮＡＮＤセル型フラッシュメモリは、複数のＮＡＮＤセルユニットから構成されているメモリセルアレイを有している。このＮＡＮＤセルユニットは、直列接続される複数のメモリセルと、その両端に接続される２つの選択トランジスタにより構成されている。メモリセルは消去状態においては、閾値電圧が負となる「１」データを保持しており、データの書き込み時においては、フローティングゲートに電子が注入され、閾値電圧が正となる「０」データに書き換えられる。ＮＡＮＤセル型フラッシュメモリでは、データの書き込み時においては、閾値電圧を低い方から高い方へ移動させることのみ可能であり、逆の移動（閾値電圧の高い方から低い方）は、ブロック単位での消去動作によってのみ行うことができる。
一般にＮＡＮＤセル型フラッシュメモリは、メモリセルを構成する酸化膜などがメモリセルごとにばらつくため、書き込み時の閾値電圧に分布が生じている。このため、読み出しの際に誤った情報が読み出されないように、閾値分布が重ならないように、各々の閾値電圧のレベルが設定されている。しかしながら、ＮＡＮＤセル型フラッシュメモリでは、経時変化によるフローティングゲートからの電荷漏れや、メモリセルにおいて書き込みや消去を繰り返し行うことにより酸化膜の劣化により、閾値分布が変化し広がり、誤った情報の読み出しが生じてしまう。
特許文献１では、この問題に対処するため読み出しエラー、即ち、情報を誤って読み出した際には、読み出しの閾値電圧のレベルを変更して、再度読み出しを行う方法が開示されている。
米国特許第５６５７３３２号明細書
本発明は、メモリセルに記憶されているデータの状態により得られた情報等に基づき、適切な誤り訂正を行うことにより、情報の修復率を向上させ、正確な情報を得ることができる不揮発性半導体記憶装置を提供するものである。
本発明の一の態様に係る不揮発性半導体記憶装置は、閾値電圧の差により情報を記憶することが可能なメモリセルを複数配列させたメモリセルアレイと、前記メモリセルより読み出された閾値電圧の値より、記憶したデータビットの尤度値を求めるための複数の尤度計算アルゴリズムを有する尤度計算手段と、前記尤度計算手段により得られた尤度値を用いて反復処理により誤り訂正を行う誤り訂正手段と、前記誤り訂正手段より得られる前記反復処理による反復回数の所定の値を基準に、前記尤度計算手段における尤度計算アルゴリズムを変更するための尤度計算制御手段とを備え、複数の前記尤度計算アルゴリズムは、尤度計算の際に用いる閾値電圧分布が異なることを特徴とする。
また、本発明の一の態様に係る不揮発性半導体記憶装置は、閾値電圧の差により情報を記憶することが可能なメモリセルを複数配列させたメモリセルアレイと、前記メモリセルより読み出された閾値電圧の値より、記憶したデータビットの尤度値を求めるための複数の尤度計算アルゴリズムを有する尤度計算手段と、前記尤度計算手段により得られた尤度値を用いて反復処理により誤り訂正を行う誤り訂正手段と、前記誤り訂正手段おける誤り訂正数の所定の値を基準に、前記尤度計算手段における尤度計算アルゴリズムを変更するための尤度計算制御手段とを備え、複数の前記尤度計算アルゴリズムは、尤度計算の際に用いる閾値電圧分布が異なることを特徴とする。
また、本発明の一の態様に係る不揮発性半導体記憶装置は、閾値電圧の差により情報を記憶することが可能なメモリセルを複数配列させたメモリセルアレイと、前記メモリセルより読み出された閾値電圧の値より、記憶したデータビットの尤度値を求めるための複数の尤度計算アルゴリズムを有する尤度計算手段と、前記尤度計算手段により得られた尤度値を用いて反復処理により誤り訂正を行う誤り訂正手段と、前記メモリセルアレイにおけるアドレスごとの書換回数を計測し記憶をさせる書換制御手段と、前記書換制御手段に記憶された書換回数の所定の値を基準に、前記尤度計算手段における尤度計算アルゴリズムを変更するための尤度計算制御手段とを備え、複数の前記尤度計算アルゴリズムは、尤度計算の際に用いる閾値電圧分布が異なることを特徴とする。
また、本発明の一の態様に係る不揮発性半導体記憶装置は、閾値電圧の差により情報を記憶することが可能なメモリセルを複数配列させたメモリセルアレイと、前記メモリセルより読み出された閾値電圧の値より、記憶したデータビットの尤度値を求めるための複数の尤度計算アルゴリズムを有する尤度計算手段と、前記尤度計算手段により得られた尤度値を用いて反復処理により誤り訂正を行う誤り訂正手段と、前記メモリセルアレイにおけるアドレスごとの尤度計算アルゴリズムが指定されているメモリセル情報記録手段と、前記読み出されたメモリセルのアドレス情報に基づき、前記情報記録手段に記録された情報より、尤度計算アルゴリズムを設定するための尤度計算制御手段とを備え、複数の前記尤度計算アルゴリズムは、尤度計算の際に用いる閾値電圧分布が異なることを特徴とする。
また、本発明の一の態様に係る不揮発性半導体記憶装置は、閾値電圧の差により情報を記憶することが可能なメモリセルを複数配列させたメモリセルアレイと、尤度計算手段及び誤り訂正手段を備え、前記メモリセルアレイから読み出されたデータビットの誤りを訂正するための誤り訂正処理を行うよう構成された制御部とを備え、前記制御部は、前記誤り訂正処理の際、前記尤度計算手段が、第１の尤度計算アルゴリズムを用いて前記データビットに関する第１の尤度値を求め、前記誤り訂正手段が、前記第１の尤度値を用いて第１の反復処理を行うよう動作を制御するとともに、前記尤度計算手段が、前記第１の尤度値が求められた前記データビットに関する第２の尤度値を第２の尤度計算アルゴリズムを用いて求め、前記誤り訂正手段が、前記第２の尤度値を用いて第２の反復処理を行うよう動作を制御し、前記第１及び第２の尤度計算アルゴリズムは、尤度計算の際に用いる閾値電圧分布が異なることを特徴とする。
本発明では、メモリセルに記憶されている情報について、誤り訂正を行った場合の反復復号回数、修復された誤り回数、メモリセルへの書き込み回数、メモリセルにおけるアドレスを基準として、尤度計算アルゴリズムを選択することにより、情報の修復率を向上させ、正確な情報を得ることができる不揮発性半導体記憶装置を得ることができる。
〔本発明に至る経緯〕
本発明の実施の形態に係るＮＡＮＤセル型フラッシュメモリにおけるメモリセルＭＣ、ならびに選択ゲートＳ１及びＳ２の断面を図１及び図２に示す。基板４１にはメモリセルＭＣを構成するＭＯＳＦＥＴのソース、ドレインとなるｎ型拡散層４２が形成されている。また基板４１の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。
選択ゲートＳ１、Ｓ２は、基板４１と、この基板４１に形成されたソース、ドレインとしてのｎ型拡散層４７を備えている。基板４１の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。
図３に、本発明の実施の形態に係るメモリセルアレイの１つのＮＡＮＤセルの断面を示す。１つのＮＡＮＤセルは、図１に示す構成の１６個のメモリセルＭＣが直列接続されており、ＮＡＮＤセルのドレイン側、ソース側には、図２に示す構成の第１の選択ゲートＳ１、第２の選択ゲートＳ２が設けられた構造からなるものである。
このような、ＮＡＮＤセルからなるＮＡＮＤセル型フラッシュメモリについては、軟判定情報を用いた反復復号処理により強力な誤り訂正を行う方式として、ＬＤＰＣ（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ）符号やターボ符号が存在している。
これらの誤り訂正の方式をＮＡＮＤセル型フラッシュメモリへ適用する場合、硬判定時よりも細かい閾値レベルをメモリセルから取得して、記憶されているページデータ毎の尤度値を計算する必要がある。即ち、複数の異なる閾値電圧により読み出しを行い尤度値の計算する必要がある。尚、尤度値とは、各ビット情報の尤もらしさ表す値であり、本発明では対数尤度比とも呼ばれるデータ「０」の確率とデータ「１」の確率の比の対数をとった値をあらわす。
尤度値の計算はメモリセルから読み出された閾値電圧値からの確率計算になるため、閾値電圧の確率分布である閾値電圧分布に強く依存する。よって、ゲート酸化膜の劣化等による経時変化により閾値分布が変化した場合、読み出し閾値電圧レベルを変更しても正確に尤度値を計算することができず、誤り訂正は正しく行われない。
具体的には、図４（ａ）に示すように、データの閾値電圧分布が、「０」ではＡ０、「１」ではＡ１となっている場合においては、読み出し閾値電圧Ｖｔ１、Ｖｔ２により読み出しを行うことにより、データが「０」の確率が３０〔％〕、データが「１」の確率が０〔％〕の尤度値をもつメモリセルを判定することができる。
しかしながら、図４（ｂ）に示すように、酸化膜の劣化等の経時変化によりデータの閾値電圧分布が、「０」ではＢ０、「１」ではＢ１となった場合では、閾値電圧分布Ｂ０とＢ１とが重複している領域が存在しており、読み出し閾値電圧Ｖｔ３、Ｖｔ４により読み出しを行っても、データが「０」の確率が３０〔％〕、データが「１」の確率が３０〔％〕となり、正しく尤度値を得ることができないのである。
本発明は、このようにＮＡＮＤセル型フラッシュメモリにおける酸化膜の劣化等による経時変化により閾値電圧分布が変化すること、閾値電圧分布が変化することにより正確に尤度値を計算することができず、誤り訂正を十分行うことができなくなるという発明者の得た知見に基づくものである。
〔第１の実施の形態〕
本発明における一実施の形態を以下に記載する。
図５は、本実施の形態における不揮発性半導体記憶装置であるＮＡＮＤセル型フラッシュメモリの構成図である。
本実施の形態におけるＮＡＮＤセル型フラッシュメモリは、メモリ部１と、メモリ部１を制御するコントロール部２により構成されている。
メモリ部１は、データ入出力バッファ１６、コマンド入力バッファ１７、アドレスバッファ１８、ロウデコーダ１９、ワード線制御回路２０、カラムデコーダ２１、ビット線制御回路２２、メモリセルアレイ２３により構成されている。
メモリセルアレイ２３は、データを記憶するメモリセルをマトリックス状に配列させたものである。即ち、メモリセルアレイ２３は、複数のビット線と複数のワード線と共通ソース線を含んでおり、ビット線とワード線の交点に電気的にデータの書き換えが可能なメモリセルがマトリックス状に配列されている。メモリセルには、入力されたデータであるデータと、このデータについて一定のビット数のデータビットごとに付加される誤り訂正のためのパリティデータ（冗長データ）からなるフレームデータが記憶される。
このメモリセルアレイ２３には、ワード線電圧を制御するためのワード線制御回路２０、及びビット線制御回路２２が接続されている。ワード線制御回路２０は、ロウデコーダ１９によりデコードされたアドレス信号に従い、ワード線を選択しワード線電圧を制御する。ロウデコーダ１９には、アドレスバッファ１８を介しコントロール部２における制御回路１２より信号が入力する。
ビット線制御回路２２は、ビット線を介してメモリセルアレイ２３のメモリセルにおけるデータに基づく信号を検知・増幅する機能に加え、読み出しデータや書き込みデータを保持するデータラッチ機能を有するセンスアンプ兼データラッチ回路である。
ビット線制御回路２２は、カラムデコーダ２１、データ入出力バッファ１６及びコマンド入出力バッファ１７に接続されている。ビット線制御回路２２は、カラムデコーダ２１によりデコードされたアドレス信号に従い、ビット線を選択する機能を有している。
データ入出力バッファ１６は、ビット線制御回路２２に対する入出力データを一時的に保持する機能を有しており、データ入出力バッファ１６を介し、データがコントロール部２に出力される。また、データ入出力バッファ１６は、メモリセルアレイ２３に書き込まれるデータやメモリセルアレイ２３から読み出されるデータを一時的に保持する機能も有している。
コマンド入出力バッファ１７は、コントロール部２における制御回路１２からメモリ部１に伝達するコマンドを一時的に保持する機能を有している。また、アドレスバッファ１８は、コントロール部２の制御回路１２からのアドレス信号を一時的に保持する機能を有している。
コントロール部２は、入出力端子１１、制御回路１２、誤り訂正手段であるＥＣＣ回路１３、リードバッファ２４、尤度計算手段である尤度計算回路２５、尤度計算制御手段である尤度計算制御回路２６により構成されている。
入出力端子１１より外部からのデータシーケンスの入出力が行われる。また、制御回路１２は、入出力端子１１からの入力されたデータシーケンスに基づき、情報の書き込み及び読み取りの制御を行う。
本実施の形態においては、ＥＣＣ回路１３は、反復復号回数カウンタ２７が含まれ構成されている。反復復号回数カウンタ２７は、誤り訂正における反復復号の際における反復復号回数を計測する機能を有している。
本実施の形態では、誤り訂正における反復復号する際の反復復号回数の値を基準に、尤度計算アルゴリズムを変更するものである。即ち、信号を復号する際の反復復号回数の値が増加するに従い、その尤度計算アルゴリズムにより得られた尤度値では、誤りの生じる可能性が高くなることに基づくものであり、このような場合には尤度計算アルゴリズムの変更を行う。このため、ＥＣＣ回路１３内に、反復復号回数カウンタ２７を設け、反復復号の際の反復復号回数をカウントするのである。
リードバッファ２４は、データ入出力バッファ１６を介し、メモリ部１より出力されたデータを一時的に保持する機能を有している。
尤度計算回路２５は、リードバッファ２４に一時的に保持されたデータに基づき、多値記憶されたメモリセルのビット数分の尤度を計算する機能を有している。本実施の形態において、尤度計算回路２５には、複数の尤度計算アルゴリズムが設けられており、それぞれの尤度計算アルゴリズムは、尤度値計算の際に用いる閾値電圧分布が異なる。なお、読み出しの際には、この中の一つの尤度計算アルゴリズムが選択され使用されるが、メモリセルの閾値電圧分布に合致した閾値分布を基に尤度値を計算する尤度計算アルゴリズムを用いることにより、尤度値を正確に計算することができる。
また、ＥＣＣ回路１３は、選択された尤度計算アルゴリズムより求めた尤度値に基づき誤り訂正が行われる。ＥＣＣ回路１３のＥＣＣアルゴリズムは、例えば、ＬＤＰＣ（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ）符号、ターボ符号、ＲＡ（Ｒｅｐｅａｔ Ａｃｃｕｍｕｌａｔｅ）符号等の反復復号信号処理により復号を行うＥＣＣアルゴリズムが用いられる。
本実施の形態においては、２値メモリについて説明したが、本実施の形態は、２値に限定されるものではなく、２のべき乗の値となる多値記憶に適用可能である。
〔書き込み方法〕
次に、本実施の形態における不揮発性半導体記憶装置のデータの書き込み方法について説明する。
データの書き込みは、入出力端子１１が外部から書き込みシーケンスを受け取り、制御回路１２に伝達する。書き込みシーケンスには、制御回路１２への命令、書き込みアドレス及び書き込む１ページ分のビットデータにより構成されている。制御回路１２において、書き込みシーケンスに基づき書き込みコマンド、書き込みアドレス、書き込みデータを生成し、それぞれコマンド入出力バッファ１７、アドレスバッファ１８、ＥＣＣ回路１３に出力する。書き込みデータは、ＥＣＣ回路１３のパリティデータ付加回路（不図示）において、一定のビット数のデータビットごとに対応して、誤り訂正のためのパリティデータが生成され付加され、フレームデータ（ＥＣＣフレーム）が形成される。この後、このフレームデータは、データ入出力バッファ１６へ伝達され、ビット線制御回路２２を介し、メモリセルアレイ２３における書き込みアドレスに対応する領域のメモリセルにデータが書き込まれる。
尚、コマンド入出力バッファ１７に伝達された書き込みコマンドは、アドレスバッファ１８、ワード線制御回路２０及びビット線制御回路２２に伝達され、アドレスバッファ１８に伝達された書き込みアドレスは、ロウデコーダ１９を介しワード線制御回路２０に伝達されるとともに、カラムデコーダ２１を介しビット線制御回路２２に伝達され、メモリセルアレイ２３におけるデータを書き込むための制御を行う。
〔読み出し方法〕
データの読み出しは、読み出しシーケンスが入出力端子１１を介し入力されることにより行われる。入出力端子１１より入力した読み出しシーケンスは、制御回路１２に伝達される。制御回路１２では、読み出しシーケンスより、読み出しコマンド及び読み出しアドレスを生成し、読み出しコマンドはコマンド入出力バッファ１７に伝達され、読み出しアドレスは、アドレスバッファ１８に伝達される。コマンド入出力バッファ１７及びアドレスバッファ１８より、ワード線制御回路２０及びビット線制御回路２２による制御により、メモリセルアレイ２３における読み出しアドレスが指定するアドレスのメモリセルからデータが読み出され、ビット線制御回路２２に伝達される。ビット線制御回路２２に伝達された読み出されたデータは、データ入出力バッファ１６を介し、リードバッファ２４に伝達される。リードバッファ２４に伝達され蓄積された閾値レベルデータは、メモリセル単位で尤度計算回路２５に伝達され、各々のサブページの尤度値が計算される。この後、誤り訂正の単位となるＥＣＣフレーム分の尤度値が順次ＥＣＣ回路１３に伝達され、誤り訂正がなされた後、制御回路１２を介し入出力端子１１より外部へと出力される。
尚、１つのメモリセルに２ビット以上のデータを記憶することが可能な多値メモリの場合では、読み出した閾値電圧レベルの分解能は、２ｎ以上（ｎはビット数）が必要である。具体的には、多値記憶において、１つのメモリセルで２ビットの情報を記憶することが可能な４値メモリの場合では、４つの状態の閾値電圧レベル以上の分解能が必要である。
次に、図６に基づき本実施の形態における読み出しの流れについて説明する。
図６に示す流れは、読み出されたフレームデータを尤度計算回路２５において尤度値の値を計算し、計算された尤度値をＥＣＣ回路１３に入力することにより開始する。尚、初期の段階の尤度計算回路２５においては、酸化膜等の劣化のない初期の状態のメモリセルの閾値電圧分布を基に尤度値を計算する尤度計算アルゴリズムが選択され用いられる。
最初に、ステップ１０２（Ｓ１０２）において誤り訂正が行われる。この際、併せて誤り訂正処理における反復復号回数ＨがＥＣＣ回路１３内に設けられた反復復号回数カウンタ２７によりカウントされる。
次に、ステップ１０４（Ｓ１０４）において、反復復号回数カウンタ２７によりカウントされた反復復号回数Ｈが基準回数Ｈ１よりも小さいか否かの判断がなされる。具体的には、反復復号回数カウンタ２７によりカウントされた反復復号回数Ｈの値は、尤度計算制御回路２６に伝達され、尤度計算制御回路２６において判断がなされる。
ステップ１０４において、伝達された反復復号回数Ｈの値が、基準回数Ｈ１よりも小さいと判断された場合には、この流れは終了し誤り訂正のなされたデータが制御回路２を介し、入出力端子１より出力される。
一方、ステップ１０４において、伝達された反復復号回数Ｈの値が、基準回数Ｈ１以上であると判断された場合には、ステップ１０６（Ｓ１０６）に移行する。尚、この基準回数Ｈ１は、事前に実験等を行うことにより設定された値である。ＬＤＰＣ符号等の軟判定復号を行うアルゴリズムでは、リードエラーの発生が多ければ多いほど、復号に用いる尤度値が不正確であればあるほど、反復復号回数が増加する傾向にあることは、発明者らの経験より得られている。従って、所定の尤度計算アルゴリズムにより求めた尤度値における反復復号回数を基準として、複数の尤度計算アルゴリズムの中から、使用する尤度計算アルゴリズムを選択することにより、誤り訂正における復号率を向上させることができるのである。この選択の基準として、誤りが発生する確率が高くなる反復復号回数である基準回数Ｈ１により判断するのである。
尚、前述したように、当初は初期状態のメモリセルに適した尤度計算アルゴリズムが選択され尤度値の計算が行われる。
ステップ１０６（Ｓ１０６）では、尤度計算アルゴリズムの変更が行われる。具体的には、尤度計算制御回路２６において、尤度計算に用いる閾値分布が異なる尤度計算アルゴリズムが選択され、尤度計算回路２５において、変更後の尤度計算アルゴリズムにより尤度計算を行うための命令が伝達される。
次に、ステップ１０８（Ｓ１０８）において、尤度計算回路２５において、変更された後の尤度計算アルゴリズムにより、再度ＥＣＣフレームについて尤度値の計算が行われ、計算された尤度値がＥＣＣ回路１３に入力される。
この後、変更後の尤度計算アルゴリズムにより計算された尤度値に基づき、ＥＣＣ回路１３内において誤り訂正が行われる。この際、誤り訂正処理における反復復号回数ＨがＥＣＣ回路１３内に設けられた反復復号回数カウンタ２７によりカウントされる。
次に、ステップ１１０（Ｓ１１０）において、反復復号回数カウンタ２７によりカウントされた反復復号回数Ｈが基準回数Ｈ１よりも小さいか否かの判断がなされる。具体的には、反復復号回数カウンタ２７によりカウントされた反復復号回数Ｈの値は、尤度計算制御回路２６に伝達される。
ステップ１１０において、伝達された反復復号回数Ｈの値が、基準回数Ｈ１よりも小さいと判断された場合には、ステップ１１２（Ｓ１１２）に移行する。
ステップ１１２（Ｓ１１２）では、尤度計算回路２５において、変更後のアルゴリズムをこの後用いるための情報が記憶され、この流れは終了する。
一方、ステップ１１０において、伝達された反復復号回数Ｈの値が、基準回数Ｈ１以上であると判断された場合には、ステップ１１４（Ｓ１１４）に移行する。
ステップ１１４（Ｓ１１４）では、尤度計算回路２５において、今まで使用したことのない未試行の他の尤度計算アルゴリズムが存在しているか否かが判断される。
ステップ１１４において、尤度計算回路２５には他の尤度計算アルゴリズムがあると判断された場合には、ステップ１０６に移行する。ステップ１０６では、再度異なる尤度計算アルゴリズムに変更される。
一方、ステップ１１４において、他の尤度計算アルゴリズムはないと判断された場合には、ステップ１１６（Ｓ１１６）に移行する。
ステップ１１６（Ｓ１１６）では、このフレームデータが読み出されたアドレスのページデータについて、リフレッシュ動作が行われる。リフレッシュ動作とは、メモリセルアレイ２３より読み出したアドレスに記憶されているページデータを他のアドレスにコピー等することにより、正しい閾値電圧レベルに書き込む動作を意味する。尚、消去単位であるメモリセルブロック内において、各ページデータの閾値電圧分布の相関性が高い場合にはブロック単位で行ってもよい。
ステップ１１６においてリフレッシュ動作が行われた後は、この流れは終了する。
以上のように、本実施の形態では誤り訂正における反復復号回数を基準に、メモリセルの閾値分布に合致した閾値分布を基に尤度値を計算する尤度計算アルゴリズムを選択し、尤度値の計算を行うことにより、最も信頼性の高い尤度値を得ることができ、誤り訂正能力を向上させることができる。
〔第２の実施の形態〕
第２の実施の形態は、尤度計算アルゴリズムの選択を行う場合において、誤り訂正を行う際の誤り訂正数を基準に選定するものである。このため、図７に示すように、第１の実施の形態においてＥＣＣ回路１３内に設けた反復復号カウンタ２７に代えて誤り訂正数カウンタ２８が設けられている。
図７は、本実施の形態における不揮発性半導体記憶装置であるＮＡＮＤセル型フラッシュメモリの構成図である。
本実施の形態におけるＮＡＮＤセル型フラッシュメモリは、メモリ部１と、メモリ部１を制御するコントロール部２により構成されている。
メモリ部１は、データ入出力バッファ１６、コマンド入力バッファ１７、アドレスバッファ１８、ロウデコーダ１９、ワード線制御回路２０、カラムデコーダ２１、ビット線制御回路２２、メモリセルアレイ２３により構成されている。
コントロール部２は、入出力端子１１、制御回路１２、誤り訂正手段であるＥＣＣ回路１３、リードバッファ２４、尤度計算手段である尤度計算回路２５、尤度計算制御手段である尤度計算制御回路２６により構成されている。各々の機能は、第１の実施の形態と同様である。
本実施の形態では、前述したようにＥＣＣ回路１３には、誤り訂正カウンタ２８が含まれ構成されている。誤り訂正カウンタ２８は、誤り訂正において訂正したビット数を計測する機能を有している。
本実施の形態では、ＥＣＣ回路１３における誤り訂正の行われたビット数（誤り訂正数）の値を基準に、尤度計算アルゴリズムを変更するものである。即ち、データの誤りが増加する原因は、メモリセルの閾値電圧分布が初期の状態の閾値分布から変化したためであり、誤り訂正数の値が増加するに従い、初期の状態の尤度計算アルゴリズムでは、正しい尤度値が求められなくなる。このため、このような場合には尤度計算アルゴリズムの変更を行う必要がある。よって、ＥＣＣ回路１３内に、誤り訂正数カウンタ２８を設け、ＥＣＣ回路１３において誤り訂正されたビット数をカウントするのである。
データの書き込み方法等は、第１の実施の形態と同様である。
次に、図８に基づき本実施の形態における読み出しの流れについて説明する。
図８に示す流れは、読み出されたフレームデータを尤度計算回路２５において尤度値の値を計算し、計算された尤度値をＥＣＣ回路１３に入力することにより開始する。尚、この場合の尤度計算回路２５においては、酸化膜等の劣化のない初期の状態のメモリセルから読み出された情報について誤り訂正を行うのに適した尤度計算アルゴリズムが選択され用いられる。
最初に、ステップ２０２（Ｓ２０２）において誤り訂正が行われる。この際、併せて誤り訂正処理により訂正されたビット数ＴがＥＣＣ回路１３内に設けられた誤り訂正数カウンタ２８によりカウントされる。
次に、ステップ２０４（Ｓ２０４）において、誤り訂正数カウンタ２８によりカウントされた誤り訂正数Ｔが基準値Ｔ１よりも小さいか否かの判断がなされる。具体的には、誤り訂正数カウンタ２８によりカウントされた誤り訂正数Ｔの値は、尤度計算制御回路２６に伝達され、尤度計算制御回路２６において判断がなされる。
ステップ２０４において、伝達された誤り訂正数Ｔの値が、基準値Ｔ１よりも小さいと判断された場合には、この流れは終了し誤り訂正のなされたデータが制御回路２を介し、入出力端子１より出力される。
一方、ステップ２０４において、伝達された誤り訂正数Ｔの値が、基準値Ｔ１以上であると判断された場合には、ステップ２０６（Ｓ２０６）に移行する。尚、この基準値Ｔ１は、事前に実験等を行うことにより設定された値である。閾値電圧分布が初期の状態のメモリセルの閾値電圧分布から変化すればするほど、誤り訂正を行うビットの数が増加する傾向にあることは、発明者らの経験より得られている。従って、所定の尤度計算アルゴリズムにより求めた尤度値における誤り訂正数を基準として、複数の尤度計算アルゴリズムの中から、使用する尤度計算アルゴリズムを選択することにより、変化後の閾値電圧分布に合致した正しい尤度を求めることができ、誤り訂正における復号率を向上させることができるのである。この選択の基準として、誤りが発生する確率が高くなる誤り訂正数である基準値Ｔ１により判断するのである。
尚、前述したように、当初は初期状態に適した尤度計算アルゴリズムが選択され尤度値の計算が行われる。
ステップ２０６（Ｓ２０６）では、尤度計算アルゴリズムの変更が行われる。具体的には、尤度計算制御回路２６において、先の尤度計算アルゴリズムとは異なる尤度計算アルゴリズムが選択され、尤度計算回路２５において、変更後の尤度計算アルゴリズムにより尤度計算を行うための命令が伝達される。
次に、ステップ２０８（Ｓ２０８）において、尤度計算回路２５において、変更された後の尤度計算アルゴリズムにより、再度ＥＣＣフレームについて尤度値の計算が行われ、計算された尤度値がＥＣＣ回路１３に入力される。
この後、変更後の尤度計算アルゴリズムにより計算された尤度値に基づき、ＥＣＣ回路１３内において誤り訂正が行われる。この際、誤り訂正により訂正されたビット数である誤り訂正数ＴがＥＣＣ回路１３内に設けられた誤り訂正数カウンタ２８によりカウントされる。
次に、ステップ２１０（Ｓ２１０）において、誤り訂正数カウンタ２８によりカウントされた誤り訂正数Ｔが基準値Ｔ１よりも小さいか否かの判断がなされる。具体的には、誤り訂正数カウンタ２８によりカウントされた誤り訂正数Ｔの値は、尤度計算制御回路２６に伝達される。
ステップ２１０において、伝達された誤り訂正数Ｔの値が、基準値Ｔ１よりも小さいと判断された場合には、ステップ２１２（Ｓ２１２）に移行する。
ステップ２１２（Ｓ２１２）では、尤度計算回路２５において、変更後のアルゴリズムをこの後用いるための情報が記憶され、この流れは終了する。
一方、ステップ２１０において、伝達された誤り訂正数Ｔの値が、基準値Ｔ１以上であると判断された場合には、ステップ２１４（Ｓ２１４）に移行する。
ステップ２１４（Ｓ２１４）では、尤度計算回路２５において、今まで使用したことのない未試行の他の尤度計算アルゴリズムが存在しているか否かが判断される。
ステップ２１４において、尤度計算回路２５には他の尤度計算アルゴリズムがあると判断された場合には、ステップ２０６に移行する。ステップ２０６では、再度異なる尤度計算アルゴリズムに変更される。
一方、ステップ２１４において、他の尤度計算アルゴリズムはないと判断された場合には、ステップ２１６（Ｓ２１６）に移行する。
ステップ２１６（Ｓ２１６）では、このフレームデータが読み出されたアドレスのページデータについて、リフレッシュ動作が行われる。リフレッシュ動作とは、メモリセルアレイ２３より読み出したアドレスに記憶されているページデータを他のアドレスにコピー等することにより、正しい閾値電圧レベルに書き込む動作を意味する。尚、消去単位であるメモリセルブロック内において、各ページデータの閾値電圧分布の相関性が高い場合にはブロック単位で行ってもよい。
ステップ２１６においてリフレッシュ動作が行われた後は、この流れは終了する。
以上のように、本実施の形態では誤り訂正における誤り訂正数を基準に、メモリセルの閾値分布に合致した閾値分布を基に尤度値を計算する尤度計算アルゴリズムを選択し、尤度値の計算を行うことにより、最も信頼性の高い尤度値を得ることができ、誤り訂正能力を向上させることができる。
〔第３の実施の形態〕
第３の実施の形態は、尤度計算アルゴリズムの選択を行う場合において、メモリセルにおける書換回数を基準に選定するものである。このため、図９に示すように、書換制御回路２９が設けられている。
図９は、本実施の形態における不揮発性半導体記憶装置であるＮＡＮＤセル型フラッシュメモリの構成図である。
本実施の形態におけるＮＡＮＤセル型フラッシュメモリは、メモリ部１と、メモリ部１を制御するコントロール部２により構成されている。
メモリ部１は、データ入出力バッファ１６、コマンド入力バッファ１７、アドレスバッファ１８、ロウデコーダ１９、ワード線制御回路２０、カラムデコーダ２１、ビット線制御回路２２、メモリセルアレイ２３により構成されている。
コントロール部２は、入出力端子１１、制御回路１２、誤り訂正手段であるＥＣＣ回路１３、リードバッファ２４、尤度計算手段である尤度計算回路２５、尤度計算制御手段である尤度計算制御回路２６、書換制御手段である書換制御回路２９により構成されている。
書換制御回路２９は、メモリセルアレイ２３の各々のアドレスにおけるメモリセルの書換回数をメモリセルアレイ２３に書き込み、又は読み出して、尤度計算制御回路２６に、読み出されたアドレスの書換回数を伝達する機能を有している。尚、メモリセルアレイ２３には、メモリセルにおける書換回数を記憶する書換回数記憶領域３１が形成されており、書換制御回路２９と接続されている。この書換回数記憶領域３１では、書換が行われる度に書き換えられたメモリセルのアドレスの書換回数が更新され記憶される。
他の各々の機能は、第１の実施の形態と同様である。
本実施の形態では、読み出されたメモリセルにおける書換回数を基準に、尤度計算アルゴリズムを変更するものである。即ち、メモリセルにおける書換回数が増加するに従い、その尤度計算アルゴリズムにより得られた尤度値では、誤りの生じる可能性が高くなるという発明者の知見に基づくものであり、このような場合には尤度計算アルゴリズムの変更を行う。このため、メモリセルアレイ２３における書換が行われるたびに、各々のアドレスにおけるメモリセルの書換回数が書換制御手段２９においてカウントされ、メモリセルアレイ２３の所定の領域に記憶される。
データの書き込み方法等は、第１の実施の形態と同様である。
次に、図１０に基づき本実施の形態における読み出しの流れについて説明する。
図１０に示す流れは、メモリセルアレイ２３よりデータが読み出された直後から開始する。読み出されたフレームデータは、リードバッファ２５に一時的に蓄えられる。
最初に、ステップ３０２（Ｓ３０２）において、メモリセルアレイ２３より読み出されたアドレスのメモリセルにおける書換回数Ｋが読み出される。
具体的には、メモリセルアレイ２３に形成された書換回数記憶領域３１より、読み出されたアドレスのメモリセルにおける書換回数Ｋが、書換制御回路２９に伝達され、その後、尤度計算制御回路２６へと伝達される。
次に、ステップ３０４（Ｓ３０４）において、読み出されたアドレスのメモリセルにおける書換回数Ｋが基準値Ｋ１よりも小さいか否かの判断が、尤度計算制御回路２６において行われる。
ステップ３０４において、書換回数Ｋの値が、基準値Ｋ１よりも小さいと判断された場合には、ステップ３０６（Ｓ３０６）に移行する。
ステップ３０６（Ｓ３０６）では、尤度計算回路２５おいて初期設定されている尤度計算アルゴリズムにより尤度値の計算が行われた後、ＥＣＣ回路１３において誤り訂正が行われ、制御回路１２を介し入出力端子１１より出力される。
一方、ステップ３０４において、書換回数Ｋの値が、基準値Ｋ１以上であると判断された場合には、ステップ３０８（Ｓ３０８）に移行する。尚、この基準値Ｋ１は、事前に実験等を行うことにより設定された値である。ＮＡＮＤセル型フラッシュメモリでは、書換回数が多ければ多いほど、閾値電圧分布が変化してしまうため、リードエラーの発生が増加する傾向にあることは、発明者らの経験より得られている。従って、読み出されたメモリセルにおける書換回数を基準として、複数の尤度計算アルゴリズムの中から、使用する尤度計算アルゴリズムを選択することにより、誤り訂正における復号率を向上させることができるのである。これより、誤りが発生する確率が高くなる書換回数の基準値Ｋ１を基準として判断するのである。
ステップ３０８（Ｓ３０８）では、尤度計算アルゴリズムの変更が行われる。具体的には、尤度計算制御回路２６において、先の尤度計算アルゴリズムとは異なる尤度計算アルゴリズムが選択され、尤度計算回路２５において、変更後の尤度計算アルゴリズムにより尤度計算を行うための命令が伝達される。
次に、ステップ３１０（Ｓ３１０）において、尤度計算回路２５において、変更された後の尤度計算アルゴリズムにより、再度ＥＣＣフレームについて尤度値の計算が行われ、計算された尤度値がＥＣＣ回路１３に入力される。
この後、変更後の尤度計算アルゴリズムにより計算された尤度値に基づき、ＥＣＣ回路１３内において誤り訂正が行われる。
この後、ステップ３１２（Ｓ３１２）において、尤度計算回路２５において、変更後のアルゴリズムをこの後用いるための情報が記憶され、この流れは終了する。
以上のように、本実施の形態では読み出されたメモリセルにおける書換回数を基準に、メモリセルの閾値分布に合致した閾値分布を基に尤度値を計算する尤度計算アルゴリズムを選択し、尤度値の計算を行うことにより、最も信頼性の高い尤度値を得ることができ、誤り訂正能力を向上させることができる。
尚、本実施の形態では、書換回数を基準に尤度計算アルゴリズムの選定を行ったが、消去においても酸化膜の劣化は進行するため、書換回数と消去回数の合わせた値をカウントして、尤度計算アルゴリズムの選定を行ってもよい。また、書き込み後の経過時間によっても閾値電圧分布は変化するため、書換回数とともに書換後の経過時間をカウントして、尤度計算アルゴリズムの選定を行ってもよい。
〔第４の実施の形態〕
第４の実施の形態は、尤度計算アルゴリズムの選択を行う場合において、メモリセルのアドレスを基準に選定するものである。
図１１は、本実施の形態における不揮発性半導体記憶装置であるＮＡＮＤセル型フラッシュメモリの構成図である。
本実施の形態におけるＮＡＮＤセル型フラッシュメモリは、メモリ部１と、メモリ部１を制御するコントロール部２により構成されている。
メモリ部１は、データ入出力バッファ１６、コマンド入力バッファ１７、アドレスバッファ１８、ロウデコーダ１９、ワード線制御回路２０、カラムデコーダ２１、ビット線制御回路２２、メモリセルアレイ２３により構成されている。
コントロール部２は、入出力端子１１、制御回路１２、誤り訂正手段であるＥＣＣ回路１３、リードバッファ２４、尤度計算手段である尤度計算回路２５、尤度計算制御手段である尤度計算制御回路２６、メモリセル情報記録手段である分布情報記憶手段３０により構成されている。
分布情報記憶手段３０には、メモリセルアレイ２３におけるメモリセルのアドレスごとの特性があらかじめ記憶されている。ＮＡＮＤセル型フラッシュメモリ等においては、露光ムラや製造ムラ等により、同じメモリセルアレイ２３内であっても、メモリセルの特性が異なる場合が多い。このため、あらかじめメモリセルアレイ２３における各々のメモリセルの特性を計測し、この情報を分布情報記憶手段３０に記録させておき、この分布情報記憶手段３０における情報をもとに、尤度計算アルゴリズムを選択するものである。
データの書き込み方法等は、第１の実施の形態と同様である。
次に、図１２に基づき本実施の形態における読み出しの流れについて説明する。
図１２に示す流れは、メモリセルアレイ２３よりデータが読み出された直後から開始する。読み出されたフレームデータは、リードバッファ２４に一時的に蓄えられる。
最初に、ステップ４０２（Ｓ４０２）においてメモリセルアレイ２３より読み出されたアドレスのメモリセルにおける情報が読み出される。具体的には、読み出されたメモリセルのアドレスにおける情報を分布情報記憶手段３０より読み出し、尤度計算制御回路２６へと伝達する。
次に、ステップ４０４（Ｓ４０４）において、読み出したアドレスにおける情報をもとに、当初に設定した尤度計算アルゴリズムを変更する必要があるか否かが、尤度計算制御回路２６において判断する。
ステップ４０４において、当初に設定した尤度計算アルゴリズムを変更する必要がないと判断された場合には、ステップ４０６（Ｓ４０６）に移行する。
ステップ４０６（Ｓ４０６）では、尤度計算回路２５おいて初期設定されている尤度計算アルゴリズムにより尤度値の計算が行われた後、ＥＣＣ回路１３において誤り訂正が行われ、制御回路１２を介し入出力端子１１より出力される。
一方、ステップ４０４において、当初に設定した尤度計算アルゴリズムを変更する必要があると判断された場合には、ステップ４０８（Ｓ４０８）に移行する。
ステップ４０８（Ｓ４０８）では、尤度計算アルゴリズムの変更が行われる。具体的には、尤度計算制御回路２６において、先の尤度計算アルゴリズムとは異なる尤度計算アルゴリズムが選択され、尤度計算回路２５において、変更後の尤度計算アルゴリズムにより尤度計算を行うための命令が伝達される。
次に、ステップ４１０（Ｓ４１０）において、尤度計算回路２５において、変更された後の尤度計算アルゴリズムにより、再度ＥＣＣフレームについて尤度値の計算が行われ、計算された尤度値がＥＣＣ回路１３に入力される。
この後、変更後の尤度計算アルゴリズムにより計算された尤度値に基づき、ＥＣＣ回路１３内において誤り訂正が行われ、この流れは終了する。
以上のように、本実施の形態では読み出されたメモリセルにおける製造等のムラを基準に、メモリセルの閾値分布に合致した閾値分布を基に尤度値を計算する尤度計算アルゴリズムを選択し、尤度値の計算を行うことにより、最も信頼性の高い尤度値を得ることができ、誤り訂正能力を向上させることができる。
なお、本発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要件を変形して具体化できる。また、上記実施の形態に開示されている複数の構成要件の適宜な組み合わせにより。種々の発明が形成可能である。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態にわたる構成要件を適宜追加し組み合わせてもよい。
本発明の一実施の形態におけるメモリセルＭＣの断面図 本実施の形態における選択ゲートＳ１、Ｓ２の断面図 本実施の形態におけるメモリセルアレイの１のＮＡＮＤセルの断面図 ＮＡＮＤセル型フラッシュメモリにおける閾値電圧分布の特性図 第１の実施の形態における不揮発性半導体記憶装置の構成図 第１の実施の形態の不揮発性半導体記憶装置の動作のフローチャート 第２の実施の形態における不揮発性半導体記憶装置の構成図 第２の実施の形態の不揮発性半導体記憶装置の動作のフローチャート 第３の実施の形態における不揮発性半導体記憶装置の構成図 第３の実施の形態の不揮発性半導体記憶装置の動作のフローチャート 第４の実施の形態における不揮発性半導体記憶装置の構成図 第４の実施の形態の不揮発性半導体記憶装置の動作のフローチャート
符号の説明
１・・・コントロール部、２・・・メモリ部、１１・・・入出力端子、１２・・・制御回路、１３・・・ＥＣＣ回路、１４・・・スイッチ、１５・・・フレーム変換回路、１６・・・データ入出力バッファ、１７・・・コマンド入力バッファ、１８・・・アドレスバッファ、１９・・・ロウデコーダ、２０・・・ワード線制御回路、２１・・・カラムデコーダ、２２・・・ビット線制御回路、２３・・・メモリセルアレイ、２４・・・リードバッファ、２５・・・尤度計算回路、２６・・・尤度計算制御回路、２７・・・反復復号回数カウンタ

Claims (5)

  1. 閾値電圧の差により情報を記憶することが可能なメモリセルを複数配列させたメモリセルアレイと、
    前記メモリセルより読み出された閾値電圧の値より、記憶したデータビットの尤度値を求めるための複数の尤度計算アルゴリズムを有する尤度計算手段と、
    前記尤度計算手段により得られた尤度値を用いて反復処理により誤り訂正を行う誤り訂正手段と、
    前記誤り訂正手段より得られる前記反復処理による反復回数の所定の値を基準に、前記尤度計算手段における尤度計算アルゴリズムを変更するための尤度計算制御手段とを備え、
    複数の前記尤度計算アルゴリズムは、尤度計算の際に用いる閾値電圧分布が異なる
    ことを特徴とする不揮発性半導体記憶装置。
  2. 閾値電圧の差により情報を記憶することが可能なメモリセルを複数配列させたメモリセルアレイと、
    前記メモリセルより読み出された閾値電圧の値より、記憶したデータビットの尤度値を求めるための複数の尤度計算アルゴリズムを有する尤度計算手段と、
    前記尤度計算手段により得られた尤度値を用いて反復処理により誤り訂正を行う誤り訂正手段と、
    前記誤り訂正手段おける誤り訂正数の所定の値を基準に、前記尤度計算手段における尤度計算アルゴリズムを変更するための尤度計算制御手段とを備え、
    複数の前記尤度計算アルゴリズムは、尤度計算の際に用いる閾値電圧分布が異なる
    ことを特徴とする不揮発性半導体記憶装置。
  3. 前記尤度計算制御手段において、前記誤り訂正手段より得られる前記反復処理による反復回数が所定の値以上となる場合、或いは、前記誤り訂正手段における誤り訂正数が所定の値以上となる場合には、前記メモリセルより読み出されたデータを、前記データを読み出されたアドレスとは異なるアドレスのメモリセルに書き込むことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  4. 閾値電圧の差により情報を記憶することが可能なメモリセルを複数配列させたメモリセルアレイと、
    前記メモリセルより読み出された閾値電圧の値より、記憶したデータビットの尤度値を求めるための複数の尤度計算アルゴリズムを有する尤度計算手段と、
    前記尤度計算手段により得られた尤度値を用いて反復処理により誤り訂正を行う誤り訂正手段と、
    前記メモリセルアレイにおけるアドレスごとの書換回数を計測し記憶をさせる書換制御手段と、
    前記書換制御手段に記憶された書換回数の所定の値を基準に、前記尤度計算手段における尤度計算アルゴリズムを変更するための尤度計算制御手段とを備え、
    複数の前記尤度計算アルゴリズムは、尤度計算の際に用いる閾値電圧分布が異なる
    ことを特徴とする不揮発性半導体記憶装置。
  5. 閾値電圧の差により情報を記憶することが可能なメモリセルを複数配列させたメモリセルアレイと、
    前記メモリセルより読み出された閾値電圧の値より、記憶したデータビットの尤度値を求めるための複数の尤度計算アルゴリズムを有する尤度計算手段と、
    前記尤度計算手段により得られた尤度値を用いて反復処理により誤り訂正を行う誤り訂正手段と、
    前記メモリセルアレイにおけるアドレスごとの尤度計算アルゴリズムが指定されているメモリセル情報記録手段と、
    前記読み出されたメモリセルのアドレス情報に基づき、前記情報記録手段に記録された情報より、尤度計算アルゴリズムを設定するための尤度計算制御手段とを備え、
    複数の前記尤度計算アルゴリズムは、尤度計算の際に用いる閾値電圧分布が異なる
    ことを特徴とする不揮発性半導体記憶装置。
JP2006289974A 2006-10-25 2006-10-25 不揮発性半導体記憶装置 Active JP5177991B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006289974A JP5177991B2 (ja) 2006-10-25 2006-10-25 不揮発性半導体記憶装置
US11/877,287 US8078940B2 (en) 2006-10-25 2007-10-23 Non-volatile semiconductor memory device
US13/310,003 US8332726B2 (en) 2006-10-25 2011-12-02 Non-volatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006289974A JP5177991B2 (ja) 2006-10-25 2006-10-25 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2008108356A JP2008108356A (ja) 2008-05-08
JP5177991B2 true JP5177991B2 (ja) 2013-04-10

Family

ID=39331840

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006289974A Active JP5177991B2 (ja) 2006-10-25 2006-10-25 不揮発性半導体記憶装置

Country Status (2)

Country Link
US (2) US8078940B2 (ja)
JP (1) JP5177991B2 (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7599236B2 (en) * 2006-06-07 2009-10-06 Freescale Semiconductor, Inc. In-circuit Vt distribution bit counter for non-volatile memory devices
JP4791912B2 (ja) * 2006-08-31 2011-10-12 株式会社東芝 不揮発性半導体記憶装置及び不揮発性記憶システム
TWI360126B (en) * 2006-09-28 2012-03-11 Sandisk Corp Nonvolatile memory with adaptive operations and me
KR101425020B1 (ko) * 2008-03-17 2014-08-04 삼성전자주식회사 메모리 장치 및 데이터 판정 방법
US8458536B2 (en) 2008-07-17 2013-06-04 Marvell World Trade Ltd. Data recovery in solid state memory devices
US8406048B2 (en) * 2008-08-08 2013-03-26 Marvell World Trade Ltd. Accessing memory using fractional reference voltages
US8675417B2 (en) * 2008-09-28 2014-03-18 Ramot At Tel Aviv University Ltd. Method and system for adaptive coding in flash memories
US8671327B2 (en) 2008-09-28 2014-03-11 Sandisk Technologies Inc. Method and system for adaptive coding in flash memories
KR20110061650A (ko) * 2008-09-30 2011-06-09 엘에스아이 코포레이션 소프트 데이터 값 생성 방법 및 소프트 데이터 값 생성 시스템
KR101603099B1 (ko) * 2009-10-01 2016-03-28 삼성전자주식회사 불안정 메모리 셀 산포를 검출하는 메모리 시스템 및 상기 불안정 메모리 셀 산포 검출방법
JP5197544B2 (ja) * 2009-10-05 2013-05-15 株式会社東芝 メモリシステム
KR101678404B1 (ko) 2010-02-25 2016-11-23 삼성전자주식회사 사전 확률 정보를 사용하는 메모리 시스템 및 그것의 데이터 처리 방법
US9595341B2 (en) 2010-03-02 2017-03-14 Samsung Electronics Co., Ltd. Memory system to determine interference of a memory cell by adjacent memory cells, and operating method thereof
KR101710663B1 (ko) 2010-03-02 2017-02-28 삼성전자주식회사 메모리 시스템 및 그것의 동작 방법
JP2011203833A (ja) * 2010-03-24 2011-10-13 Toshiba Corp メモリシステム
US8332728B2 (en) * 2010-04-02 2012-12-11 Skymedi Corporation Method and apparatus of generating a soft value for a memory device
WO2011145133A1 (ja) 2010-05-17 2011-11-24 株式会社 東芝 通信システム
US8386895B2 (en) * 2010-05-19 2013-02-26 Micron Technology, Inc. Enhanced multilevel memory
JP5569936B2 (ja) * 2010-08-11 2014-08-13 国立大学法人 東京大学 制御装置およびデータ記憶装置
US8499227B2 (en) * 2010-09-23 2013-07-30 Micron Technology, Inc. Memory quality monitor based compensation method and apparatus
JP5846589B2 (ja) * 2010-09-29 2016-01-20 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ ソリッド・ステート・メモリ・デバイスにおける復号
US8464137B2 (en) * 2010-12-03 2013-06-11 International Business Machines Corporation Probabilistic multi-tier error correction in not-and (NAND) flash memory
US8832524B2 (en) 2011-09-22 2014-09-09 Violin Memory, Inc. System and method for correcting errors in data using a compound code
US8640013B2 (en) * 2011-09-22 2014-01-28 Kabushiki Kaisha Toshiba Storage device
US20140359381A1 (en) * 2011-11-02 2014-12-04 The University Of Tokyo Memory controller and data storage device
CN104685474B (zh) * 2012-09-25 2018-04-20 慧与发展有限责任合伙企业 用于处理不可纠正的内存错误的方法及非瞬态处理器可读介质
US9021332B2 (en) * 2012-12-11 2015-04-28 Seagate Technology Llc Flash memory read error recovery with soft-decision decode
US8924824B1 (en) * 2013-03-12 2014-12-30 Western Digital Technologies, Inc. Soft-decision input generation for data storage systems
KR102081415B1 (ko) 2013-03-15 2020-02-25 삼성전자주식회사 비휘발성 메모리 장치의 llr 최적화 방법 및 비휘발성 메모리 장치의 에러 정정 방법
US9135113B2 (en) * 2013-10-08 2015-09-15 Apple Inc. Recovery from programming failure in non-volatile memory
KR102157672B1 (ko) * 2013-11-15 2020-09-21 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102174030B1 (ko) * 2014-05-13 2020-11-05 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 읽기 방법
KR102204391B1 (ko) * 2014-08-18 2021-01-18 삼성전자주식회사 공유 가능한 ecc 셀 어레이를 갖는 메모리 장치
CN112735502B (zh) * 2020-12-31 2022-08-23 中国科学院微电子研究所 一种用于闪存的阈值分布拟合方法、装置及系统

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5657332A (en) 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
JP2000268593A (ja) * 1999-03-18 2000-09-29 Matsushita Electric Ind Co Ltd 不揮発性半導体メモリ
JP2003134091A (ja) * 2001-10-24 2003-05-09 Nippon Soken Inc 復号器及びそれを用いた受信機
US6963505B2 (en) * 2002-10-29 2005-11-08 Aifun Semiconductors Ltd. Method circuit and system for determining a reference voltage
US6992932B2 (en) * 2002-10-29 2006-01-31 Saifun Semiconductors Ltd Method circuit and system for read error detection in a non-volatile memory array
US7447950B2 (en) * 2003-05-20 2008-11-04 Nec Electronics Corporation Memory device and memory error correction method
US7372731B2 (en) 2003-06-17 2008-05-13 Sandisk Il Ltd. Flash memories with adaptive reference voltages
JP2005078721A (ja) * 2003-09-01 2005-03-24 Nippon Telegr & Teleph Corp <Ntt> 誤り訂正方法およびメモリ回路
KR100719380B1 (ko) * 2006-03-31 2007-05-18 삼성전자주식회사 향상된 신뢰성 특성을 갖는 다치 플래시 메모리 장치 및그것을 포함한 메모리 시스템
US7957189B2 (en) 2004-07-26 2011-06-07 Sandisk Il Ltd. Drift compensation in a flash memory
US7257025B2 (en) * 2004-12-09 2007-08-14 Saifun Semiconductors Ltd Method for reading non-volatile memory cells
US7535765B2 (en) * 2004-12-09 2009-05-19 Saifun Semiconductors Ltd. Non-volatile memory device and method for reading cells
US7242618B2 (en) * 2004-12-09 2007-07-10 Saifun Semiconductors Ltd. Method for reading non-volatile memory cells
US8156403B2 (en) 2006-05-12 2012-04-10 Anobit Technologies Ltd. Combined distortion estimation and error correction coding for memory devices
JP4896605B2 (ja) * 2006-07-04 2012-03-14 株式会社東芝 不揮発性半導体記憶システム
US7457155B2 (en) * 2006-08-31 2008-11-25 Micron Technology, Inc. Non-volatile memory device and method having bit-state assignments selected to minimize signal coupling

Also Published As

Publication number Publication date
US20120079354A1 (en) 2012-03-29
US8332726B2 (en) 2012-12-11
US20080104459A1 (en) 2008-05-01
JP2008108356A (ja) 2008-05-08
US8078940B2 (en) 2011-12-13

Similar Documents

Publication Publication Date Title
JP5177991B2 (ja) 不揮発性半導体記憶装置
US9224457B2 (en) Non-volatile storage with temperature compensation based on neighbor state information
US8032810B2 (en) Non-volatile semiconductor storage device and non-volatile storage system
KR101633048B1 (ko) 메모리 시스템 및 그것의 데이터 처리 방법
US7971127B2 (en) Guided simulated annealing in non-volatile memory error correction control
US7975209B2 (en) Non-volatile memory with guided simulated annealing error correction control
US8239730B2 (en) Non-volatile semiconductor memory device
US7532520B2 (en) Semiconductor memory device and control method of the same
JP5943395B2 (ja) メモリコントローラおよびデータ記憶装置
US7508704B2 (en) Non-volatile semiconductor storage system
US8677217B2 (en) Data input / output control device and semiconductor memory device system
US11211950B2 (en) Decoding device and decoding method
US10395753B2 (en) Semiconductor memory device and programming method thereof
JP2009140564A (ja) Ｎａｎｄ型フラッシュメモリおよびメモリシステム
KR20070003639A (ko) 임계치 전압의 상위를 이용하여 데이터를 기억하는 메모리셀을 포함한 반도체 기억 장치
US11735253B2 (en) Apparatus and methods for programming memory cells responsive to an indication of age of the memory cells
US10847241B2 (en) Joint soft boundaries and LLRS update for flash memory
TWI602055B (zh) 半導體儲存裝置及其編程方法
CN111383694A (zh) 非易失性存储器及其操作方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20090204

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090323

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111013

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111115

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A132

Effective date: 20120501

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120629

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121218

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130108

R150 Certificate of patent or registration of utility model

Ref document number: 5177991

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350