KR20120138170A - 반도체 시스템, 비휘발성 메모리 장치 및 리드 방법 - Google Patents

반도체 시스템, 비휘발성 메모리 장치 및 리드 방법 Download PDF

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KR20120138170A
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Abstract

명령어, 제어신호, 어드레스 신호 및 데이터를 출력하는 호스트 및 호스트로부터 명령어, 제어신호, 어드레스 신호 및 데이터를 수신하고, 호스트로 처리 결과를 제공하며, 호스트로부터 리드 명령어가 제공됨에 따라 초기 리드 바이어스 전압을 기초로 메모리 셀 문턱전압의 중첩 구간에 포함된 메모리 셀의 데이터 레벨을 판정하는 비휘발성 메모리 장치를 포함하는 반도체 시스템과 비휘발성 메모리 장치 및 이를 위한 리드 방법을 제시한다.

Description

반도체 시스템, 비휘발성 메모리 장치 및 리드 방법{Semiconductor System, Non-volatile Memory Apparatus and Read Operation Method Therefor}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 시스템과 비휘발성 메모리 장치 및 이를 위한 리드 방법에 관한 것이다.
플래시 메모리로 대표되는 비휘발성 메모리 장치는 휴대용 정보 기기의 저장용 메모리, 반도체 시스템의 하드 디스크 대체용 디스크 등 그 사용 영역이 날로 확대되고 있다.
비휘발성 메모리 장치는 하나의 메모리 셀에 단일 레벨의 데이터를 저장하는 SLC(Single Level Cell)로부터, 복수 레벨의 데이터를 저장하는 MLC(Multi Level Cell)로 발전해 왔으며, MLC가 가능해 짐에 따라 플래시 메모리 장치의 고집적화가 가능하게 되었다.
한편, 플래시 메모리 장치를 구성하는 각 단위 메모리 셀은 데이터 리텐션(retention) 능력, 소거/기록 사이클, 배열 패턴에 따른 간섭(interference) 등의 영향에 따라 그 특성이 변화된다. 즉, 플래시 메모리 장치의 사용 횟수가 거듭될수록 셀의 특성이 변화되는 것이다.
도 1은 비휘발성 메모리 장치에서 셀의 데이터 분포에 따른 리드 방법을 설명하기 위한 도면으로, SLC 비휘발성 메모리 장치를 예로 들어 설명한다.
도 1을 참조하면, 비휘발성 메모리 장치의 특정 셀들은 데이터 1(Data 1)로, 특정 셀들은 데이터 2(Data 2)로 프로그램될 수 있다. 리드(read) 동작을 위해 접근된 셀에 저장된 데이터 레벨을 판정하기 위해서는 리드 바이어스 전압(V_RD)을 인가하여, 리드 바이어스 전압(V_RD)보다 문턱전압이 높은 셀들은 데이터 2(Data 2)가 기록된 셀로, 리드 바이어스 전압(V_RD)보다 문턱전압이 낮은 셀들은 데이터 1(Data 1)이 기억된 셀로 판단된다.
그런데, 비휘발성 메모리 장치의 사용 횟수가 거듭됨에 따라, 셀의 특성은 변화될 수 밖에 없으며, 따라서 초기에 도 1과 같은 분포를 갖도록 프로그램하였더라도 셀의 문턱전압 분포가 변화되게 된다.
도 2는 비휘발성 메모리 장치의 분포 변화에 따른 리드 에러 상황을 설명하기 위한 도면이다.
비휘발성 메모리 셀, 예를 들어 플래시 메모리 셀은 데이터 리텐션 능력이 저하될수록 리드 바이어스 전압을 기준으로 셀 분포가 좌측으로 이동하고, 소거/기록 사이클이 반복됨에 따라 셀 분포가 우측으로 이동하는 특성이 있다. 또한, 셀의 배열 위치에 따라 주변 셀로부터 받는 간섭 영향(Inter-Cell-Interference; ICI)에 의해 셀의 문턱전압이 변화된다.
도 2를 참조하면, 초기에 데이터 1(Data 1)로 프로그램한 셀들의 문턱전압 분포 및 데이터 2(Data 2)로 프로그램한 셀들의 문턱전압 분포가 변화된 것을 알 수 있다. 이와 같이 문턱전압이 변화된 상황에서 최초의 리드 바이어스 전압(V_RD)을 인가하여 데이터를 리드하면 데이터의 레벨을 정확히 판정하기 어렵게 된다. 즉, 셀 분포가 중첩되는 구간(A)에 존재하는 셀들의 데이터 레벨이 데이터 1(Data 1)인지, 데이터 2(Data 2)인지 구분할 수 없어, 정확한 리드 동작을 수행할 수 없는 것이다.
물론, 셀 분포가 변화되더라도 중첩 구간이 존재하지 않는 경우에는 리드 바이어스 전압을 상향/하향 조정하는 무빙 리드(Moving Read) 방식에 의해 적절한 리드 바이어스 전압을 검출할 수 있으나, 도 2에 도시한 것과 같이 각기 다른 레벨로 프로그램된 셀들의 문턱전압 분포가 중첩되게 되면 무빙 리드 방식을 적용할 수 없다.
무빙 리드 방식 외에, 셀에 저장된 데이터가 어떠한 레벨을 갖는지에 대한 확률을 로그 스케일로 나타내는 LLR(Log Likelihood Ratio) 방식을 이용하기도 한다. 그러나, LLR 방식을 이용하기 위해서는 각 데이터 레벨에 따른 셀 분포가 리텐션 능력, 소거/기록 사이클마다 일정한 대표값으로 표현되어야 하는데, 그 형태가 일정치 않아 LLR 방식을 적용한 경우에도 리드 동작에 대한 신뢰성을 확보하기 어렵다.
비휘발성 메모리 장치의 고집적화를 위해 메모리 장치는 MLC 형태로 발전하고 있으며, 하나의 메모리 셀에 저장 가능한 데이터의 개수가 증가할수록 각 데이터 사이의 문턱전압 마진은 점점 감소하게 된다. 그리고, 셀 문턱전압 분포가 중첩됨으로 인한 오류 발생률은 더욱 증가할 것이다.
본 발명은 리드 동작에 대한 신뢰성을 향상시킬 수 있는 반도체 시스템, 비휘발성 메모리 장치 및 리드 방법을 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 문턱전압 분포가 변화된 메모리 셀에 기록된 데이터를 정확하게 리드할 수 있는 반도체 시스템, 비휘발성 메모리 장치 및 리드 방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 장치는 명령어, 제어신호, 어드레스 신호 및 데이터를 출력하는 호스트; 및 상기 호스트로부터 명령어, 제어신호, 어드레스 신호 및 데이터를 수신하고, 상기 호스트로 처리 결과를 제공하며, 상기 호스트로부터 리드 명령어가 제공됨에 따라 초기 리드 바이어스 전압을 기초로 메모리 셀 문턱전압의 중첩 구간에 포함된 메모리 셀의 데이터 레벨을 판정하는 비휘발성 메모리 장치;를 포함한다.
한편, 본 발명의 일 실시예에 의한 비휘발성 메모리 장치는 복수의 비휘발성 메모리 셀로 구성되는 메모리 영역; 및 상기 메모리 영역을 제어하며, 리드 명령에 응답하여 상기 메모리 셀의 문턱전압 분포에 따라 문턱전압 분포 중첩 구간의 메모리 셀에 대한 데이터 레벨을 판정하는 컨트롤러;를 포함한다.
아울러, 본 발명의 다른 실시예에 의한 비휘발성 메모리 장치는 복수의 비휘발성 메모리 셀로 구성되는 메모리 영역; 및 상기 메모리 영역을 제어하는 컨트롤러를 포함하고, 상기 컨트롤러는, 상기 메모리 셀의 사용 연한에 따른 데이터 레벨별 문턱전압 분포 정보와, 상기 메모리 영역에 포함된 메모리 셀의 셀간 간섭(Inter-Cell-Interference) 비율로부터 산출되는 셀간 간섭 가중치를 저장하는 참조 테이블; 및 리드 명령에 응답하여, 상기 참조 테이블을 이용하여 상기 메모리 셀의 문턱전압 분포에 따라 문턱전압 분포 중첩 구간의 메모리 셀에 대한 데이터 레벨을 판정하는 레벨 판정부;를 포함한다.
다른 한편, 본 발명의 일 실시예에 의한 리드 방법은 비휘발성 메모리 셀의 데이터 레벨을 결정하는 레벨 판정부를 포함하는 비휘발성 메모리 장치를 위한 리드 방법으로서, 리드 명령에 응답하여 상기 레벨 판정부가 초기 리드 바이어스 전압을 결정하는 단계; 상기 레벨 판정부가 상기 초기 리드 바이어스 전압이 포함된 중첩 구간을 검출하는 단계; 및 상기 레벨 판정부가 상기 중첩 구간에 존재하는 메모리 셀의 데이터 레벨을 결정하는 단계;를 포함한다.
본 발명에서는 비휘발성 메모리 셀의 문턱전압 변화 양상과 ICI 특성을 이용하여 문턱전압 분포가 중첩된 구간에 존재하는 메모리 셀의 데이터를 판정한다.
비휘발성 메모리 셀은 그 배열 위치에 따라 ICI 비율을 특정한 규칙으로 나타낼 수 있다. 그리고, ICI에 의한 영향을 많이 받은 비휘발성 메모리 셀일수록 그 문턱전압 분포가 상승하는 특성이 있다.
따라서, 중첩 구간에 존재하는 셀들을 검출하고, 검출된 셀들 중 ICI에 의한 영향을 많이 받은 셀들과 그렇지 않은 셀들을 구분함으로써, 중첩 구간에 존재하는 셀들의 데이터를 판정하는 것이다. 그리고, 판정 결과에 따라 에러 정정을 수행함으로써 비휘발성 메모리 장치 및 이를 이용하는 반도체 시스템의 동작 신뢰성을 대폭 향상시킬 수 있음은 물론, 비휘발성 메모리 장치의 수명을 연장시킬 수 있다.
도 1은 비휘발성 메모리 장치에서 셀의 데이터 분포에 따른 리드 방법을 설명하기 위한 도면,
도 2는 비휘발성 메모리 장치의 분포 변화에 따른 리드 에러 상황을 설명하기 위한 도면,
도 3은 ICI 영향에 따른 셀의 문턱전압 변화를 설명하기 위한 도면,
도 4는 본 발명의 일 실시예에 의한 반도체 시스템의 구성도,
도 5는 도 4에 도시한 컨트롤러의 구성도,
도 6은 도 5에 도시한 레벨 판정부의 구성도,
도 7은 레벨 판정부의 레벨 판정 원리를 설명하기 위한 도면,
도 8은 본 발명의 일 실시예에 의한 리드 방법을 설명하기 위한 흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
비휘발성 메모리 셀, 특히 플래시 메모리 셀은 그 배열 위치에 따라 주변 셀로부터 받는 간섭 영향(Inter-Cell-Interference; ICI)에 의해 셀의 문턱전압이 변화된다.
도 3은 ICI 영향에 따른 셀의 문턱전압 변화를 설명하기 위한 도면이다.
초기에 특정 데이터 레벨로 프로그램된 메모리 셀들의 문턱전압 분포는 ICI 영향이 거듭됨에 따라 그 분포가 변화한다. 특히, ICI 영향을 많이 받은 셀들은 그 문턱전압이 상승하는 양상을 보인다.
따라서, 각기 다른 데이터 레벨로 프로그램된 메모리 셀들의 문턱전압 분포가 중첩되는 경우, 중첩된 구간에 존재하는 셀들을 검출할 수 있고, 그 셀들 각각이 받는 ICI 영향을 알 수 있다면, 중첩 구간에 존재하는 셀들 중 ICI 영향에 의해 문턱전압이 우측으로 이동한 셀들은 알아낼 수 있을 것이며, 이 셀들에 프로그램된 데이터를 특정할 수 있을 것이다.
이를 위해, 본 발명에서는 참조 테이블을 구축하는 과정이 선행된다. 이 참조 테이블은 메모리 셀의 사용 연한에 따른(바람직하게는 최대 수명까지 사용한 경우의) 문턱전압 분포 정보와, 각 셀의 배열에 따른 ICI 영향을 가중치(Weight)로 저장하고 있다.
따라서, 참조 테이블에 저장된 문턱전압 분포 정보를 이용하여 중첩 구간을 알아낼 수 있으며, 이 중첩 구간에 존재하는 셀의 ICI 가중치를 파악하여 데이터 레벨을 결정할 수 있다.
도 4는 본 발명의 일 실시예에 의한 반도체 시스템의 구성도이다.
도 4에 도시한 것과 같이, 반도체 시스템(1)은 호스트(10) 및 비휘발성 메모리 장치(20)를 포함하고, 비휘발성 메모리 장치(20)는 컨트롤러(30) 및 메모리 영역(40)을 포함한다.
동작 주체로서의 호스트(10)는 비휘발성 메모리 장치(20)로 명령어, 제어신호, 어드레스 신호, 데이터 등을 전송하고, 비휘발성 메모리 장치(20)로부터 명령어에 따른 처리 결과를 수신한다.
비휘발성 메모리 장치(20)의 컨트롤러(30)는 호스트(10)로부터 명령어, 제어신호, 어드레스 신호, 데이터 등을 전송받아 이에 응답하여 메모리 영역(40)을 제어한다. 그리고, 메모리 영역(40)으로부터 출력되는 데이터를 수신하여 호스트(10)로 제공한다.
메모리 영역(40)은 컨트롤러(30)의 제어에 따라 동작하며, 예를 들어 적어도 하나의 플래시 메모리 칩으로 구성할 수 있다.
특히 본 발명에서, 컨트롤러(30)는 메모리 영역(40)에 대한 사용 횟수 등이 증가하여 메모리 셀의 문턱전압 분포가 변화되는 경우, 참조 테이블을 이용하여 문턱전압 분포가 중첩된 영역에 존재하는 메모리 셀의 데이터 레벨을 판정한다.
이를 위해, 컨트롤러(30)는 기록 가능한 데이터의 개수에 따라 초기 리드 바이어스 전압을 결정하고, 참조 테이블에 저장되어 있는 문턱전압 분포 정보에 따라 메모리 셀의 문턱전압 분포가 중첩되어 있는 경우 중첩 구간을 확인한다.
그리고, 중첩 구간 내에 존재하는 메모리 셀에 대하여 참조 테이블의 ICI 가중치를 이용, ICI 가중치가 높은 즉, ICI 영향을 많인 받은 메모리 셀은 해당 초기 리드 바이어스 전압보다 문턱전압이 낮은 메모리 셀인 것으로 간주한다.
그리고, 이와 같이 데이터 레벨이 판정됨에 따라 에러 정정 회로를 통한 에러 정정을 수행하여 신뢰성 있는 리드 동작이 이루어지도록 한다.
도 5는 도 4에 도시한 컨트롤러의 구성도이다.
도 5에 도시한 것과 같이, 컨트롤러(30)는 호스트 인터페이스(310), 메모리 인터페이스(320), MCU(Micro Control Unit, 330), 메모리 컨트롤러(340), 레벨 판정부(350) 및 ECC(Error Correction Code) 장치(360)를 포함한다.
호스트 인터페이스(310)는 호스트(10)와 명령어, 제어신호, 어드레스 신호 및 데이터 신호를 송수신한다. 호스트 인터페이스(110)와 호스트(10)간의 인터페이스 방식은 직렬 ATA(Serial Advanced Technology Attachment;SATA), 병렬 ATA(Parallel Advanced Technology attachment;PATA) 및 SCSI, Express Card, PCI-Express 방식 등 적용 가능한 방식 중 어느 하나를 이용할 수 있다.
메모리 인터페이스(320)는 메모리 영역(40)으로 명령어, 제어신호, 어드레스 신호 및 데이터를 송신하고 메모리 영역(40)으로부터 그 처리 결과를 수신한다.
MCU(330)는 호스트 인터페이스(310)와 명령어, 제어신호, 어드레스 신호 및 데이터 신호 등을 송수신하거나, 이러한 명령어 및 신호들에 의해 메모리 컨트롤러(340)를 제어한다.
메모리 컨트롤러(340)는 메모리 영역(40)에 포함된 비휘발성 메모리 소자 중 지정된 메모리 소자를 선택하고 소거, 리드, 라이트 명령 등을 제공한다. 특히, 메모리 영역(40)이 플래시 메모리로 이루어진 경우 메모리 컨트롤러(340)는 어드레스 맵핑, 웨어-레벨링 등의 기능을 수행할 수 있다.
레벨 판정부(350)는 셀의 사용 연한에 따른 데이터 레벨별 문턱전압 분포 정보와 각 셀의 ICI 가중치를 저장한 참조 테이블을 포함한다. 그리고, 리드 명령에 응답하여 초기 리드 바이어스 전압을 설정하고, 참조 테이블을 이용하여 문턱전압 분포가 중첩되는 구간과, 중첩 구간에 존재하는 메모리 셀의 ICI 가중치를 확인한다. 그리고, 확인된 ICI 가중치에 따라 중첩 구간에 존재하는 메모리 셀의 데이터 레벨을 결정한다. 레벨 판정부(350)의 구체적인 동작에 대해서는 도 6을 참조하여 후술할 것이다.
ECC 장치(360)는 레벨 판정부(350)에서 결정한 메모리 셀의 데이터 레벨에 따라 오류를 정정한다.
도 6은 도 5에 도시한 레벨 판정부의 구성도이고, 도 7은 레벨 판정부의 레벨 판정 원리를 설명하기 위한 도면이다.
도 6에 도시한 것과 같이, 레벨 판정부(350)는 참조 테이블(3510), 레지스터(3520), 초기값 결정부(3530), 데이터 리드부(3540), 비교부(3550) 및 판정부(3560)를 포함한다.
먼저, 참조 테이블(3510)에는 메모리 셀의 사용 연한, 바람직하게는 최대 수명까지 사용한 경우의 데이터 레벨별 문턱전압 분포 정보가 저장된다. 문턱전압 분포 정보는 테스트 과정을 선택함으로써 획득할 수 있다. 또한, 참조 테이블(3510)에는 각 셀의 배열에 따른 ICI 비율로부터 산출된 ICI 가중치가 저장된다.
레지스터(3520)는 레벨 판정부(350)가 동작하는 데 필요한 데이터가 임시 저장되는 저장소이다.
초기값 결정부(3530)는 리드 명령에 응답하여 초기 리드 바이어스 전압(V_RD_I)를 결정한다. 초기 리드 바이어스 전압(V_RD_I)는 데이터 카운트 기반의 무빙 리드 방식으로 결정할 수 있다. 예를 들어 총 메모리 셀의 개수를 저장 가능한 비트 수로 나눈 값만큼 메모리 셀을 카운트함으로써 초기 리드 바이어스 전압(V_RD_I)을 결정할 수 있다.
데이터 리드부(3540)는 참조 테이블(3510)에 저장된 문턱전압 분포 정보를 이용하여, 초기 리드 바이어스 전압(V_RD_I)을 포함하고 있는 중첩 구간을 확인한다. 도 7을 참조하면, 초기 리드 바이어스 전압(V_RD_I)을 중심으로 좌측의 프로그램 전압(PV_L)과 우측의 프로그램 전압(PV_R)을 참조 테이블(3510)로부터 획득하는 것이다.
그리고, 데이터 리드부(3540)는 좌측 프로그램 전압(PV_L)을 리드 바이어스 전압으로 하여 메모리 셀에 저장된 데이터를 리드한 후 레지스터(3520)에 저장한다. 아울러, 우측 프로그램 전압(PV_R)을 리드 바이어스 전압으로 하여 메모리 셀에 저장된 데이터를 리드한 후 레지스터(3520)에 저장한다.
비교부(3550)는 레지스터(3520)에 저장된 리드 결과를 참조하여, 좌측 프로그램 전압(PV_L)을 기준으로 리드한 결과와, 우측 프로그램 전압(PV_R)을 기준으로 리드한 결과 중 그 결과가 변화된 메모리 셀을 검출한다.
도 7을 참조하면, 좌측 프로그램 전압(PV_L)을 기준으로 리드한 경우 PV_L 보다 문턱전압이 낮은 셀들은 데이터 1(DATA 1)로, PV_L보다 문턱전압이 높은 셀들은 데이터 2(DATA 2)로 리드될 것이다. 그리고, 우측 프로그램 전압(PV_R)을 기준으로 리드한 경우 PV_R보다 문턱전압이 낮은 셀들은 데이터 1(DATA 1)로, PV_R보다 문턱전압이 높은 셀들은 데이터 2(DATA 2)로 리드될 것이다.
따라서, 비교부(3550)는 중첩 구간에 존재하여 데이터가 DATA 1에서 DATA 2로 변화된 셀들을 검출할 수 있게 된다.
한편, 판정부(3560)은 비교부(3550)에서 검출한 셀들 각각에 대한 ICI 가중치를 참조 테이블로부터 확인한다. 그리고, ICI 가중치가 높은 순으로 지정된 개수의 메모리 셀을 초기 리드 바이어스 전압(V_RD_I)보다 문턱전압 낮은 셀인 것으로 결정한다.
도 7을 참조하면, 중첩 구간에는 ICI 가중치가 높은 셀들(B)과 ICI 가중치가 낮은 셀들(C)이 공존한다. 즉, ICI 가중치가 높은 셀들(B)은 원래 DATA 1로 프로그램되었으나 리텐션 능력 저하, 소거/기록 사이클 반복, 인접 셀 간섭 영향 등에 의해 ICI 비율이 증가하여 문턱전압이 상승한 셀들일 가능성이 높다. 따라서, 중첩 구간에 존재하는 셀들 중 참조 테이블(3510)에 저장된 ICI 가중치가 높은 지정된 개수의 셀들을 DATA 1이 기록된 셀들로 특정할 수 있다.
판정부(3560)에서 중첩 구간에 존재하는 셀의 데이터 레벨이 결정되면, ECC 장치(360)는 에러 정정 과정을 수행한다. ECC 장치(360)의 에러 정정 동작은 본 발명의 범주에서 벗어나므로 구체적인 설명은 생략하기로 한다.
도 8은 본 발명의 일 실시예에 의한 리드 방법을 설명하기 위한 흐름도이다.
리드 명령이 제공됨에 따라, 초기값 결정부(3530)는 데이터 카운트 기반의 무빙 리드 방식을 이용하여 초기 리드 바이어스 전압을 결정한다(S10). 예를 들어, 메모리 셀의 개수가 M개이고 저장 가능한 비트 수가 N이면 각 데이터 비트마다 M/N개의 메모리 셀이 해당 비트로 프로그램 된 것으로 가정하여 초기 리드 바이어스 전압을 결정하는 것이다.
초기 리드 바이어스 전압이 결정되면, 데이터 리드부(3540)은 참조 테이블(3510)을 이용하여, 초기 리드 바이어스 전압 좌우의 프로그램 전압을 검출하고, 이를 통해 중첩 구간을 판단한다(S20).
그리고, 데이터 리드부(3540)는 좌측 프로그램 전압을 리드 바이어스 전압으로 하여 데이터를 리드한 결과를 레지스터(3520)에 저장하는 한편(S30), 우측 프로그램 전압을 리드 바이어스 전압으로 하여 데이터를 리드한 결과를 레지스터(3520)에 저장한다(S40).
이어서, 비교부(3550)는 레지스터에 저장된 제 1 리드 동작 및 제 2 리드 동작의 결과로부터 두 번의 리드 동작에 따라 데이터값이 변화된 메모리 셀을 검출한다(S50). 즉, 중첩 구간에 존재하는 메모리 셀을 검출하는 것이다.
중첩 구간에 존재하는 메모리 셀이 검출되면, 판정부(3560)는 참조 테이블(3510)의 ICI 가중치를 이용하여 중첩 구간에 존재하는 메모리 셀의 레벨을 결정한다(S60). 이때, ICI 가중치가 높은 지정된 개수의 메모리 셀을 초기 리드 바이어스 전압보다 문턱전압이 낮은 셀로 결정할 수 있으나, 이에 한정되는 것은 아니다.
요약하면, 본 발명에서는 셀의 문턱전압 분포가 변화되어 셀의 데이터를 리드할 수 없는 경우, 초기 바이어스 전압을 기준으로 중첩 구간을 검색한다. 그리고, 검색 구간 내에 포함된 메모리 셀의 ICI 가중치에 따라 중첩 구간 내 메모리 셀의 데이터 레벨을 결정한다.
이를 위해, 셀의 사용 연한에 따른 데이터 레벨별 문턱전압 분포 정보와, ICI 비율로부터 산출한 ICI 가중치를 참조 테이블로 생성해 두고, 리드 명령이 제공됨에 따라 초기 리드 바이어스 결정, 중첩 구간 검색, ICI 가중치에 따른 셀 데이터 레벨 결정을 통해 중첩 구간 내 셀들의 데이터 레벨을 특정할 수 있고, 이를 바탕으로 오류 정정을 수행한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 호스트
20 : 비휘발성 메모리 장치
30 : 컨트롤러
40 : 메모리 영역
310 : 호스트 인터페이스
320 : 메모리 인터페이스
330 : MCU
340 : 메모리 컨트롤러
350 : 레벨 판정부
360 : ECC 장치
3510 : 참조 테이블
3520 : 레지스터
3530 : 초기값 결정부
3540 : 데이터 리드부
3550 : 비교부
3560 : 판정부

Claims (17)

  1. 명령어, 제어신호, 어드레스 신호 및 데이터를 출력하는 호스트; 및
    상기 호스트로부터 명령어, 제어신호, 어드레스 신호 및 데이터를 수신하고, 상기 호스트로 처리 결과를 제공하며, 상기 호스트로부터 리드 명령어가 제공됨에 따라 초기 리드 바이어스 전압을 기초로 메모리 셀 문턱전압의 중첩 구간에 포함된 메모리 셀의 데이터 레벨을 판정하는 비휘발성 메모리 장치;
    를 포함하는 반도체 시스템.
  2. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치는, 컨트롤러 및 상기 컨트롤러에 의해 제어되는 메모리 영역을 포함하고,
    상기 컨트롤러는 상기 메모리 영역에 포함된 메모리 셀의 사용 연한에 따른 데이터 레벨별 문턱전압 분포 정보와, 상기 메모리 영역에 포함된 메모리 셀의 셀간 간섭(Inter-Cell-Interference) 비율로부터 산출되는 셀간 간섭 가중치를 저장하는 참조 테이블;
    상기 초기 리드 바이어스 전압을 결정하고, 상기 문턱전압 분포 정보를 이용하여 상기 초기 리드 바이어스 전압을 중심으로 상기 중첩 구간을 판단하며, 상기 셀간 간섭 가중치를 이용하여 상기 중첩 구간에 포함된 메모리 셀의 데이터 레벨을 판정하는 레벨 판정부; 및
    상기 레벨 판정부에서 판정한 메모리 셀의 데이터 레벨에 따라 오류를 정정하는 ECC(Error Correction Code) 장치;
    를 포함하는 반도체 시스템.
  3. 복수의 비휘발성 메모리 셀로 구성되는 메모리 영역; 및
    상기 메모리 영역을 제어하며, 리드 명령에 응답하여 상기 메모리 셀의 문턱전압 분포에 따라 문턱전압 분포 중첩 구간의 메모리 셀에 대한 데이터 레벨을 판정하는 컨트롤러;
    를 포함하는 비휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 컨트롤러는, 상기 메모리 셀의 사용 연한에 따른 데이터 레벨별 문턱전압 분포 정보와, 상기 메모리 영역에 포함된 메모리 셀의 셀간 간섭(Inter-Cell-Interference) 비율로부터 산출되는 셀간 간섭 가중치를 저장하는 참조 테이블;
    상기 리드 명령에 응답하여 초기 리드 바이어스 전압을 결정하는 초기값 결정부;
    상기 참조 테이블을 이용하여, 상기 초기 리드 바이어스 전압이 포함된 문턱전압 분포 중첩 구간의 좌측 프로그램 전압 및 우측 프로그램 전압을 검출하고, 상기 좌측 프로그램 전압을 리드 바이어스 전압으로 한 제 1 리드 결과 및 상기 우측 프로그램 전압을 리드 바이어스 전압으로 한 제 2 리드 결과를 제공하는 데이터 리드부;
    상기 제 1 리드 결과 및 상기 제 2 리드 결과가 상이한 메모리 셀을 검출하는 비교부; 및
    상기 비교부에서 검출한 메모리 셀의 데이터 레벨을 판정하는 판정부;
    를 포함하는 비휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 초기값 결정부는 M개의 메모리 셀 각각에 저장 가능한 비트 수가 N개 일 때, 각 데이터 비트마다 M/N개의 메모리 셀이 분포하도록 상기 초기 리드 바이어스 전압을 결정하는 비휘발성 메모리 장치.
  6. 제 4 항에 있어서,
    상기 판정부는, 상기 참조 테이블의 셀간 간섭 가중치를 이용하여, 상기 비교부에서 검출한 메모리 셀 중 셀간 간섭 가중치가 높은 지정된 개수의 메모리 셀을 상기 초기 리드 바이어스 전압보다 문턱전압이 낮은 메모리 셀로 판정하는 비휘발성 메모리 장치.
  7. 복수의 비휘발성 메모리 셀로 구성되는 메모리 영역; 및 상기 메모리 영역을 제어하는 컨트롤러를 포함하고,
    상기 컨트롤러는, 상기 메모리 셀의 사용 연한에 따른 데이터 레벨별 문턱전압 분포 정보와, 상기 메모리 영역에 포함된 메모리 셀의 셀간 간섭(Inter-Cell-Interference) 비율로부터 산출되는 셀간 간섭 가중치를 저장하는 참조 테이블; 및
    리드 명령에 응답하여, 상기 참조 테이블을 이용하여 상기 메모리 셀의 문턱전압 분포에 따라 문턱전압 분포 중첩 구간의 메모리 셀에 대한 데이터 레벨을 판정하는 레벨 판정부;
    를 포함하는 비휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 레벨 판정부는, 상기 리드 명령에 응답하여 초기 리드 바이어스 전압을 결정하는 초기값 결정부;
    상기 참조 테이블을 이용하여, 상기 초기 리드 바이어스 전압이 포함된 문턱전압 분포 중첩 구간의 좌측 프로그램 전압 및 우측 프로그램 전압을 검출하고, 상기 좌측 프로그램 전압을 리드 바이어스 전압으로 한 제 1 리드 결과 및 상기 우측 프로그램 전압을 리드 바이어스 전압으로 한 제 2 리드 결과를 제공하는 데이터 리드부;
    상기 제 1 리드 결과 및 상기 제 2 리드 결과가 상이한 메모리 셀을 검출하는 비교부; 및
    상기 비교부에서 검출한 메모리 셀의 데이터 레벨을 판정하는 판정부;
    를 포함하는 비휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 초기값 결정부는 M개의 메모리 셀 각각에 저장 가능한 비트 수가 N개 일 때, 각 데이터 비트마다 M/N개의 메모리 셀이 분포하도록 상기 초기 리드 바이어스 전압을 결정하는 비휘발성 메모리 장치.
  10. 제 8 항에 있어서,
    상기 판정부는, 상기 참조 테이블의 셀간 간섭 가중치를 이용하여, 상기 비교부에서 검출한 메모리 셀 중 셀간 간섭 가중치가 높은 지정된 개수의 메모리 셀을 상기 초기 리드 바이어스 전압보다 문턱전압이 낮은 메모리 셀로 판정하는 비휘발성 메모리 장치.
  11. 제 7 항에 있어서,
    상기 레벨 판정부에서 판정한 메모리 셀의 데이터 레벨에 따라 오류를 정정하는 ECC(Error Correction Code) 장치를 더 포함하는 비휘발성 메모리 장치.
  12. 비휘발성 메모리 셀의 데이터 레벨을 결정하는 레벨 판정부를 포함하는 비휘발성 메모리 장치를 위한 리드 방법으로서,
    리드 명령에 응답하여 상기 레벨 판정부가 초기 리드 바이어스 전압을 결정하는 단계;
    상기 레벨 판정부가 상기 초기 리드 바이어스 전압이 포함된 중첩 구간을 검출하는 단계; 및
    상기 레벨 판정부가 상기 중첩 구간에 존재하는 메모리 셀의 데이터 레벨을 결정하는 단계;
    를 포함하는 비휘발성 메모리 장치를 위한 리드 방법.
  13. 제 12 항에 있어서,
    상기 초기 리드 바이어스 전압을 결정하는 단계는, M개의 메모리 셀 각각에 저장 가능한 비트 수가 N개 일 때, 각 데이터 비트마다 M/N개의 메모리 셀이 분포하도록 상기 초기 리드 바이어스 전압을 결정하는 단계인 비휘발성 메모리 장치를 위한 리드 방법.
  14. 제 12 항에 있어서,
    상기 비휘발성 메모리 장치는 상기 비휘발성 메모리 셀의 사용 연한에 따른 데이터 레벨별 문턱전압 분포 정보와, 상기 비휘발성 메모리 셀의 셀간 간섭(Inter-Cell-Interference) 비율로부터 산출되는 셀간 간섭 가중치를 저장하는 참조 테이블을 포함하고,
    상기 중첩 구간을 검출하는 단계는, 상기 참조 테이블의 문턱전압 분포 정보를 이용하여 상기 초기 리드 바이어스 전압이 포함된 문턱전압 분포 중첩 구간의 좌측 프로그램 전압 및 우측 프로그램 전압을 검출하는 단계인 비휘발성 메모리 장치의 리드 방법.
  15. 제 14 항에 있어서,
    상기 중첩 구간에 존재하는 메모리 셀의 데이터 레벨을 결정하는 단계는, 상기 레벨 판정부가 상기 좌측 프로그램 전압을 리드 바이어스 전압으로 제 1 리드 동작을 수행하는 단계;
    상기 레벨 판정부가 상기 우측 프로그램 전압을 리드 바이어스 전압으로 제 2 리드 동작을 수행하는 단계;
    상기 제 1 리드 동작의 결과 및 상기 제 2 리드 동작의 결과를 비교하여 리드 결과가 상이한 메모리 셀을 검출하는 단계; 및
    상기 참조 테이블의 셀간 간섭 가중치에 기초하여 상기 리드 결과가 상이한 메모리 셀의 데이터 레벨을 결정하는 단계;
    를 포함하는 비휘발성 메모리 장치의 리드 방법.
  16. 제 15 항에 있어서,
    상기 데이터 레벨을 결정하는 단계는, 상기 참조 테이블의 셀간 간섭 가중치를 이용하여, 상기 리드 결과가 상이한 메모리 셀 중 셀간 간섭 가중치가 높은 지정된 개수의 메모리 셀을 상기 초기 리드 바이어스 전압보다 문턱전압이 낮은 메모리 셀로 판정하는 단계인 비휘발성 메모리 장치의 리드 방법.
  17. 제 12 항에 있어서,
    상기 메모리 셀의 데이터 레벨을 결정하는 단계 이후, 결정된 메모리 셀의 데이터 레벨에 따라 오류를 정정하는 ECC(Error Correction Code) 처리 단계를 더 포함하는 비휘발성 메모리 장치의 리드 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103811074B (zh) * 2012-11-15 2017-05-03 光宝电子(广州)有限公司 闪存的储存状态决定方法及其相关系统
CN104112477B (zh) * 2013-04-19 2017-07-07 光宝科技股份有限公司 用于固态储存装置中晶体单元的群组区分方法
KR102353405B1 (ko) * 2017-09-19 2022-01-19 삼성전자주식회사 특성 데이터 전처리 시스템, 장치, 방법 및 이를 이용한 메모리 제어 시스템
CN111899784B (zh) * 2020-08-07 2022-07-12 广东工业大学 一种nand闪存中阈值电压分布的测量方法、装置、存储介质

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101425020B1 (ko) * 2008-03-17 2014-08-04 삼성전자주식회사 메모리 장치 및 데이터 판정 방법
KR101486980B1 (ko) * 2008-10-27 2015-01-30 삼성전자주식회사 불휘발성 메모리의 문턱 전압 산포의 분석 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9110824B2 (en) 2012-06-08 2015-08-18 Silicon Motion Inc. Method, controller, and memory device for correcting data bit(s) of at least one cell of flash memory

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