CN103811074B - 闪存的储存状态决定方法及其相关系统 - Google Patents

闪存的储存状态决定方法及其相关系统 Download PDF

Info

Publication number
CN103811074B
CN103811074B CN201210462516.9A CN201210462516A CN103811074B CN 103811074 B CN103811074 B CN 103811074B CN 201210462516 A CN201210462516 A CN 201210462516A CN 103811074 B CN103811074 B CN 103811074B
Authority
CN
China
Prior art keywords
memory
storing state
memory element
flash
state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210462516.9A
Other languages
English (en)
Other versions
CN103811074A (zh
Inventor
曾士家
曾建富
张锡嘉
周彦宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jianxing storage technology (Guangzhou) Co., Ltd
Original Assignee
Lite On Electronics Guangzhou Co Ltd
Lite On Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lite On Electronics Guangzhou Co Ltd, Lite On Technology Corp filed Critical Lite On Electronics Guangzhou Co Ltd
Priority to CN201210462516.9A priority Critical patent/CN103811074B/zh
Priority to US13/848,110 priority patent/US9460801B2/en
Publication of CN103811074A publication Critical patent/CN103811074A/zh
Application granted granted Critical
Publication of CN103811074B publication Critical patent/CN103811074B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3422—Circuits or methods to evaluate read or write disturbance in nonvolatile memory, without steps to mitigate the problem

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

一种闪存的储存状态决定方法，包括下列步骤：将多个第一特定存储单元图样储存于该闪存中；将多个第二特定存储单元图样储存于该闪存中；调整一切割电平使一资料区别错误率低于一默认值；以及，利用调整后的该切割电压来区别该闪存中其他存储单元的该第一储存状态与该第二储存状态。

Description

闪存的储存状态决定方法及其相关系统
技术领域
本发明是有关于一种闪存的控制系统与方法，且特别是有关于一种闪存的储存状态决定方法及其相关系统。
背景技术
众所周知，与非门闪存(NAND flash memory)所组成的储存装置已经非常广泛的应用于各种电子产品。例如SD卡、固态硬盘等等。基本上，根据每个存储单元所储存的资料量可区分为每个存储单元储存一位的单层存储单元(Single-Level Cell，简称SLC)闪存、每个存储单元储存二位的多层存储单元(Multi-Level Cell，简称MLC)闪存、与每个存储单元储存三位的三层存储单元(Triple-Level Cell，简称TLC)闪存。
请参照图1，其所绘示为闪存内部存储单元排列示意图。其中，每个存储单元内包括一个浮动栅晶体管(floating gate transistor)。此存储单元可为SLC、MLC、或者TLC。如图所示，多个存储单元串行连接成一行(column)，而闪存中包括多行。再者，每一列的字符线(word line)可控制每行中的一个存储单元。
基本上，浮动栅晶体管中的浮动栅(floating gate)可以储存热载流子(hotcarrier)，而根据热载流子储存量的多少可决定该浮动栅晶体管的临界电压(thresholdvoltage，简称VTH)。也就是说，具有较高的临界电压的浮动栅极晶体管需要较高的栅极电压(gate voltage)来开启(turnon)浮动栅晶体管；反之，具有较低的临界电压的浮动栅极晶体管则可以用较低的栅极电压来开启浮动栅晶体管。
因此，于闪存的储存周期(program cycle)时，可控制注入浮动栅极的热载流子量，进而改变其临界电压。而在读取周期(read cycle)时，闪存中的感测电路(sensingcircuit)即可根据浮动栅晶体管的临界电压来决定其储存状态。
理论上，为了能让一个存储单元具有不同的储存状态来表示不同的逻辑资料，一般会针对不同的储存状态预先设定对应的验证电压(verifyvoltage，简称VVE)。
请参照图2，其所绘示为SLC闪存中的储存状态与临界电压关系示意图。理论上，在SLC闪存中，一个存储单元可以有两种储存状态。因此，系统会预先设定验证电压VVEA来定义两种储存状态，例如状态E及状态A，用以分别代表逻辑资料1及0。基本上，当存储单元未注入热载流子时，可视为状态E；当存储单元注入热载流子，使存储单元的临界电压VTH高于验证电压VVEA之后，即视为状态A。再者，状态A具有较高电平，状态E具有较低电平。
实际上，于相同的储存状态下并非每个存储单元的临界电压都会相同，而是会往验证电压VVE的正方向偏移并呈现一临界电压分布，其分布具有一中位(median)临界电压。由图2可知，大部分数目的存储单元在状态E时的临界电压为中位临界电压VTHE，而少部份数目的存储单元的临界电压则分布在中位临界电压VTHE的两侧；同理，大部分数目的存储单元在状态A时的临界电压为中位临界电压VTHA，而少部份数目的存储单元的临界电压则分布在中位临界电压VTHA的两侧。
根据以上的特性，于读取周期时即可提供一切割电压(slicingvoltage，Vs)至字符线，并根据每个存储单元是否开启而得知其储存状态。由图2可知，切割电压Vs可以设定在两个储存状态的临界电压分布之间。当存储单元可以开启时，其储存状态即为状态E；当存储单元无法开启时，其储存状态即为状态A。
同理，请参照图3，其所绘示为MLC闪存中的储存状态与临界电压关系示意图。在MLC闪存中，一个存储单元可以有四种储存状态E、A、B及C，用以分别代表逻辑资料11、10、00及01。因此，系统会预先设定三个验证电压VVEA、VVEB及VVEC来定义上述四种储存状态。在未注入热载流子时，可视为状态E，而随着热载流子注入存储单元的数量渐增，使存储单元的临界电压VTH依序高于验证电压VVEA、VVEB及VVEC之后，其依序可得到状态A、状态B及状态C。其中，状态C具有最高电平，状态B次之，状态A具在次之，状态E具有最低电平。
同样地，于相同的储存状态下并非每个存储单元的临界电压都会相同，每个储存状态的存储单元还是会往验证电压VVEA、VVEB与VVEC的正方向偏移并呈现一临界电压分布，其分布具有一中位临界电压。由图3可知，状态E时的中位临界电压为VTHE，状态A时的中位临界电压为VTHA，状态B时的中位临界电压为VTHB，状态C时的中位临界电压为VTHC。
因此，于读取周期时，可提供一第一切割电压(Vs1)、第二切割电压(Vs2)及第三切割电压(Vs3)来侦测MLC闪存中的四个储存状态。每个切割电压分别位在两个储存状态的临界电压分布之间。
同理，TLC闪存也是以相同的方式来区别每个存储单元中的储存状态。因此，不再赘述。
由上述的说明可知，已知闪存制作完成出厂之后，所有的切割电压已设定完成无法更改。然而，当闪存经过多次擦除之后，存储单元的特性会逐渐劣化，此时存储单元的临界电压偏移会更严重。如果持续利用固定值的切割电压来区别存储单元的储存状态，将使得读取周期时的资料错误率(error rate)升高。
发明内容
本发明有关于一种闪存的储存状态决定方法，该闪存中包括多个存储单元，每一个存储单元可被储存为一第一储存状态、一第二储存状态、一第三储存状态、与一第四储存状态其中之一，且该第四储存状态具有一最低电平，该第三储存状态具有一最高电平，该状态决定方法包括下列步骤：将多个第一特定存储单元图样储存于该闪存中，其中，每一该第一特定存储单元图样包括：一第一存储单元以及多个邻近存储单元，且该第一存储单元被储存为该第一储存状态，该多个邻近存储单元被储存为该第三储存状态；将多个第二特定存储单元图样储存于该闪存中，其中每一该第二特定存储单元图样包括：一第二存储单元以及多个邻近存储单元；而该第二存储单元被储存为第二储存状态，该多个邻近存储单元被储存为该第四储存状态；调整一切割电平使一资料区别错误率低于一默认值；以及利用调整后的该切割电压来区别该闪存中其他存储单元的该第一储存状态与该第二储存状态。
本发明更提出一种闪存的储存状态决定系统，包括：一资料打散器，用以接收一用户资料并转换为一打散的用户资料；一ECC编码器，用以接收该打散的用户资料，并据以产生一ECC资料；一特定存储单元图样插入器，用以产生多个特定存储单元图样；一闪存，用以于储存时将该打散的用户资料、该ECC资料及该多个特定存储单元图样储存于该闪存，以及于读取时，根据一切割电压输出该打散的用户资料、该ECC资料及该多个特定存储单元图样；一ECC解码器，用以根据该闪存输出的该ECC资料产生一校正的打散的用户资料；一解资料打散器，接收该校正的打散的用户资料并转换为该用户资料；一特定存储单元图样分析器，用以分析该闪存输出的该多个特定存储单元图样并产生一调整的切割电压；以及一切割电压提供单元，更新该切割电压为该调整的切割电压。
本发明另提出一种闪存的储存状态决定方法，该闪存中包括多个存储单元，该状态决定方法包括下列步骤：将多个第一特定存储单元图样储存于该闪存中，其中，每一该第一特定存储单元图样包括：一第一存储单元以及多个邻近存储单元，且该第一存储单元被储存为一第一储存状态，该多个邻近存储单元被储存为一第二储存状态；将多个第二特定存储单元图样储存于该闪存中，其中每一该第二特定存储单元图样包括：一第二存储单元以及多个邻近存储单元；而该第二存储单元被储存为一第三该第二储存状态，该多个邻近存储单元被储存为一第四储存状态；调整一切割电平，用以区别所述第一存储单元的储存状态及所述第二存储单元的储存状态，使一资料区别错误率低于一默认值；以及利用调整后的该切割电压来区别该闪存中其他存储单元的储存状态。
附图说明
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下，其中：
图1所绘示为闪存内部存储单元排列示意图。
图2所绘示为SLC闪存中的储存状态与临界电压关系示意图。
图3所绘示为MLC闪存中的储存状态与临界电压关系示意图。
图4所绘示为MLC闪存中存储单元劣化后的储存状态与临界电压关系示意图。
图5A至图5E所绘示为存储单元受到ICI的影响示意图。
图6A所绘示为本发明闪存的储存状态决定方法。
图6B与图6C所绘示为临界电压分布示意图。
图7所绘示为1个8K byte页的资料配置示意图。
图8所绘示为本发明的闪存储存状态决定系统示意图。
图9A至图9F为其他特定存储单元图样范例。
具体实施方式
如图4所示，当闪存经过多次擦除之后，存储单元的特性会逐渐劣化，此时部份数目的存储单元其临界电压偏移会更严重。以图4的MLC闪存为例，少部份的存储单元在状态E时，由于存储单元的特性劣化，其临界电压将会大于默认的第一切割电压(Vs1)，因而导致这些存储单元会被判断为状态A，而使得闪存的资料错误率升高。
当然，图4仅是一个简单的说明范例，而其他储存状态下的存储单元，也可能会有少数目的存储单元的临界电压偏移较大而造成误判。
本发明提供一种可调整的切割电压来据以决定存储单元的储存状态，以降低闪存的资料错误率。以图4为例，如果能够将默认的第一切割电压(Vs1)增加至调整的第一切割电压(adjusted first slicing voltage，Vs1’)，则将可有效地降低资料的错误率。以下将以MLC闪存为例来做说明如何调整切割电压。并且，本发明也可运用于SLC与TLC闪存。
在闪存中，一个存储单元周围的相邻存储单元的储存状态会影响此存储单元的临界电压，此即为内部存储单元干扰(inter-eell interference，以下简称ICI)。ICI会影响中央位置存储单元的临界电压的偏移状况，使相同储存状态的中央位置存储单元的临界电压呈现一临界电压分布。请参照图5A至图5E，其所绘示为存储单元受到ICI的影响示意图。
如图5A所示，由(n1)、n、与(n+1)字符线所组成3×3排列的存储单元中，当中央位置存储单元的储存状态为状态A且其周围的8个存储单元的储存状态皆为状态E时，其中央位置存储单元的临界电压VAE会有最小的偏移或不会产生偏移。亦即，中央位置的存储单元的临界电压会最靠近状态A的验证电压VVEA，如图5E所示。
再者，如图5B所示的3×3排列的存储单元中，当中央位置存储单元的储存状态为状态A且其周围的8个存储单元的储存状态皆为状态A时，由于ICI的影响，其中央位置存储单元的临界电压VAA会往正向偏移，如图5E所示，其偏移量为ΔVAA。
再者，如图5C所示的3×3排列的存储单元中，当中央位置存储单元的储存状态为状态A且其周围的8个存储单元的储存状态皆为状态B时，由于ICI的影响，其中央位置存储单元的临界电压VAB会往正向偏移，如图5E所示，其偏移量为ΔVAB。
再者，如图5D所示的3×3排列的存储单元中，当中央位置存储单元的储存状态为状态A且其周围的8个存储单元的储存状态皆为状态C时，由于ICI的影响，其中央位置存储单元的临界电压会往正向产生最大偏移，如图5E所示，其偏移量为ΔVAC。其中，ΔVAC大于ΔVAB，且ΔVAB大于ΔVAA。
换句话说，无论中央位置存储单元的储存状态为何，当周围存储单元被储存(program)为最高电平(状态C)时，将会使中央位置存储单元的临界电压往正向的偏移量最大。同理，当周围存储单元为最低电平(状态E)时，其中央位置存储单元的临界电压往正向的偏移量最小或不会产生偏移。
由上述的说明可知，当中央位置存储单元的储存状态为状态A且其周围的8个存储单元的储存状态为状态E时，中央位置存储单元的临界电压往正向的偏移量最小或不会产生偏移。当中央位置存储单元的储存状态为状态A且其周围的8个存储单元的储存状态为状态C时，中央位置存储单元的临界电压往正向的偏移量最大。
同理，当中央位置存储单元的储存状态为状态B且其周围的8个存储单元的储存状态为状态E时，中央位置存储单元的临界电压往正向的偏移量最小或不会产生偏移。当中央位置存储单元的储存状态为状态B且其周围的8个存储单元的储存状态为状态C时，中央位置存储单元的临界电压往正向的偏移量最大。
同理，当中央位置存储单元的储存状态为状态C且其周围的8个存储单元的储存状态为状态E时，中央位置存储单元的临界电压往正向的偏移量最小或不会产生偏移。当中央位置存储单元的储存状态为状态C且其周围的8个存储单元的储存状态为状态C时，中央位置存储单元的临界电压往正向的偏移量最大。
因此，根据以上的特性，本发明的提出一种闪存的储存状态决定方法。此方法可以动态的决定一切割电压以区别存储单元中的储存状态。
请参照图6A，其所绘示为本发明闪存的储存状态决定方法。首先，将多个第一特定存储单元图样(specific cell pattern)储存于闪存中(步骤S602)；接着，将多个第二特定存储单元图样储存于闪存中(步骤S604)；接着，调整一切割电平使资料区别错误率低于一默认值(步骤S606)；接着，利用调整后的该切割电压来区别该闪存中其他存储单元的储存状态(步骤S608)。本发明的详细实施例说明如下：
假设闪存中，存储单元的储存状态的电平由低至高依序为：第四储存状态、第一储存状态、第二储存状态、以及第三储存状态。所以第四储存状态具有最低电平而第三储存状态具有最高电平。
如步骤S602所述，将多个第一特定存储单元图样储存于闪存中。每一个第一特定存储单元图样包括：一第一存储单元以及多个邻近存储单元；而该第一存储单元例如被储存为第一储存状态，多个邻近存储单元例如被储存为第三储存状态。
如步骤S604所述，将多个第二特定存储单元图样储存于闪存中。每一个第二特定存储单元图样包括：一第二存储单元以及多个邻近存储单元；而该第二存储单元例如被储存为第二储存状态，多个邻近存储单元例如被储存为第四储存状态。
当步骤S602与步骤S604完成后，代表第一特定存储单元图样中的第一存储单元会受到ICI影响。以上述为例，第一存储单元的临界电压会往正方向偏移一第一偏移量。同理，第二特定存储单元图样中的第二存储单元会受到ICI影响。以上述为例，第二存储单元的临界电压会往正方向偏移一第二偏移量，其中第一偏移量大于第二偏移量。
在本发明实施例中，第一存储单元的储存状态的电平低于第二存储单元的储存状态的电平，且第一存储单元的邻近存储单元的储存状态的电平高于第二存储单元的邻近存储单元的储存状态的电平。如此可仿真第一存储单元的临界电压与第二存储单元的临界电压最接近的状况，藉以调整切割电平以降低资料区别错误率。在一较佳实施例中，第一存储单元的储存状态的电平及第二存储单元的储存状态的电平可为相邻的电平。
假设定义存储单元为第一储存状态的验证电压为VVE1，而定义存储单元为第二储存状态的验证电压为VVE2，且以在闪存中分别储存四个第一特定存储单元图样以及四个第二特定存储单元图样为例。
在第一种状况下，如图6B所示，四个第一特定存储单元图样中的第一存储单元被储存为第一储存状态，其四个临界电压即如*符号所示，由于其邻近存储单元的储存状态具有较高电平，因此其四个临界电压会往验证电压为VVE1的正方向偏移较大的偏移量，亦即位于第一储存状态的临界电压分布的右侧。同理，四个第二特定存储单元图样中的第二存储单元被储存为第二储存状态，其四个临界电压即如Δ符号所示，由于其邻近存储单元的储存状态具有较低电平，因此其四个临界电压会往验证电压为VVE2的正方向偏移较小的偏移量，亦即位于第二储存状态的临界电压分布的左侧。
在图6B的例子中，由于四个第一储存状态的临界电压及四个第二储存状态的临界电压并未成彼此交错，因此，如步骤S606所示，其可调整切割电压(Vs)到成功区别第一特定存储单元图样中的第一储存状态以及第二特定存储单元图样中的第二状态，亦即其资料区别错误率为零。
当然，在上述四个第一储存状态及四个第二储存状态中，也有可能发生部份第一储存状态的临界电压与第二储存状态的临界电压相互交错的状况。如图6C所示，在此状况下，不论切割电压(Vs)如何调整皆无法完全正确的区分出所有的第一储存状态以及第二储存状态。在此状况下，如图6C所示，系统可设定一默认值，并调整到资料区别错误率低于该默认值时的切割电压(Vs)(步骤S606)。在本实施例中，上述资料区别错误率为区别上述多个第一存储单元的储存状态及多个第二存储单元的储存状态的错误率。
如步骤S608所示，利用调整后的切割电压(Vs)来区别闪存中其他存储单元的储存状态。也就是说，闪存中的储存用户资料(user data)的存储单元，即利用调整后的切割电压来区别其储存状态。
上述的方法以MLC闪存来做说明。当然，也可以运用于SLC、与TLC闪存中。
以SLC闪存为例，在上述的说明中当第四储存状等于第一储存状态、且第二储存状态等于第三储存状态时，即可运用于SLC闪存。
众所周知，闪存中包括许多区块(block)，而每个区块中又包括多个页(page)。例如，一个区块中有64页，而每个页的容量为8K bytes。再者，由于闪存的特性，每次资料储存时是以页为最小单位，而每次擦除(erase)时则是以区块为单位进行资料擦除。
因此，上述的发明可运用在以页为单位的储存与读取方法。请参照图7，其所绘示为1个8K byte页的资料配置示意图。实际上，在一个8K byte页的资料配置中其包含有8Kbyte加上324byte的多余空间(spare area)，可规划为4个框(Frame0-Frame3)，每个框包括2129Byte。
以第0框为例，其规划包含2K Byte的用户资料(user date)，而81Byte的多余空间(spare area)包括：72Byte的错误校正资料(ECC资料)，2Byte的固件(firmware)资料，以及4byte的特定存储单元图样。也就是说，每次储存一页的资料时，也会有特定存储单元图样被储存于闪存中。
请参照图8，其所绘示为本发明的闪存储存状态决定系统示意图。当欲将用户资料储存于闪存810中时，用户资料会先经由资料打散器(scrambler)802将用户资料打散。接着，ECC编码器(encoder)804会根据打散后的用户资料进行ECC编码并产生ECC资料。接着，特定存储单元图样插入器806再增加多个特定存储单元图样至上述资料中。之后，将打散的用户资料、ECC资料、多个特定存储单元图样储存于闪存810中。
于读取时，根据切割电压(Vs)来产生打散的用户资料、ECC资料、多个特定存储单元图样。其中，打散的用户资料与ECC资料经由ECC解码器(ECC decoder)812、解资料打散器(De-scrambler)814还原成用户资料。
根据本发明的实施例，特定存储单元图样分析器820可根据图6A中步骤606的控制流程来分析多个特定存储单元图样，并且产生新的调整的切割电压并更新(update)于切割电压提供单元822。
因此，如图6A中步骤608的控制流程，调整的切割电压即可用于产生闪存中的各种资料。
再者，本发明的特定存储单元图样并不限定于利用相同储存状态的8个相邻存储单元来包围1个中央位置存储单元。如图9A至图9F的特定存储单元图样范例，利用相同储存状态的4个相邻存储单元来包围1个中央位置存储单元。而X符号代表不需理睬(don’tcare)的储存状态。
由以上的说明可知，本发明提出一种闪存的储存状态决定方法及其相关系统，其可适当地调整切割电压以更准确的区分二个连续状态，因此，可以有效地降低资料错误率。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求范围所界定的为准。

Claims (17)

1.一种闪存的储存状态决定方法，该闪存中包括多个存储单元，每一个存储单元可被储存为一第一储存状态及一第二储存状态其中之一，其中该第一储存状态及该第二储存状态分别代表不同的逻辑资料，该状态决定方法包括下列步骤：
将多个第一特定存储单元图样储存于该闪存中，其中，每一该第一特定存储单元图样包括：一第一存储单元以及多个邻近存储单元，且该第一存储单元被储存为该第一储存状态，该多个邻近存储单元使该第一储存单元的临界电压受到内部存储单元干扰的影响而产生偏移；
将多个第二特定存储单元图样储存于该闪存中，其中每一该第二特定存储单元图样包括：一第二存储单元以及多个邻近存储单元；而该第二存储单元被储存为该第二储存状态，该多个邻近存储单元使该第二储存单元的临界电压受到内部存储单元干扰的影响而产生偏移；
调整一切割电压使一资料区别错误率低于一默认值；以及
利用调整后的该切割电压来区别该第一储存状态与该第二储存状态。
2.如权利要求1所述的闪存的储存状态决定方法，其中该第一特定存储单元图样与该第二特定存储单元图样皆包括一3×3排列的存储单元；其中，该第一特定存储单元图样中，一中央位置存储单元为该第一存储单元，该中央位置存储单元周围8个存储单元为该多个邻近存储单元；以及，该第二特定存储单元图样中，一中央位置存储单元为该第二存储单元，该中央位置存储单元周围8个存储单元为该多个邻近存储单元。
3.如权利要求1所述的闪存的储存状态决定方法，其中该闪存为一多层存储单元闪存。
4.如权利要求1所述的闪存的储存状态决定方法，其中该闪存为一单层存储单元闪存。
5.如权利要求1所述的闪存的储存状态决定方法，其中该资料区别错误率为区别所述第一存储单元的储存状态以及所述第二存储单元的储存状态的错误率。
6.一种闪存的储存状态决定系统，包括：
一资料打散器，用以接收一用户资料并转换为一打散的用户资料；
一ECC编码器，用以接收该打散的用户资料，并据以产生一ECC资料；
一特定存储单元图样插入器，用以产生多个特定存储单元图样，其中，每一该特定存储单元图样包括：一中央位置存储单元以及多个临近存储单元，且该多个临近存储单元使该中央位置存储单元的临界电压受到内部存储单元干扰的影响而产生偏移；
一闪存，用以于储存时将该打散的用户资料、该ECC资料及该多个特定存储单元图样储存于该闪存，以及于读取时，根据一切割电压输出该打散的用户资料、该ECC资料及该多个特定存储单元图样；
一ECC解码器，用以根据该闪存输出的该ECC资料产生一校正的打散的用户资料；
一解资料打散器，用以接收该校正的打散的用户资料并转换为该用户资料；
一特定存储单元图样分析器，用以分析该闪存输出的该多个特定存储单元图样并产生一调整的切割电压；以及
一切割电压提供单元，用以更新该切割电压为该调整的切割电压。
7.如权利要求6所述的闪存的储存状态决定系统，其中所述特定存储单元图样包括多个第一特定存储单元图样与多个第二特定存储单元图样。
8.如权利要求6所述的闪存的储存状态决定系统，其中，该闪存中包括多个存储单元，每一个存储单元可被储存为一第一储存状态、一第二储存状态、一第三储存状态、与一第四储存状态其中之一，且该第四储存状态具有一最低电平，该第三储存状态具有一最高电平。
9.如权利要求8所述的闪存的储存状态决定系统，其中所述特定存储单元图样包括多个第一特定存储单元图样与多个第二特定存储单元图样，且该第一特定存储单元图样包括：一第一存储单元以及多个邻近存储单元，且该第一存储单元被储存为该第一储存状态，该多个邻近存储单元被储存为该第三储存状态；以及，该第二特定存储单元图样包括：一第二存储单元以及多个邻近存储单元，且该第二存储单元被储存为第二储存状态，该多个邻近存储单元被储存为该第四储存状态。
10.如权利要求9所述的闪存的储存状态决定系统，其中该特定存储单元图样分析器产生该调整的切割电压，使该调整的切割电压的一资料区别错误率低于一默认值，其中该资料区别错误率为区别所述第一存储单元的储存状态以及所述第二存储单元的储存状态的错误率。
11.如权利要求9所述的闪存的储存状态决定系统，其中该第一特定存储单元图样与该第二特定存储单元图样皆包括一3×3排列的存储单元；其中，该第一特定存储单元图样中，一中央位置存储单元为该第一存储单元，该中央位置存储单元周围8个存储单元为该多个邻近存储单元；以及，该第二特定存储单元图样中，一中央位置存储单元为该第二存储单元，该中央位置存储单元周围8个存储单元为该多个邻近存储单元。
12.如权利要求6所述的闪存的储存状态决定系统，其中该闪存为一多层存储单元闪存。
13.如权利要求6所述的闪存的储存状态决定系统，其中该闪存为一单层存储单元闪存。
14.一种闪存的储存状态决定方法，该闪存中包括多个存储单元，该状态决定方法包括下列步骤：
将多个第一特定存储单元图样储存于该闪存中，其中每一该第一特定存储单元图样包括：一第一存储单元以及多个邻近存储单元，且该第一存储单元被储存为一第一储存状态，该多个邻近存储单元被储存为一第二储存状态；
将多个第二特定存储单元图样储存于该闪存中，其中每一该第二特定存储单元图样包括：一第二存储单元以及多个邻近存储单元；而该第二存储单元被储存为一第三储存状态，该多个邻近存储单元被储存为一第四储存状态，其中该第一储存状态、该第二储存状态、该第三储存状态及该第四储存状态分别代表不同的逻辑资料；
调整一切割电压，用以区别所述第一存储单元的储存状态及所述第二存储单元的储存状态，使一资料区别错误率低于一默认值；以及
利用调整后的该切割电压来区别该第一储存状态与该第三储存状态。
15.如权利要求14所述的闪存的储存状态决定方法，其中该资料区别错误率为区别所述第一存储单元的储存状态以及所述第二存储单元的储存状态的错误率。
16.如权利要求14所述的闪存的储存状态决定方法，其中该第一储存状态的电平低于该第三储存状态的电平，且该第二储存状态的电平高于该第四储存状态的电平。
17.如权利要求14所述的闪存的储存状态决定方法，其中该第一储存状态的电平与该第三储存状态的电平为相邻的电平。
CN201210462516.9A 2012-11-15 2012-11-15 闪存的储存状态决定方法及其相关系统 Active CN103811074B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201210462516.9A CN103811074B (zh) 2012-11-15 2012-11-15 闪存的储存状态决定方法及其相关系统
US13/848,110 US9460801B2 (en) 2012-11-15 2013-03-21 Method and system for determining storing state of flash memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210462516.9A CN103811074B (zh) 2012-11-15 2012-11-15 闪存的储存状态决定方法及其相关系统

Publications (2)

Publication Number Publication Date
CN103811074A CN103811074A (zh) 2014-05-21
CN103811074B true CN103811074B (zh) 2017-05-03

Family

ID=50682942

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210462516.9A Active CN103811074B (zh) 2012-11-15 2012-11-15 闪存的储存状态决定方法及其相关系统

Country Status (2)

Country Link
US (1) US9460801B2 (zh)
CN (1) CN103811074B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9349477B2 (en) 2014-06-16 2016-05-24 Seagate Technology Llc Inter-cell interference estimation based on a pattern dependent histogram
TWI805231B (zh) 2022-02-18 2023-06-11 慧榮科技股份有限公司 資料儲存裝置以及非揮發式記憶體控制方法
TWI802279B (zh) 2022-02-18 2023-05-11 慧榮科技股份有限公司 資料儲存裝置以及非揮發式記憶體控制方法
TWI845896B (zh) 2022-02-18 2024-06-21 慧榮科技股份有限公司 資料儲存裝置以及非揮發式記憶體控制方法
CN118070717B (zh) * 2024-04-17 2024-08-30 全芯智造技术有限公司 存储单元耦合仿真方法及装置、存储介质、计算设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1148682A2 (en) * 2000-04-17 2001-10-24 Texas Instruments Incorporated Adaptive data slicer with two peak detectors and averaging means to obtain the optimal threshold
CN101738579A (zh) * 2008-11-17 2010-06-16 台湾积体电路制造股份有限公司 被测试装置电路、集成电路以及半导体晶圆工艺监视电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8228728B1 (en) * 2009-09-14 2012-07-24 Marvell International Ltd. Programming method for multi-level cell flash for minimizing inter-cell interference
KR101710663B1 (ko) * 2010-03-02 2017-02-28 삼성전자주식회사 메모리 시스템 및 그것의 동작 방법
KR20120138170A (ko) * 2011-06-14 2012-12-24 에스케이하이닉스 주식회사 반도체 시스템, 비휘발성 메모리 장치 및 리드 방법
US8493791B2 (en) * 2011-12-23 2013-07-23 Stec, Inc. Word-line inter-cell interference detector in flash system
US8942037B2 (en) * 2012-10-31 2015-01-27 Lsi Corporation Threshold acquisition and adaption in NAND flash memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1148682A2 (en) * 2000-04-17 2001-10-24 Texas Instruments Incorporated Adaptive data slicer with two peak detectors and averaging means to obtain the optimal threshold
CN101738579A (zh) * 2008-11-17 2010-06-16 台湾积体电路制造股份有限公司 被测试装置电路、集成电路以及半导体晶圆工艺监视电路

Also Published As

Publication number Publication date
US20140136924A1 (en) 2014-05-15
CN103811074A (zh) 2014-05-21
US9460801B2 (en) 2016-10-04

Similar Documents

Publication Publication Date Title
CN111538458B (zh) 使用深度学习的存储装置性能优化
CN103811074B (zh) 闪存的储存状态决定方法及其相关系统
US11430522B2 (en) Programming of memory devices
CN103093822B (zh) 三阶储存单元的闪存装置及其控制方法
CN103811077B (zh) 闪存中的资料补偿方法
US10600489B2 (en) Memory system, reading method, program, and memory controller
CN104112477B (zh) 用于固态储存装置中晶体单元的群组区分方法
CN107452421A (zh) 固态储存装置及其状态预测方法
CN106205720B (zh) 一种恢复Nand Flash错误数据的方法
CN103870399B (zh) 存储器管理方法、存储器控制器与存储器储存装置
CN101847439A (zh) 非易失性存储器件的存取方法
CN104282339B (zh) 读取电压设定方法、控制电路与存储器储存装置
CN102132350A (zh) 用于闪存存储器中的软解映射和单元间干扰减轻的方法和设备
CN106293539A (zh) 一种闪存设备的访问方法、装置和系统
TWI545572B (zh) 記憶胞程式化方法、記憶體控制電路單元與記憶體儲存裝置
TW200907983A (en) Non-volatile memory device and method for reading cells
TWI498911B (zh) 記憶體管理方法、記憶體控制器與記憶體儲存裝置
CN108766495A (zh) 数据写入方法、存储器控制器与存储器存储装置
CN110473581A (zh) 固态储存装置及其相关控制方法
CN106683701A (zh) 存储器管理方法、存储器储存装置及存储器控制电路单元
CN105988880B (zh) 存储器管理方法、存储器控制电路单元及存储器储存装置
CN104952486B (zh) 数据储存方法、存储器控制电路单元以及存储器储存装置
US9471419B2 (en) Systems and methods for performing data recovery in a memory system
CN109378027A (zh) 固态储存装置的控制方法
CN103811070B (zh) 一种高可靠性NAND Flash的读取方法及其系统

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: GUANGBAO SCIENCE + TECHNOLOGY CO., LTD.

Free format text: FORMER OWNER: JIANXING ELECTRONIC SCIENCE +. TECHNOLOGY CO., LTD.

Effective date: 20140630

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20140630

Address after: Ruiguang road Taiwan Taipei City Neihu district China No. 392 22 floor

Applicant after: Lite-On Technology Corporation

Address before: Ruiguang road Taiwan Taipei City Neihu district China No. 392 14 floor

Applicant before: Jianxing Electronic Science &. Technology Co., Ltd.

TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20170331

Address after: No. 25 West Road, Science City, Guangzhou high tech Industrial Development Zone, Guangdong, China

Applicant after: Lite-On Electronic (Guangzhou) Co., Ltd.

Applicant after: Lite-On Technology Corporation

Address before: Ruiguang road Taiwan Taipei City Neihu district China No. 392 22 floor

Applicant before: Lite-On Technology Corporation

GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20200102

Address after: Room 302, factory a, No.8 Guangbao Road, Science City, Huangpu District, Guangzhou City, Guangdong Province

Patentee after: Jianxing storage technology (Guangzhou) Co., Ltd

Address before: No. 25 West Road, Science City, Guangzhou high tech Industrial Development Zone, Guangdong, China

Co-patentee before: Lite-On Technology Corporation

Patentee before: Guangbao Electronics (Guangzhou) Co., Ltd.