CN107924702A - 读取干扰检测的代理字线应激 - Google Patents

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Abstract

提供了方法和系统，其中非易失性固态存储器可以包含耦接到所选择字线的所选择存储器单元和耦接到代理字线的代理存储器单元。所选择存储器单元可以是非邻近于代理存储器单元并且被选择用于读取操作。当从所选择存储器单元读取数据时，可以将读取代理电压施加到代理字线。可以基于储存在代理存储器单元中的预先确定的值和从代理存储器单元读取的值之间的差异来确定读取干扰。

Description

读取干扰检测的代理字线应激
技术领域
本公开涉及非易失性固态存储器，并且特别是涉及读取干扰。
背景技术
通过识别多个区别的许可的阈值电压范围实现多个状态的闪速存储器单元。每个区别的阈值电压范围对应于数据位的集合的预先确定的值。在编程到存储器单元中的数据和存储器单元的阈值电压范围之间的特定关系取决于用于存储器单元的数据编码方案。
典型地，将编程电压作为一系列脉冲施加到存储器单元的控制栅极。脉冲的幅度可以随着每个连续脉冲以预先确定的步长(例如0.2伏特、0.3伏特、0.4伏特或任何其它电压)而增加。在脉冲之间的周期中，可以进行验证操作。换言之，被并行编程的存储器单元的组中的每个存储器单元的编程级别可以在每个编程脉冲之间感测，以确定每个存储器单元的编程级别是否等于或大于单元被编程到的验证级别。一种验证编程的方法是为了在特定比较点处测试传导。例如，通过提高位线电压以停止这些存储器单元的编程过程，将验证为充分编程的存储器单元锁定。
可以通过将一个或多个读取比较电压分别施加到所选择的存储器单元的控制栅极(或其它终端)并且感测所选择存储器单元是否传导了响应于读取比较电压的足够电流，来读取存储器单元。在这些读取操作中，在邻近的所选择存储器单元的存储器单元上的未被选择字线提高至读取通过电压(例如7至10伏特)以便使相关的晶体管操作为通过栅极。与邻近的字线相比，所选择的字线耦接到电压，该电压的级别指定用于每次读取操作，以便确定有关的存储器单元的阈值电压是否达到这种级别。因为未被选择的字线接收通过电压，所以在读取操作期间未被选择的字线上的存储器单元接收在它们的控制栅极上的电压，在多次读取操作期间可以导致电子注入到它们的浮置栅极中，由此提高那些存储器单元的阈值电压。该效应被称为读取干扰。
附图说明
可以参考如下附图和说明更好地理解实施例。附图中的组件不必要按比例。此外，在附图中，相同的附图标记自始至终地指示不同视图中的对应部分。
图1A是实施例的非易失性存储器系统的框图；
图1B是示出实施例的示例性储存模块的框图；
图1C是示出实施例的分层储存系统250的框图；
图2是示出根据实施例的图1A中所示出的非易失性存储器系统的控制器的示例性组件的框图；
图3示出了包含代理存储器单元的非易失性存储器的存储器单元；
图4示出了在非易失性存储器的块中的字线，其中读取代理字线耦接到待编程的串中的最后字线中的存储器单元；以及
图5示出了确定读取干扰的系统的逻辑流程图。
具体实施方式
概述
以介绍的方式，在一个实施例中，存储器系统可以提供为包含非易失性固态存储器和存储器控制器。非易失性固态存储器可以包含耦接到所选择的字线的所选择的存储器单元和耦接到代理字线的代理存储器单元，其中所选择的存储器单元与代理存储器单元不相邻。当从所选择的存储器单元读取数据时，存储器控制器可以配置为施加读取代理电压到代理字线。存储器控制器可以配置为基于储存在代理存储器单元中的预先确定的值和从代理存储器单元读取的值之间的差异来进一步确定读取干扰。
在另一个实施例中，提供读取干扰检测的方法。预先确定的值可以代替主机数据储存在非易失性存储器的块的代理字线的存储器单元中。如果从块的所选择的存储器单元读取数据并且所选择的存储器单元与代理字线的单元不相邻，那么可以将读取代理电压施加到代理字线的存储器单元的栅极。可以基于预先确定值与从代理字线的存储器单元读取的值的比较来确定块的读取干扰。
在另一个实施例中，存储器器件可以提供为包含非易失性固态存储器和读取干扰确定模块。非易失性固态存储器可以包含耦接到所选择字线的所选择存储器单元和耦接到代理字线的代理存储器单元。未被选择存储器单元可以在所选择的存储器单元和代理存储器单元之间。所选择的存储器单元可以选择用于读取操作。代理存储器单元可以代替主机数据储存预先确定的值。读取干扰确定模块可以配置为基于储存于代理存储器单元中的预先确定的值和从代理存储器单元读取的值之间的差异来确定读取干扰，在读取操作完成之后从代理存储器读取值。
在一些实施例中。代理字线是待编程的串中的最后字线。在其它实施例中，代理字线可以是伪字线。
其它实施例是可能的，并且实施例中的每一个可以单独使用或者组合在一起使用。相应地，参考所附的附图将描述各种实施例。
示例性实施例
可以通过跟踪在元块(meta-block)读取计数器中的每个块或页读取的数量来估计读取干扰。如果读取的数量超过阈值电压，则读取干扰可以被检测到。然而，以这种方式确定读取干扰可能误差地检测实际上还未经历读取干扰的块和页中的读取干扰。这是因为可以选择足够小的阈值电压以确保将特别易受读取干扰影响的块或页中检测到读取干扰。这种选择限制了读取干扰发生而未被检测的可能性。然而，缺点是不利地影响了存储器的耐久性，因为读取的数量可能指示读取干扰甚至在其没有实际发生时而被检测。与此相反，在本文中所描述的一些实施例可以由实际检测在代理存储器单元或耦接到代理字线的单元中的读取干扰来避免上述缺点。
替代地，可以通过读取存储器的重要部分——例如整个存储器单元的50％，并且检查可能有读取干扰引起的误差——例如由使用误差代码校正来检测读取干扰。然而，为了检查读取干扰误差而读取存储器的重要部分可能具有显著的负面性能影响，因为将数据从读取并且检查误差的存储器的重要部分上的存储器中传输出。与此相反，在本文中描述的一些实施例可以避免上述负面性能影响，因为可以读取并且检查仅耦接到代理读取线的存储器单元的误差。
图1A-1C示出了适用于这些实施例的实现方面的存储器系统。图1A是示出根据在文中描述的主题的实施例的非易失性存储器系统的框图。参考图1A，非易失性存储器系统100可以包含控制器102和可以由一个或多个非易失性存储器裸芯104组成的非易失性存储器。如本文所使用的，术语裸芯是指非易失性存储器单元的集合以及用于管理那些非易失性存储器单元的物理操作的相关电路，其形成在单个半导体衬底上。控制器102可以与主机系统相接，并且将读取、编程和擦除操作的命令序列发送到非易失性存储器裸芯104。主机系统的示例可以包含，例如移动手机、平板计算机、数字多媒体播放器、游戏装置、个人数字助理(PDA)、移动(例如笔记本型计算机、膝上型计算机)个人计算机(PC)、书本阅读器或者其它任何处理装置。
控制器102(其可以是闪速存储器控制器或者其它存储器控制器)可以以下形式：处理电路——诸如微处理器或处理器，以及计算机可读介质，该计算机可读介质由处理电路可执行的储存计算机可读程序代码(例如固件)。例如，控制器102可以包含(微)处理器、逻辑门、开关、专用集成电路(ASIC)、可编程逻辑控制器和/或嵌入式微控制器。控制器102可以配置有硬件和/或固件，以进行如下所述和在流程图中示出的各种功能。控制器102可以包含读取干扰监控电路106。替代地或额外地，组件中的一些——诸如示出为内部于控制器102的读取干扰监控电路106，可以外置于控制器。
如本文所使用的，闪速存储器控制器可以是管理储存在闪速存储器上的数据并且与主机系统(在文中替代地被称为主机)通信的装置，例如计算机或电子装置。闪速存储器控制器可以具有除了本文所描述的专用功能之外的功能。例如，闪速存储器控制器可以格式化闪速存储器，以确保适当地操作存储器，映射出坏的闪速存储器单元，以及分配空闲单元以替换未来失效的单元。空闲单元的一些部分可以用于将固件保持为操作闪速存储器控制器并且实现其它特征。在操作中，当主机需要从闪速存储器读取数据或者将数据写入到闪速存储器时，主机将与闪速存储器控制器通信。如果主机提供数据将读取和/或写入的逻辑地址，则闪速存储器控制器可以将从主机所接收的逻辑地址转换为闪速存储器中的物理地址。(替代地，主机可以提供物理地址。)闪速存储器控制器还可以进行各种存储器管理功能，例如但不限于，损耗均衡(分配写入以避免损耗存储器的专用块，否则将重复写入到该专用块)和垃圾收集(在块满了后，仅将数据的有效页移动到新的块，所以可以擦除和重复使用完整的块)。
非易失性存储器裸芯104可以包含任何适当的非易失性储存器介质，其含有NAND闪速存储器单元和/或NOR闪速存储器单元。存储器单元可以采取固态(例如，闪速存储器)存储器单元的形式，并且可以是一次可编程的、几次可编程的或者多次可编程的。存储器单元还可以是单级单元(SLC)、多级单元(MLC)、三级单元(TLC)或者使用现在已知的或以后发展的其它存储器单元层技术。另外，可以以二维或三维形式制造存储器单元。
在控制器102和非易失性存储器裸芯104之间的接口可以是任何适当的闪速存储器接口，例如切换(Toggle)模式200、400或800。在一个实施例中，存储器装置100可以是基于卡的系统，例如安全数字(SD)或微型安全数字(micro-SD)卡。在替代实施例中，存储器系统100可以是嵌入式存储器系统的部分。
尽管在图1A中示出的示例中，非易失性存储器系统100(替代地在文中称为储存模块)包含在控制器102和非易失性存储器裸芯104之间的单一通道，本文所描述的主题不限于具有单一存储器通道。例如，在如同图1B、1C和2中的一些NAND存储器系统架构中，取决于控制器能力，更多NAND通道可以存在于控制器102和非易失性存储器裸芯104之间。在本文所描述的任何实施例中，即使在附图中示出了单一通道，但是多于一个的单个通道可以存在于控制器102和存储器裸芯104之间。
控制器102可以通过总线134可操作地与主机系统通信。此外，短语“可操作地与……通信”可以意味着直接进行通信或者通过一个或多个组件间接(有线地或无线地)进行通信，其可能在或可能不在本文中示出或描述。
总线134可以是在组件之间(例如在控制器102和主机之间)传输数据的系统。在一些示例中，总线134可以包含相关的硬件组件(例如有线和/或光纤)和软件。总线134可以包含在其上传播电信号的并行电线。总线134的示例可以包含超高速(UHS)总线、超高速、阶段I(UHS-I)总线，超高速、阶段II(UHS-II)总线、安全数字(SD)总线、安全数字高容量(SDHC)总线、安全数字扩展容量(SDXC)总线、通用串行总线(USB)、串行高级技术附件、外围组件接口快速(PCIe)总线或者总线的其它任何类型。
图1B示出了包含多个非易失性存储器系统100的储存模块200。同样地，储存模块200可以包含与主机并且与储存系统204接口的储存控制器202，其包含多个非易失性存储器系统100。多个非易失性存储器系统100可以通过总线134可操作地与储存模块200进行通信。在储存控制器202和非易失性存储器装置100之间的接口可以是总线接口，例如，诸如串行高级技术附件(SATA)或外围组件接口快速(PCIe)接口。在一个实施例中，储存模块200可以配置为固态驱动器(SSD)，该固态驱动器可以配置在例如膝上型计算机和平板计算机的便携式计算装置。
如图1B所示，非易失性存储器系统100的控制器102中的每一个可以包含读取干扰监控电路106。替代地或额外地，与主机相接的储存控制器202可以包含读取干扰监控电路106。
图1C是说明分层储存系统250的框图。分层储存系统250可以包含多个储存控制器202，该储存控制器的每一个控制相应的储存系统204。主机系统252可以经由总线接口存取储存系统250内的存储器。在一个实施例中，总线接口可以是NVMe或在以太网(FCoE)接口之上的光纤通道。在一个实施例中，在图1C中示出的系统250可以是可由多个主机计算机存取的可机架安装的大容量储存系统，例如将在需要大容量储存的数据中心或其它位置中找到的。
储存控制器202中的每一个可以包含对应的读取干扰监控电路106(未示出)。替代地或额外地，每个相应储存系统204可以包含如图1B中所示的一个或多个对应的读取干扰监控电路106。
图2是更详细地说明控制器102的示例性组件的框图。控制器102可以包含通过总线134与主机接口的前端模块108、与一个或多个非易失性存储器裸芯104接口的后端模块110以及将详细描述的执行功能的各种其它模块。
控制器102的模块可以包含读取干扰监控电路106。控制器102的另一个模块可以是缓冲器管理器/总线控制器114，其管理随机存取存储器(RAM)116并且控制控制器102的内部总线仲裁。只读存储器(ROM)118储存系统启动代码。尽管图2示出为与控制器102分开，但是在其它实施例中，RAM 116和ROM 118中的一个或两者可以在控制器112内。在其它实施例中，RAM和ROM的部分可以位于控制器102内以及位于控制器的外。
前端模块108可以包含提供与主机或下个级别的储存控制器的电接口的主机接口120和物理层接口(PHY)122。主机接口120的类型的选择可以取决于所使用的存储器的类型。主机接口120的示例可以包含但不限于SATA、快速SATA、SAS、光纤通道、USB、PCIe和NVMe。主机接口120可以典型地促进数据、控制信号和时间信号的传输。
后端模块110可以包含读取干扰监控电路106和其它模块，例如损耗均衡模块210、误差校正控制器(ECC)引擎124、命令定序器125、存储器接口130和闪速存储器控制层132。ECC引擎124可以编码从主机接收的数据字节，并且解码和误差校正从非易失性存储器读取的数据字节，该非易失性存储器包含非易失性存储器裸芯104。命令定序器126可以产生被发送到非易失性存储器裸芯104的命令序列(例如编程和擦除命令序列)。存储器接口130将命令序列提供到非易失性存储器裸芯104并且从非易失性存储器裸芯104接收状态信息。在一个实施例中，存储器接口130可以是双数据速率(DDR)接口，例如切换模式200、400或800接口。闪速存储器控制层132可以控制后端模块110的整体操作。损耗均衡模块210可以布置数据使得比没有损耗均衡的情况在非易失性存储器上更均匀地分配擦除和重复写入。通过分配擦除和重复写入，损耗均衡模块210可以限制单个擦除块由于写入周期的高度集中过早失效的可能性。
非易失性存储器装置100可以包含其它分立组件140，例如外部电接口、外部RAM、电阻器、电容器或可以与控制器102接口的其它组件。在替代的实施例中，物理层接口122和缓冲器管理/总线控制器114中的一个或多个是在控制器102中并非必须包含的可选的组件。
读取干扰监控电路106可以是当读取操作发生时通过将读取干扰代理电压(或简称“读取代理电压”)施加到一个或多个代理存储器单元(未示出)来检测读取干扰的电路，并且随后基于储存在代理存储器单元中的预先确定的值和从代理存储器单元读取的值之间的差异检测读取干扰。读取干扰监控电路106可以包含例如读取模块212和读取干扰确定模块214。当读取操作发生时，读取模块212可以将读取代理电压施加到(多个)代理存储器单元。读取干扰确定模块214可以检测基于储存在代理存储器单元中的预先确定的值和从(多个)代理存储器单元读取的值之间的差异的读取干扰。
参考图3，例如非易失性存储器裸芯104的非易失性存储器300可以包含所选择的存储器单元302、与所选择的存储器单元302相邻的未被选择的存储器单元306和与所选择的存储器单元302不相邻的代理存储器单元304。所选择的存储器单元302可以是在读取操作中待读取的任何单元。取决于哪些单元已经被编程，非易失性存储器300可以包含或不包含所选择的存储器单元302和代理存储器单元304之间的非编程的存储器单元308。
代理存储器单元304可以是代替主机数据而储存预先确定的值的存储器单元。如下面详细所解释的，在一些示例中，代理存储器单元304也可以储存主机数据。代理存储器单元304可以例如是伪字线中的伪存储器单元或者在待编程的串中的最后字线中的存储器单元。在伪字线中的存储器单元可以是用于减少读取和/或写入时的噪声的单元。在待编程的串中的最后字线可以是例如在存储器的页中具有最高索引的字线，其中存储器的页是存储器可以一次被编程的最小单元。替代地或额外地，在待编程的串的最后字线可以是在存储器的块中的具有最高索引的字线。代理存储器单元304可以在本文中被替代地称为“读取代理存储器单元”。
所选择的存储器单元302可以是耦接到所选择的字线312，未被选择的存储器单元306可以是耦接到未被选择的字线316，并且代理存储器单元304可以耦接到代理字线314。代理字线304可以在本文中被替代地称为“读取代理字线”。在图3中，所选择的存储器单元302、代理存储器单元304和未被选择的存储器单元306中的每一个表示为两个矩形(一个在另一个的顶部)。顶部矩形表示字线312、314和316。底部矩形表示储存和移除电荷的浮置栅极。
在系统100的操作期间，可以读取所选择的存储器单元302。当读取所选择的存储器单元302时，读取模块212可以将读取比较电压(Vcg)经由所选择的字线312施加到所选择的存储器单元302的栅极。读取模块212可以将读取通过电压(Vread+)施加到相邻于所选择的存储器单元302的未被选择的存储器单元306的栅极。读取通过电压可以是高于读取比较电压并且可以有助于读取干扰。
为了模拟可能已经具有的将读取通过电压施加到未被选择存储器单元306的潜在效应，读取模块212可以将读取代理电压(Vreadproxy)经由代理字线314施加到代理存储器单元304的栅极。读取代理电压可以基本上与施加到未被选择存储器单元306的读取通过电压相同。如果这两个电压中的一个是在另一个的15％内，则读取代理电压可以基本上认为是与读取通过电压相同。在一些示例中，读取代理电压可以是大于或等于读取通过电压。替代地或额外地，读取代理电压可以小于读取通过电压，但是大于读取比较电压。
对于所选择的存储器单元302或页或块中的其它单元中的每次读取而言，读取模块212可以将读取代理电压经由代理字线施加到代理存储器单元304的栅极。结果，代理存储器单元304可以至少为受读取干扰影响作为相邻于经受读取通过电压的所选择的存储器单元的任何存储器单元。
在读取模块212施加读取代理电压到代理存储器单元304的栅极之前，读取干扰确定模块214或其它模块可以已经将预先确定的值储存在代理存储器单元304中。例如，包含代理存储器单元304的块已经被擦除或者以其它方式被编程。预先确定的值可以是零、一或者任何其它值。
在读取模块212已经将代理电压施加到代理存储器单元304的栅极，读取干扰确定模块214可以基于储存在代理存储器单元304中的预先确定的值和从代理存储器单元304读取的值之间的差异来确定读取干扰。如果差异超出阈值值，则读取干扰确定模块214可以确定已经检测到读取干扰。换言之，读取干扰可以基于超过阈值的差异来确定。
在一个示例中，如果预先确定值为0，则可以检测读取干扰是否在从代理存储器单元304读取的值中的非零位的数量超过位的阈值数量。位的阈值数量可以是零、一或其它任何期望阈值数量。更常见地，差异可以是在预先确定值和从代理存储器单元304读取的值之间的差值的位的数量。
在另一个示例中，读取干扰确定模块214可以向所读取的值施加误差代码校正(ECC)以达到校正值。如果在校正值和预先确定的值之间的差异超过阈值数量，则可以检测读取干扰。替代地或额外地，如果误差代码校正表示多于阈值数量的位被校正，则可以检测读取干扰。换言之，差异可以是误差校正码。相应地，读取干扰可以基于将预先确定的值与从代理存储器单元304读取的值比较来确定。
除了储存在代理存储器单元中的预先确定的值和从代理存储器单元读取的值之间的差异之外，还可以基于一个或多个因素来确定读取干扰。一个这种因素可以包含编程和擦除(PE)周期计数。在一个示例中，阈值值可以具有块的PE周期计数的功能。块的PE周期计数越高，则块的存储器单元可能越容易受到读取干扰的影响。相应地，储存在代理存储器单元304中的预先确定的值和从代理存储器单元304读取的值之间的差异的阈值值可以随着块的PE周期计数增加而减少。
开放块是其中不是用于主机数据的所有存储器单元的字线被编程的存储器的块。相比之下，封闭块是其中用于主机数据的所有存储器单元的字线被编程的存储器的块。如果编程块，可以起始于在最低索引字线上的存储器单元并且终止于在最高索引字线上的存储器单元顺序地增加数据。在开放块的未编程单元包含可擦除存储器单元，并且因此典型地具有低于在编程字线上的存储器单元的电压处的状态。结果，开放块可以比封闭块对读取干扰更敏感。
在一些示例中，对于所选择的存储器单元302的每次读取，读取模块212可以不将读取代理电压施加到代理存储器单元304的栅极。在第一个这种示例中，如果包含所选择的存储器单元302的块是开放块，而块不是封闭块的时候，则读取模块212可以施加读取代理电压。在第二个这种示例中，如果所选择的存储器单元302是在边界字线上而不是其它情况下，则读取模块可以施加读取代理电压。可以编程在边界字线上的存储器单元但是不编程相邻字线上的存储器单元。
图4示出在非易失性存储器的块中的字线402、404和406，其中读取代理字线402耦接至待编程的串中的最后字线中的存储器单元。在图4中示出的示例中，从0到127索引主机数据的存储器单元的字线404。非易失性存储器300的块包含伪字线406。字线402、404和406耦接于存储器单元中的晶体管的对应栅极。在图4中所示的具有耦接到用于主机数据的任何字线404的栅极的每个晶体管储存对于相应的存储器单元的状态。
读取干扰的检测可以用于任何目的。在第一示例中，读取干扰检测可以用于确定当损耗均衡时是否盲目复制或是否误差校正。损耗均衡模块210可以将数据从第一块移动到第二块，以便限制第一块的过度使用。如果读取干扰监控电路106不检测第一块中的读取干扰，则损耗均衡模块210可以将数据从第一块盲目复制到第二块。另一方面，如果读取干扰监控电路106检测在第一块中的读取干扰，损耗均衡模块210可以在将数据复制到第二块之前、从第一块读取的数据上进行误差校正码。
在第二示例中，读取干扰检测可以指示块被多么频繁地读取。如果在块中检测读取干扰，则可以确定为块已经被读取的次数超过了阈值数。替代地，如果在块中未检测读取干扰，则可以确定为已经从少于阈值数来读取块。相应地，读取干扰检测可以指示在单级单元中的数据是否在没有ECC校正的情况下移动到三级或多级单元。更通常地，读取干扰检测可以指示在单元的一个类型中的数据是否在有或没有ECC校正的情况下移动到另一个类型的单元。
在第三示例中，在块中的读取干扰可以指示有块的健康问题。因此，可以指示存储器的块有多健康的健康指示符，可以是在存储器的块中是否检测读取干扰的函数。健康指示符可以是附加其它因素的函数，例如PE周期计数和/或可以指示块的健康的任何其它信息。
在一个示例中，读取代理字线402可以是在单级存储器(X1)的块的漏极或源极侧上的伪字线406。在该示例中是伪字线406的读取代理字线402被擦除。当被擦除时，在读取代理字线402上的存储器单元可以全部设定为1。在任何开放块读取上，读取模块212可以将读取代理电压施加到读取代理字线402。在读取扫描期间，损耗均衡模块210可以计数从在读取代理字线402上的存储单元读取的0的数量。如果0的数量大于阈值，那么读取代理字线402可以不再被认为是擦除的。相应地，损耗均衡模块210可以在读取扫描期间读取该读取代理字线402，并且如果0的数量超过阈值检测读取干扰。如果零的数量超过阈值值，从而指示读取干扰，则损耗均衡模块210可以将数据从单级存储器的块折叠到三级或多级的存储器的块中。另一方面，如果零的数量没有超过阈值指示没有读取干扰，则损耗均衡模块210可以将数据从单级存储器的块复制到单级存储器的另一个块。阈值可以是一、二或其它值。
在第二示例中，读取代理字线402可以是在单级存储器(X1)的块的最后未编程字线WL127。在任何开放块读取上，读取模块212可以将读取代理电压施加到读取代理字线402。在由将主机数据写入到在读取代理字线402存储器单元的块封闭式之前，控制器102的写入模块(未示出)或其它模块可以计数储存在读取代理字线402上的单元中的零的数量。如果测得零的数量超过阈值值指示检测到读取干扰，则读取模块可以将在单级存储器的块中的数据复制到单级存储器的另一个块。替代地，如果测得零的数量未能超过阈值值从而指示未检测到读取干扰，则块可以通过将主机数据写入到读取代理字线402上的存储器单元而封闭。
在第三示例中，读取代理字线402可以是单级存储器(X1)的块的伪字线。可以擦除包含伪字线的单级存储器的块。任何块读取上，读取模块212可以将读取代理电压施加到读取代理字线402，其是在该示例中的伪字线。损耗均衡模块210或任何其它模块可以计数储存在读取代理字线402上的单元中的零的数量。如果零的数量是大于阈值，那么读取代理字线402可以不再被认为是擦除的。对应地，损耗均衡模块210或其它模块可以在读取扫描期间将读取代理字线402读取并且检测是否零的数量超过阈值的读取干扰。如果零的数量超过了阈值值指示读取干扰，则损耗均衡模块210可以将数据从单级存储器的块折叠到三级或多级的存储器的块中。另一方面，如果零的数量未能超过阈值从而指示没有读取干扰，则损耗均衡模块210可以将数据从单级存储器的块复制到单级存储器的另一个块。
非易失性存储器300可以包含单级单元。替代地或额外地，非易失性存储器300可以包含三级单元。替代地或额外地，非易失性存储器300可以包含多级单元。
尽管所选择的存储器单元302和代理存储器单元304有时在本文中称为单数形式，相关讨论可以指多个所选择的存储器单元或多个代理存储器单元。
代理字线402可以指示块的读取干扰。最坏的块的使用场景情况可以是如果在单个字线上进行所有用户读取。相应地，零的阈值数量或读取干扰监控电路106的其它参数可以调节到单页读取干扰。
非易失性存储器100可以包含存储器器件。存储器器件可以是包含非易失性存储器300的任何形式。例如，存储器器件可以形式为固态储存的存储器卡，例如多媒体卡(MMC)、嵌入式卡(eMMC)、安全数字(SD)、RS-MMC、MMCplus、MMCmobile、SecureMMC、SDIO、miniSD、microSD。替代地或额外地，存储器装置可以是形式为闪速存储器驱动器、通用串行总线(USB)驱动器或任何其它固态储存装置。替代地或额外地，存储器装置可以包含印刷电路板(PCB)卡，其包括非易失性固态存储器。
非易失性固态存储器可以是任何半导体存储器，其在电力与半导体存储器断开时保持状态。非易失性固态存储器的示例可以包含非易失性存储器，例如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、快闪速存储器储器(其也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)，以及其它能够存储信息的半导体元件。非易失性固态存储器的每个类型可以具有不同配置。例如，闪速存储器可以配置在NAND或NOR配置中。
字线402、402和406可以耦接到晶体管的栅极。术语“耦接”可以指物理耦接和/或电耦接。
图5示出了确定读取干扰的系统的逻辑流程图。附加地，系统可以比图5中所示的操作包含更少的、附加的或不同的操作。可以按照与所示的不同次序进行操作。
操作可以开始于预先确定的值可以代替主机数据储存(502)在非易失性存储器的块的代理字线的存储器单元中的操作。例如，可以擦除存储器单元或者一些其它图案可以被储存在代理字线上的一个存储器单元或多个存储器单元中。
如果将进行存储器或磁盘操作，则可以检查(503)操作以判断操作是否为读取操作。如果操作不是读取操作，则操作可以终止。替代地，如果将在块上进行读取操作，则可以施加(504)读取通过电压到待读取的所选择的存储器单元。此外，如果在块上将进行读取操作，可以施加(506)读取代理电压到代理字线的存储器单元的栅极。在可以施加读取代理电压之前、在可以施加读取代理电压之后和/或在可以施加读取代理电压时，施加读取通过电压到待读取的所选择的存储器单元。换言之，每次在块上进行读取操作，可以施加读取代理电压到代理字线。替代地，如果操作不是读取操作，则操作可以终止。
对于每次读取操作，可以检查读取计数以判断是否总读取操作的数量超过(508)读取操作阈值。总读取操作的数量可以是在块上进行的读取操作的总数。读取操作阈值可以选择为足够低的值，读取干扰不会在未检测到的情况之下发生。如果读取操作阈值太小，则读取操作可以花费比必要时间更长的时间来执行。
如果总读取操作的数量不超过读取操作阈值，则操作可以终止。替代地，如果总读取操作的数量超过读取操作阈值，则系统可以尝试检测块中的读取干扰。为了如此，可以将先前储存在(多个)存储器单元中的预先确定的值与从在代理字线上的(多个)存储器单元读取的值比较(510)。如果在预先确定的值和读取值之间的差异超过阈值，则可以检测(512)读取干扰。替代地，如果差异未能超过阈值，则不能检测(514)到读取干扰。
例如，可以由在响应于检测或未能检测读取干扰的行动进行来终止操作。例如，可以基于在块中是否检测到读取干扰来损耗均衡。在另一个示例中，如果读取干扰未检测，则可以由等待另一个操作来终止操作，在该时间点处可以检查(503)操作以判断是否操作是读取操作。
系统100可以用多种不同方式来实现。每个模块，例如读取干扰监控电路106、读取模块212、读取干扰确定模块214、损耗均衡模块210和ECC引擎124可以是硬件或者硬件和软件的组合。例如，每个模块可以包含专用集成电路(ASIC)、现场可编程门阵列(FPGA)、电路、数字逻辑电路、模拟电路、分立电路的组合、门、或任何其它类型的硬件、或其组合。替代地或额外地，每个模块可以包含存储器硬件(例如RAM或ROM的部分)，该存储器硬件包括通过例如控制102的处理器可执行的指令或者实现模块的特征中的一个或多个的其它处理器。当模块中的任何一个包含存储器的包括通过处理器可执行的指令的部分存储器时，模块可以包括或可以不包括处理器。在一些示例中，每个模块可以仅是存储器的包括通过处理器可执行的指令的部分存储器，以在模块不包含任何其它硬件的情况下实现对应的模块的特征。因为即使当所包含的硬件包括软件时，每个模块包含至少一些硬件，因此每个模块可以互换地被称为硬件模块。
例如，在一些示例中，读取代理电压可以基于一个或多个因素(例如编程/擦除块的计数)是动态的并且随时间变化。读取干扰可以是与施加到栅极(换言之，栅极电压)的读取比较电压相关的。如果栅极电压是小的(换言之，栅极电压小于读取通过电压)，则可以限制得到的读取干扰。然而，如果栅极电压是大的(换言之，栅极电压大于读取通过电压)，则得到的读取干扰可以是大的。然而，如果栅极电压是非常大的(换言之，栅极电压基本上大于读取通过电压)，则得到的读取干扰可以是更大的。可以确定在读取干扰和读取比较电压与读取通过电压相比的相对值之间的相关性。相应地，可以确定读取代理电压作为栅极电压与读取通过电压相比较的函数。替代地或额外地，可以存在读取干扰和读取通过电压之间的校正。读取通过电压越高，则读取将更可能导致读取干扰。在一些示例中，读取通过电压可以是块的编程/擦除周期的函数或一些其它用途的指示。替代地或额外地，读取代理电压可以基于任何其它引起读取干扰的机构是动态的。
实现为计算机可执行指令或作为再存储器中的数据结构的逻辑电路可以储存在计算机读取储存介质。这种逻辑电路可以储存在计算机读取储存介质的一个或多个种类上，分配在计算机读取储存介质的一个或多个种类上或者从计算机读取储存介质的一个或多个种类读取。计算机读取储存介质的示例可以包含硬盘、软盘、CD-ROM、闪速存储器驱动器、高速缓存、易失性存储器、非易失性存储器、RAM、闪速存储器或者其它任何种类的计算机读取储存介质。计算机读取储存介质可以包含任何种类的非暂时性计算机可读介质，例如CD-ROM、易失性存储器、非易失性存储器、ROM、RAM或者其它适当的储存装置。
系统100的处理能力可以是在多个实体(例如多个处理器和存储器，可选地包含多个分配式处理系统)之间分布。参数、数据库和其它数据结构可以分开储存和管理，可以并入到单个存储器或数据库中，可以以许多不同方式逻辑地和物理地组织，并且可以实现为不同种类的数据结构，例如链路列表、杂乱信号表或隐式储存机制。例如程序或电路的逻辑电路可以在多个程序之间组合或拆分、分配在若干个存储器和处理器上并且可以实现在库中，例如共享的库(例如动态链路库(DLL))。
第二行为可以陈述为“响应于”第一行为，其与第二行为是否直接或非直接从第一行为产生无关。第二行为可以比第一行为发生的时间在基本上更迟并且仍然响应于第一行为。相似地，即使干预行为发生在第一行为和第二行为之间，并且即使干预行为的一个或多个直接引起待进行的第二行为，第二行为可以陈述为响应于第一行为。例如，如果第一行为设定旗标则第二行为可以响应于第一行为，并且无论是否设定旗标，第三行为稍后初始化第二行为。
存储器装置和/或非易失性固态存储器可以由无源和/或有源元件以任何组合形式来形成。通过非限制性的示例，无源半导体存储器元件包含ReRAM装置元件，在一些实施例中其包含电阻率转换储存元件，例如反熔丝、相变材料等，并且可选择地包含转向元件，诸如二极管等。进一步通过非限制性的示例，有源半导体存储器元件包含EEPROM和闪速存储器储器装置元件，在一些实施例中其包含含有电荷存储区域的元件，例如浮置栅极、导电性纳米粒子、或电荷储存介电材料。
可以配置多个存储器元件，使得它们串联连接或者使得每个元件单独地存取。通过非限制性的示例，NAND配置中的闪速存储器装置(NAND存储器)典型地含有串联连接的存储器元件。可以配置NAND存储器阵列，使得阵列由存储器的多个串构成，在该存储器中串由共享单个位线的多个存储器元件构成并且成组存取。替代地，可以配置存储器元件，使得每个元件单独地存取，例如，NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且存储器元件可以以其它方式进行配置。
位于衬底内和/或衬底之上的半导体存储器元件可以以二维或三维的方式布置，例如二维存储器结构或三维存储器结构。
在二维存储器结构中，半导体存储器元件布置在单个平面或单个存储器装置级中。典型地，在二维存储器结构中，存储器元件布置在基本上平行于支撑存储器元件的衬底的主表面延伸的平面中(例如，在x-z方向的平面中)。衬底可以是晶片(其上或其中形成存储器元件的层)，或者衬底可以是载体衬底，在形成存储器元件之后该载体衬底被附接至存储器元件。作为非限制性的示例，衬底可以包含例如硅的半导体。
存储器元件可以以有序阵列的方式(例如以多个行和/或列的方式)布置在单个存储器装置级中。然而，存储器元件可以排列成非规则的或非正交的配置。存储器元件可以各具有两个或更多个电极或者接触线，例如位线和字线。
布置三维存储器阵列，使得存储器元件占据多个平面或多个存储器装置级，由其以三维方式形成结构(即在x、y和z方向上，其中y方向基本上垂直于衬底的主表面，且x方向和z方向基本上平行于衬底的主表面)。
作为非限制性的示例，三维存储器结构可以垂直地布置成多个二维存储器装置级的堆叠。作为另一个非限制性的示例，三维存储器阵列可以布置成多个垂直列(例如，列基本上垂直于衬底的主表面(即在y方向上)进行延伸)，多个垂直列的每个列在每个列中具有多个存储器元件。列可以布置在二维配置中(例如在x-z平面中)，导致具有在多个垂直堆叠的存储器平面上的元件的存储器元件的三维布置。在三维中的存储器元件的其它配置还可以构成三维存储器阵列。
通过非限制性的示例，在三维NAND存储器阵列中，存储器元件可以被耦接在一起以形成在单个水平(例如，x-z)存储器装置级别内的NAND串。替代地，存储器元件可以耦接在一起以形成穿越多个水平存储器装置级别的垂直的NAND串。可以设想其它的三维配置，其中一些NAND串在单个存储器级别中包含存储器元件，而其它串包含跨越穿过多个存储器级别的存储器元件。三维存储器阵列还可以以NOR配置和以ReRAM配置进行设计。
典型地，在单片三维存储器阵列中，一个或多个存储器装置级别形成在单个衬底上。可选地，单片三维存储器阵列还可以具有至少部分地在单个衬底内的一个或多个存储器层。作为非限制性的示例，衬底可以包含例如硅的半导体。在单片三维阵列中，构成阵列的每个存储器装置级别的层典型地形成在阵列的底层存储器装置级别的层上。但是，单片三维存储器阵列的相邻的存储器装置级别的层可以被共享或者具有在存储器装置级别之间的中间层。
其次，二维阵列可以分开形成，然后封装在一起以形成具有存储器的多个层的非单片存储器装置。例如，非单片堆叠存储器可以通过在分离的衬底上形成存储器级别然后在彼此的顶上堆叠存储器级别来构建。衬底在堆叠之前可以变薄或者从存储器装置级别移除，但是随着最初在分离的衬底上形成存储器装置级别，得到的存储器阵列不是单片三维存储器阵列。另外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可以在分离的芯片上形成然后封装在一起，以形成堆叠芯片存储器装置。相关联的电路典型地用于存储器元件的操作并且用于与存储器元件的通信。作为非限制性的示例，存储器装置可以具有用于控制和驱动存储器元件以完成例如编程和读取的功能的电路。该相关联的电路可以在与存储器元件相同的衬底上和/或在分离的衬底上。例如，存储器读取—写入操作的控制器可以位于分离的控制器芯片上和/或在与存储器元件相同的衬底上。
本领域的技术人员将认识到，本公开不限于所描述的二维和三维示例性结构，而是覆盖如本文所描述的并且如本领域技术人员所理解的在本实施例的精神和范围内的所有相关存储器结构。
此外。尽管上面描述了具体的组件，在本文中描述的方法、系统和制造用品可以包含附加的更少或不同的组件。例如，处理器可以实现为微处理器、微控制器、专用集成电路(ASIC)、分离的逻辑电路或者其它类型的电路或逻辑电路的组合。相似地，存储器可以是DRAM、SRAM、闪速存储器或其它任何类型的存储器。旗标、数据、数据库、表格、实体和其它数据结构可以分离地被储存和管理，可以并入到单个存储器或数据库中、可以是分配式的或者可以是逻辑地或物理地以多种不同方式进行组织。组件可以独立地操作或者是相同程序或设备的部分。组件可以是驻留在分离的硬件(例如分离的可移动电路板)上，或者共享共同的硬件(例如实现来自存储器的指令的相同的存储器和处理器)。
为了明确使用并且为了由此提供公开的注意事项，短语“<A>、<B>、...和<N>中的至少一个”或者“<A>、<B>、<N>、...或其组合中的至少一个”或者“<A>、<B>、...和/或<N>”由申请人限定在最宽泛的范围，该短语代替在上文中或在下文中其它任何隐含的定义，除非由申请人明确相对地声明指的是选自包含A、B、...和N的组的一个或多个元件。换言之，短语意味着元件A、B、...或N中的一个元件的任意组合，该元件A、B、...或N包含单独的任何一个元件或与其它元件中的一个或多个组合的一个元件，该其它元件还可以以组合方式包含未列出的附加的元件。
其旨在前述的详细描述被理解为本实施例可以采取的所选择的形式的说明，而不是作为所有实施例的限定。最后，应该注意的是，本文所描述的任何实施例的任何方面都可以单独使用或相互结合使用。
当已经描述了各种实施例时，更多可能的实施例和实施方式对于本领域普通技术人员而言是显而易见的。相应地，在本文中描述的实施例为示例，而不是唯一可能的实施例和实施方式。

Claims (20)

1.一种存储器系统，包括：
非易失性固态存储器，包括耦接到所选择的字线的所选择的存储器单元、耦接到代理字线的代理存储器单元，其中所述所选择的存储器单元是与所述代理存储器单元不相邻的；以及
存储器控制器，配置为：
当从所述所选择存储器单元读取数据时，施加读取代理电压到所述代理字线；以及
基于储存在所述代理存储器单元中的预先确定的值和从所述代理存储器单元读取的值之间的差异来确定读取干扰。
2.根据权利要求1所述的存储器系统，其中所述存储器控制器还配置为，如果所述差异超过阈值值则确定检测到读取干扰。
3.根据权利要求1所述的存储器系统，其中所述差异为误差校正码。
4.根据权利要求1所述的存储器系统，其中所述差异是在所述预先确定的值和从所述代理存储器单元读取的所述值之间不同的多个位。
5.根据权利要求1所述的存储器系统，其中所述存储器控制器还配置为，附加地基于编程和擦除周期计数来确定读取干扰。
6.根据权利要求1所述的存储器系统，其中所述代理字线是待编程的串中的最后字线。
7.根据权利要求1所述的存储器系统，其中所述代理字线是伪字线。
8.一种用于读取干扰的检测方法，所述方法包括：
将预先确定的值代替主机数据储存在非易失性存储器的块的代理字线的存储器单元中；
如果从所述块的所选择的存储器单元读取数据并且所述所选择的存储器单元与所述代理字线的单元不相邻，那么将读取代理电压施加到所述代理字线的存储器单元的栅极；以及
通过将所述预先确定值与从所述代理字线的存储器单元读取的值比较来确定所述块的读取干扰。
9.根据权利要求8所述的方法，还包括，如果从所述所选择的存储器单元读取所述数据，则施加读取通过电压到与所述所选择的存储器单元相邻的单元中的晶体管的控制栅极，其中所述读取通过电压与所述读取代理电压基本上相同。
10.根据权利要求8所述的方法，还包括，
如果从所述所选择的存储器单元读取数据，则施加读取比较电压到所述所选择的存储器单元的控制栅极，其中所述读取比较电压小于所述读取代理电压。
11.根据权利要求8所述的方法，其中施加所述读取代理电压包括如果所述块是开放的则施加所述读取代理电压，如果所述块是封闭的则不施加所述读取代理电压。
12.根据权利要求8所述的方法，其中确定所述读取干扰包括，在损耗均衡读取扫描期间计数储存在耦接到所述代理字线的存储器单元中的零的数量，其中所述代理字线是伪字线，其中所述块是第一块，其中储存所述预先确定的值包括擦除耦接到所述代理字线的所述存储器单元；并且其中所述方法还包括：
如果所述零的数量超过阈值值，那么将数据从所述第一块复制到具有与所述第一块相同的单元级别的第二块，否则将数据从所述第一块折叠到具有比所述第一块更高单元级别的第三块。
13.根据权利要求8所述的方法，其中确定所述读取干扰包含，在封闭所述块之前计数储存在耦接到所述代理字线的存储器单元中的零的数量，其中所述代理字线是所述块的最后未编程的字线，其中储存所述预先确定的值包括擦除耦接到所述代理字线的所述存储器单元，其中所述块是第一块；并且其中所述方法还包括：
如果所述零的数量超过阈值值，那么将数据从所述第一块复制到具有与第一块相同的单元级别的第二块，否则通过将主机数据写入到耦接到所述代理字线的所述存储器单元来封闭所述块。
14.根据权利要求8所述的方法，其中施加所述读取代理电压包括，即使所述块封闭，也施加所述读取代理电压，所述方法还包括：
在损耗均衡读取扫描期间，采样耦接到的所述代理字线的存储单元的误差代码校正(ECC)，并且其中所述块为第一块；并且
如果ECC超过阈值值，那么将数据从所述第一块复制到具有与第一块相同的单元级别的第二块，否则将数据从所述第一块折叠到具有比所述第一块更高单元级别的第三块。
15.一种存储器装置，包括：
非易失性固态存储器，包括耦接到所选择的字线的所选择的存储器单元、耦接到代理字线的代理存储器单元，其中未被选择的存储器单元在所述所选择的存储器单元和所述代理存储器单元之间，并且所述所选择的代理存储器单元被选择用于读取操作，并且所述代理存储器单元储存预先确定的值而不是主机数据；以及
读取干扰确定模块，配置为基于储存在所述代理存储器单元中的所述预先确定的值和从所述代理存储器单元读取的值之间的差异来确定读取干扰，在所述读取操作完成之后从代理存储器读取所述值。
16.根据权利要求15所述的存储器装置，还包括读取模块，配置为施加读取代理电压到仅在边界字线上读取的所述代理字线。
17.根据权利要求15所述的存储器装置，还包括读取模块，配置为在所述读取操作期间将读取代理电压施加到所述代理字线，其中所述读取代理电压大于或等于在所述读取操作期间施加到所述未被选择存储器单元的读取通过电压。
18.根据权利要求15所述的存储器装置，其中所述非易失性固态存储器包括单级单元存储器。
19.根据权利要求15所述的存储器装置，其中所述非易失性固态存储器包括三级单元存储器。
20.根据权利要求15所述的存储器装置，还包括损耗均衡模块，配置为确定何时在单级单元存储器内重新定位以及何时从单级单元存储器移动到三级单元存储器或多级单元存储器。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110246534A (zh) * 2019-05-07 2019-09-17 陈颐 一种降低闪存记忆体写入扰动的方法
CN111326206A (zh) * 2018-12-13 2020-06-23 恩智浦美国有限公司 Mram磁干扰诊断系统
CN113539342A (zh) * 2020-04-13 2021-10-22 美光科技公司 主动读取干扰缓解

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102347184B1 (ko) * 2017-05-23 2022-01-04 삼성전자주식회사 스토리지 장치 및 상기 스토리지 장치의 동작 방법
US10347344B2 (en) * 2017-08-29 2019-07-09 Micron Technology, Inc. Read voltage calibration based on host IO operations
US10755793B2 (en) * 2017-10-31 2020-08-25 Micron Technology, Inc. SLC page read
US10691377B2 (en) 2018-09-21 2020-06-23 Micron Technology, Inc. Adjusting scan event thresholds to mitigate memory errors
KR102530500B1 (ko) * 2018-09-28 2023-05-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20210022262A (ko) 2019-08-20 2021-03-03 삼성전자주식회사 비휘발성 메모리 장치
US11385984B2 (en) 2020-02-24 2022-07-12 Western Digital Technologies, Inc. Variable read scan for solid-state storage device quality of service
US11676666B2 (en) * 2020-09-04 2023-06-13 Micron Technology, Inc. Read disturb scan for unprogrammed wordlines
US11379304B1 (en) * 2021-01-27 2022-07-05 Micron Technology, Inc. Mitigating read disturb effects in memory devices
KR102547949B1 (ko) * 2021-01-27 2023-06-26 삼성전자주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
JP2022146645A (ja) 2021-03-22 2022-10-05 キオクシア株式会社 半導体装置、メモリシステム及び半導体記憶装置
US11693587B2 (en) * 2021-08-17 2023-07-04 Micron Technology, Inc. System driven pass-through voltage adjustment to improve read disturb in memory devices
US20240062839A1 (en) * 2022-08-22 2024-02-22 Micron Technology, Inc. Performing block-level media management operations for block stripes in a memory device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101458957A (zh) * 2007-09-13 2009-06-17 三星电子株式会社 存储器系统及其磨损平衡方法
US20110066902A1 (en) * 2009-01-30 2011-03-17 Sandisk Il Ltd. System and method of reading data using a reliability measure
CN103765519A (zh) * 2011-06-07 2014-04-30 桑迪士克技术有限公司 用于非易失性存储的读取通过电压的智能移位
US20150071008A1 (en) * 2013-09-06 2015-03-12 Sandisk Technologies Inc. Systems And Methods For Read Disturb Management In Non-Volatile Memory

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7935951B2 (en) * 1996-10-28 2011-05-03 Ovonyx, Inc. Composite chalcogenide materials and devices
US8269208B2 (en) * 2008-03-07 2012-09-18 Ovonyx, Inc. Memory device
US8930778B2 (en) 2012-11-15 2015-01-06 Seagate Technology Llc Read disturb effect determination
US20140173239A1 (en) 2012-12-19 2014-06-19 Apple Inc. Refreshing of memory blocks using adaptive read disturb threshold
US8942043B2 (en) 2013-03-04 2015-01-27 Sandisk Technologies Inc. Non-volatile storage with process that reduces read disturb on end wordlines
US9230688B2 (en) 2013-11-08 2016-01-05 Micron Technology, Inc. Determining an age of data stored in memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101458957A (zh) * 2007-09-13 2009-06-17 三星电子株式会社 存储器系统及其磨损平衡方法
US20110066902A1 (en) * 2009-01-30 2011-03-17 Sandisk Il Ltd. System and method of reading data using a reliability measure
CN103765519A (zh) * 2011-06-07 2014-04-30 桑迪士克技术有限公司 用于非易失性存储的读取通过电压的智能移位
US20150071008A1 (en) * 2013-09-06 2015-03-12 Sandisk Technologies Inc. Systems And Methods For Read Disturb Management In Non-Volatile Memory

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111326206A (zh) * 2018-12-13 2020-06-23 恩智浦美国有限公司 Mram磁干扰诊断系统
CN110246534A (zh) * 2019-05-07 2019-09-17 陈颐 一种降低闪存记忆体写入扰动的方法
CN113539342A (zh) * 2020-04-13 2021-10-22 美光科技公司 主动读取干扰缓解

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