JP2022146645A - 半導体装置、メモリシステム及び半導体記憶装置 - Google Patents

半導体装置、メモリシステム及び半導体記憶装置 Download PDF

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Abstract

【課題】リードディスターブの影響を早期に発見することができる半導体装置を提供する。【解決手段】本実施形態の半導体装置は、送受信回路と、制御回路とを有する。送受信回路は、半導体記憶装置と信号の送受信を行う。制御回路は、読み出し動作時に読み出し対象のワード線に隣接する隣接ワード線に印加する第１の電圧よりも高い第２の電圧が印加されるリードディスターブ検出用のワード線に接続された記憶素子の閾値分布情報を取得し、閾値分布情報に基づきリードディスターブの影響を判定する。【選択図】図３

Description

本実施形態は、半導体装置、メモリシステム及び半導体記憶装置に関する。
不揮発性メモリは、読み出し動作を繰り返すことでメモリセルが意図しない電荷を保持し、同一ブロック内のワード線の電位が上昇するリードディスターブという現象が発生する。リードディスターブの影響の発見が遅れると、データの復元に失敗したり、データの復元の処理時間が増大したりする。
特開２００１－３５１３９９号公報 特許第４９５２１３７号公報 米国特許第９６４６７０９号明細書 特許第４５１００６０号公報
本実施形態は、リードディスターブの影響を早期に発見することができる半導体装置、メモリシステム及び半導体記憶装置を提供することを目的とする。
本実施形態の半導体装置は、送受信回路と、制御回路とを有する。送受信回路は、半導体記憶装置と信号の送受信を行う。制御回路は、読み出し動作時に読み出し対象のワード線に隣接する隣接ワード線に印加する第１の電圧よりも高い第２の電圧が印加されるリードディスターブ検出用のワード線に接続された記憶素子の閾値分布情報を取得し、閾値分布情報に基づきリードディスターブの影響を判定する。
第１の実施形態に関わるメモリシステムの構成を説明するためのブロック図である。 第１の実施形態に関わるメモリセルアレイの構成を説明するための回路図である。 読み出し動作時のリードディスターブの影響について説明するための図である。 データ読み出し時の基本的なコマンドシーケンス及びダミーワード線へアクセスする際のコマンドシーケンスを示す図である。 第１の実施形態の読み出し動作の一例を示すフローチャートである。 第１の実施形態のリードディスターブの検知処理の一例を示すフローチャートである。 第２の実施形態に関わるメモリセルアレイの構成を説明するための回路図である。 第２の実施形態の読み出し動作の一例を示すフローチャートである。 第２の実施形態のリードディスターブの検知処理の一例を示すフローチャートである。 第３の実施形態に関わるメモリセルアレイの構成を説明するための回路図である。 第４の実施形態の読み出し動作の一例を示すフローチャートである。 第５の実施形態に関わるメモリシステムの構成を説明するためのブロック図である。
以下、図面を参照して実施形態を説明する。
（第１の実施形態）
第１の実施形態に係るメモリシステムについて説明する。以下では、半導体記憶装置として不揮発性メモリを備えたメモリシステムを例に挙げて説明する。
［メモリシステムの全体構成］
まず、第１の実施形態に係るメモリシステムの大まかな全体構成について、図１を用いて説明する。
図１は、第１の実施形態に関わるメモリシステムの構成を説明するためのブロック図である。図１に示すように、メモリシステム１は、不揮発性メモリ１００とメモリコントローラ（以下、単にコントローラともいう）２００とを備えている。不揮発性メモリ１００とコントローラ２００とは、例えば１枚の基板上に形成された半導体装置であり、その半導体装置は、例としてはＳＤカードのようなメモリカードや、ＳＳＤ（ソリッドステートドライブ）等に使用される。
不揮発性メモリ１００は複数のメモリセルを備え、データを不揮発に記憶する半導体記憶装置であり、例えば、ＮＡＮＤフラッシュメモリを備えている。本実施形態では、不揮発性メモリ２は、メモリセルあたり２ｂｉｔ（４値）を記憶可能なメモリセルを有するＮＡＮＤメモリ、すなわち２ｂｉｔ／Ｃｅｌｌ（ＭＬＣ：Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリであるとして説明するが、これに限定されるものではない。不揮発性メモリ２は、３次元化されている。
コントローラ２００は、メモリバスによって不揮発性メモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そしてコントローラ２００は、不揮発性メモリ１００を制御し、またホスト機器３００から受信した要求に応答して、不揮発性メモリ１００にアクセスするメモリコントローラである。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤインターフェースに従ったバスである。メモリバスは、メモリインターフェースに従った信号の送受信を行うバスである。
メモリインターフェース（Ｉ／Ｆ）回路２５０を介して、不揮発性メモリ１００とコントローラ２００間で各種信号が送受信される。チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎが、コントローラ２００から不揮発性メモリ１００へ供給される。レディ／ビジー信号ＲＢｎは、不揮発性メモリ１００からコントローラ２００へ供給される。入出力信号Ｉ／Ｏは、コントローラ２００と不揮発性メモリ１００間で送受信される。
チップイネーブル信号ＣＥｎは、不揮発性メモリ１００をイネーブルにするための信号であり、ｌｏｗレベルでアサートされる。コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥは、入出力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることを不揮発性メモリ１００に通知する信号である。ライトイネーブル信号ＷＥｎは、ｌｏｗレベルでアサートされ、入出力信号Ｉ／Ｏを不揮発性メモリ１００に書き込むことを不揮発性メモリ１００に通知する信号である。リードイネーブル信号ＲＥｎも、ｌｏｗレベルでアサートされ、不揮発性メモリ１００からの読み出しデータを入出力信号Ｉ／Ｏに出力させるための信号である。レディ／ビジー信号ＲＢｎは、不揮発性メモリ１００がレディ状態（コントローラ２００からの命令を受信出来る状態）であるか、それともビジー状態（コントローラ２００からの命令を受信出来ない状態）であるかを示す信号であり、ｌｏｗレベルがビジー状態を示す。入出力信号Ｉ／Ｏは、例えば８ビットの信号である。そして入出力信号Ｉ／Ｏは、不揮発性メモリ１００とコントローラ２００との間で送受信されるデータの実体であり、コマンド、アドレス、書き込みデータ、及び読み出しデータ等である。
［コントローラの構成］
次に、コントローラ２００の構成の詳細について説明する。図１に示すようにコントローラ２００は、ホストインターフェース（Ｉ／Ｆ）回路２１０、内蔵メモリであるランダムアクセスメモリ（以下、ＲＡＭという）２２０、中央処理装置（ＣＰＵ）を有するプロセッサ２３０、バッファメモリ２４０、メモリインターフェース回路２５０、及びＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）回路２６０を備えた回路である。
ホストインターフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した要求及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。またプロセッサ２３０のコマンドに応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
ＲＡＭ２２０は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そしてＲＡＭ２２０は、不揮発性メモリ１００を管理するためのファームウェアや、管理情報ＭＩを保持する。管理情報ＭＩは、ルックアップテーブル（ＬＵＴ）、シフトテーブル情報（ＴＢＬ）等である。シフトテーブル情報ＴＢＬは、シフト情報を含む。シフト情報は、コントローラ２００がデータの読み出し処理を実行するときに、データの読み出しレベルをシフトするための情報である。なお、ＲＡＭ２２０は、内蔵メモリとして説明しているが、これに限定されるものではなく、外部の記憶装置（外付けメモリ）であってもよい。
制御回路を構成するプロセッサ２３０は、コントローラ２００全体の動作を制御する。例えばプロセッサ２３０は、ホスト機器３００からデータ要求を受信した際には、それに応答して、メモリインターフェース回路２５０に対して読み出しコマンドを発行する。ホスト機器３００からのデータ書き込み要求及びデータ消去要求を受信した際も、プロセッサ２３０は、受信した要求に対応するコマンドをメモリインターフェース回路２５０に対して同様に発行する。また、プロセッサ２３０は、ウェアレベリング等、不揮発性メモリ１００を管理するための様々な処理を実行する。
バッファメモリ２４０は、書き込みデータや読み出しデータを一時的に保持する。
メモリインターフェース回路２５０は、メモリバスを介して不揮発性メモリ１００と接続され、不揮発性メモリ１００との通信を司る。そしてメモリインターフェース回路２５０は、プロセッサ２３０から受信したコマンドに基づき、コマンド、データなどを含む種々の信号を、不揮発性メモリ１００へ送信し、また不揮発性メモリ１００から各種信号及びデータを受信する。
送受信回路を構成するメモリインターフェース回路２５０は、プロセッサ２３０から受信したコマンドに基づき、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを不揮発性メモリ１００へ出力する。また、データの書き込み時には、メモリインターフェース回路２５０は、プロセッサ２３０で発行された書き込みコマンド、及びバッファメモリ２４０内の書き込みデータを、入出力信号Ｉ／Ｏとして不揮発性メモリ１００へ転送する。更に、データの読み出し時には、メモリインターフェース回路２５０は、プロセッサ２３０で発行された読み出しコマンドを、入出力信号Ｉ／Ｏとして不揮発性メモリ１００へ転送し、更に不揮発性メモリ１００から読み出されたデータを入出力信号Ｉ／Ｏとして受信し、これをバッファメモリ２４０へ転送する。
ＥＣＣ回路２６０は、不揮発性メモリ１００に記憶されるデータに関するエラー検出及びエラー訂正処理を行う。すなわちＥＣＣ回路２６０は、データの書き込み時にはエラー訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時には、エラー訂正をしながらデータを復号する。
［不揮発性メモリの構成］
次に、不揮発性メモリ１００の構成について説明する。図１に示すように、不揮発性メモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ回路１３０、カラムデコーダ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０を備える。
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。図１では一例として４つのブロックＢＬＫ０～ＢＬＫ３が図示されている。そしてメモリセルアレイ１１０は、コントローラ２００から与えられたデータを不揮発に記憶する。
ロウデコーダ１２０は、アドレスレジスタ１５０内のブロックアドレスＢＡに基づいてブロックＢＬＫ０～ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおけるワード線ＷＬを選択する。
ドライバ回路１３０は、アドレスレジスタ１５０内のページアドレスＰＡに基づいて、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。
カラムデコーダ１４０は、複数のデータラッチ回路及び複数のセンスアンプを含む。各センスアンプは、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、必要な演算を行う。そして、カラムデコーダ１４０は、データラッチ回路を介してこのデータＤＡＴをコントローラ２００に出力する。カラムデコーダ１４０は、データの書き込み時には、コントローラ２００から受信した書き込みデータＤＡＴを、データラッチ回路において受けた後に、メモリセルアレイ１１０に対する書き込み動作を実行する。
アドレスレジスタ１５０は、コントローラ２００から受信したアドレスＡＤＤを保持する。このアドレスＡＤＤには、前述のブロックアドレスＢＡとページアドレスＰＡとが含まれる。コマンドレジスタ１６０は、コントローラ２００から受信したコマンドＣＭＤを保持する。
シーケンサ１７０は、コマンドレジスタ１６０に保持されたコマンドＣＭＤに基づき、不揮発性メモリ１００全体の動作を制御、例えば、書き込み動作、読み出し動作、消去動作等を実行する。
次に、上記ブロックＢＬＫの構成について図２を用いて説明する。図２は、第１の実施形態に関わるメモリセルアレイの構成を説明するための回路図である。図示するように、１つのブロックＢＬＫは例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング６を含む。
ＮＡＮＤストリング６の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）、１個のダミーセルトランジスタＤＴ、及び、２個の選択トランジスタＳＴ１、ＳＴ２を含んでいる。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、ここでは８個であるが、８個に限られず、例えば、３２個、４８個、６４個、９６個でもよいし、他の任意の個数でもよい。選択トランジスタＳＴ１，ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタＭＴと同じでもよい。また、例えばカットオフ特性を高めるために、選択トランジスタＳＴ１，ＳＴ２として、それぞれ複数の選択トランジスタを用いてもよい。
各メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。ダミーセルトランジスタＤＴは、メモリセルトランジスタＭＴと同じ構造を有しているが、ホスト機器３００からの要求に応じてメモリコントローラ２００から送信されたデータの保持には使用されない。ダミーセルトランジスタＤＴは、リードディスターブの影響を検出するために用いられる。また、ダミーセルトランジスタＤＴには、該当ブロックＢＬＫに初めてデータを書き込むプログラム動作を実行する際に、任意のダミーデータを書き込んでおくことができる。後述するように、ダミーセルトランジスタＤＴには、読み出し動作時にダミーワード線ＤＷＬを介して所定の電圧（ＶＲＥＡＤＫ＋）が印加される。そして複数（例えば８個）のメモリセルトランジスタＭＴ及びダミーセルトランジスタＤＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
なお、図２の例では、ダミーセルトランジスタＤＴは、メモリセルトランジスタＭＴ２とＭＴ３との間に配置（直列接続）されているが、これに限定されることなく、選択トランジスタＴ２とメモリセルトランジスタＭＴ０との間、メモリセルトランジスタＭＴ７と選択トランジスタＳＴ１との間、あるいは、メモリセルトランジスタＭＴ０～ＭＴ７のうち、任意の２つのメモリセルトランジスタＭＴの間に配置（直列接続）されていればよい。
ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳに共通接続される。もちろん、ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０～ＳＧＳ３に接続されても良い。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０～ＷＬ７に共通接続される。
同様に、同一のブロックＢＬＫ内にあるダミーセルトランジスタＤＴの制御ゲートはダミーワード線ＤＷＬに共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７、ダミーワード線ＤＷＬ及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に独立している。
また、メモリセルアレイ１１０内において同一列にある複数のＮＡＮＤストリング６の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｋ－１）、但しＫは２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間で複数のＮＡＮＤストリング６を共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
つまり、各ストリングユニットＳＵは、互いに異なる複数のビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続された複数のＮＡＮＤストリング６を複数含む。また、各ブロックＢＬＫは、各ワード線ＷＬを共通にする複数のストリングユニットＳＵを複数含む。そしてメモリセルアレイ１１０は、各ビット線ＢＬが共通に接続された複数のブロックＢＬＫの集合体である。
（読み出し動作）
次に、読み出し動作時のリードディスターブの影響について説明する。リードディスターブは、読み出し動作時に、読み出し非対象のワード線ＷＬに高い電圧がかかることによりメモリセルトランジスタＭＴの閾値分布が崩れてデータが変化する現象である。
図３は、読み出し動作時のリードディスターブの影響について説明するための図である。なお、図３では、ワード線ＷＬ０～ＷＬ７のうち、読み出し対象のワード線をワード線ＷＬｎとして説明する。
メモリセルトランジスタＭＴが２ビットのデータを保持（記憶）する場合、メモリセルトランジスタＭＴは、４つの閾値電圧のうちのいずれかを有する。４つの閾値電圧を、低い方から順に、Ｅｒ、Ａ、Ｂ及びＣレベルと呼ぶ。Ｅｒ、Ａ、Ｂ及びＣレベルの各々に属する複数のメモリセルトランジスタＭＴの閾値は、複数の分布を形成する。Ｅｒ、Ａ、Ｂ及びＣレベルの閾値分布にはそれぞれ、例えば、"１１"データ、"０１"データ、"００"データ、及び、"１０"データが割り当てられる。閾値分布とデータとの割り当ては、任意に設定可能である。
多値化されたメモリセルトランジスタＭＴからのデータの読み出しは、ロウデコーダ１２０によって、読み出し対象のワード線ＷＬｎに読み出し電圧Ｖｃｇを印加すると共に、カラムデコーダ１４０のセンスアンプによって、ビット線ＢＬに読み出されたデータをセンスして、読み出したデータが"０"であるか"１"であるかを判定することで行われる。
読み出し非対象のワード線ＷＬに接続されたメモリセルトランジスタＭＴを導通させるために、ロウデコーダ１２０は、読み出し非対象のワード線ＷＬには各メモリセルトランジスタＭＴをオンにするために必要な十分に高い電圧ＶＲＥＡＤを与える。このとき、ロウデコーダ１２０は、読み出し非対象のワード線ＷＬのうち、読み出し対象のワード線ＷＬｎに隣接しているリード非対象の隣接ワード線ＷＬｎ－１、ＷＬｎ＋１については、読み出し電圧Ｖｃｇの昇圧を助けて高速な読み出しを実現するために、電圧ＶＲＥＡＤよりも若干高い電圧ＶＲＥＡＤＫを与える。
すなわち、読み出し対象のワード線ＷＬｎに隣接していないワード線ＷＬｎ－２、ＬＷｎ＋２等には電圧ＶＲＥＡＤが印加され、読み出し対象のワード線ＷＬｎに隣接しているワード線ＷＬｎ－１、ＷＬｎ＋１には電圧ＶＲＥＡＤよりも若干高い電圧ＶＲＥＡＤＫが印加される。このため、読み出し対象のワード線ＷＬｎに隣接しているワード線ＷＬｎ－１、ＷＬｎ＋１に接続されているメモリセルトランジスタＭＴがリードディスターブの影響を最も受けることになる。
本実施形態では、リードディスターブの検出用のダミーワード線ＤＷＬを設け、ダミーワード線ＤＷＬに第１の電圧である電圧ＶＲＥＡＤＫよりも若干高い第２の電圧である電圧ＶＲＥＡＤＫ＋を印加する。これにより、ダミーワード線ＤＷＬに接続されているダミーセルトランジスタＤＴには、読み出し対象のワード線ＷＬｎに隣接しているワード線ＷＬｎ－１、ＷＬｎ＋１に接続されているメモリセルトランジスタＭＴよりも高い電圧が印加される。そのため、ダミーワード線ＤＷＬに接続されているダミーセルトランジスタＤＴは、読み出し対象のワード線ＷＬｎに隣接しているワード線ＷＬｎ－１、ＷＬｎ＋１に接続されているメモリセルトランジスタＭＴよりもリードディスターブの影響を受けることなる。
コントローラ２００は、プリコマンドを用いて不揮発性メモリ１００のダミーワード線ＤＷＬに任意の時点でアクセスし、ダミーワード線ＤＷＬに接続された記憶素子を構成するダミーセルトランジスタＤＴの閾値分布情報を取得する。
コントローラ２００は、ダミーワード線ＤＷＬにアクセスしてダミーワード線ＤＷＬに接続されたダミーセルトランジスタＤＴの閾値分布情報を取得すると、取得した閾値分布情報を確認し、リードディスターブの影響を判定する。具体的には、コントローラ２００は、消去レベル（Ｅｒレベル）から書き込みレベル（Ａレベル）まで電位が上昇しているセル数を所定の閾値と比較し、電位が上昇しているセル数が所定の閾値未満の場合、リードディスターブの影響が小さいと判定し、電位が上昇しているセル数が所定の閾値以上の場合、リードディスターブの影響が大きいと判定する。
コントローラ２００は、リードディスターブの影響が小さいと判定した場合、処理を行わず、リードディスターブの影響が大きいと判定した場合、該当ブロックＢＬＫのデータを新たなブロックＢＬＫにコピーするように不揮発性メモリ１００を制御し、リードディスターブの影響を初期化する。
図４は、データ読み出し時の基本的なコマンドシーケンス及びダミーワード線へアクセスする際のコマンドシーケンスを示す図である。
通常の読み出しでは、コマンドシーケンスＳＱ１に示すように、コントローラ２００は、読み出し予約を行うコマンド"ｃ０１"を、入出力信号Ｉ／Ｏに出力する。コマンド"ｃ０１"に続いて、コントローラ２００は、コマンド"ｃ０２"を入出力信号Ｉ／Ｏに出力することが示されている。コントローラ２００は、コマンド"ｃ０２"に続いて、カラムアドレス及びロウアドレスを含む５サイクルのアドレスを入出力信号Ｉ／Ｏに出力する。
５つのアドレスに続いて、コントローラ２００は、コマンド"ｃ３０"を入出力信号Ｉ／Ｏに出力する。コマンド"ｃ３０"は、データの読み出しの実行を指示するコマンドである。よって、シーケンサ１７０は、指定されたアドレスからデータの読み出しを実行する。
読み出されたデータは、カラムデコーダ１４０の各センスアンプによってセンスされ、各データラッチ回路に格納される。そして、カラムデコーダ１４０は、データラッチ回路に格納されたデータＤＡＴをコントローラ２００に出力する。
一方、ダミーワード線ＤＷＬにアクセスする場合、コマンドシーケンスＳＱ２に示すように、コントローラ２００は、コマンド"ｃ０１"の前にプリコマンド"ｃｄ０１"を入出力信号Ｉ／Ｏに出力する。プリコマンド"ｃｄ０１"後のコマンド及びアドレスは、通常の読み出しのコマンドシーケンスＳＱ１と同様である。
プリコマンド"ｃｄ０１"は、ダミーワード線ＤＷＬにアクセスし、ダミーワード線ＤＷＬに接続されたダミーセルトランジスタＤＴの閾値分布情報を取得するためのコマンドである。よって、シーケンサ１７０は、ダミーワード線ＤＷＬに接続されたダミーセルトランジスタＤＴの閾値分布情報を取得してコントローラ２００に出力する。
図５は、第１の実施形態の読み出し動作の一例を示すフローチャートである。
コントローラ２００は、不揮発性メモリ１００に読み出しコマンドを発行する（Ｓ１）。不揮発性メモリ１００のシーケンサ１７０は、読み出しコマンドを受けると、リードディスターブ検出用のダミーワード線ＤＷＬがあるか否かを判定する（Ｓ２）。シーケンサ１７０は、リードディスターブ検出用のダミーワード線ＤＷＬがあると判定した場合、ダミーワード線ＤＷＬに電圧ＶＲＥＡＤＫ＋を印加する（Ｓ３。）
一方、Ｓ２の処理において、シーケンサ１７０がリードディスターブ検出用のダミーワード線ＤＷＬがないと判定した場合、または、Ｓ３の処理において、ダミーワード線ＤＷＬに電圧ＶＲＥＡＤＫ＋が印加されると、不揮発性メモリ１００が読み出し動作を実行する（Ｓ４）。最後に、不揮発性メモリ１００は、読み出したデータＤＡＴをコントローラ２００に出力し（Ｓ５）、読み出し動作を終了する。
図６は、第１の実施形態のリードディスターブの検知処理の一例を示すフローチャートである。なお、リードディスターブの検知処理を実行するタイミングは任意でよい。例えば、同一のブロックＢＬＫにおいて、読み出し動作が行われる度に実行してもよいし、読み出し動作が所定の回数行われる毎に実行してもよいし、所定の時間が経過する毎に実行してもよい。
コントローラ２００は、不揮発性メモリ１００にプリコマンドを含むコマンドを発行し、ダミーワード線ＤＷＬにアクセスする（Ｓ１１）。これにより、コントローラ２００は、ダミーワード線ＤＷＬに接続されたダミーセルトランジスタＤＴの閾値分布情報を取得する（Ｓ１２）。次に、コントローラ２００は、ダミーワード線ＤＷＬに接続されたダミーセルトランジスタＤＴの閾値分布情報に問題があるか否かを判定する（Ｓ１３）。
コントローラ２００は、ダミーワード線ＤＷＬに接続されたダミーセルトランジスタＤＴの閾値分布情報に問題があると判定した場合、該当ブロックＢＬＫのデータを他のブロックＢＬＫにコピーし（Ｓ１４）、処理を終了する。一方、コントローラ２００は、ダミーワード線ＤＷＬに接続されたダミーセルトランジスタＤＴの閾値分布情報に問題がないと判定した場合、そのまま処理を終了する。
以上のように、不揮発性メモリ１００は、リードディスターブの影響を早期に検出するためのダミーワード線ＤＷＬ及びダミーセルトランジスタＤＴを新たに設け、読み出し動作を行う際に、読み出し対象のワード線ＷＬｎに隣接するワード線ＷＬｎ－１、ＷＬｎ＋１に印加する電圧ＶＲＥＡＤＫよりも若干高い電圧ＶＲＥＡＤＫ＋をダミーワード線ＤＷＬに印加するようにした。これにより、当該ブロック内では、新たに設けたダミーワード線ＤＷＬに接続されたダミーセルトランジスタＤＴがリードディスターブの影響を最も受けることになる。
コントローラ２００は、不揮発性メモリ１００のダミーワード線ＤＷＬに任意の時点でアクセス、ダミーセルトランジスタＤＴの閾値分布情報を取得することで、リードディスターブの影響を早期に検出することができる。よって、本実施形態のコントローラ２００によれば、リードディスターブの影響を早期に発見することができる。
一般的に、リードディスターブの影響を最も受けるワード線ＷＬは、ブロックＢＬＫ内の同じワード線ＷＬが何度も読み出される、あるいは、ブロックＢＬＫ内のワード線ＷＬがシーケンシャルに読み出される等の読み出し状況によって変わるため、一意に定めることができない。そのため、リードディスターブの影響を確認する際には、ブロックＢＬＫ内の全てのワードＷＬに接続されたメモリセルトランジスタＭＴの閾値分布情報を確認する必要がある。
これに対して、本実施形態では、ブロックＢＬＫ内でリードディスターブの影響を最も受けているのがダミーワード線ＤＷＬに接続されたダミーセルトランジスタＤＴであるため、リードディスターブの影響を確認する際にアクセスするワード線ＷＬをダミーワード線ＤＷＬに一意に定めることができる。
（第２の実施形態）
図７は、第２の実施形態に関わるメモリセルアレイの構成を説明するための回路図である。なお、図７において、図２と同様の構成については、同一の符号を付して説明を省略する。
図７に示すように、第２の実施形態のブロックＢＬＫは、図２に示すブロックＢＬＫからダミーワード線ＤＷＬ及びダミーワード線ＤＷＬに接続されているダミーセルトランジスタＤＴが削除されて構成されている。そして、本実施形態では、ワード線ＷＬ０～ＷＬ７のうち、任意のワード線ＷＬをリードディスターブ検出用に設定することができる。この設定は、不揮発性メモリ１００を制御するコントローラ２００及びコントローラ２００が実行するソフトウエアによって実行される。これにより、本実施形態では、ダミーワード線ＤＷＬを新規に設けることなく、既存のワード線ＷＬ０～ＷＬ７のうち、設定された任意のワードＷＬをリードディスターブの影響を検出するために用いることができる。その他の構成については、第１の実施形態と同様である。
不揮発性メモリ１００を制御するコントローラ２００及びコントローラ２００が実行するソフトウエアによって、例えば、ワード線ＷＬ２がリードディスターブ検出用に設定された場合、コントローラ２００は、ワード線ＷＬ２には通常のデータの書き込み動作及び読み出し動作は行わないように制御する。そして、読み出し動作時に、読み出し対象のワード線ＷＬｎに隣接するワード線ＷＬｎ－１、ＷＬｎ＋１に印加される電圧ＶＲＥＡＤＫよりも若干高い電圧ＶＲＥＡＤＫ＋をワード線ＷＬ２に印加する。
本実施形態では、不揮発性メモリ１００を制御するコントローラ２００及びコントローラ２００が実行するソフトウエアにおいて、ワード線ＷＬ０～ＷＬ７のうち、任意のワード線ＷＬをリードディスターブ検出用に設定する。コントローラ２００は、リードディスターブ検出用のワード線ＷＬを設定すると、読み出し動作時にプリコマンドを使用して、リードディスターブ検出用のワード線ＷＬに電圧ＶＲＥＡＤＫ＋を印加するように制御する。
また、コントローラ２００は、プリコマンドを使用して不揮発性メモリ１００のリードディスターブ検出用に設定されたワード線ＷＬにアクセスし、そのワード線ＷＬに接続された記憶素子を構成するメモリセルトランジスタＭＴの閾値分布情報を任意の時点で確認することで、リードディスターブの影響を早期に検出する。コントローラ２００は、リードディスターブ検出用に設定されたワード線ＷＬに接続されたメモリセルトランジスタＭＴの閾値分布情報に問題があると判断すると、該当ブロックＢＬＫのデータを他のブロックＢＬＫにコピーし、リードディスターブの影響を初期化する。
図８は、第２の実施形態の読み出し動作の一例を示すフローチャートである。なお、図８において、図５と同様の処理については、同一の符号を付して説明を省略する。
コントローラ２００は、ワード線ＷＬ０～ＷＬ７のうち、任意のワード線ＷＬをリードディスターブ検出用に設定する（Ｓ２１）。コントローラ２００は、不揮発性メモリ１００に読み出しコマンドを発行する（Ｓ２２）。不揮発性メモリ１００のシーケンサ１７０は、読み出しコマンドを受けると、読み出しコマンドにプリコマンドが含まれているか否かを判定する（Ｓ２３）。シーケンサ１７０は、読み出しコマンドにプリコマンドが含まれていると判定した場合、リードディスターブ検出用に設定されたワード線ＷＬに電圧ＶＲＥＡＤＫ＋を印加する（Ｓ２４。）
一方、Ｓ２３の処理において、シーケンサ１７０が読み出しコマンドにプリコマンドが含まれていないと判定した場合、または、Ｓ２４の処理において、リードディスターブ検出用に設定されたワード線ＷＬに電圧ＶＲＥＡＤＫ＋が印加されると、Ｓ４の処理において、不揮発性メモリ１００が読み出し動作を実行する。その後、Ｓ５の処理において、不揮発性メモリ１００が読み出したデータＤＡＴをコントローラ２００に出力し、読み出し動作を終了する。
図９は、第２の実施形態のリードディスターブの検知処理の一例を示すフローチャートである。なお、リードディスターブの検知処理を実行するタイミングは任意でよい。また、図９において、図６と同様の処理については、同一の符号を付して説明を省略する。
コントローラ２００は、リードディスターブ検出用に設定されたワード線ＷＬへアクセスするプリコマンドを出力する（Ｓ３１）。これにより、コントローラ２００は、リードディスターブ検出用に設定されたワード線ＷＬに接続されたメモリセルトランジスタＭＴの閾値分布情報を取得する（Ｓ３２）。
コントローラ２００は、Ｓ１２の処理において、閾値分布情報に問題がないと判定すると、そのまま処理を終了する。一方、コントローラ２００は、Ｓ１２の処理において、閾値分布情報に問題があると判定すると、Ｓ１３の処理において、該当ブロックＢＬＫのデータを他のブロックＢＬＫにコピーし、処理を終了する。
以上のように、コントローラ２００及びコントローラ２００が実行するソフトウエアにおいて、ワード線ＷＬ０～ＷＬ７のうち、任意のワード線ＷＬをリードディスターブ検出用に設定する。そして、コントローラ２００は、プリコマンドを用いてリードディスターブ検出用に定めたワード線ＷＬにアクセスするようにした。この結果、本実施形態のコントローラ２００は、不揮発性メモリ１００がリードディスターブ検出用のダミーワード線ＤＷＬを有していない場合であっても、リードディスターブの影響を早期に発見することができる。
（第３の実施形態）
図１０は、第３の実施形態に関わるメモリセルアレイの構成を説明するための回路図である。なお、図１０において、図７と同様の構成については、同一の符号を付して説明を省略する。
通常、ＮＡＮＤストリング６の各々は、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間に既存のダミーセルトランジスタが設けられ、選択トランジスタＳＴ１とメモリセルトランジスタＭＴ７との間に既存のダミーセルトランジスタが設けられている。既存のダミーセルトランジスタは、データを記憶するためのものではなく、書き込み動作や消去動作中に、メモリセルトランジスタや選択トランジスタが受けるディスターブを緩和する機能を有する。
図１０に示すように、ＮＡＮＤストリング６の各々は、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間に既存のダミーセルトランジスタＤＴ１が直列に接続されて構成されている。また、ＮＡＮＤストリング６の各々は、選択トランジスタＳＴ１とメモリセルトランジスタＭＴ７との間に既存のダミーセルトランジスタＤＴ２が直列に接続されて構成されている。
同一のブロックＢＬＫ内にあるダミーセルトランジスタＤＴ１の制御ゲートは、ダミーワード線ＤＷＬ１に共通接続される。同様に、同一のブロックＢＬＫ内にあるダミーセルトランジスタＤＴ２の制御ゲートは、ダミーワード線ＤＷＬ２に共通接続される。
なお、本実施形態では、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間に１個のダミーセルトランジスタＤＴ１が直列に接続されているが、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間に２個以上のダミーセルトランジスタが直列に接続されていてもよい。同様に、選択トランジスタＳＴ１とメモリセルトランジスタＭＴ７との間に１個のダミーセルトランジスタＤＴ２が直列に接続されているが、選択トランジスタＳＴ１とメモリセルトランジスタＭＴ７との間に２個以上のダミーセルトランジスタが直列に接続されていてもよい。
コントローラ２００は、既存のダミーワード線ＤＷＬ１又はＤＷＬ２のうち、いずれか１つの既存のダミーワード線をリードディスターブ検出用のワード線に設定する。シーケンサ１７０は、コントローラ２００からのコマンドに基づき、リードディスターブ検出用のワード線に設定された既存のダミーワード線ＤＷＬ１又はＤＷＬ２にアクセスすることができる。すなわち、読み出し動作時には、シーケンサ１７０は、コントローラ２００からのコマンドに基づき、既存のダミーワード線ＤＷＬ１又はＤＷＬ２に電圧ＶＲＥＡＤＫ＋を印加する。その他の構成及び動作は、第１又は第２の実施形態と同様である。
コントローラ２００は、既存のダミーワード線ＤＷＬ１又はＤＷＬ２に接続された既存のダミーセルトランジスタＤＴ１又はＤＴ２の閾値分布情報を取得することで、リードディスターブの影響を早期に検出することができる。
以上のように、コントローラ２００は、既存のダミーワード線ＤＷＬ１又はＤＷＬ２をリードディスターブ検出用のワード線に設定し、既存のダミーワード線ＤＷＬ１又はＤＷＬ２に接続された既存のダミーセルトランジスタＤＴ１又はＤＴ２の閾値分布情報に基づき、リードディスターブの影響を検出する。この結果、本実施形態のコントローラ２００は、不揮発性メモリ１００にリードディスターブ検出用のダミーワード線ＤＷＬを新たに設けることなく、リードディスターブの影響を早期に発見することができる。
（第４の実施形態）
第４の実施形態のハードウェア構成は、第１の実施形態と同様である。本実施形態では、読み出し動作時にダミーワード線ＤＷＬに電圧ＶＲＥＡＤＫよりも若干高い電圧ＶＲＥＡＤＫ＋を複数回印加する。なお、本実施形態のハードウェア構成は、第２の実施形態と同様であってもよい。すなわち、本実施形態は、ダミーワード線ＤＷＬを備えず、ワード線ＷＬ０～ＷＬ７のうち、リードディスターブ検出用に設定された任意のワード線ＷＬに対して、電圧ＶＲＥＡＤＫよりも若干高い電圧ＶＲＥＡＤＫ＋を複数回印加してもよい。
図１１は、第４の実施形態の読み出し動作の一例を示すフローチャートである。なお、図１１において、図５と同様の処理については、同一の符号を付して説明を省略する。
Ｓ２の処理において、リードディスターブ検出用のダミーワード線ＤＷＬがあると判定されると、シーケンサ１７０は、ダミーワード線ＤＷＬに電圧ＶＲＥＡＤＫ＋を複数回印加し（Ｓ４１）、Ｓ３の処理に進む。その他の処理は、図５と同様である。
以上の処理により、電圧ＶＲＥＡＤＫよりも高い電圧ＶＲＥＡＤＫ＋をダミーワード線ＤＷＬに意図的に複数回印加することで、ダミーワード線ＤＷＬのリードディスターブの影響が他のワード線ＷＬのリードディスターブの影響よりも大きくなる。これにより、ダミーワード線ＤＷＬに接続されたダミーセルトランジスタＤＴの閾値分布情報を確認することで、該当ブロックＢＬＫのリードディスターブの影響を早期に検出することができる。
なお、本実施形態では、ダミーワード線ＤＷＬに電圧ＶＲＥＡＤＫ＋を複数回印加してダミーワード線ＤＷＬのリードディスターブの影響を他のワード線ＷＬのリードディスターブの影響よりも大きくしているが、これに限定されるものではない。例えば、シーケンサ１７０は、コントローラ２００からのコマンドに基づいて読み出し動作を実行する際に、隣接ワード線ＷＬｎ－１、ＬＷｎ＋１に第１の電圧である電圧ＶＲＥＡＤＫを印加する第１の時間よりも、リードディスターブ検出用のダミーワード線ＤＷＬに電圧ＶＲＥＡＤＫ＋を印加する第２の時間を長くするように制御してもよい。
（第５の実施形態）
図１２は、第５の実施形態に関わるメモリシステムの構成を説明するためのブロック図である。なお、メモリセルアレイ１１０の構成は、ダミーワード線ＤＷＬを有する図２の構成と同様である。また、メモリセルアレイ１１０の構成は、図２の構成に限定されるものではなく、図７の構成の構成であってもよい。すなわち、本実施形態は、ダミーワード線ＤＷＬを備えず、ワード線ＷＬ０～ＷＬ７のうち、任意のワード線ＷＬをリードディスターブ検出用に設定する構成であっても適用することができる。
図１２に示すように、メモリシステムは、不揮発性メモリ１００に代わり、不揮発性メモリ１００Ａを有して構成されている。不揮発性メモリ１００Ａは、不揮発性メモリ１００に対してレジスタ１８０が追加されて構成されている。
シーケンサ１７０は、ダミーワード線ＤＷＬに任意の時点でアクセスし、ダミーワード線ＤＷＬに接続されたダミーセルトランジスタＤＴの閾値分布情報を取得する。そして、シーケンサ１７０は、閾値分布情報に問題があるか否かを判定し、判定結果をフラグとしてレジスタ１８０に格納する。例えば、シーケンサ１７０は、閾値分布情報に問題があると判定した場合、フラグとして"１"をレジスタ１８０に格納し、閾値分布情報に問題がないと判定した場合、フラグとして"０"をレジスタ１８０に格納する。
コントローラ２００は、読み出し動作時にプリコマンドによりレジスタ１８０に格納されたフラグ情報を取得し、閾値分布情報に問題があると判断すると、該当ブロックＢＬＫのデータを他のブロックＢＬＫにコピーし、リードディスターブの影響を初期化する。
以上のように、不揮発性メモリ１００Ａがリードディスターブの影響を検出し、その検出結果をフラグとしてレジスタ１８０に格納する。コントローラ２００は、ダミーワード線ＤＷＬにアクセスし、ダミーセルトランジスタＤＴの閾値分布情報を判定することなく、レジスタ１８０のフラグを確認することでリードディスターブの影響を初期化するか否かを容易に判定することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、６…ストリング、１００，１００Ａ…不揮発性メモリ、１１０…メモリセルアレイ、１２０…ロウデコーダ、１３０…ドライバ回路、１４０…カラムデコーダ、１５０…アドレスレジスタ、１６０…コマンドレジスタ、１７０…シーケンサ、１８０…レジスタ、２００…メモリコントローラ、２１０…ホストインターフェース回路、２２０…ＲＡＭ、２３０…プロセッサ、２４０…バッファメモリ、２５０…メモリインターフェース回路、２６０…ＥＣＣ回路、３００…ホスト機器。

Claims (9)

  1. 半導体記憶装置と信号の送受信を行う送受信回路と、
    読み出し動作時に読み出し対象のワード線に隣接する隣接ワード線に印加する第１の電圧よりも高い第２の電圧が印加されるリードディスターブ検出用のワード線に接続された記憶素子の閾値分布情報を取得し、前記閾値分布情報に基づきリードディスターブの影響を判定する制御回路と、
    を有する半導体装置。
  2. 前記制御回路は、前記半導体記憶装置が備える複数のワード線のうち任意のワード線を前記リードディスターブ検出用のワード線に設定する請求項１に記載の半導体装置。
  3. 前記制御回路は、前記半導体記憶装置が備える既存のダミーワード線を前記リードディスターブ検出用のワード線に設定する請求項１に記載の半導体装置。
  4. 前記制御回路は、前記読み出し動作時に前記リードディスターブ検出用のワード線に前記第２の電圧を複数回印加するように制御する請求項１から請求項３のいずれか１つに記載の半導体装置。
  5. 前記制御回路は、前記読み出し動作時に前記隣接ワード線に前記第１の電圧を印加する第１の時間よりも前記リードディスターブ検出用のワード線に前記第２の電圧を印加する第２の時間を長くするように制御する請求項１から請求項３のいずれか１つに記載の半導体装置。
  6. リードディスターブ検出用のワード線を備える半導体記憶装置と、
    前記半導体記憶装置と信号の送受信を行う送受信回路と、読み出し動作時に読み出し対象のワード線に隣接する隣接ワード線に印加する第１の電圧よりも高い第２の電圧が印加される前記リードディスターブ検出用のワード線に接続された記憶素子の閾値分布情報を取得し、前記閾値分布情報に基づきリードディスターブの影響を判定する制御回路と、を備える半導体装置と、
    を有するメモリシステム。
  7. リードディスターブ検出用のワード線と、
    読み出し動作時に読み出し対象のワード線に隣接する隣接ワード線に印加する第１の電圧よりも高い第２の電圧を前記リードディスターブ検出用のワード線に印加するロウデコーダと、
    前記リードディスターブ検出用のワード線に接続された記憶素子の閾値分情報を取得し、前記閾値分布情報に基づきリードディスターブの影響を判定するシーケンサと、
    を有する半導体記憶装置。
  8. 前記記憶素子は、メモリセルトランジスタ又はダミーセルトランジスタであって、
    前記リードディスターブ検出用のワード線は、選択トランジスタと前記メモリセルトランジスタとの間、または、複数のメモリセルトランジスタのうち任意の２つの前記メモリセルトランジスタの間に配置された前記ダミーセルトランジスタに接続されたダミーワード線である請求項７に記載の半導体記憶装置。
  9. 前記リードディスターブの影響を判定した判定結果を保持するレジスタを有する請求項７に記載の半導体記憶装置。
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JP4510060B2 (ja) 2007-09-14 2010-07-21 株式会社東芝 不揮発性半導体記憶装置の読み出し／書き込み制御方法
US9646709B2 (en) * 2015-09-11 2017-05-09 Sandisk Technologies, Llc Proxy wordline stress for read disturb detection
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