CN111128285A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN111128285A
CN111128285A CN201910561428.6A CN201910561428A CN111128285A CN 111128285 A CN111128285 A CN 111128285A CN 201910561428 A CN201910561428 A CN 201910561428A CN 111128285 A CN111128285 A CN 111128285A
Authority
CN
China
Prior art keywords
voltage
transistor
terminal
bit line
period
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910561428.6A
Other languages
English (en)
Other versions
CN111128285B (zh
Inventor
鎌田义彦
児玉择洋
石崎佑树
出口阳子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Publication of CN111128285A publication Critical patent/CN111128285A/zh
Application granted granted Critical
Publication of CN111128285B publication Critical patent/CN111128285B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

实施方式提供一种能够缩短读出动作的期间的半导体存储装置。一种实施方式的半导体存储装置具备第1存储单元晶体管、连接在所述第1存储单元晶体管的第1端的位线、连接在所述第1存储单元晶体管的第2端的源极线、及控制电路。所述控制电路配置为：在从所述第1存储单元晶体管进行读出动作时，在第1期间，对所述位线施加第1电压，在所述第1期间之后的第2期间，对所述位线施加大于所述第1电压的第2电压，并且对所述源极线施加小于所述第1电压的第3电压，在所述第2期间之后的第3期间，感测所述第1存储单元晶体管的数据。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2018-205000号(申请日：2018年10月31日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有具备作为非易失性存储器的NAND(Not AND，与非)闪速存储器、及控制该NAND闪速存储器的存储器控制器的存储器系统。
发明内容
实施方式提供一种能够缩短读出动作的期间的半导体存储装置。
实施方式的半导体存储装置具备：第1存储单元晶体管；位线，连接在所述第1存储单元晶体管的第1端；源极线，连接在所述第1存储单元晶体管的第2端；及控制电路。所述控制电路配置为：在从所述第1存储单元晶体管进行读出动作时，在第1期间，对所述位线施加第1电压，在所述第1期间之后的第2期间，对所述位线施加大于所述第1电压的第2电压，并且对所述源极线施加小于所述第1电压的第3电压，在所述第2期间之后的第3期间，感测所述第1存储单元晶体管的数据。
附图说明
图1是用来对包含第1实施方式的半导体存储装置的存储器系统的构成进行说明的框图。
图2是用来对第1实施方式的半导体存储装置的存储单元阵列的构成进行说明的电路图。
图3是用来对第1实施方式的半导体存储装置的存储单元阵列的构成进行说明的剖视图。
图4是用来对第1实施方式的半导体存储装置的存储单元晶体管的阈值分布进行说明的模式图。
图5是用来对第1实施方式的半导体存储装置的存储单元阵列与感测放大器模块的连接构成进行说明的电路图。
图6是用来对第1实施方式的半导体存储装置的感测放大器的构成进行说明的电路图。
图7是用来对第1实施方式的半导体存储装置中的下位页读出动作进行说明的时序图。
图8是用来对第1实施方式的半导体存储装置中的上位页读出动作进行说明的时序图。
图9是用来对第2实施方式的半导体存储装置中的下位页读出动作进行说明的时序图。
图10是用来对第2实施方式的半导体存储装置中的上位页读出动作进行说明的时序图。
图11是用来对第3实施方式的半导体存储装置中的下位页读出动作进行说明的时序图。
图12是用来对第3实施方式的半导体存储装置中的上位页读出动作进行说明的时序图。
图13是用来对第4实施方式的半导体存储装置中的下位页读出动作进行说明的时序图。
图14是用来对第4实施方式的半导体存储装置中的上位页读出动作进行说明的时序图。
具体实施方式
以下，参照附图，对实施方式进行说明。此外，在以下说明中，对具有同一功能及构成的构成要素标注共同的参照符号。另外，在区分具有共同的参照符号的多个构成要素的情况下，对该共同的参照符号标注下标来加以区分。此外，在无须特意区分多个构成要素的情况下，对该多个构成要素只标注共同的参照符号，不标注下标。
1.第1实施方式
对第1实施方式的半导体存储装置说明。以下，以作为半导体存储装置的NAND闪速存储器、及具备该NAND闪速存储器的存储器系统为例来进行说明。
1.1构成
对第1实施方式的存储器系统的构成进行说明。
1.1.1存储器系统的构成
首先，使用图1，对包含第1实施方式的存储器系统的构成的概要进行说明。
如图1所示，存储器系统1具备半导体存储装置(NAND闪速存储器)100、及存储器控制器200。NAND闪速存储器100及存储器控制器200例如可通过它们的组合构成一个半导体装置，作为其示例，可列举如SDTM卡等存储卡、及SSD(Solid State Drive，固态驱动器)等。
NAND闪速存储器100具备多个存储单元，非易失地存储数据。存储器控制器200通过NAND总线连接到NAND闪速存储器100，通过主机总线连接到主机机器300。而且，存储器控制器200控制NAND闪速存储器100，另外，响应于从主机机器300接收的命令对NAND闪速存储器100进行存取。主机机器300例如为数码相机或个人计算机等，主机总线例如为适配SDTM接口、SAS(Serial Attached SCSI(Small Computer System Interface，小型计算机系统接口)，串行连接SCSI接口)、SATA(Serial ATA(Advanced Technology Attachment，高级技术附件)，串行ATA)、PCIe(Peripheral Component Interconnect Express，外围组件互连高速)、或NVMe(Non-Volatile Memory Express，非易失性内存主机控制器接口规范)的总线。NAND总线进行适配于NAND接口的信号的发送接收。
NAND接口的信号的具体例为芯片使能信号CEn、地址锁存使能信号ALE、指令锁存使能信号CLE、写入使能信号WEn、读取使能信号REn、就绪/忙碌信号RBn、及输入输出信号DQ。
信号CEn为用来启用NAND闪速存储器100的信号，以“L(Low，低)”电平断言。信号CLE及ALE是通知NAND闪速存储器100对NAND闪速存储器100的输入信号DQ分别为指令及地址的信号。信号WEn以“L”电平断言，是用来使NAND闪速存储器100取得输入信号DQ的信号。信号REn也以“L”电平断言，是用来从NAND闪速存储器100读出输出信号DQ的信号。就绪/忙碌信号RBn是表示NAND闪速存储器100为就绪状态(能够接收来自存储器控制器200的命令的状态)或为忙碌状态(无法接收来自存储器控制器200的命令的状态)的信号，“L”电平表示忙碌状态。输入输出信号DQ为例如8比特的信号。并且输入输出信号DQ是在NAND闪速存储器100与存储器控制器200之间发送接收的数据的实体，为指令CMD、地址ADD、以及写入数据及读出数据等数据DAT。
1.1.2存储器控制器的构成
接下来，使用图1，对存储器控制器200的构成的详细情况进行说明。
存储器控制器200例如为SoC(System on a Chip，系统芯片)，具备主机接口电路210、存储器(RAM，Random Access Memory，随机存取存储器)220、处理器(CPU，CentralProcessing Unit，中央处理单元)230、缓冲存储器240、NAND接口电路250、及ECC(ErrorCorrecting Code，错误校正码)电路260。此外，以下说明的存储器控制器200的各部210-260的功能可以通过硬件构成实现，或也可以通过硬件资源与固件的组合构成实现。
主机接口电路210通过主机总线与主机机器300连接，将从主机机器300接收的命令及数据分别传送到处理器230及缓冲存储器240。另外，响应处理器230的命令，将缓冲存储器240内的数据传送到主机机器300。
存储器220例如为DRAM等半导体存储器，用作处理器230的作业区域。并，存储器220保存用来管理NAND闪速存储器100的固件及管理表格等。
处理器230控制存储器控制器200整体的动作。例如处理器230在从主机机器300接收到写入命令时，响应于该写入命令，对NAND接口电路250发出写入命令。读出处理及删除处理时也相同。
缓冲存储器240暂时保存写入数据及读出数据。
NAND接口电路250通过NAND总线与NAND闪速存储器100连接，负责与NAND闪速存储器100的通信。并且，基于从处理器230接收的命令，将信号CEn、ALE、CLE、WEn、及REn输出到NAND闪速存储器100。另外，在写入处理时，将以处理器230发出的写入指令及缓冲存储器240内的写入数据作为输入输出信号DQ传送到NAND闪速存储器100。进而，在读出处理时，将以处理器230发出的读出指令作为输入输出信号DQ传送到NAND闪速存储器100，进而，接收从NAND闪速存储器100读出的数据作为输入输出信号DQ，将其传送到缓冲存储器240。
ECC电路260进行与NAND闪速存储器100所存储的数据相关的错误检测及错误校正处理。也就是说，ECC电路260在数据的写入处理时产生错误校正码，将其赋予写入数据，在数据的读出处理时将其解码，检测有无错误位。并且，当检测到错误位时，特定出该错误位的位置，从而校正错误。
1.1.3NAND闪速存储器的构成
其次，对NAND闪速存储器100的构成进行说明。如图1所示，NAND闪速存储器100具备存储单元阵列110、行解码器120、驱动器130、感测放大器模块140、地址寄存器150、指令寄存器160、及定序器170。
存储单元阵列110具备包含与行及列建立对应的多个非易失性存储单元的多个区块BLK。在图1中，作为一例，图示4个区块BLK0～BLK3。并且，存储单元阵列110存储从存储器控制器200赋予的数据。
行解码器120基于地址寄存器150内的区块地址BA选择区块BLK0～BLK3的任一个，进而，在所选择的区块BLK中选择字线。
驱动器130基于地址寄存器150内的页地址PA，通过行解码器120对所选择的区块BLK供给电压。
感测放大器模块140在数据的读出处理时感测存储单元阵列110内的存储单元晶体管的阈值电压，读出数据。并且，将该数据DAT输出到存储器控制器200。在数据的写入处理时，将从存储器控制器200接收的写入数据DAT传送到存储单元阵列110。
地址寄存器150保存从存储器控制器200接收的地址ADD。该地址ADD中包含所述区块地址BA及页地址PA。指令寄存器160保存从存储器控制器200接收的指令CMD。
定序器170基于指令寄存器160所保存的指令CMD，控制NAND闪速存储器100整体的动作。
其次，使用图2对所述区块BLK的构成进行说明。图2为任一区块BLK的电路图。
如图2所示，区块BLK例如包含4个串单元SU(SU0～SU3)。并且，各个串单元SU包含多个NAND串NS。存储单元阵列110内的区块数及区块BLK内的串单元数为任意数量。
NAND串NS各自例如包含64个存储单元晶体管MT(MT0～MT63)以及选择晶体管ST1及ST2。存储单元晶体管MT具备控制栅极及电荷储存层，非易失地保存数据。并且，存储单元晶体管MT串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。
串单元SU0～SU3各自的选择晶体管ST1的栅极分别连接在选择栅极线SGD0～SGD3。与此相对，串单元SU0～SU3各自的选择晶体管ST2的栅极例如共同连接在选择栅极线SGS。或者，也可以对每个串单元连接不同的选择栅极线SGS0～SGS3(未图示)。另外，位于同一区块BLK内的存储单元晶体管MT0～MT63的控制栅极分别共同连接在字线WL0～WL63。
另外，在存储单元阵列110内，位于同一列的NAND串NS的选择晶体管ST1的漏极共同连接在位线BL(BL0～BL(m－1)，其中m为2以上的自然数)。也就是说，位线BL在多个区块BLK间将位于同一列NAND串NS共同连接。进而，多个选择晶体管ST2的源极共同连接在源极线CELSRC。
也就是说，串单元SU是连接在不同的位线BL、且连接在同一选择栅极线SGD的NAND串NS的集合体。也将串单元SU中共同连接在同一字线WL的存储单元晶体管MT的集合体称为胞单元CU(或存储器组)。另外，区块BLK是共用字线WL的多个串单元SU的集合体。并且，存储单元阵列110是共用位线BL的多个区块BLK的集合体。
图3是区块BLK的一部分区域的剖视图。如图3所示，在p型井区域10上形成着多个NAND串NS。也就是说，在p型井区域10上，依次积层着作为选择栅极线SGS功能的例如4层配线层11、作为字线WL0～WL63发挥功能的64层配线层12、及作为选择栅极线SGD发挥功能的例如4层配线层13。在积层的配线层间，形成着未图示的绝缘膜。
并且，形成着通过这些配线层13、12、11到达p型井区域10的柱状导电体14。在导电体14的侧面，依次形成着栅极绝缘膜15、电荷储存层(绝缘膜或导电膜)16、及区块绝缘膜17，由此形成存储单元晶体管MT、以及选择晶体管ST1及ST2。导电体14作为NAND串NS的电流路径发挥功能，成为形成各晶体管的信道的区域。并且，在导电体14的上方，形成着作为位线BL发挥功能的金属配线层18。导电体14与金属配线层18通过接触插塞25连接。
在p型井区域10的表面区域内，形成着n+型杂质扩散层19。在n+型杂质扩散层19上形成着接触插塞20，接触插塞20连接在作为源极线CELSRC发挥功能的金属配线层21。进而，在p型井区域10的表面区域内形成着p+型杂质扩散层22。在p+型杂质扩散层22上形成着接触插塞23，接触插塞23连接在作为井配线CPWELL发挥功能的金属配线层24。井配线CPWELL是用来通过p型井区域10对导电体14施加电位的配线。
以上的构成在记载图3的纸面的深度方向上排列着多个，由排列在深度方向上的多个NAND串NS的集合形成串单元SU。
在本例中，1个存储单元晶体管MT例如能够保存2比特数据。将该2比特数据从下位比特起分别称为下位(Lower)比特及上位(Upper)比特。并且，将从属于同一胞单元CU的存储单元所保存的下位比特的集合称为下位页，将上位比特的集合称为上位页。也就是说，对1个串单元SU内的1根字线WL(1个胞单元CU)分配2页，包含64根字线WL的串单元SU具有128页的容量。或者，换言之，“页”也可以定义为形成于胞单元CU的存储器空间的一部分。数据的写入及读出可以针对每一该页或每一胞单元CU进行。另一方面，数据的删除是以区块BLK为单位进行。
图4是表示各存储单元晶体管MT可获取的数据、阈值电压分布、及读出处理时使用的电压的图表。
如上所述，存储单元晶体管MT能够保存2比特数据。也就是说，存储单元晶体管MT能够根据阈值电压取4种状态。将该4种状态按阈值电压从低到高依次称为“Er”状态、“A”状态、“B”状态、及“C”状态。
“Er”状态的存储单元晶体管MT的阈值电压未达电压VA，相当于数据的删除状态。“A”状态的存储单元晶体管MT的阈值电压为电压VA以上且未达电压VB(＞VA)。“B”状态的存储单元晶体管MT的阈值电压为电压VB以上且未达电压VC(＞VB)。“C”状态的存储单元晶体管MT的阈值电压为电压VC以上且未达电压VREAD。如此分布的4种状态中，“C”状态为阈值电压最高的状态。电压VA～VC也总称为电压VCGR。电压VREAD例如为在读出动作时对非读出对象的字线WL施加的电压，是与保存数据无关地使存储单元晶体管MT接通的电压。
所述阈值电压分布是通过写入所述包含下位比特及上位比特的2比特(2页)数据实现的。也就是说，所述“Er”状态至“C”状态与下位比特及上位比特的关系如下所示。
“Er”状态：“11”(以“上位/下位”的顺序表述)
“A”状态：“01”
“B”状态：“00”
“C”状态：“10”
如此，与阈值电压分布下相邻的2个状态对应的数据间，2比特中只有1比特发生变化。
因此，当读出下位比特时，使用与下位比特的值(“0”或“1”)变化的边界相当的电压即可，这一点对于上位比特也相同。
也就是说，如图4所示，下位页读出将区分“A”状态与“B”状态的电压VB用作读出电平。将使用电压VB的读出动作称为读出动作BR。
读出动作BR判定存储单元晶体管MT的阈值电压是否未达电压VB。
上位页读出将区分“Er”状态与“A”状态的电压VA、及区分“B”状态与“C”状态的电压VC用作读出电平。将使用电压VA及VC的读出动作分别称为读出动作AR及CR。
读出动作AR判定存储单元晶体管MT的阈值电压是否未达电压VA。也就是说，通过读出动作AR来特定出删除状态的存储单元晶体管MT。读出动作CR判定存储单元晶体管MT的阈值电压是否未达电压VC。
1.1.4关于存储单元阵列与感测放大器模块的连接构成
其次，使用图5所示的电路图的一例对第1实施方式的半导体存储装置的存储单元阵列与感测放大器模块的连接构成进行说明。在图5的示例中，为了方便说明，表示存储单元阵列110中的某一区块BLK中的串单元SU0与感测放大器模块140的连接构成。如图5所示，感测放大器模块140具备设置在每根位线BL的感测放大器单元SAU(SAU0、SAU1、…、SAU(m－1))。
在NAND串NS与感测放大器单元SAU之间，各位线BL之间具有寄生电容Cp(Cp0、Cp1、…)。此外，图5的示例仅显示了位线BLk与位线BL(k+1)之间的寄生电容Cp(k)，但并不限定于此，寄生电容Cp可存在于任意位线BL的组合之间(0≦k≦m－1)。
感测放大器单元SAU各自具备感测放大器SA，以及例如3个锁存电路ADL、SDL、及XDL。此外，图5的示例对连接3个锁存电路的情况进行了说明，但并不限定于此，感测放大器单元SAU可以具备任意数量的锁存电路。
感测放大器SA例如在读出处理时对位线BL施加电压。并且，感测放大器SA使用对应的位线BL的电压或电流来感测存储单元晶体管的阈值电压，从而读出数据。也就是说，感测放大器SA是直接控制位线BL的模块。
在读出处理时，例如利用定序器170对感测放大器SA赋予选通信号STB。感测放大器SA在选通信号STB被断言的时点确定读出数据，将其保存于锁存电路SDL。锁存电路ADL配置为能够相对于锁存电路SDL独立地暂时保存读出数据及写入数据。例如，通过将锁存电路SDL及XDL所保存的数据暂时展开于锁存电路ADL，便能够对它们进行非(NOT)运算、逻辑或(OR)运算、逻辑和(AND)运算、与非(NAND)运算、或非(NOR)运算、异或(XOR)运算等各种逻辑运算。
感测放大器SA以及锁存电路ADL及SDL以能够相互发送数据的方式连接在共同的节点(总线DBUS)。并且，进而锁存电路XDL通过总线DBUS连接在感测放大器SA以及锁存电路SDL及ADL。
感测放大器模块140中的数据的输入输出是通过锁存电路XDL来进行的。也就是说，从存储器控制器200接收的数据通过锁存电路XDL传送到锁存电路ADL、SDL、或感测放大器SA。另外，锁存电路ADL、SDL或感测放大器SA的数据通过连接在锁存电路XDL的总线XBUS，作为信号DQ＜7：0＞的任一个信号发送到存储器控制器200。锁存电路XDL作为NAND闪速存储器100的高速缓存存储器发挥功能。因此，即便锁存电路ADL及SDL在使用中，只要锁存电路XDL空闲，NAND闪速存储器100就可以成为就绪状态。
此外，位线BL及源极线CELSRC分别连接至能够相互独立地供给电压的位线驱动电路180及源极线驱动电路190。也就是说，感测放大器SA能够将从位线驱动电路180供给的电压通过节点VLSA等施加到位线BL。
另一方面，配置为能够通过源极线驱动电路190相对于位线BL独立地对源极线CLESRC施加电压。并且，例如源极线CELSRC连接在晶体管Tr_SRC的第1端。晶体管Tr_SRC的第2端接地，由此确保源极线CELSRC的放电路径。晶体管Tr_SRC能够利用对栅极供给的信号SW来切换是将源极线CELSRC拉入接地电位还是维持源极线CELSRC的电位。此外，晶体管Tr_SRC也可以配置为设为弱接通状态，从而能够维持源极线CELSRC的电位，同时使串单元SU内多余的电子泄放(放电)至接地。
图6是用来对第1实施方式的半导体存储装置的感测放大器的构成进行说明的电路图。如图6所示，感测放大器SA具备晶体管Tr1、Tr2、Tr3、Tr4、Tr5、Tr6、Tr7、Tr8、及Tr9、以及电容器C1。晶体管Tr1～Tr4、及Tr6～Tr9例如具有n型极性，晶体管Tr5例如具有p型极性。
晶体管Tr1包含连接在位线BL的第1端、连接在节点SCOM的第2端、及连接在节点BLC的栅极。晶体管Tr1例如具有阈值电压Vtn，且具有如下功能：在第2端被供给了比电压(X+Vtn)更大的电压的情况下，对节点BLC供给电压(X+Vtn)，由此将供给到第1端的电压箝位在电压X(X为任意的实数)。在以下说明中，将通过该晶体管Tr1从感测放大器SA流入位线BL的电流称为电流i_BLC。
晶体管Tr2包含连接在节点SCOM的第1端、连接在节点VLSA的第2端、及连接在节点NLO的栅极。晶体管Tr3包含连接在节点SCOM的第1端、连接在节点SSRC的第2端、及连接在节点BLX的栅极。
晶体管Tr4包含连接在节点SSRC的第1端、接地的第2端、及连接在节点INV的栅极。晶体管Tr5包含连接在节点SSRC的第1端、连接在节点VHSA的第2端、及连接在节点INV的栅极。
晶体管Tr6包含连接在节点SCOM的第1端、连接在节点SEN的第2端、及连接在节点XXL的栅极。电容器C1包含连接在节点SEN的第1端、及连接在节点CLK的第2端。
晶体管Tr7包含连接在节点SEN的第1端、连接在节点VHLB的第2端、及连接在节点BLQ的栅极。
晶体管Tr8包含接地的第1端、连接在晶体管Tr9的第1端的第2端、及连接在节点SEN的栅极。晶体管Tr9包含连接在锁存电路(例如锁存电路SDL)的第2端、及被供给选通信号STB的栅极。
通过以此种方式构成，感测放大器SA能够通过节点SEN的电位感测存储单元晶体管MT的阈值电压，从而将数据读出到锁存电路SDL。
1.2读出动作
其次，对第1实施方式的半导体存储装置的读出动作进行说明。
1.2.1关于下位页读出动作
首先，使用图7对下位页读出动作进行说明。图7是用来对第1实施方式的半导体存储装置中的下位页的读出动作进行说明的时序图的一例。
如图7所示，读出动作例如分类成3个期间。更具体来说，读出动作分类成用来将字线WL的电压充电到规定大小的WL充电期间、用来将位线BL的电压充电到规定大小的BL充电期间、及基于被充电的字线WL及位线BL来感测存储单元晶体管MT的阈值电压的感测期间。在图7的示例中，WL充电期间、BL充电期间、及感测期间分别对应于时刻T1至时刻T2之间、时刻T2至时刻T3之间、及时刻T3至时刻T4之间。
此外，在以下说明中，对于读出对象的存储单元晶体管MT及对应于读出对象的存储单元晶体管MT的构成要素标注“选择”。另一方面，对于非读出对象的存储单元晶体管MT及对应于非读出对象的存储单元晶体管MT的构成要素标注“非选择”，与“选择”构成要素区分称呼。
首先，对WL充电期间进行说明。在第1实施方式中，在WL充电期间，提前将位线BL的电压充电到规定大小。在以下说明中，WL充电期间中的位线BL的提前充电也称为“位线BL的初始充电”或“BL初始充电”。
在时刻T1，行解码器120对选择字线WL施加读出电压VB，并且对非选择字线WL施加电压VREAD。另外，行解码器120对所有选择栅极线SGD施加电压VSGD。电压VSGD例如为使选择晶体管ST1成为接通状态的大小的电压。另外，在图7虽未图示，不过行解码器120将使选择晶体管ST2成为接通状态的大小的电压VSGS施加到选择栅极线SGS。
由此，连接在非选择字线WL的存储单元晶体管MT全部成为接通状态。连接在选择字线WL的存储单元晶体管MT在阈值电压未达电压VB(接通单元)的情况下成为接通状态，在为电压VB以上(断开单元)的情况下成为断开状态。另外，通过使选择晶体管ST1及ST2成为接通状态，非选择串单元SU内无用的电子放电至位线BL侧或源极线CELSRC侧。
另外，在WL充电期间，同步进行位线BL的初始充电。具体来说，位线驱动电路180对节点VLSA施加电压(VCELSRC+VBLC－α)。
电压VCELSRC是在后述感测期间应施加到源极线CELSRC的电压的值。电压(VCELSRC+VBLC)是在感测期间应施加到位线BL的电压的值。也就是说，电压VBLC是在感测期间应施加到位线BL与源极线CELSRC之间的电位差。
电压(VCELSRC+VBLC－α)是比电压VCELSRC大且比电压VCELSRC+VBLC小的电压(VCELSRC＜(VCELSRC+VBLC－α)＜(VCELSRC+VBLC))。电压α比如是基于位线BL的负荷特性，在位线BL相对于源极线CELSRC的电位差成为(VBLC－α)的情况下使阈值电流ITH流入位线BL的变量。阈值电流ITH设定为用来使感测放大器SA判定在感测期间时选择存储单元晶体管MT是接通单元或是断开单元的阈值。也就是说，感测放大器SA在大于阈值电流ITH的电流流入位线BL的情况下，能够判定选择存储单元晶体管MT为断开单元，在流入小于阈值电流ITH的电流的情况下，能够判定为断开单元。
感测放大器SA对节点BLC及NLO供给电压(VCELSRC+VBLC+Vtn)，使晶体管Tr1及Tr2成为接通状态，并且对节点XXL供给“L”电平，使晶体管Tr6成为断开状态。由此，位线BL通过晶体管Tr2利用节点VLSA的电压(VCELSRC+VBLC－α)被充电。
另一方面，源极线驱动电路190对源极线CELSRC施加电压(VCELSRC+VBLC－α)。由此，源极线CELSRC相对于位线BL独立地被充电到与位线BL相同大小的电压。
如此，在WL充电期间，位线BL与源极线CELSRC被充电互为相同大小的电压，因此在位线BL与源极线CELSRC之间基本不会流动电流。然而，如上所述，多个位线BL间存在寄生电容Cp。因此，伴随位线BL被充电到电压(VCELSRC+VBLC－α)，以该寄生电容Cp相对于电压(VCELSRC+VBLC－α)成为“0”的方式，BL初始充电电流流入位线BL内。并且，与寄生电容Cp的充电结束相应地BL初始充电电流便不再流动。
其次，对BL充电期间进行说明。
在时刻T2，行解码器120对选择串单元SU的选择栅极线SGD施加电压VSG_sel，对非选择串单元SU的选择栅极线SGD施加电压VSG_usel。电压VSG_sel及VSG_usel是分别使选择晶体管ST1成为接通状态及断开状态的大小的电压，是在感测期间应施加到各选择栅极线SGD的大小的电压。由此，非选择串单元SU成为断开状态，选择串单元SU在选择存储单元晶体管MT为接通单元的情况下(阈值电压未达电压VB的情况下)成为接通状态，在为断开单元的情况下(阈值电压为电压VB以上的情况下)成为断开状态。
位线驱动电路180对节点VLSA施加电压VH。电压VH大于电压VCELSRC+VBLC+Vtn(VH＞(VCELSRC+VBLC+Vtn))。由此，节点VLSA的电压VH利用晶体管Tr1被箝位在电压(VCELSRC+VBLC)而供给到位线BL，将位线BL充电到电压(VCELSRC+VBLC)。
另一方面，源极线驱动电路190对源极线CELSRC施加电压VCELSRC。由此，源极线CELSRC与位线BL之间的电位差成为VBLC。
如上所述，位线BL具有相对于电位差(VBLC－α)，电流i_BLC成为阈值电流ITH的负荷特性，在WL充电期间以相对于源极线CELSRC成为电位差(VBLC－α)的方式被充电。因此，在时刻T2位线BL相对于源极线CELSRC的电位差成为VBLC时，流入位线BL的电流i_BLC不受寄生电容Cp的影响迅速达到阈值电流ITH后，逐渐向适合选择存储单元晶体管MT的状态的动作点转移。也就是说，在选择存储单元晶体管MT为接通单元的情况下，电流i_BLC大于阈值电流ITH，在为断开单元的情况下，电流i_BLC小于阈值电流ITH。
其次，对感测期间进行说明。
在时刻T3，感测放大器SA对节点NLO施加“L”电平，使晶体管Tr2成为断开状态，并且对节点XXL施加“H”电平，使晶体管Tr6成为接通状态。由此，位线BL从位线驱动电路180被电性切断，与节点SEN连接。
在选择存储单元晶体管MT为断开单元的情况下，电流i_BLC不会从位线BL流向源极线CELSRC，因此位线BL及节点SEN的电位基本不会从电压(VCELSRC+VBLC)降低。由此，节点SEN维持“H”电平，晶体管Tr8成为接通状态。因此，当晶体管Tr9根据选通信号STB成为接通状态时，与锁存电路SDL连接的节点接地(成为“L”电平)。
另一方面，在选择存储单元晶体管MT为接通单元的情况下，电流i_BLC通过选择存储单元晶体管MT从位线BL流向源极线CELSRC，因此位线BL及节点SEN的电位向源极线CELSRC的电压VCELSRC降低，晶体管Tr8成为断开状态。因此，即便当晶体管Tr9根据选通信号STB成为接通状态时，与锁存电路SDL连接的节点也不会接地(成为“H”电平)。
通过以如上方式进行动作，在感测期间，读出与选择存储单元晶体管MT的阈值电压是否为电压VB以上相应的数据，存储在锁存电路中。
以上，下位页的读出动作结束。
1.2.2关于上位页读出动作
其次，使用图8对上位页读出动作进行说明。图8是用来对第1实施方式的半导体存储装置中的上位页的读出动作进行说明的时序图的一例。
如图8所示，上位页读出动作例如被分类成读出动作AR中的WL充电期间、BL充电期间、及感测期间、以及读出动作CR中的WL充电期间、BL充电期间、及感测期间。在图8的示例中，读出动作AR中的WL充电期间、BL充电期间、及感测期间分别对应于时刻T10至时刻T11之间、时刻T11至时刻T12之间、及时刻T12至时刻T13之间。读出CR中的WL充电期间、BL充电期间、及感测期间分别对应于时刻T13至时刻T14之间、时刻T14至时刻T15之间、及时刻T15至时刻T16之间。
首先，在时刻T10～T12，执行读出动作AR。读出动作AR除对选择字线WL施加电压VA以外，与在图7的时刻T1～T3所说明的下位页读出动作(即读出动作BR)相同。因此，省略时刻T10～T12下的动作的详细情况的说明。
当读出动作AR的感测期间结束时，接着开始读出动作CR的WL充电期间。
在时刻T13，行解码器120对选择字线WL施加读出电压VC。由此，连接在选择字线WL的存储单元晶体管MT在阈值电压未达电压VC(接通单元)的情况下成为接通状态，在为电压VC以上(断开单元)的情况下成为断开状态。
另外，位线驱动电路180对节点VLSA施加电压(VCELSRC+VBLC－α)。感测放大器SA对节点NLO供给电压(VCELSRC+VBLC+Vtn)使晶体管Tr2成为接通状态，并且对节点XXL供给“L”电平，使晶体管Tr6成为断开状态。由此，位线BL从节点SEN电性切断，而连接到节点VLSA。由此，位线BL通过晶体管Tr2利用节点VLSA的电压(VCELSRC+VBLC－α)被再次充电。
另一方面，源极线驱动电路190对源极线CELSRC施加电压(VCELSRC+VBLC－α)。由此，源极线CELSRC相对于位线BL独立地被再次充电到与位线BL相同大小的电压。
如此，在读出动作CR的WL充电期间，与读出动作AR的WL充电期间同样地，位线BL与源极线CELSRC被充电到互为相同大小的电压，因此在位线BL与源极线CELSRC之间基本不会流动电流。另外，伴随位线BL被充电到电压(VCELSRC+VBLC－α)，该寄生电容Cp相对于电压(VCELSRC+VBLC－α)成为“0”。此外，在读出动作AR中，位线BL被充电到电压(VCELSRC+VBLC)，因此读出动作CR的WL充电期间中的BL初始充电电流，小于读出动作AR的WL充电期间中的BL初始充电电流。
藉由以如上方式进行动作，读出动作CR中的WL充电期间结束。
读出动作CR的BL充电期间及感测期间除对选择字线WL施加电压VC以外，与在图7的时刻T2～T3所说明的读出动作BR、或在图8的时刻T11～T12所说明的读出动作AR相同。因此，省略时刻T14～T15下的动作的详细说明。
以上，上位页的读出动作结束。
1.3本实施方式的效果
根据第1实施方式，在WL充电期间，位线驱动电路180对节点VLSA施加电压(VCELSRC+VBLC－α)，将该电压(VCELSRC+VBLC－α)通过晶体管Tr1供给到位线BL。源极线驱动电路190对源极线CELSRC施加电压(VCELSRC+VBLC－α)。另外，在BL充电期间，位线驱动电路180对节点VLSA施加电压VH。晶体管Tr1将电压VH箝位在电压(VCELSRC+VBLC)而供给到位线BL。源极线驱动电路190对源极线CELSRC施加电压VCELSRC。由此，在WL充电期间中能够将位线BL的寄生电容Cp调整到阈值电流ITH的负荷水平。因此，在BL充电期间，能够使流入位线BL的电流i_BLC迅速上升到阈值电流ITH。因此，在BL充电期间，能够迅速判定电流i_BLC是大于或是小于阈值电流ITH，进而，能够缩短读出动作所需的时间。
补充说明，在BL充电期间时位线BL的充电不充分的情况下，电流i_BLC从小于阈值电流ITH的状态开始。并且，电流i_BLC最终在选择存储单元晶体管MT为接通单元的情况下相对于阈值电流ITH变大，在为断开单元的情况下相对于阈值电流ITH变小。因此，在选择存储单元晶体管MT为接通单元的情况下，能够判定出电流i_BLC大于阈值电流ITH所需的时间变长，从而读出动作所需的时间可能变长。
在BL充电期间时位线BL充电过剩的情况下，电流i_BLC从大于阈值电流ITH的状态开始。并且，电流i_BLC最终在选择存储单元晶体管MT为接通单元的情况下相对于阈值电流ITH变大，在为断开单元的情况下相对于阈值电流ITH变小。因此，在选择存储单元晶体管MT为断开单元的情况下，能够判定出电流i_BLC小于阈值电流ITH所需的时间变长，从而读出动作所需的时间可能变长。
与此相对，根据第1实施方式，电流i_BLC在WL充电期间将位线BL预先充电到电压(VCELSRC+VBLC－α)。由此，在BL充电期间时，电流i_BLC从阈值电流ITH开始。因此，能够与选择存储单元晶体管MT为接通单元或断开单元无关地迅速判定电流i_BLC相对于阈值电流ITH的大小关系。
另外，在像上位页读出动作那样通过多个读出动作AR及CR来读出数据的情况下，在读出动作CR的WL充电期间，也将位线BL预先充电到电压(VCELSRC+VBLC－α)。由此，也能够同样缩短读出动作CR的BL充电期间，从而进一步缩短读出动作所需的时间。
另外，感测放大器SA对节点BLC及NLO施加电压(VCELSRC+VBLC+Vtn)。由此，晶体管Tr1在节点VLSA小于电压(VCELSRC+VBLC)的情况下，可不将节点VLSA的电压箝位而传送到位线BL。因此，位线BL能够与晶体管Tr1的阈值电压Vtn无关地利用位线驱动电路180被充电到对节点VLSA施加的电压(VCELSRC+VBLC－α)。
2.第2实施方式
其次，对第2实施方式的半导体存储装置进行说明。第2实施方式与第1实施方式的不同之处在于：使在WL充电期间被充电的位线BL的电压对晶体管Tr1的阈值电压Vtn具有依存性。以下，对于与第1实施方式同等的构成及动作适当省略其说明，主要对与第1实施方式不同的构成及动作进行说明。
2.1关于下位页读出动作
首先，使用图9对下位页读出动作进行说明。图9是用来对第2实施方式的半导体存储装置中的下位页的读出动作进行说明的时序图的一例。图9对应于第1实施方式中的图7。
如图9所示，在时刻T1，行解码器120对选择字线WL施加读出电压VB，并且对非选择字线WL施加电压VREAD。另外，行解码器120对所有选择栅极线SGD施加电压VSGD。另外，在图9中虽未图示，不过行解码器120将使选择晶体管ST2成为接通状态的大小的电压VSGS施加到选择栅极线SGS。
由此，连接在非选择字线WL的存储单元晶体管MT全部成为接通状态。连接在选择字线WL的存储单元晶体管MT在阈值电压未达电压VB(接通单元)的情况下成为接通状态，在为电压VB以上(断开单元)的情况下成为断开状态。另外，通过使选择晶体管ST1及ST2成为接通状态，将串单元SU内无用的电子放电至位线BL侧或源极线CELSRC侧。
另外，在WL充电期间，同步进行位线BL的初始充电。具体来说，位线驱动电路180对节点VLSA施加电压VH。
感测放大器SA对节点BLC及NLO供给电压(VCELSRC+VBLC－α+Vtn)，使晶体管Tr1及Tr2成为接通状态，并且对节点XXL供给“L”电平，使晶体管Tr6成为断开状态。由此，利用晶体管Tr1将节点VLSA的电压VH箝位在电压(VCELSRC+VBLC－α)，将位线BL充电到电压(VCELSRC+VBLC－α)。
另一方面，源极线驱动电路190对源极线CELSRC施加电压(VCELSRC+VBLC－α)。由此，源极线CELSRC相对于位线BL独立地被充电到与位线BL相同大小的电压。
如此，在WL充电期间，位线BL与源极线CELSRC被充电互为相同大小的电压，因此在位线BL与源极线CELSRC之间基本不会流动电流。然而，如上所述，多个位线BL间存在寄生电容Cp。因此，伴随位线BL被充电到电压(VCELSRC+VBLC－α)，以该寄生电容Cp相对于电压(VCELSRC+VBLC－α)成为“0”的方式，BL初始充电电流流入位线BL内。并且，与寄生电容Cp的充电结束相应地BL初始充电电流便不再流动。
其次，对BL充电期间进行说明。
在时刻T2，行解码器120对选择串单元SU的选择栅极线SGD供给电压VSG_sel，对非选择串单元SU的选择栅极线SGD供给电压VSG_usel。由此，非选择串单元SU成为断开状态，选择串单元SU在选择存储单元晶体管MT为接通单元的情况下(阈值电压未达电压VB的情况下)成为接通状态，在为断开单元的情况下(阈值电压为电压VB以上的情况下)成为断开状态。
感测放大器SA对节点BLC及NLO施加电压(VCELSRC+VBLC+Vtn)。由此，利用晶体管Tr1将节点VLSA的电压VH箝位在电压(VCELSRC+VBLC)，将位线BL充电到电压(VCELSRC+VBLC)。
另一方面，源极线驱动电路190对源极线CELSRC施加电压VCELSRC。由此，源极线CELSRC与位线BL之间的电位差成为VBLC。
如上所述，位线BL具有相对于电位差(VBLC－α)，电流i_BLC成为阈值电流ITH的负荷特性，在WL充电期间中以相对于源极线CELSRC成为电位差(VBLC－α)的方式充电。因此，在时刻T2位线BL相对于源极线CELSRC的电位差成为VBLC时，流入位线BL的电流i_BLC不受寄生电容Cp的影响迅速达到阈值电流ITH，然后逐渐向适合选择存储单元晶体管MT的状态的动作点转移。也就是说，在选择存储单元晶体管MT为接通单元的情况下，电流i_BLC大于阈值电流ITH，在为断开单元的情况下，电流i_BLC小于阈值电流ITH。
关于感测期间，与第1实施方式的图7中说明的时刻T3～T4的动作相同，因此省略说明。
以上，下位页的读出动作结束。
2.2关于上位页读出动作
其次，使用图10对上位页读出动作进行说明。图10是用来对第2实施方式的半导体存储装置中的上位页的读出动作进行说明的时序图的一例。图10对应于第1实施方式中的图8。
首先，在时刻T10～T12，执行读出动作AR。读出动作AR除了对选择字线WL施加电压VA以外，与在图9的时刻T1～T3所说明的下位页读出动作(即读出动作BR)相同。因此，省略时刻T10～T12下的动作的详细说明。
当读出动作AR的感测期间结束时，接着开始读出动作CR的WL充电期间。
在时刻T13，行解码器120对选择字线WL施加读出电压VC。由此，连接在选择字线WL的存储单元晶体管MT在阈值电压未达电压VC(接通单元)的情况下成为接通状态，在为电压VC以上(断开单元)的情况下成为断开状态。
另外，感测放大器SA对节点BLC及NLO供给电压(VCELSRC+VBLC－α+Vtn)，使晶体管Tr1及Tr2均成为接通状态，并且对节点XXL供给“L”电平，使晶体管Tr6成为断开状态。由此，利用晶体管Tr1将节点VLSA的电压VH箝位在电压(VCELSRC+VBLC－α)，将位线BL充电到电压(VCELSRC+VBLC－α)。
另一方面，源极线驱动电路190对源极线CELSRC施加电压(VCELSRC+VBLC－α)。由此，源极线CELSRC相对于位线BL独立地被充电到与位线BL相同大小的电压。
如此，在读出动作CR的WL充电期间，与读出动作AR的WL充电期间同样地，位线BL与源极线CELSRC被充电到互为相同大小的电压，因此在位线BL与源极线CELSRC之间基本不会流动电流。另外，伴随位线BL被充电到电压(VCELSRC+VBLC－α)，该寄生电容Cp相对于电压(VCELSRC+VBLC－α)成为“0”。此外，在读出动作AR中，位线BL被充电到电压(VCELSRC+VBLC)，因此读出动作CR的WL充电期间中的BL初始充电电流小于读出动作AR的WL充电期间中的BL初始充电电流。
藉由以如上方式进行动作，读出动作CR中的WL充电期间结束。
读出动作CR的BL充电期间及感测期间除了对选择字线WL施加电压VC以外，与在图9的时刻T2～T3所说明的读出动作BR、或在图10的时刻T11～T12所说明的读出动作AR相同。因此，省略时刻T14～T15下的动作的详细说明。
以上，上位页的读出动作结束。
2.3本实施方式的效果
根据第2实施方式，在WL充电期间，感测放大器SA对节点BLC及NLO施加电压(VCELSRC+VBLC－α+Vtn)。位线驱动电路180对节点VLSA施加电压VH。由此，晶体管Tr1将节点VLSA的电压箝位在电压(VCELSRC+VBLC－α)并传送到位线BL。因此，能够使位线BL的电压对晶体管Tr1的阈值电压Vtn具有依存性同时进行充电。
3.第3实施方式
其次，对第3实施方式的半导体存储装置进行说明。第3实施方式第1实施方式的构成及动作的相同之处在于：与晶体管Tr1的阈值电压Vtn无关地对位线BL的电压进行充电。另一方面，第3实施方式与第1实施方式的不同之处在于：在WL充电期间，将源极线CELSRC从源极线驱动电路190电性切断，并将其充电到与位线BL相同的电压。以下，对于与第1实施方式同等的构成及动作适当省略其说明，主要对与第1实施方式不同的构成及动作进行说明。
3.1关于下位页读出动作
首先，使用图11对下位页读出动作进行说明。图11是用来对第3实施方式的半导体存储装置中的下位页的读出动作进行说明的时序图的一例。图11对应于第1实施方式中的图7。
如图11所示，在时刻T1，行解码器120对所有字线WL施加电压VREAD。另外，行解码器120对选择串单元SU的选择栅极线SGD施加电压VSGD，对非选择串单元SU的选择栅极线SGD施加电压VSG_usel。另外，在图11虽未图示，不过行解码器120对选择栅极线SGS施加电压VSGS。
由此，连接在所有字线WL的存储单元晶体管MT全部成为接通状态。另外，非选择串单元的选择晶体管ST1及ST2分别成为断开状态及接通状态。此外，在图11的示例中，对选择串单元SU的选择晶体管ST1成为接通状态的情况进行了说明，但并不限定于此。也就是说，在WL充电期间，选择串单元SU的选择晶体管ST1的接通断开是任意的，也可以是断开状态。
另外，在WL充电期间，同步进行位线BL的初始充电。具体来说，位线驱动电路180对节点VLSA施加电压(VCELSRC+VBLC－α)。
感测放大器SA对节点BLC及NLO供给电压(VCELSRC+VBLC+Vtn)使晶体管Tr1及Tr2成为接通状态，并且对节点XXL供给“L”电平，使晶体管Tr6成为断开状态。由此，位线BL通过晶体管Tr2利用节点VLSA的电压(VCELSRC+VBLC－α)被充电。
另一方面，将源极线CELSRC从源极线驱动电路190电性切断。另外，如上所述，非选择串单元SU的选择晶体管ST1为断开状态，因此源极线CELSRC相对于位线BL也实质上成为浮动状态。此外，在选择串单元SU的选择晶体管ST1为接通状态的情况下，选择串单元SU可根据选择存储单元晶体管MT的接通断开使位线BL与源极线CELSRC导通。然而，这种通过选择串单元SU的导电路径与能对源极线CELSRC进行充电的导电路径相比非常小，可以忽视，因此源极线CELSRC相对于位线BL也可以视为实质上浮动状态。
如图3所示，位线BL及源极线CELSRC均配置在NAND串NS的上方。由此，源极线CELSRC伴随位线BL的充电，能够通过耦合被充电到相同程度的电位。
此外，此时，配置为能够将源极线CELSRC与接地电性连接的晶体管Tr_SRC经调整以使无用的电子泄放，从而使源极线CELSRC不会被拉入接地电位。由此，晶体管Tr_SRC能够作为将非选择串单元SU内无用的电子放电至接地的路径发挥功能。
如此，在WL充电期间，将位线BL与源极线CELSRC电性切断，因此在位线BL与源极线CELSRC之间基本不会流动电流。然而，如上所述，多个位线BL间存在寄生电容Cp。因此，伴随位线BL被充电到电压(VCELSRC+VBLC－α)，以该寄生电容Cp相对于电压(VCELSRC+VBLC－α)成为“0”的方式，BL初始充电电流流入位线BL内。并且，与寄生电容Cp的充电结束相应地BL初始充电电流便不再流动。
在时刻T2，行解码器120对选择字线WL施加电压VB。由此，连接在选择字线WL的存储单元晶体管MT在阈值电压未达电压VB(接通单元)的情况下成为接通状态，在为电压VB以上(断开单元)的情况下成为断开状态。
关于BL充电期间的其他动作及感测期间，与第1实施方式的图7中说明的时刻T2～T4的动作相同，因此省略说明。
以上，下位页的读出动作结束。
3.2关于上位页读出动作
其次，使用图12对上位页读出动作进行说明。图12是用来对第3实施方式的半导体存储装置中的上位页的读出动作进行说明的时序图的一例。图12对应于第1实施方式中的图8，读出动作AR及CR各自具有WL充电期间、BL充电期间、及感测期间。
首先，在时刻T10～T12，执行读出动作AR。读出动作AR除了对选择字线WL施加电压VA以外，与在图11的时刻T1～T3所说明的下位页读出动作(即读出动作BR)相同。因此，省略时刻T10～T12下的动作的详细说明。
当读出动作AR的感测期间结束时，接着开始读出动作CR的WL充电期间。
在时刻T13，行解码器120对选择字线WL施加读出电压VC。由此，连接在选择字线WL的存储单元晶体管MT在阈值电压未达电压VC(接通单元)的情况下成为接通状态，在为电压VC以上(断开单元)的情况下成为断开状态。
另外，位线驱动电路180对节点VLSA施加电压(VCELSRC+VBLC－α)。感测放大器SA对节点NLO供给电压(VCELSRC+VBLC+Vtn)使晶体管Tr2成为接通状态，并且对节点XXL供给“L”电平，使晶体管Tr6成为断开状态。由此，位线BL从节点SEN电性切断，而连接到节点VLSA。由此，位线BL通过晶体管Tr2利用节点VLSA的电压(VCELSRC+VBLC－α)被充电。
另一方面，源极线CELSRC相对于源极线驱动电路190被电性切断。另外，如上所述，非选择串单元SU的选择晶体管ST1为断开状态，因此源极线CELSRC相对于位线BL也实质上成为浮动状态。由此，源极线CELSRC伴随位线BL的充电，能够通过耦合被充电到相同程度的电位。
如此，在读出动作CR的WL充电期间，与读出动作AR的WL充电期间同样地，位线BL与源极线CELSRC被电性切断，因此在位线BL与源极线CELSRC之间基本不会流动电流。另外，伴随位线BL被充电到电压(VCELSRC+VBLC－α)，该寄生电容Cp相对于电压(VCELSRC+VBLC－α)成为“0”。此外，因为在读出动作AR中位线BL被充电到电压(VCELSRC+VBLC)，所以读出动作CR的WL充电期间中的BL初始充电电流小于读出动作AR的WL充电期间中的BL初始充电电流。
藉由以如上方式进行动作，读出动作CR中的WL充电期间结束。
读出动作CR的BL充电期间及感测期间除了对选择字线WL施加电压VC以外，与在图11的时刻T2～T3所说明的读出动作BR、或在图12的时刻T11～T12所说明的读出动作AR相同。因此，省略时刻T14～T15下的动作的详细说明。
以上，上位页的读出动作结束。
3.3本实施方式的效果
根据第3实施方式，在WL充电期间，源极线CELSRC相对于源极线驱动电路190电性切断，非选择串单元SU的选择晶体管ST1成为断开状态。由此，源极线CELSRC相对于位线BL实质上成为浮动状态。因此，源极线CELSRC在WL充电期间，伴随位线BL被充电到电压(VCELSRC+VBLC－α)，通过耦合被充电到相同程度的电位。并且，位线BL从节点VLSA被充电到电压(VCELSRC+VBLC－α)。因此，能够将位线BL的电压与晶体管Tr1的阈值电压Vtn无关地充电到与阈值电流ITH负荷相当，从而能够产生与第1实施方式同等的效果。
另外，行解码器120在读出动作AR的WL充电期间，对所有字线WL施加电压VREAD。进而，晶体管Tr_SRC经调整能够维持源极线CELSRC的电位，同时将无用电子泄放至接地。由此，非选择串单元SU能够将位线BL与源极线CELSRC电性切断，同时将内部无用的电子放电至源极线CELSRC侧。
4.第4实施方式
其次，对第4实施方式的半导体存储装置进行说明。第4实施方式与第2实施方式的构成及动作的相同之处在于：根据晶体管Tr1的阈值电压Vtn对位线BL的电压进行充电。另一方面，第4实施方式与第2实施方式的不同之处在于：在WL充电期间，将源极线CELSRC从源极线驱动电路190电性切断，同时将位线BL充电到相同电压。以下，对于与第2实施方式同等的构成及动作适当省略其说明，主要对与第2实施方式不同的构成及动作进行说明。
4.1关于下位页读出动作
首先，使用图13对下位页读出动作进行说明。图13是用来对第4实施方式的半导体存储装置中的下位页的读出动作进行说明的时序图的一例。图13对应于第2实施方式中的图9。
如图13所示，在时刻T1，行解码器120对所有字线WL施加电压VREAD。另外，行解码器120对选择串单元SU的选择栅极线SGD施加电压VSGD，对非选择串单元SU的选择栅极线SGD施加电压VSG_usel。另外，在图13中虽未图示，不过行解码器120对选择栅极线SGS施加电压VSGS。
由此，连接在所有字线WL的存储单元晶体管MT全部成为接通状态。另外，非选择串单元的选择晶体管ST1及ST2分别成为断开状态及接通状态。此外，在图13的示例中，与第3实施方式中的图11的情况同样地，对选择串单元SU的选择晶体管ST1成为接通状态的情况进行了说明，但并不限定于此。也就是说，在WL充电期间，选择串单元SU的选择晶体管ST1的接通断开是任意的，也可以是断开状态。
另外，在WL充电期间，同步进行位线BL的初始充电。具体来说，位线驱动电路180对节点VLSA施加电压VH。
感测放大器SA对节点BLC及NLO供给电压(VCELSRC+VBLC－α+Vtn)，使晶体管Tr1及Tr2成为接通状态，并且对节点XXL供给“L”电平，使晶体管Tr6成为断开状态。由此，利用晶体管Tr1将节点VLSA的电压VH箝位在电压(VCELSRC+VBLC－α)而供给到位线BL。
另一方面，将源极线CELSRC从源极线驱动电路190电性切断。另外，如上所述，非选择串单元SU的选择晶体管ST1为断开状态，因此源极线CELSRC相对于位线BL也实质上成为浮动状态。由此，源极线CELSRC伴随位线BL的充电，能够通过耦合被充电到相同程度的电位。
此外，此时，将源极线CELSRC与接地连接的晶体管Tr_SRC经调整以使无用电子泄放，从而使源极线CELSRC不会被拉入接地电位。由此，晶体管Tr_SRC能够作为将非选择串单元SU内无用的电子放电至接地的路径发挥功能。
如此，在WL充电期间，位线BL与源极线CELSRC被电性切断，因此在位线BL与源极线CELSRC之间基本不会流动电流。然而，如上所述，多个位线BL间存在寄生电容Cp。因此，伴随位线BL被充电到电压(VCELSRC+VBLC－α)，以该寄生电容Cp相对于电压(VCELSRC+VBLC－α)成为“0”的方式，BL初始充电电流流入位线BL内。并且，与寄生电容Cp的充电结束相应地BL初始充电电流便不再流动。
在时刻T2，行解码器120对选择字线WL施加电压VB。由此，连接在选择字线WL的存储单元晶体管MT在阈值电压未达电压VB(接通单元)的情况下成为接通状态，在为电压VB以上(断开单元)的情况下成为断开状态。
关于BL充电期间的其他动作及感测期间，与第2实施方式的图9中说明的时刻T2～T4的动作相同，因此省略说明。
以上，下位页的读出动作结束。
3.2关于上位页读出动作
其次，使用图14对上位页读出动作进行说明。图14是用来对第4实施方式的半导体存储装置中的上位页的读出动作进行说明的时序图的一例。图14对应于第2实施方式中的图10，读出动作AR及CR各自具有WL充电期间、BL充电期间、及感测期间。
首先，在时刻T10～T12，执行读出动作AR。读出动作AR除了对选择字线WL施加电压VA以外，与在图13的时刻T1～T3所说明的下位页读出动作(即读出动作BR)相同。因此，省略时刻T10～T12下的动作的详细说明。
当读出动作AR的感测期间结束时，接着开始读出动作CR的WL充电期间。
在时刻T13，行解码器120对选择字线WL施加读出电压VC。由此，连接在选择字线WL的存储单元晶体管MT在阈值电压未达电压VC(接通单元)的情况下成为接通状态，在为电压VC以上(断开单元)的情况下成为断开状态。
另外，感测放大器SA对节点BLC及NLO供给电压(VCELSRC+VBLC－α+Vtn)，使晶体管Tr1及Tr2均成为接通状态，并且对节点XXL供给“L”电平，使晶体管Tr6成为断开状态。由此，利用晶体管Tr1将节点VLSA的电压VH箝位在电压(VCELSRC+VBLC－α)，将位线BL充电到电压(VCELSRC+VBLC－α)。
另一方面，源极线CELSRC相对于源极线驱动电路190被电性切断。另外，如上所述，非选择串单元SU的选择晶体管ST1为断开状态，因此源极线CELSRC相对于位线BL也实质上成为浮动状态。由此，源极线CELSRC伴随位线BL的充电，能够通过耦合被充电到相同程度的电位。
如此，在读出动作CR的WL充电期间，与读出动作AR的WL充电期间同样地，位线BL与源极线CELSRC被电性切断，因此在位线BL与源极线CELSRC之间基本不会流动电流。另外，伴随位线BL被充电到电压(VCELSRC+VBLC－α)，该寄生电容Cp相对于电压(VCELSRC+VBLC－α)成为“0”。此外，因为在读出动作AR中位线BL被充电到电压(VCELSRC+VBLC)，所以读出动作CR的WL充电期间中的BL初始充电电流小于读出动作AR的WL充电期间中的BL初始充电电流。
藉由以如上方式进行动作，读出动作CR中的WL充电期间结束。
读出动作CR的BL充电期间及感测期间除了对选择字线WL施加电压VC以外，与在图13的时刻T2～T3所说明的读出动作BR、或在图14的时刻T11～T12所说明的读出动作AR相同。因此，省略时刻T14～T15下的动作的详细说明。
以上，上位页的读出动作结束。
4.3本实施方式的效果
根据第4实施方式，与第3实施方式同样地，在WL充电期间，将源极线CELSRC相对于源极线驱动电路190电性切断，非选择串单元SU的选择晶体管ST1成为断开状态。由此，源极线CELSRC相对于位线BL实质上成为浮动状态。因此，源极线CELSRC在WL充电期间，伴随位线BL被充电到电压(VCELSRC+VBLC－α)，通过耦合被充电到相同程度的电位。并且，感测放大器SA对节点BLC及NLO施加电压(VCELSRC+VBLC－α+Vtn)。位线驱动电路180对节点VLSA施加电压VH。由此，晶体管Tr1将节点VLSA的电压箝位在电压(VCELSRC+VBLC－α)并传送到位线BL。因此，能够使位线BL的电压对晶体管Tr1的阈值电压Vtn具有依存性同时将其充电到与阈值电流ITH负荷相当，从而能够产生与第2实施方式同等的效果。
5.其他
以上，对各种实施方式进行了说明，但第1实施方式、第2实施方式、第3实施方式、及第4实施方式并不限定于此，可适当应用各种变化。
例如，在所述各实施方式中，对存储单元晶体管MT能存储2比特数据的情况(MLC：Multi level cell，多层单元)进行了说明，并不限定于此。例如，在存储单元晶体管MT能存储3比特数据的情况下(TLC：Triple level cell，三层单元)、及能存储更多比特数据的情况下，也同样可以应用。另外，在存储单元晶体管MT能存储1比特数据的情况下(SLC：Singlelevel cell，单层单元)，也可以应用所述图7、图9、图11、及图13的实例。
另外，在所述各实施方式中，在上位页读出动作中，对读出动作AR后接着执行读出动作CR的情况进行了说明，但并不限定于此。例如，在上位页读出动作中，也可以在读出动作CR后接着执行读出动作AR。在该情况下，通过交换对选择字线WL施加的电压，可以应用所述图8、图10、图12、及图14的实例。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并非意图限定发明的范围。这些实施方式能以其他各种方式实施，在不脱离发明主旨的的范围内，可以进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨中，同样包含在权利要求书所记载的发明及与其均等的范围内。
[符号说明]
1 存储器系统
100 NAND闪速存储器
110 存储单元阵列
120 行解码器
130 驱动器
140 感测放大器模块
150 地址寄存器
160 指令寄存器
170 定序器
180 位线驱动电路
190 源极线驱动电路
200 存储器控制器
210 主机接口电路
220 存储器
230 处理器
240 缓冲存储器
250 NAND接口电路
260 ECC电路
300 主机机器

Claims (14)

1.一种半导体存储装置，其具备：
第1存储单元晶体管；
位线，连接在所述第1存储单元晶体管的第1端；
源极线，连接在所述第1存储单元晶体管的第2端；及
控制电路；且
述控制电路配置为：在从所述第1存储单元晶体管进行读出动作时，
在第1期间，对所述位线施加第1电压，
在所述第1期间之后的第2期间，对所述位线施加大于所述第1电压的第2电压，并且对所述源极线施加小于所述第1电压的第3电压，
在所述第2期间之后的第3期间，感测所述第1存储单元晶体管的数据。
2.根据权利要求1所述的半导体存储装置，其中
所述控制电路配置为在所述第1期间，对所述源极线施加所述第1电压。
3.根据权利要求2所述的半导体存储装置，其中
所述控制电路包含：
第1驱动电路；及
第1晶体管，包含第1端及第2端，且具有第1阈值电压，所述第1端经由所述位线连接在所述第1存储单元晶体管的第1端，所述第2端连接在所述第1驱动电路；且
述控制电路配置为：在所述第1期间，
对所述第1晶体管的栅极施加所述第2电压与所述第1阈值电压之和，
将通过所述第1驱动电路施加的所述第1电压经由所述第1晶体管供给到所述位线。
4.根据权利要求2所述的半导体存储装置，其中
所述控制电路包含：
第1驱动电路；及
第1晶体管，包含第1端及第2端，且具有第1阈值电压，所述第1端经由所述位线连接在所述第1存储单元晶体管的第1端，所述第2端连接在所述第1驱动电路；且
述控制电路配置为：在所述第1期间，
对所述第1晶体管的栅极施加所述第1电压与所述第1阈值电压之和，
通过所述第1晶体管将利用所述第1驱动电路施加的电压箝位在所述第1电压而供给到所述位线。
5.根据权利要求1所述的半导体存储装置，其进而具备：
第2晶体管，配置为能够将所述第1存储单元晶体管的第1端与所述位线之间电性连接；
第2存储单元晶体管，包含连接在所述位线的第1端、连接在所述源极线的第2端、及连接在与所述第1存储单元晶体管的栅极连接的字线的栅极；以及
第3晶体管，配置为能够将所述第2存储单元晶体管的第1端与所述位线之间电性连接；且
所述控制电路配置为在所述第1期间，使所述第3晶体管成为断开状态。
6.根据权利要求5所述的半导体存储装置，其中
所述控制电路包含：
第1驱动电路；及
第1晶体管，包含第1端及第2端，且具有第1阈值电压，所述第1端经由所述位线连接在所述第1存储单元晶体管的第1端，所述第2端连接在所述第1驱动电路；且
所述控制电路配置为：在所述第1期间，
对所述第1晶体管的栅极施加所述第2电压与所述第1阈值电压之和，
将从所述第1驱动电路驱动的所述第1电压经由所述第1晶体管供给到所述位线。
7.根据权利要求5所述的半导体存储装置，其中
所述控制电路包含：
第1驱动电路；及
第1晶体管，包含第1端及第2端，且具有第1阈值电压，所述第1端经由所述位线连接在所述第1存储单元晶体管的第1端，所述第2端连接在所述第1驱动电路；且
所述控制电路配置为：在所述第1期间，
对所述第1晶体管的栅极施加所述第1电压与所述第1阈值电压之和，
通过所述第1晶体管将从所述第1驱动电路驱动的电压箝位在所述第1电压而供给到所述位线。
8.根据权利要求1所述的半导体存储装置，其中
所述第1存储单元晶体管配置为能够保存2比特以上的数据，且
所述控制电路配置为：
在所述第3期间，使用第1读出电压感测所述第1存储单元晶体管的数据，
在所述第3期间之后的第4期间，对所述位线施加所述第1电压，
在所述第4期间之后的第5期间，对所述位线施加所述第2电压并且对所述源极线施加所述第3电压，
在所述第5期间之后的第6期间，使用第2读出电压感测所述第1存储单元晶体管的数据。
9.根据权利要求8所述的半导体存储装置，其中
所述控制电路配置为在所述第1期间及所述第4期间，对所述源极线施加所述第1电压。
10.根据权利要求9所述的半导体存储装置，其中
所述控制电路包含：
第1驱动电路；及
第1晶体管，包含第1端及第2端，且具有第1阈值电压，所述第1端经由所述位线连接在所述第1存储单元晶体管的第1端，所述第2端连接在所述第1驱动电路；且
述控制电路配置为：在所述第1期间及所述第4期间，
对所述第1晶体管的栅极施加所述第2电压与所述第1阈值电压之和，
将通过所述第1驱动电路施加的所述第1电压经由所述第1晶体管供给到所述位线。
11.根据权利要求9所述的半导体存储装置，其中
所述控制电路包含：
第1驱动电路；及
第1晶体管，包含第1端及第2端，且具有第1阈值电压，所述第1端经由所述位线连接在所述第1存储单元晶体管的第1端，所述第2端连接在所述第1驱动电路；
述控制电路配置为：在所述第1期间及所述第4期间，
对所述第1晶体管的栅极施加所述第1电压与所述第1阈值电压之和，
通过所述第1晶体管将利用所述第1驱动电路施加的电压箝位在所述第1电压而供给到所述位线。
12.根据权利要求8所述的半导体存储装置，其进而具备：
第2晶体管，配置为能够将所述第1存储单元晶体管的第1端与所述位线之间电性连接；
第2存储单元晶体管，包含连接在所述位线的第1端、连接在所述源极线的第2端、及连接在与所述第1存储单元晶体管的栅极连接的字线的栅极；以及
第3晶体管，配置为能够将所述第2存储单元晶体管的第1端与所述位线之间电性连接；且
所述控制电路配置为在所述第1期间及所述第4期间，使所述第3晶体管成为断开状态。
13.根据权利要求12所述的半导体存储装置，其中
所述控制电路包含：
第1驱动电路；及
第1晶体管，包含第1端及第2端，且具有第1阈值电压，所述第1端经由所述位线连接在所述第1存储单元晶体管的第1端，所述第2端连接在所述第1驱动电路；且
述控制电路配置为：在所述第1期间及所述第4期间，
对所述第1晶体管的栅极施加所述第2电压与所述第1阈值电压之和，
将从所述第1驱动电路驱动的所述第1电压经由所述第1晶体管供给到所述位线。
14.根据权利要求12所述的半导体存储装置，其中
所述控制电路包含：
第1驱动电路；及
第1晶体管，包含第1端及第2端，且具有第1阈值电压，所述第1端经由所述位线连接在所述第1存储单元晶体管的第1端，所述第2端连接在所述第1驱动电路；且
述控制电路配置为：在所述第1期间及所述第4期间，
对所述第1晶体管的栅极施加所述第1电压与所述第1阈值电压之和，
通过所述第1晶体管将从所述第1驱动电路驱动的电压箝位在所述第1电压而供给到所述位线。
CN201910561428.6A 2018-10-31 2019-06-26 半导体存储装置 Active CN111128285B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018205000A JP2020071892A (ja) 2018-10-31 2018-10-31 半導体記憶装置
JP2018-205000 2018-10-31

Publications (2)

Publication Number Publication Date
CN111128285A true CN111128285A (zh) 2020-05-08
CN111128285B CN111128285B (zh) 2023-10-17

Family

ID=70327275

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910561428.6A Active CN111128285B (zh) 2018-10-31 2019-06-26 半导体存储装置

Country Status (4)

Country Link
US (1) US10861536B2 (zh)
JP (1) JP2020071892A (zh)
CN (1) CN111128285B (zh)
TW (1) TWI704563B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021125277A (ja) * 2020-02-05 2021-08-30 キオクシア株式会社 半導体記憶装置
KR20230009509A (ko) * 2021-02-09 2023-01-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 판독 시간을 개선하는 기법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150071005A1 (en) * 2013-09-11 2015-03-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN106504786A (zh) * 2015-09-08 2017-03-15 株式会社东芝 半导体存储装置
CN107170746A (zh) * 2016-03-02 2017-09-15 东芝存储器株式会社 半导体存储装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7561472B2 (en) * 2006-09-11 2009-07-14 Micron Technology, Inc. NAND architecture memory with voltage sensing
JP5127439B2 (ja) * 2007-12-28 2013-01-23 株式会社東芝 半導体記憶装置
JP4635066B2 (ja) * 2008-03-19 2011-02-16 株式会社東芝 半導体記憶装置
JP2010009733A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置
KR101036720B1 (ko) 2009-02-02 2011-05-24 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
US8520441B2 (en) 2010-11-16 2013-08-27 Sandisk Technologies Inc. Word line kicking when sensing non-volatile storage
JP4982606B2 (ja) 2010-12-22 2012-07-25 株式会社東芝 半導体記憶装置およびその制御方法
KR101775660B1 (ko) 2011-09-29 2017-09-07 삼성전자주식회사 워드 라인 전압의 변화없이 상이한 문턱 전압들을 갖는 메모리 셀들을 읽는 방법 및 그것을 이용한 불 휘발성 메모리 장치
US8917557B2 (en) * 2011-12-15 2014-12-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9042190B2 (en) 2013-02-25 2015-05-26 Micron Technology, Inc. Apparatuses, sense circuits, and methods for compensating for a wordline voltage increase
TW201528439A (zh) * 2013-10-07 2015-07-16 Conversant Intellectual Property Man Inc 用於非揮發性半導體記憶體裝置具有可製造選擇閘極的胞元陣列
US9543023B2 (en) * 2015-01-23 2017-01-10 Sandisk Technologies Llc Partial block erase for block programming in non-volatile memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150071005A1 (en) * 2013-09-11 2015-03-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN106504786A (zh) * 2015-09-08 2017-03-15 株式会社东芝 半导体存储装置
CN107170746A (zh) * 2016-03-02 2017-09-15 东芝存储器株式会社 半导体存储装置

Also Published As

Publication number Publication date
JP2020071892A (ja) 2020-05-07
TWI704563B (zh) 2020-09-11
US20200135271A1 (en) 2020-04-30
US10861536B2 (en) 2020-12-08
TW202018719A (zh) 2020-05-16
CN111128285B (zh) 2023-10-17

Similar Documents

Publication Publication Date Title
US11915759B2 (en) Memory system for restraining threshold variation to improve data reading
US11804267B2 (en) Memory system having semiconductor memory device that performs verify operations using various verify voltages
US8937833B2 (en) Semiconductor memory device including memory cells and a peripheral circuit and method of operating the same
US9472296B2 (en) Semiconductor memory device including circuits with data holding capability and bus for data transmission
US20170117050A1 (en) Memory chip, memory device, and reading method
US20150332775A1 (en) Semiconductor memory device storing management data redundantly in different pages
US10453542B2 (en) Memory device and method of operating the same
US11842759B2 (en) Nonvolatile semiconductor memory device
CN111128285B (zh) 半导体存储装置
JP2009048750A (ja) 不揮発性半導体記憶装置
US20150194220A1 (en) Semiconductor device and memory system including the same
US11776593B2 (en) Semiconductor device and continuous reading method
JP2009043322A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Tokyo

Applicant after: Kaixia Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant