TW202018719A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種可縮短讀出動作之期間之半導體記憶裝置。 一種實施形態之半導體記憶裝置具備第1記憶胞電晶體、連接於上述第1記憶胞電晶體之第1端之位元線、連接於上述第1記憶胞電晶體之第2端之源極線、及控制電路。上述控制電路構成為：於自上述第1記憶胞電晶體進行讀出動作時，於第1期間，對上述位元線施加第1電壓，於上述第1期間之後之第2期間，對上述位元線施加大於上述第1電壓之第2電壓，且對上述源極線施加小於上述第1電壓之第3電壓，於上述第2期間之後之第3期間，感測上述第1記憶胞電晶體之資料。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
已知有具備作為非揮發性記憶體之NAND(Not AND，反及)快閃記憶體、及控制該NAND快閃記憶體之記憶體控制器之記憶體系統。
實施形態提供一種可縮短讀出動作之期間之半導體記憶裝置。
實施形態之半導體記憶裝置具備：第1記憶胞電晶體；位元線，其連接於上述第1記憶胞電晶體之第1端；源極線，其連接於上述第1記憶胞電晶體之第2端；及控制電路。上述控制電路配置為：於自上述第1記憶胞電晶體進行讀出動作時，於第1期間，對上述位元線施加第1電壓，於上述第1期間之後之第2期間，對上述位元線施加大於上述第1電壓之第2電壓，並且對上述源極線施加小於上述第1電壓之第3電壓，於上述第2期間之後之第3期間，感測上述第1記憶胞電晶體之資料。
以下，參照圖式，對實施形態進行說明。再者，於以下說明中，對具有同一功能及構成之構成要素標註共同之參照符號。又，於區分具有共同之參照符號之複數個構成要素之情形時，對該共同之參照符號標註下標加以區分。再者，於無須特意區分複數個構成要素之情形時，對該複數個構成要素僅標註共同之參照符號，不標註下標。
1.第1實施形態 對第1實施形態之半導體記憶裝置說明。以下，以作為半導體記憶裝置之NAND快閃記憶體、及具備該NAND快閃記憶體之記憶體系統為例來進行說明。
1.1構成 對第1實施形態之記憶體系統之構成進行說明。
1.1.1記憶體系統之構成 首先，使用圖1，對包含第1實施形態之記憶體系統之構成之概要進行說明。
如圖1所示，記憶體系統1具備半導體記憶裝置(NAND快閃記憶體)100、及記憶體控制器200。NAND快閃記憶體100及記憶體控制器200例如可藉由其等之組合構成一個半導體裝置，作為其示例，可列舉如SDTM 卡等記憶卡、及SSD(Solid State Drive，固態磁碟機)等。
NAND快閃記憶體100具備複數個記憶胞，非揮發地記憶資料。記憶體控制器200藉由NAND匯流排連接至NAND快閃記憶體100，藉由主機匯流排連接至主機機器300。而且，記憶體控制器200控制NAND快閃記憶體100，又，響應於自主機機器300接收之命令對NAND快閃記憶體100進行存取。主機機器300例如為數位相機或個人電腦等，主機匯流排例如為適配SDTM 介面、SAS(Serial Attached SCSI(Small Computer System Interface，小型電腦系統介面)，串列連接SCSI介面)、SATA(Serial ATA(Advanced Technology Attachment，高級技術附件)，串列ATA)、PCIe(Peripheral Component Interconnect Express，周邊元件互連高速)、或NVMe(Non-Volatile Memory Express，非揮發性記憶體主機控制器介面規範)之匯流排。NAND匯流排進行適配於NAND介面之信號之發送接收。
NAND介面之信號之具體例為晶片使能信號CEn、位址閂使能信號ALE、指令閂使能信號CLE、寫入使能信號WEn、讀取使能信號REn、就緒/忙碌信號RBn、及輸入輸出信號DQ。
信號CEn為用以啟用NAND快閃記憶體100之信號，以“L(Low，低)”位準斷言。信號CLE及ALE係通知NAND快閃記憶體100對NAND快閃記憶體100之輸入信號DQ分別為指令及位址之信號。信號WEn以“L”位準斷言，係用以使NAND快閃記憶體100取得輸入信號DQ之信號。信號REn亦以“L”位準斷言，係用以自NAND快閃記憶體100讀出輸出信號DQ之信號。就緒/忙碌信號RBn係表示NAND快閃記憶體100為就緒狀態(可接收來自記憶體控制器200之命令之狀態)或為忙碌狀態(無法接收來自記憶體控制器200之命令之狀態)之信號，“L”位準表示忙碌狀態。輸入輸出信號DQ為例如8位元之信號。並且輸入輸出信號DQ係於NAND快閃記憶體100與記憶體控制器200之間發送接收之資料之實體，為指令CMD、位址ADD、以及寫入資料及讀出資料等資料DAT。
1.1.2記憶體控制器之構成 繼而，使用圖1，對記憶體控制器200之構成之詳細情況進行說明。
記憶體控制器200例如為SoC(System on a Chip，系統單晶片)，具備主機介面電路210、記憶體(RAM，Random Access Memory，隨機存取記憶體)220、處理器(CPU，Central Processing Unit，中央處理單元)230、緩衝記憶體240、NAND介面電路250、及ECC(Error Correcting Code，錯誤校正碼)電路260。再者，以下說明之記憶體控制器200之各部210-260之功能亦可藉由硬體構成實現，或亦可藉由硬體資源與韌體之組合構成實現。
主機介面電路210藉由主機匯流排與主機機器300連接，將自主機機器300接收之命令及資料分別傳送至處理器230及緩衝記憶體240。又，響應處理器230之命令，將緩衝記憶體240內之資料傳送至主機機器300。
記憶體220例如為DRAM等半導體記憶體，用作處理器230之作業區域。並且，記憶體220保持用以管理NAND快閃記憶體100之韌體及管理表格等。
處理器230控制記憶體控制器200整體之動作。例如處理器230於自主機機器300接收到寫入命令時，響應於該寫入命令，對NAND介面電路250發出寫入命令。讀出處理及刪除處理時亦相同。
緩衝記憶體240暫時保持寫入資料及讀出資料。
NAND介面電路250經由NAND匯流排與NAND快閃記憶體100連接，負責與NAND快閃記憶體100之通信。並且，基於自處理器230接收之命令，將信號CEn、ALE、CLE、WEn、及REn輸出至NAND快閃記憶體100。又，於寫入處理時，將以處理器230發出之寫入指令及緩衝記憶體240內之寫入資料作為輸入輸出信號DQ傳送至NAND快閃記憶體100。進而，於讀出處理時，將以處理器230發出之讀出指令作為輸入輸出信號DQ傳送至NAND快閃記憶體100，進而，接收自NAND快閃記憶體100讀出之資料作為輸入輸出信號DQ，將其傳送至緩衝記憶體240。
ECC電路260進行與NAND快閃記憶體100所記憶之資料相關之錯誤檢測及錯誤校正處理。即，ECC電路260於資料之寫入處理時產生錯誤校正碼，將其賦予寫入資料，於資料之讀出處理時將其解碼，檢測有無錯誤位元。並且，當檢測到錯誤位元時，特定出該錯誤位元之位置，從而校正錯誤。
1.1.3 NAND快閃記憶體之構成 其次，對NAND快閃記憶體100之構成進行說明。如圖1所示，NAND快閃記憶體100具備記憶胞陣列110、列解碼器120、驅動器130、感測放大器模組140、位址暫存器150、指令暫存器160、及定序器170。
記憶胞陣列110具備包含與列及行建立對應之複數個非揮發性記憶胞之複數個區塊BLK。於圖1中，作為一例，圖示4個區塊BLK0～BLK3。並且，記憶胞陣列110記憶自記憶體控制器200賦予之資料。
列解碼器120基於位址暫存器150內之區塊位址BA選擇區塊BLK0～BLK3之任一者，進而，於所選擇之區塊BLK中選擇字元線。
驅動器130基於位址暫存器150內之頁位址PA，經由列解碼器120對所選擇之區塊BLK供給電壓。
感測放大器模組140於資料之讀出處理時感測記憶胞陣列110內之記憶胞電晶體之閾值電壓，讀出資料。並且，將該資料DAT輸出至記憶體控制器200。於資料之寫入處理時，將自記憶體控制器200接收之寫入資料DAT傳送至記憶胞陣列110。
位址暫存器150保持自記憶體控制器200接收之位址ADD。該位址ADD中包含上述區塊位址BA及頁位址PA。指令暫存器160保持自記憶體控制器200接收之指令CMD。
定序器170基於指令暫存器160所保持之指令CMD，控制NAND快閃記憶體100整體之動作。
其次，使用圖2對上述區塊BLK之構成進行說明。圖2為任一區塊BLK之電路圖。
如圖2所示，區塊BLK例如包含4個串單元SU(SU0～SU3)。並且，各個串單元SU包含複數個NAND串NS。記憶胞陣列110內之區塊數及區塊BLK內之串單元數為任意數量。
NAND串NS各者例如包含64個記憶胞電晶體MT(MT0～MT63)以及選擇電晶體ST1及ST2。記憶胞電晶體MT具備控制閘極及電荷儲存層，非揮發地保持資料。並且，記憶胞電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。
串單元SU0～SU3各者之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。與此相對，串單元SU0～SU3各者之選擇電晶體ST2之閘極例如共同連接於選擇閘極線SGS。或者，亦可對每個串單元連接不同之選擇閘極線SGS0～SGS3(未圖示)。又，位於同一區塊BLK內之記憶胞電晶體MT0～MT63之控制閘極分別共同連接於字元線WL0～WL63。
又，於記憶胞陣列110內，位於同一行之NAND串NS之選擇電晶體ST1之汲極共同連接於位元線BL(BL0～BL(m－1)，其中m為2以上之自然數)。即，位元線BL於複數個區塊BLK間將位於同一行NAND串NS共同連接。進而，複數個選擇電晶體ST2之源極共同連接於源極線CELSRC。
即，串單元SU係連接於不同之位元線BL、且連接於同一選擇閘極線SGD之NAND串NS之集合體。亦將串單元SU中共同連接於同一字元線WL之記憶胞電晶體MT之集合體稱為胞單元CU(或記憶體組)。又，區塊BLK係共用字元線WL之複數個串單元SU之集合體。並且，記憶胞陣列110係共用位元線BL之複數個區塊BLK之集合體。
圖3係區塊BLK之一部分區域之剖視圖。如圖3所示，於p型井區域10上形成有複數個NAND串NS。即，在p型井區域10上，依序積層有作為選擇閘極線SGS發揮功能之例如4層配線層11、作為字元線WL0～WL63發揮功能之64層配線層12、及作為選擇閘極線SGD發揮功能之例如4層配線層13。於積層之配線層間，形成有未圖示之絕緣膜。
並且，形成有通過該等配線層13、12、11到達p型井區域10之柱狀導電體14。於導電體14之側面，依序形成有閘極絕緣膜15、電荷儲存層(絕緣膜或導電膜)16、及區塊絕緣膜17，藉此形成記憶胞電晶體MT、以及選擇電晶體ST1及ST2。導電體14作為NAND串NS之電流路徑發揮功能，成為形成各電晶體之通道之區域。並且，於導電體14之上方，形成有作為位元線BL發揮功能之金屬配線層18。導電體14與金屬配線層18經由接觸插塞25連接。
於p型井區域10之表面區域內，形成有n+ 型雜質擴散層19。於n+ 型雜質擴散層19上形成有接觸插塞20，接觸插塞20連接於作為源極線CELSRC發揮功能之金屬配線層21。進而，於p型井區域10之表面區域內形成有p+ 型雜質擴散層22。於p+ 型雜質擴散層22上形成有接觸插塞23，接觸插塞23連接於作為井配線CPWELL發揮功能之金屬配線層24。井配線CPWELL係用以經由p型井區域10對導電體14施加電位之配線。
以上之構成於記載圖3之紙面之深度方向上排列有複數個，藉由排列於深度方向上之複數個NAND串NS之集合形成串單元SU。
於本例中，1個記憶胞電晶體MT例如可保持2位元資料。將該2位元資料自下位位元起分別稱為下位(Lower)位元及上位(Upper)位元。並且，將從屬於同一胞單元CU之記憶胞所保持之下位位元之集合稱為下位頁，將上位位元之集合稱為上位頁。即，對1個串單元SU內之1根字元線WL(1個胞單元CU)分配2頁，包含64根字元線WL之串單元SU具有128頁之容量。或者，換言之，「頁」亦可定義為形成於胞單元CU之記憶體空間之一部分。資料之寫入及讀出亦可針對每一該頁或每一胞單元CU進行。另一方面，資料之刪除係以區塊BLK為單位進行。
圖4係表示各記憶胞電晶體MT可獲取之資料、閾值電壓分佈、及讀出處理時使用之電壓之圖表。
如上所述，記憶胞電晶體MT可保持2位元資料。即，記憶胞電晶體MT可根據閾值電壓取4種狀態。將該4種狀態按閾值電壓自低到高依序稱為“Er”狀態、“A”狀態、“B”狀態、及“C”狀態。
“Er”狀態之記憶胞電晶體MT之閾值電壓未達電壓VA，相當於資料之刪除狀態。“A”狀態之記憶胞電晶體MT之閾值電壓為電壓VA以上且未達電壓VB(＞VA)。“B”狀態之記憶胞電晶體MT之閾值電壓為電壓VB以上且未達電壓VC(＞VB)。“C”狀態之記憶胞電晶體MT之閾值電壓為電壓VC以上且未達電壓VREAD。如此分佈之4種狀態中，“C”狀態為閾值電壓最高之狀態。電壓VA～VC亦總稱為電壓VCGR。電壓VREAD例如為於讀出動作時對非讀出對象之字元線WL施加之電壓，係與保持資料無關地使記憶胞電晶體MT接通之電壓。
上述閾值電壓分佈係藉由寫入上述包含下位位元及上位位元之2位元(2頁)資料而實現。即，上述“Er”狀態至“C”狀態與下位位元及上位位元之關係如下所示。 “Er”狀態：“11”(以“上位/下位”之順序表述) “A”狀態：“01” “B”狀態：“00” “C”狀態：“10”
如此，與閾值電壓分佈下相鄰之2個狀態對應之資料間，2位元中僅有1位元發生變化。
因此，當讀出下位位元時，使用與下位位元之值(“0”或“1”)變化之邊界相當之電壓即可，這一點對於上位位元亦相同。
即，如圖4所示，下位頁讀出將區分“A”狀態與“B”狀態之電壓VB用作讀出位準。將使用電壓VB之讀出動作稱為讀出動作BR。
讀出動作BR判定記憶胞電晶體MT之閾值電壓是否未達電壓VB。
上位頁讀出將區分“Er”狀態與“A”狀態之電壓VA、及區分“B”狀態與“C”狀態之電壓VC用作讀出位準。將使用電壓VA及VC之讀出動作分別稱為讀出動作AR及CR。
讀出動作AR判定記憶胞電晶體MT之閾值電壓是否未達電壓VA。即，藉由讀出動作AR特定出刪除狀態之記憶胞電晶體MT。讀出動作CR判定記憶胞電晶體MT之閾值電壓是否未達電壓VC。
1.1.4關於記憶胞陣列與感測放大器模組之連接構成 其次，使用圖5所示之電路圖之一例對第1實施形態之半導體記憶裝置之記憶胞陣列與感測放大器模組之連接構成進行說明。於圖5之示例中，為了方便說明，表示記憶胞陣列110中之某一區塊BLK中之串單元SU0與感測放大器模組140之連接構成。如圖5所示，感測放大器模組140具備設置於每根位元線BL之感測放大器單元SAU(SAU0、SAU1、…、SAU(m－1))。
於NAND串NS與感測放大器單元SAU之間，各位元線BL之間具有寄生電容Cp(Cp0、Cp1、…)。再者，圖5之示例僅圖示出位元線BLk與位元線BL(k＋1)之間之寄生電容Cp(k)，但並不限定於此，寄生電容Cp可存在於任意位元線BL之組合之間(0≦k≦m－1)。
感測放大器單元SAU各者具備感測放大器SA，以及例如3個鎖存電路ADL、SDL、及XDL。再者，圖5之例對連接3個鎖存電路之情形進行說明，但並不限定於此，感測放大器單元SAU亦可具備任意數量之鎖存電路。
感測放大器SA例如於讀出處理時對位元線BL施加電壓。並且，感測放大器SA使用對應之位元線BL之電壓或電流來感測記憶胞電晶體之閾值電壓，從而讀出資料。即，感測放大器SA係直接控制位元線BL之模組。
於讀出處理時，例如藉由定序器170對感測放大器SA賦予選通信號STB。感測放大器SA於選通信號STB被斷言之時點確定讀出資料，將其保持於鎖存電路SDL。鎖存電路ADL配置為可相對於鎖存電路SDL獨立地暫時保持讀出資料及寫入資料。例如，藉由將鎖存電路SDL及XDL所保持之資料暫時展開於鎖存電路ADL，便可對其等進行非(NOT)運算、邏輯或(OR)運算、邏輯和(AND)運算、反及(NAND)運算、反或(NOR)運算、互斥或(XOR)運算等各種邏輯運算。
感測放大器SA以及鎖存電路ADL及SDL以可相互發送資料之方式連接於共同之節點(匯流排DBUS)。並且，進而鎖存電路XDL經由匯流排DBUS連接於感測放大器SA以及鎖存電路SDL及ADL。
感測放大器模組140中之資料之輸入輸出係經由鎖存電路XDL進行。即，自記憶體控制器200接收之資料經由鎖存電路XDL傳送至鎖存電路ADL、SDL、或感測放大器SA。又，鎖存電路ADL、SDL或感測放大器SA之資料經由連接於鎖存電路XDL之匯流排XBUS，作為信號DQ＜7：0＞之任一者信號發送至記憶體控制器200。鎖存電路XDL作為NAND快閃記憶體100之高速緩存記憶體發揮功能。因此，即便鎖存電路ADL及SDL在使用中，只要鎖存電路XDL空閒，NAND快閃記憶體100便可成為就緒狀態。
再者，位元線BL及源極線CELSRC分別連接至可相互獨立地供給電壓之位元線驅動電路180及源極線驅動電路190。即，感測放大器SA可將自位元線驅動電路180供給之電壓經由節點VLSA等施加到位元線BL。
另一方面，配置為可經由源極線驅動電路190相對於位元線BL獨立地對源極線CLESRC施加電壓。並且，例如源極線CELSRC連接於電晶體Tr_SRC之第1端。電晶體Tr_SRC之第2端接地，藉此確保源極線CELSRC之放電路徑。電晶體Tr_SRC可利用對閘極供給之信號SW來切換將源極線CELSRC拉入接地電位抑或維持源極線CELSRC之電位。再者，電晶體Tr_SRC亦可配置為設為弱接通狀態，從而可維持源極線CELSRC之電位，同時使串單元SU內多餘之電子泄放(放電)至接地。
圖6係用以對第1實施形態之半導體記憶裝置之感測放大器之構成進行說明之電路圖。如圖6所示，感測放大器SA具備電晶體Tr1、Tr2、Tr3、Tr4、Tr5、Tr6、Tr7、Tr8、及Tr9、以及電容器C1。電晶體Tr1～Tr4、及Tr6～Tr9例如具有n型極性，電晶體Tr5例如具有p型極性。
電晶體Tr1包含連接於位元線BL之第1端、連接於節點SCOM之第2端、及連接於節點BLC之閘極。電晶體Tr1例如具有閾值電壓Vtn，且具有如下功能：於第2端被供給較電壓(X＋Vtn)更大之電壓之情形時，對節點BLC供給電壓(X＋Vtn)，藉此將供給至第1端之電壓箝位在電壓X(X為任意之實數)。於以下說明中，將經由該電晶體Tr1自感測放大器SA流入位元線BL之電流稱為電流i_BLC。
電晶體Tr2包含連接於節點SCOM之第1端、連接於節點VLSA之第2端、及連接於節點NLO之閘極。電晶體Tr3包含連接於節點SCOM之第1端、連接於節點SSRC之第2端、及連接於節點BLX之閘極。
電晶體Tr4包含連接於節點SSRC之第1端、接地之第2端、及連接於節點INV之閘極。電晶體Tr5包含連接於節點SSRC之第1端、連接於節點VHSA之第2端、及連接於節點INV之閘極。
電晶體Tr6包含連接於節點SCOM之第1端、連接於節點SEN之第2端、及連接於節點XXL之閘極。電容器C1包含連接於節點SEN之第1端、及連接於節點CLK之第2端。
電晶體Tr7包含連接於節點SEN之第1端、連接於節點VHLB之第2端、及連接於節點BLQ之閘極。
電晶體Tr8包含接地之第1端、連接於電晶體Tr9之第1端之第2端、及連接於節點SEN之閘極。電晶體Tr9包含連接於鎖存電路(例如鎖存電路SDL)之第2端、及被供給選通信號STB之閘極。
藉由以此種方式構成，感測放大器SA可經由節點SEN之電位感測記憶胞電晶體MT之閾值電壓，從而將資料讀出至鎖存電路SDL。
1.2讀出動作 其次，對第1實施形態之半導體記憶裝置之讀出動作進行說明。
1.2.1關於下位頁讀出動作 首先，使用圖7對下位頁讀出動作進行說明。圖7係用以對第1實施形態之半導體記憶裝置中之下位頁之讀出動作進行說明之時序圖之一例。
如圖7所示，讀出動作例如分類成3個期間。更具體而言，讀出動作分類成用以將字元線WL之電壓充電至特定大小之WL充電期間、用以將位元線BL之電壓充電至特定大小之BL充電期間、及基於被充電之字元線WL及位元線BL感測記憶胞電晶體MT之閾值電壓之感測期間。於圖7之例中，WL充電期間、BL充電期間、及感測期間分別對應於時刻T1至時刻T2之間、時刻T2至時刻T3之間、及時刻T3至時刻T4之間。
再者，於以下說明中，對於讀出對象之記憶胞電晶體MT及對應於讀出對象之記憶胞電晶體MT之構成要素標註“選擇”。另一方面，對於非讀出對象之記憶胞電晶體MT及對應於非讀出對象之記憶胞電晶體MT之構成要素標註“非選擇”，與“選擇”構成要素區分稱呼。
首先，就WL充電期間進行說明。於第1實施形態中，於WL充電期間，提前將位元線BL之電壓充電至特定大小。於以下說明中，WL充電期間中之位元線BL之提前充電，亦稱為「位元線BL之初始充電」或「BL初始充電」。
於時刻T1，列解碼器120對選擇字元線WL施加讀出電壓VB，且對非選擇字元線WL施加電壓VREAD。又，列解碼器120對所有選擇閘極線SGD施加電壓VSGD。電壓VSGD例如為使選擇電晶體ST1成為接通狀態之大小之電壓。又，於圖7中雖未圖示，不過列解碼器120將使選擇電晶體ST2成為接通狀態之大小之電壓VSGS，施加至選擇閘極線SGS。
藉此，連接於非選擇字元線WL之記憶胞電晶體MT全部成為接通狀態。連接於選擇字元線WL之記憶胞電晶體MT，於閾值電壓未達電壓VB(接通單元)之情形時成為接通狀態，於為電壓VB以上(斷開單元)之情形時成為斷開狀態。又，藉由使選擇電晶體ST1及ST2成為接通狀態，非選擇串單元SU內無用之電子放電至位元線BL側或源極線CELSRC側。
又，於WL充電期間，同步進行位元線BL之初始充電。具體而言，位元線驅動電路180對節點VLSA施加電壓(VCELSRC＋VBLC－α)。
電壓VCELSRC係於後述感測期間應施加至源極線CELSRC之電壓之值。電壓(VCELSRC＋VBLC)係於感測期間應施加至位元線BL之電壓之值。即，電壓VBLC係於感測期間應施加至位元線BL與源極線CELSRC之間之電位差。
電壓(VCELSRC＋VBLC－α)係較電壓VCELSRC大，且較電壓VCELSRC＋VBLC小之電壓(VCELSRC＜(VCELSRC＋VBLC－α)＜(VCELSRC＋VBLC))。電壓α比如係基於位元線BL之負荷特性，於位元線BL相對於源極線CELSRC之電位差成為(VBLC－α)之情形時，使閾值電流ITH流入位元線BL的變量。閾值電流ITH設定為用於使感測放大器SA判定於感測期間時選擇記憶胞電晶體MT為接通單元或斷開單元之閾值。即，感測放大器SA於大於閾值電流ITH之電流流入位元線BL之情形時，可判定選擇記憶胞電晶體MT為斷開單元，於流入小於閾值電流ITH之電流之情形時，可判定為斷開單元。
感測放大器SA對節點BLC及NLO供給電壓(VCELSRC＋VBLC＋Vtn)，使電晶體Tr1及Tr2成為接通狀態，且對節點XXL供給“L”位準，使電晶體Tr6成為斷開狀態。藉此，位元線BL經由電晶體Tr2藉由節點VLSA之電壓(VCELSRC＋VBLC－α)被充電。
另一方面，源極線驅動電路190對源極線CELSRC施加電壓(VCELSRC＋VBLC－α)。藉此，源極線CELSRC相對於位元線BL獨立地被充電至與位元線BL相同大小之電壓。
如此，於WL充電期間，位元線BL與源極線CELSRC被充電互為相同大小之電壓，因此於位元線BL與源極線CELSRC之間基本不會流動電流。然而，如上所述，複數個位元線BL間存在寄生電容Cp。因此，伴隨位元線BL被充電至電壓(VCELSRC＋VBLC－α)，以該寄生電容Cp相對於電壓(VCELSRC＋VBLC－α)成為“0”之方式，BL初始充電電流流入位元線BL內。並且，與寄生電容Cp之充電結束相應地BL初始充電電流便不再流動。
其次，對BL充電期間進行說明。
於時刻T2，列解碼器120對選擇串單元SU之選擇閘極線SGD施加電壓VSG_sel，對非選擇串單元SU之選擇閘極線SGD施加電壓VSG_usel。電壓VSG_sel及VSG_usel係分別使選擇電晶體ST1成為接通狀態及斷開狀態之大小之電壓，係於感測期間應施加至各選擇閘極線SGD之大小之電壓。藉此，非選擇串單元SU成為斷開狀態，選擇串單元SU於選擇記憶胞電晶體MT為接通單元之情形時(閾值電壓未達電壓VB之情形時)成為接通狀態，於為斷開單元之情形時(閾值電壓為電壓VB以上之情形時)成為斷開狀態。
位元線驅動電路180對節點VLSA施加電壓VH。電壓VH大於電壓VCELSRC＋VBLC＋Vtn(VH＞(VCELSRC＋VBLC＋Vtn))。藉此，節點VLSA之電壓VH藉由電晶體Tr1被箝位在電壓(VCELSRC＋VBLC)而供給至位元線BL，將位元線BL充電至電壓(VCELSRC＋VBLC)。
另一方面，源極線驅動電路190對源極線CELSRC施加電壓VCELSRC。藉此，源極線CELSRC與位元線BL之間之電位差成為VBLC。
如上所述，位元線BL具有相對於電位差(VBLC－α)，電流i_BLC成為閾值電流ITH之負荷特性，於WL充電期間以相對於源極線CELSRC成為電位差(VBLC－α)之方式被充電。因此，於時刻T2位元線BL相對於源極線CELSRC之電位差成為VBLC時，流入位元線BL之電流i_BLC不受寄生電容Cp之影響迅速達到閾值電流ITH後，逐漸向適合選擇記憶胞電晶體MT之狀態之動作點轉移。即，於選擇記憶胞電晶體MT為接通單元之情形時，電流i_BLC大於閾值電流ITH，於為斷開單元之情形時，電流i_BLC小於閾值電流ITH。
其次，對感測期間進行說明。
於時刻T3，感測放大器SA對節點NLO施加“L”位準，使電晶體Tr2成為斷開狀態，並且對節點XXL施加“H”位準，使電晶體Tr6成為接通狀態。藉此，位元線BL自位元線驅動電路180被電性切斷，與節點SEN連接。
於選擇記憶胞電晶體MT為斷開單元之情形時，電流i_BLC不會自位元線BL流向源極線CELSRC，因此位元線BL及節點SEN之電位基本不會自電壓(VCELSRC＋VBLC)降低。藉此，節點SEN維持“H”位準，電晶體Tr8成為接通狀態。因此，當電晶體Tr9根據選通信號STB成為接通狀態時，與鎖存電路SDL連接之節點接地(成為“L”位準)。
另一方面，在選擇記憶胞電晶體MT為接通單元之情形時，電流i_BLC經由選擇記憶胞電晶體MT自位元線BL流向源極線CELSRC，因此位元線BL及節點SEN之電位向源極線CELSRC之電壓VCELSRC降低，電晶體Tr8成為斷開狀態。因此，即便當電晶體Tr9根據選通信號STB成為接通狀態時，與鎖存電路SDL連接之節點亦不會接地(成為“H”位準)。
藉由以如上方式進行動作，於感測期間，讀出與選擇記憶胞電晶體MT之閾值電壓是否為電壓VB以上相應之資料，記憶於鎖存電路中。
以上，下位頁之讀出動作結束。
1.2.2關於上位頁讀出動作 其次，使用圖8對上位頁讀出動作進行說明。圖8係用以對第1實施形態之半導體記憶裝置中之上位頁之讀出動作進行說明之時序圖之一例。
如圖8所示，上位頁讀出動作例如被分類成讀出動作AR中之WL充電期間、BL充電期間、及感測期間、以及讀出動作CR中之WL充電期間、BL充電期間、及感測期間。於圖8之例中，讀出動作AR中之WL充電期間、BL充電期間、及感測期間分別對應於時刻T10至時刻T11之間、時刻T11至時刻T12之間、及時刻T12至時刻T13之間。讀出CR中之WL充電期間、BL充電期間、及感測期間分別對應於時刻T13至時刻T14之間、時刻T14至時刻T15之間、及時刻T15至時刻T16之間。
首先，於時刻T10～T12，執行讀出動作AR。讀出動作AR除對選擇字元線WL施加電壓VA以外，與於圖7之時刻T1～T3所說明之下位頁讀出動作(即讀出動作BR)相同。因此，省略時刻T10～T12下之動作之詳細情況之說明。
當讀出動作AR之感測期間結束時，繼而開始讀出動作CR之WL充電期間。
於時刻T13，列解碼器120對選擇字元線WL施加讀出電壓VC。藉此，連接於選擇字元線WL之記憶胞電晶體MT於閾值電壓未達電壓VC(接通單元)之情形時成為接通狀態，於為電壓VC以上(斷開單元)之情形時成為斷開狀態。
又，位元線驅動電路180對節點VLSA施加電壓(VCELSRC＋VBLC－α)。感測放大器SA對節點NLO供給電壓(VCELSRC＋VBLC＋Vtn)使電晶體Tr2成為接通狀態，並且對節點XXL供給“L”位準，使電晶體Tr6成為斷開狀態。藉此，位元線BL自節點SEN電性切斷，而連接至節點VLSA。藉此，位元線BL經由電晶體Tr2藉由節點VLSA之電壓(VCELSRC＋VBLC－α)被再次充電。
另一方面，源極線驅動電路190對源極線CELSRC施加電壓(VCELSRC＋VBLC－α)。藉此，源極線CELSRC相對於位元線BL獨立地被再次充電至與位元線BL相同大小之電壓。
如此，於讀出動作CR之WL充電期間，與讀出動作AR之WL充電期間同樣地，位元線BL與源極線CELSRC被充電至互為相同大小之電壓，因此於位元線BL與源極線CELSRC之間基本不會流動電流。又，伴隨位元線BL被充電至電壓(VCELSRC＋VBLC－α)，該寄生電容Cp相對於電壓(VCELSRC＋VBLC－α)成為“0”。再者，於讀出動作AR中，位元線BL被充電至電壓(VCELSRC＋VBLC)，因此讀出動作CR之WL充電期間中之BL初始充電電流小於讀出動作AR之WL充電期間中之BL初始充電電流。
藉由以如上方式進行動作，讀出動作CR中之WL充電期間結束。
讀出動作CR之BL充電期間及感測期間除對選擇字元線WL施加電壓VC以外，與於圖7之時刻T2～T3所說明之讀出動作BR、或於圖8之時刻T11～T12所說明之讀出動作AR相同。因此，省略時刻T14～T15下之動作之詳細說明。
以上，上位頁之讀出動作結束。
1.3本實施形態之效果 根據第1實施形態，於WL充電期間，位元線驅動電路180對節點VLSA施加電壓(VCELSRC＋VBLC－α)，將該電壓(VCELSRC＋VBLC－α)經由電晶體Tr1供給至位元線BL。源極線驅動電路190對源極線CELSRC施加電壓(VCELSRC＋VBLC－α)。又，於BL充電期間，位元線驅動電路180對節點VLSA施加電壓VH。電晶體Tr1將電壓VH箝位在電壓(VCELSRC＋VBLC)而供給至位元線BL。源極線驅動電路190對源極線CELSRC施加電壓VCELSRC。藉此，於WL充電期間中可將位元線BL之寄生電容Cp調整至閾值電流ITH之負荷水平。因此，於BL充電期間，可使流入位元線BL之電流i_BLC迅速上升至閾值電流ITH。因此，於BL充電期間，可迅速判定電流i_BLC係大於或小於閾值電流ITH，進而，可縮短讀出動作所需之時間。
補充說明，於BL充電期間時位元線BL之充電不充分之情形時，電流i_BLC自小於閾值電流ITH之狀態開始。並且，電流i_BLC最終於選擇記憶胞電晶體MT為接通單元之情形時相對於閾值電流ITH變大，於為斷開單元之情形時相對於閾值電流ITH變小。因此，於選擇記憶胞電晶體MT為接通單元之情形時，可判定出電流i_BLC大於閾值電流ITH所需之時間變長，從而讀出動作所需之時間可能變長。
於BL充電期間時位元線BL充電過剩之情形時，電流i_BLC自大於閾值電流ITH之狀態開始。並且，電流i_BLC最終於選擇記憶胞電晶體MT為接通單元之情形時相對於閾值電流ITH變大，於為斷開單元之情形時相對於閾值電流ITH變小。因此，於選擇記憶胞電晶體MT為斷開單元之情形時，可判定出電流i_BLC小於閾值電流ITH所需之時間變長，從而讀出動作所需之時間可能變長。
與此相對，根據第1實施形態，電流i_BLC於WL充電期間將位元線BL預先充電至電壓(VCELSRC＋VBLC－α)。藉此，於BL充電期間時，電流i_BLC自閾值電流ITH開始。因此，可與選擇記憶胞電晶體MT為接通單元或斷開單元無關地迅速判定電流i_BLC相對於閾值電流ITH之大小關係。
又，於如上位頁讀出動作般藉由複數個讀出動作AR及CR而讀出資料之情形時，於讀出動作CR之WL充電期間，亦將位元線BL預先充電至電壓(VCELSRC＋VBLC－α)。藉此，亦可同樣縮短讀出動作CR之BL充電期間，從而進一步縮短讀出動作所需之時間。
又，感測放大器SA對節點BLC及NLO施加電壓(VCELSRC＋VBLC＋Vtn)。藉此，電晶體Tr1在節點VLSA小於電壓(VCELSRC＋VBLC)之情形時，可不將節點VLSA之電壓箝位而傳送至位元線BL。因此，位元線BL可與電晶體Tr1之閾值電壓Vtn無關地藉由位元線驅動電路180被充電至對節點VLSA施加之電壓(VCELSRC＋VBLC－α)。
2.第2實施形態 其次，對第2實施形態之半導體記憶裝置進行說明。第2實施形態與第1實施形態之不同之處在於：使於WL充電期間被充電之位元線BL之電壓對電晶體Tr1之閾值電壓Vtn具有依存性。以下，對於與第1實施形態同等之構成及動作適當省略其說明，主要對與第1實施形態不同之構成及動作進行說明。
2.1關於下位頁讀出動作 首先，使用圖9對下位頁讀出動作進行說明。圖9係用以對第2實施形態之半導體記憶裝置中之下位頁之讀出動作進行說明之時序圖之一例。圖9對應於第1實施形態中之圖7。
如圖9所示，於時刻T1，列解碼器120對選擇字元線WL施加讀出電壓VB，並且對非選擇字元線WL施加電壓VREAD。又，列解碼器120對所有選擇閘極線SGD施加電壓VSGD。又，於圖9中雖未圖示，不過列解碼器120將使選擇電晶體ST2成為接通狀態之大小之電壓VSGS施加至選擇閘極線SGS。
藉此，連接於非選擇字元線WL之記憶胞電晶體MT全部成為接通狀態。連接於選擇字元線WL之記憶胞電晶體MT於閾值電壓未達電壓VB(接通單元)之情形時成為接通狀態，於為電壓VB以上(斷開單元)之情形時成為斷開狀態。又，藉由使選擇電晶體ST1及ST2成為接通狀態，將串單元SU內無用之電子放電至位元線BL側或源極線CELSRC側。
又，於WL充電期間，同步進行位元線BL之初始充電。具體而言，位元線驅動電路180對節點VLSA施加電壓VH。
感測放大器SA對節點BLC及NLO供給電壓(VCELSRC＋VBLC－α＋Vtn)，使電晶體Tr1及Tr2成為接通狀態，並且對節點XXL供給“L”位準，使電晶體Tr6成為斷開狀態。藉此，藉由電晶體Tr1將節點VLSA之電壓VH箝位在電壓(VCELSRC＋VBLC－α)，將位元線BL充電至電壓(VCELSRC＋VBLC－α)。
另一方面，源極線驅動電路190對源極線CELSRC施加電壓(VCELSRC＋VBLC－α)。藉此，源極線CELSRC相對於位元線BL獨立地被充電至與位元線BL相同大小之電壓。
如此，於WL充電期間，位元線BL與源極線CELSRC被充電互為相同大小之電壓，因此於位元線BL與源極線CELSRC之間基本不會流動電流。然而，如上所述，複數個位元線BL間存在寄生電容Cp。因此，伴隨位元線BL被充電至電壓(VCELSRC＋VBLC－α)，以該寄生電容Cp相對於電壓(VCELSRC＋VBLC－α)成為“0”之方式，BL初始充電電流流入位元線BL內。並且，與寄生電容Cp之充電結束相應地BL初始充電電流便不再流動。
其次，對BL充電期間進行說明。
於時刻T2，列解碼器120對選擇串單元SU之選擇閘極線SGD供給電壓VSG_sel，對非選擇串單元SU之選擇閘極線SGD供給電壓VSG_usel。藉此，非選擇串單元SU成為斷開狀態，選擇串單元SU於選擇記憶胞電晶體MT為接通單元之情形時(閾值電壓未達電壓VB之情形時)成為接通狀態，於為斷開單元之情形時(閾值電壓為電壓VB以上之情形時)成為斷開狀態。
感測放大器SA對節點BLC及NLO施加電壓(VCELSRC＋VBLC＋Vtn)。藉此，藉由電晶體Tr1將節點VLSA之電壓VH箝位在電壓(VCELSRC＋VBLC)，將位元線BL充電至電壓(VCELSRC＋VBLC)。
另一方面，源極線驅動電路190對源極線CELSRC施加電壓VCELSRC。藉此，源極線CELSRC與位元線BL之間之電位差成為VBLC。
如上所述，位元線BL具有相對於電位差(VBLC－α)，電流i_BLC成為閾值電流ITH之負荷特性，於WL充電期間中以相對於源極線CELSRC成為電位差(VBLC－α)之方式充電。因此，於時刻T2位元線BL相對於源極線CELSRC之電位差成為VBLC時，流入位元線BL之電流i_BLC不受寄生電容Cp之影響迅速達到閾值電流ITH，然後逐漸向適合選擇記憶胞電晶體MT之狀態之動作點轉移。即，於選擇記憶胞電晶體MT為接通單元之情形時，電流i_BLC大於閾值電流ITH，於為斷開單元之情形時，電流i_BLC小於閾值電流ITH。
關於感測期間，與第1實施形態之圖7中說明之時刻T3～T4之動作相同，因此省略說明。
以上，下位頁之讀出動作結束。
2.2 關於上位頁讀出動作 其次，使用圖10對上位頁讀出動作進行說明。圖10係用以對第2實施形態之半導體記憶裝置中之上位頁之讀出動作進行說明之時序圖之一例。圖10對應於第1實施形態中之圖8。
首先，於時刻T10～T12，執行讀出動作AR。讀出動作AR除了對選擇字元線WL施加電壓VA以外，與於圖9之時刻T1～T3所說明之下位頁讀出動作(即讀出動作BR)相同。因此，省略時刻T10～T12下之動作之詳細說明。
當讀出動作AR之感測期間結束時，繼而開始讀出動作CR之WL充電期間。
於時刻T13，列解碼器120對選擇字元線WL施加讀出電壓VC。藉此，連接於選擇字元線WL之記憶胞電晶體MT於閾值電壓未達電壓VC(接通單元)之情形時成為接通狀態，於為電壓VC以上(斷開單元)之情形時成為斷開狀態。
又，感測放大器SA對節點BLC及NLO供給電壓(VCELSRC＋VBLC－α＋Vtn)，使電晶體Tr1及Tr2均成為接通狀態，並且對節點XXL供給“L”位準，使電晶體Tr6成為斷開狀態。藉此，藉由電晶體Tr1將節點VLSA之電壓VH箝位在電壓(VCELSRC＋VBLC－α)，將位元線BL充電至電壓(VCELSRC＋VBLC－α)。
另一方面，源極線驅動電路190對源極線CELSRC施加電壓(VCELSRC＋VBLC－α)。藉此，源極線CELSRC相對於位元線BL獨立地被充電至與位元線BL相同大小之電壓。
如此，於讀出動作CR之WL充電期間，與讀出動作AR之WL充電期間同樣地，位元線BL與源極線CELSRC被充電至互為相同大小之電壓，因此於位元線BL與源極線CELSRC之間基本不會流動電流。又，伴隨位元線BL被充電至電壓(VCELSRC＋VBLC－α)，該寄生電容Cp相對於電壓(VCELSRC＋VBLC－α)成為“0”。再者，於讀出動作AR中，位元線BL被充電至電壓(VCELSRC＋VBLC)，因此讀出動作CR之WL充電期間中之BL初始充電電流小於讀出動作AR之WL充電期間中之BL初始充電電流。
藉由以如上方式進行動作，讀出動作CR中之WL充電期間結束。
讀出動作CR之BL充電期間及感測期間除了對選擇字元線WL施加電壓VC以外，與於圖9之時刻T2～T3所說明之讀出動作BR、或於圖10之時刻T11～T12所說明之讀出動作AR相同。因此，省略時刻T14～T15下之動作之詳細說明。
以上，上位頁之讀出動作結束。
2.3本實施形態之效果 根據第2實施形態，於WL充電期間，感測放大器SA對節點BLC及NLO施加電壓(VCELSRC＋VBLC－α＋Vtn)。位元線驅動電路180對節點VLSA施加電壓VH。藉此，電晶體Tr1將節點VLSA之電壓箝位在電壓(VCELSRC＋VBLC－α)並傳送至位元線BL。因此，可使位元線BL之電壓對電晶體Tr1之閾值電壓Vtn具有依存性同時進行充電。
3. 第3實施形態 其次，對第3實施形態之半導體記憶裝置進行說明。第3實施形態第1實施形態之構成及動作之相同之處在於：與電晶體Tr1之閾值電壓Vtn無關地對位元線BL之電壓進行充電。另一方面，第3實施形態與第1實施形態之不同之處在於：於WL充電期間，將源極線CELSRC自源極線驅動電路190電性切斷，並將其充電至與位元線BL相同之電壓。以下，對於與第1實施形態同等之構成及動作適當省略其說明，主要對與第1實施形態不同之構成及動作進行說明。
3.1關於下位頁讀出動作 首先，使用圖11對下位頁讀出動作進行說明。圖11係用以對第3實施形態之半導體記憶裝置中之下位頁之讀出動作進行說明之時序圖之一例。圖11對應於第1實施形態中之圖7。
如圖11所示，於時刻T1，列解碼器120對所有字元線WL施加電壓VREAD。又，列解碼器120對選擇串單元SU之選擇閘極線SGD施加電壓VSGD，對非選擇串單元SU之選擇閘極線SGD施加電壓VSG_usel。又，於圖11中雖未圖示，不過列解碼器120對選擇閘極線SGS施加電壓VSGS。
藉此，連接於所有字元線WL之記憶胞電晶體MT全部成為接通狀態。又，非選擇串單元之選擇電晶體ST1及ST2分別成為斷開狀態及接通狀態。再者，於圖11之例中，對選擇串單元SU之選擇電晶體ST1成為接通狀態之情況進行了說明，但並不限定於此。即，於WL充電期間，選擇串單元SU之選擇電晶體ST1之接通斷開任意，亦可為斷開狀態。
又，於WL充電期間，同步進行位元線BL之初始充電。具體而言，位元線驅動電路180對節點VLSA施加電壓(VCELSRC＋VBLC－α)。
感測放大器SA對節點BLC及NLO供給電壓(VCELSRC＋VBLC＋Vtn)使電晶體Tr1及Tr2成為接通狀態，並且對節點XXL供給“L”位準，使電晶體Tr6成為斷開狀態。藉此，位元線BL經由電晶體Tr2藉由節點VLSA之電壓(VCELSRC＋VBLC－α)被充電。
另一方面，將源極線CELSRC自源極線驅動電路190電性切斷。又，如上所述，非選擇串單元SU之選擇電晶體ST1為斷開狀態，因此源極線CELSRC相對於位元線BL亦實質上成為浮動狀態。再者，於選擇串單元SU之選擇電晶體ST1為接通狀態之情形時，選擇串單元SU可根據選擇記憶胞電晶體MT之接通斷開使位元線BL與源極線CELSRC導通。然而，此種經由選擇串單元SU之導電路徑與可對源極線CELSRC進行充電之導電路徑相比非常小，可忽視，因此源極線CELSRC相對於位元線BL亦可視為實質上浮動狀態。
如圖3所示，位元線BL及源極線CELSRC均配置於NAND串NS之上方。藉此，源極線CELSRC伴隨位元線BL之充電，可藉由耦合被充電至相同程度之電位。
再者，此時，配置為可將源極線CELSRC與接地電性連接之電晶體Tr_SRC經調整以使無用之電子泄放，從而使源極線CELSRC不會被拉入接地電位。藉此，電晶體Tr_SRC可作為將非選擇串單元SU內無用之電子放電至接地之路徑發揮功能。
如此，於WL充電期間，將位元線BL與源極線CELSRC電性切斷，因此於位元線BL與源極線CELSRC之間基本不會流動電流。然而，如上所述，複數個位元線BL間存在寄生電容Cp。因此，伴隨位元線BL被充電至電壓(VCELSRC＋VBLC－α)，以該寄生電容Cp相對於電壓(VCELSRC＋VBLC－α)成為“0”之方式，BL初始充電電流流入位元線BL內。並且，與寄生電容Cp之充電結束相應地BL初始充電電流便不再流動。
於時刻T2，列解碼器120對選擇字元線WL施加電壓VB。藉此，連接於選擇字元線WL之記憶胞電晶體MT於閾值電壓未達電壓VB(接通單元)之情形時成為接通狀態，於為電壓VB以上(斷開單元)之情形時成為斷開狀態。
關於BL充電期間之其他動作及感測期間，與第1實施形態之圖7中說明之時刻T2～T4之動作相同，因此省略說明。
以上，下位頁之讀出動作結束。
3.2關於上位頁讀出動作 其次，使用圖12對上位頁讀出動作進行說明。圖12係用以對第3實施形態之半導體記憶裝置中之上位頁之讀出動作進行說明之時序圖之一例。圖12對應於第1實施形態中之圖8，讀出動作AR及CR各者具有WL充電期間、BL充電期間、及感測期間。
首先，於時刻T10～T12，執行讀出動作AR。讀出動作AR除了對選擇字元線WL施加電壓VA以外，與於圖11之時刻T1～T3所說明之下位頁讀出動作(即讀出動作BR)相同。因此，省略時刻T10～T12下之動作之詳細說明。
當讀出動作AR之感測期間結束時，繼而開始讀出動作CR之WL充電期間。
於時刻T13，列解碼器120對選擇字元線WL施加讀出電壓VC。藉此，連接於選擇字元線WL之記憶胞電晶體MT於閾值電壓未達電壓VC(接通單元)之情形時成為接通狀態，於為電壓VC以上(斷開單元)之情形時成為斷開狀態。
又，位元線驅動電路180對節點VLSA施加電壓(VCELSRC＋VBLC－α)。感測放大器SA對節點NLO供給電壓(VCELSRC＋VBLC＋Vtn)使電晶體Tr2成為接通狀態，並且對節點XXL供給“L”位準，使電晶體Tr6成為斷開狀態。藉此，位元線BL自節點SEN電性切斷，而連接至節點VLSA。藉此，位元線BL經由電晶體Tr2藉由節點VLSA之電壓(VCELSRC＋VBLC－α)被充電。
另一方面，源極線CELSRC相對於源極線驅動電路190被電性切斷。又，如上所述，非選擇串單元SU之選擇電晶體ST1為斷開狀態，因此源極線CELSRC相對於位元線BL亦實質上成為浮動狀態。藉此，源極線CELSRC伴隨位元線BL之充電，可藉由耦合被充電至相同程度之電位。
如此，於讀出動作CR之WL充電期間，與讀出動作AR之WL充電期間同樣地，位元線BL與源極線CELSRC被電性切斷，因此於位元線BL與源極線CELSRC之間基本不會流動電流。又，伴隨位元線BL被充電至電壓(VCELSRC＋VBLC－α)，該寄生電容Cp相對於電壓(VCELSRC＋VBLC－α)成為“0”。再者，因於讀出動作AR中位元線BL被充電至電壓(VCELSRC＋VBLC)，故讀出動作CR之WL充電期間中之BL初始充電電流小於讀出動作AR之WL充電期間中之BL初始充電電流。
藉由以如上方式進行動作，讀出動作CR中之WL充電期間結束。
讀出動作CR之BL充電期間及感測期間除了對選擇字元線WL施加電壓VC以外，與於圖11之時刻T2～T3所說明之讀出動作BR、或於圖12之時刻T11～T12所說明之讀出動作AR相同。因此，省略時刻T14～T15下之動作之詳細說明。
以上，上位頁之讀出動作結束。
3.3本實施形態之效果 根據第3實施形態，於WL充電期間，源極線CELSRC相對於源極線驅動電路190電性切斷，非選擇串單元SU之選擇電晶體ST1成為斷開狀態。藉此，源極線CELSRC相對於位元線BL實質上成為浮動狀態。因此，源極線CELSRC於WL充電期間，伴隨位元線BL被充電至電壓(VCELSRC＋VBLC－α)，藉由耦合被充電至相同程度之電位。並且，位元線BL自節點VLSA被充電至電壓(VCELSRC＋VBLC－α)。因此，可將位元線BL之電壓，與電晶體Tr1之閾值電壓Vtn無關地充電至與閾值電流ITH負荷相當，從而可產生與第1實施形態同等之效果。
又，列解碼器120於讀出動作AR之WL充電期間，對所有字元線WL施加電壓VREAD。進而，電晶體Tr_SRC經調整可維持源極線CELSRC之電位，同時將無用電子泄放至接地。藉此，非選擇串單元SU可將位元線BL與源極線CELSRC電性切斷，同時將內部無用之電子放電至源極線CELSRC側。
4.第4實施形態 其次，就第4實施形態之半導體記憶裝置進行說明。第4實施形態與第2實施形態之構成及動作之相同之處在於：根據電晶體Tr1之閾值電壓Vtn對位元線BL之電壓進行充電。另一方面，第4實施形態與第2實施形態之不同之處在於：於WL充電期間，將源極線CELSRC自源極線驅動電路190電性切斷，同時將位元線BL充電至相同電壓。以下，就與第2實施形態同等之構成及動作適當省略其說明，主要就與第2實施形態不同之構成及動作進行說明。
4.1關於下位頁讀出動作 首先，使用圖13就下位頁讀出動作進行說明。圖13係用於對第4實施形態之半導體記憶裝置中之下位頁之讀出動作進行說明之時序圖之一例。圖13對應於第2實施形態中之圖9。
如圖13所示，於時刻T1，列解碼器120對所有字元線WL施加電壓VREAD。又，列解碼器120對選擇串單元SU之選擇閘極線SGD施加電壓VSGD，對非選擇串單元SU之選擇閘極線SGD施加電壓VSG_usel。又，於圖13中雖未圖示，不過列解碼器120對選擇閘極線SGS施加電壓VSGS。
藉此，連接於所有字元線WL之記憶胞電晶體MT全部成為接通狀態。又，非選擇串單元之選擇電晶體ST1及ST2分別成為斷開狀態及接通狀態。再者，於圖13之例中，與第3實施形態中之圖11之情況同樣地，就選擇串單元SU之選擇電晶體ST1成為接通狀態之情況進行了說明，但並不限定於此。即，於WL充電期間，選擇串單元SU之選擇電晶體ST1之接通斷開為任意，亦可為斷開狀態。
又，於WL充電期間，同步進行位元線BL之初始充電。具體而言，位元線驅動電路180對節點VLSA施加電壓VH。
感測放大器SA對節點BLC及NLO供給電壓(VCELSRC＋VBLC－α＋Vtn)，使電晶體Tr1及Tr2成為接通狀態，並且對節點XXL供給“L”位準，使電晶體Tr6成為斷開狀態。藉此，藉由電晶體Tr1將節點VLSA之電壓VH箝位在電壓(VCELSRC＋VBLC－α)而供給至位元線BL。
另一方面，將源極線CELSRC自源極線驅動電路190電性切斷。又，如上所述，非選擇串單元SU之選擇電晶體ST1為斷開狀態，因此源極線CELSRC相對於位元線BL亦實質上成為浮動狀態。藉此，源極線CELSRC伴隨位元線BL之充電，可藉由耦合被充電至相同程度之電位。
再者，此時，將源極線CELSRC與接地連接之電晶體Tr_SRC經調整以使無用電子泄放，從而使源極線CELSRC不會被拉入接地電位。藉此，電晶體Tr_SRC可作為將非選擇串單元SU內無用之電子放電至接地之路徑發揮功能。
如此，於WL充電期間，位元線BL與源極線CELSRC被電性切斷，因此於位元線BL與源極線CELSRC之間基本不會流動電流。然而，如上所述，複數個位元線BL間存在寄生電容Cp。因此，伴隨位元線BL被充電至電壓(VCELSRC＋VBLC－α)，以該寄生電容Cp相對於電壓(VCELSRC＋VBLC－α)成為“0”之方式，BL初始充電電流流入位元線BL內。並且，與寄生電容Cp之充電結束相應地BL初始充電電流便不再流動。
於時刻T2，列解碼器120對選擇字元線WL施加電壓VB。藉此，連接於選擇字元線WL之記憶胞電晶體MT於閾值電壓未達電壓VB(接通單元)之情形時成為接通狀態，於為電壓VB以上(斷開單元)之情形時成為斷開狀態。
關於BL充電期間之其他動作及感測期間，與第2實施形態之圖9中說明之時刻T2～T4之動作相同，因此省略說明。
以上，下位頁之讀出動作結束。
3.2關於上位頁讀出動作 其次，使用圖14對上位頁讀出動作進行說明。圖14係用以對第4實施形態之半導體記憶裝置中之上位頁之讀出動作進行說明之時序圖之一例。圖14對應於第2實施形態中之圖10，讀出動作AR及CR各者具有WL充電期間、BL充電期間、及感測期間。
首先，於時刻T10～T12，執行讀出動作AR。讀出動作AR除了對選擇字元線WL施加電壓VA以外，與於圖13之時刻T1～T3所說明之下位頁讀出動作(即讀出動作BR)相同。因此，省略時刻T10～T12下之動作之詳細說明。
當讀出動作AR之感測期間結束時，繼而開始讀出動作CR之WL充電期間。
於時刻T13，列解碼器120對選擇字元線WL施加讀出電壓VC。藉此，連接於選擇字元線WL之記憶胞電晶體MT於閾值電壓未達電壓VC(接通單元)之情形時成為接通狀態，於為電壓VC以上(斷開單元)之情形時成為斷開狀態。
又，感測放大器SA對節點BLC及NLO供給電壓(VCELSRC＋VBLC－α＋Vtn)，使電晶體Tr1及Tr2均成為接通狀態，並且對節點XXL供給“L”位準，使電晶體Tr6成為斷開狀態。藉此，藉由電晶體Tr1將節點VLSA之電壓VH箝位在電壓(VCELSRC＋VBLC－α)，將位元線BL充電至電壓(VCELSRC＋VBLC－α)。
另一方面，源極線CELSRC相對於源極線驅動電路190被電性切斷。又，如上所述，非選擇串單元SU之選擇電晶體ST1為斷開狀態，因此源極線CELSRC相對於位元線BL亦實質上成為浮動狀態。藉此，源極線CELSRC伴隨位元線BL之充電，可藉由耦合被充電至相同程度之電位。
如此，於讀出動作CR之WL充電期間，與讀出動作AR之WL充電期間同樣地，位元線BL與源極線CELSRC被電性切斷，因此於位元線BL與源極線CELSRC之間基本不會流動電流。又，伴隨位元線BL被充電至電壓(VCELSRC＋VBLC－α)，該寄生電容Cp相對於電壓(VCELSRC＋VBLC－α)成為“0”。再者，因於讀出動作AR中位元線BL被充電至電壓(VCELSRC＋VBLC)，故讀出動作CR之WL充電期間中之BL初始充電電流小於讀出動作AR之WL充電期間中之BL初始充電電流。
藉由以如上方式進行動作，讀出動作CR中之WL充電期間結束。
讀出動作CR之BL充電期間及感測期間除了對選擇字元線WL施加電壓VC以外，與於圖13之時刻T2～T3所說明之讀出動作BR、或於圖14之時刻T11～T12所說明之讀出動作AR相同。因此，省略時刻T14～T15下之動作之詳細說明。
以上，上位頁之讀出動作結束。
4.3本實施形態之效果 根據第4實施形態，與第3實施形態同樣地，於WL充電期間，將源極線CELSRC相對於源極線驅動電路190電性切斷，非選擇串單元SU之選擇電晶體ST1成為斷開狀態。藉此，源極線CELSRC相對於位元線BL實質上成為浮動狀態。因此，源極線CELSRC於WL充電期間，伴隨位元線BL被充電至電壓(VCELSRC＋VBLC－α)，藉由耦合被充電至相同程度之電位。並且，感測放大器SA對節點BLC及NLO施加電壓(VCELSRC＋VBLC－α＋Vtn)。位元線驅動電路180對節點VLSA施加電壓VH。藉此，電晶體Tr1將節點VLSA之電壓箝位在電壓(VCELSRC＋VBLC－α)並傳送至位元線BL。因此，可使位元線BL之電壓對電晶體Tr1之閾值電壓Vtn具有依存性同時將其充電至與閾值電流ITH負荷相當，從而可產生與第2實施形態同等之效果。
5.其他 以上，對各種實施形態進行了說明，但第1實施形態、第2實施形態、第3實施形態、及第4實施形態並不限定於此，可適當應用各種變化。
例如，於上述各實施形態中，對記憶胞電晶體MT可記憶2位元資料之情況(MLC：Multi level cell，多層單元)進行了說明，並不限定於此。例如，於在記憶胞電晶體MT可記憶3位元資料之情形時(TLC：Triple level cell，三層單元)、及可記憶更多位元資料之情形時，亦同樣亦可應用。又，於記憶胞電晶體MT可記憶1位元資料之情形時(SLC：Single level cell，單層單元)，亦可應用上述圖7、圖9、圖11、及圖13之實例。
又，於上述各實施形態中，於上位頁讀出動作中，對讀出動作AR後繼而執行讀出動作CR之情況進行了說明，但並不限定於此。例如，在上位頁讀出動作中，亦可於讀出動作CR後繼而執行讀出動作AR。在該情形時，藉由交換對選擇字元線WL施加之電壓，亦可應用上述圖8、圖10、圖12、及圖14之實例。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例提出者，並非意圖限定發明之範圍。該等實施形態能以其他各種方式實施，於不脫離發明主旨之之範圍內，可進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍及主旨中，同樣包含於申請專利範圍所記載之發明及與其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請案2018-205000號(申請日：2018年10月31日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:記憶體系統 10:p型井區域 11:配線層 12:配線層 13:配線層 15:閘極絕緣膜 16:電荷儲存層 17:區塊絕緣膜 18:金屬配線層 19:n+型雜質擴散層 20:接觸插塞 21:金屬配線層 22:p+型雜質擴散層 23:接觸插塞 24:金屬配線層 25:接觸插塞 100:NAND快閃記憶體 110:記憶胞陣列 120:列解碼器 130:驅動器 140:感測放大器模組 150:位址暫存器 160:指令暫存器 170:定序器 180:位元線驅動電路 190:源極線驅動電路 200:記憶體控制器 210:主機介面電路 220:記憶體 230:處理器 240:緩衝記憶體 250:NAND介面電路 260:ECC電路 300:主機機器 ADL:鎖存電路 BL、BL0～BL(m－1):位元線 BLC:節點 BLK、BLK0～BLK3:區塊 BLQ:節點 BLX:節點 C1:電容器 CELSRC:源極線 CLK:節點 CU:胞單元 INV:節點 MT、MT0～MT63:記憶胞電晶體 NLO:節點 SA:感測放大器 SAU、SAU0～SAU(m－1):感測放大器單元 SCOM:節點 SDL:鎖存電路 SEN:節點 SGD、SGD0～SGD3:選擇閘極線 SSRC:節點 ST1:選擇電晶體 ST2:選擇電晶體 SU、SU0～SU3:串單元 Tr_SRC:電晶體 Tr1:電晶體 Tr2:電晶體 Tr3:電晶體 Tr4:電晶體 Tr5:電晶體 Tr6:電晶體 Tr7:電晶體 Tr8:電晶體 Tr9:電晶體 VHSA:節點 VLSA:節點 WL、WL0～WL63:字元線 XDL:鎖存電路 XXL:節點
圖1係用以對包含第1實施形態之半導體記憶裝置之記憶體系統之構成進行說明的方塊圖。 圖2係用以對第1實施形態之半導體記憶裝置之記憶胞陣列之構成進行說明之電路圖。 圖3係用以對第1實施形態之半導體記憶裝置之記憶胞陣列之構成進行說明之剖視圖。 圖4係用以對第1實施形態之半導體記憶裝置之記憶胞電晶體之閾值分佈進行說明之模式圖。 圖5係用以對第1實施形態之半導體記憶裝置之記憶胞陣列與感測放大器模組之連接構成進行說明之電路圖。 圖6係用以對第1實施形態之半導體記憶裝置之感測放大器之構成進行說明之電路圖。 圖7係用以對第1實施形態之半導體記憶裝置中之下位頁讀出動作進行說明之時序圖。 圖8係用以對第1實施形態之半導體記憶裝置中之上位頁讀出動作進行說明之時序圖。 圖9係用以對第2實施形態之半導體記憶裝置中之下位頁讀出動作進行說明之時序圖。 圖10係用以對第2實施形態之半導體記憶裝置中之上位頁讀出動作進行說明之時序圖。 圖11係用以對第3實施形態之半導體記憶裝置中之下位頁讀出動作進行說明之時序圖。 圖12係用以對第3實施形態之半導體記憶裝置中之上位頁讀出動作進行說明之時序圖。 圖13係用以對第4實施形態之半導體記憶裝置中之下位頁讀出動作進行說明之時序圖。 圖14係用以對第4實施形態之半導體記憶裝置中之上位頁讀出動作進行說明之時序圖。
BL:位元線
BLC:節點
CELSRC:源極線
NLO:節點
SGD:選擇閘極線
SU:串單元
VLSA:節點
WL:字元線
XXL:節點

Claims (14)

  1. 一種半導體記憶裝置，其包含： 第1記憶胞電晶體； 位元線，其連接於上述第1記憶胞電晶體之第1端； 源極線，其連接於上述第1記憶胞電晶體之第2端；及 控制電路；且 上述控制電路構成為：於自上述第1記憶胞電晶體進行讀出動作時， 於第1期間，對上述位元線施加第1電壓， 於上述第1期間之後之第2期間，對上述位元線施加大於上述第1電壓之第2電壓，且對上述源極線施加小於上述第1電壓之第3電壓， 於上述第2期間之後之第3期間，感測上述第1記憶胞電晶體之資料。
  2. 如請求項1之半導體記憶裝置，其中 上述控制電路構成為於上述第1期間，對上述源極線施加上述第1電壓。
  3. 如請求項2之半導體記憶裝置，其中 上述控制電路包含： 第1驅動電路；及 第1電晶體，其包含第1端及第2端，且具有第1閾值電壓，上述第1端經由上述位元線連接於上述第1記憶胞電晶體之第1端，上述第2端連接於上述第1驅動電路；且 上述控制電路構成為：於上述第1期間， 對上述第1電晶體之閘極，施加上述第2電壓與上述第1閾值電壓之和， 將藉由上述第1驅動電路施加之上述第1電壓，經由上述第1電晶體供給至上述位元線。
  4. 如請求項2之半導體記憶裝置，其中 上述控制電路包含： 第1驅動電路；及 第1電晶體，其包含第1端及第2端，且具有第1閾值電壓，上述第1端經由上述位元線連接於上述第1記憶胞電晶體之第1端，上述第2端連接於上述第1驅動電路；且 上述控制電路構成為：於上述第1期間， 對上述第1電晶體之閘極，施加上述第1電壓與上述第1閾值電壓之和， 藉由上述第1電晶體將藉由上述第1驅動電路施加之電壓，箝位在上述第1電壓而供給至上述位元線。
  5. 如請求項1之半導體記憶裝置，其進而包含： 第2電晶體，其構成為可將上述第1記憶胞電晶體之第1端與上述位元線之間電性連接； 第2記憶胞電晶體，其包含連接於上述位元線之第1端、連接於上述源極線之第2端、及連接於與上述第1記憶胞電晶體之閘極連接之字元線之閘極；及 第3電晶體，其構成為可將上述第2記憶胞電晶體之第1端與上述位元線之間電性連接；且 上述控制電路構成為於上述第1期間，使上述第3電晶體成為斷開狀態。
  6. 如請求項5之半導體記憶裝置，其中 上述控制電路包含： 第1驅動電路；及 第1電晶體，其包含第1端及第2端，且具有第1閾值電壓，上述第1端經由上述位元線連接於上述第1記憶胞電晶體之第1端，上述第2端連接於上述第1驅動電路；且 上述控制電路構成為：於上述第1期間， 對上述第1電晶體之閘極，施加上述第2電壓與上述第1閾值電壓之和， 將自上述第1驅動電路驅動之上述第1電壓，經由上述第1電晶體供給至上述位元線。
  7. 如請求項5之半導體記憶裝置，其中 上述控制電路包含： 第1驅動電路；及 第1電晶體，其包含第1端及第2端，且具有第1閾值電壓，上述第1端經由上述位元線連接於上述第1記憶胞電晶體之第1端，上述第2端連接於上述第1驅動電路；且 上述控制電路構成為：於上述第1期間， 對上述第1電晶體之閘極，施加上述第1電壓與上述第1閾值電壓之和， 藉由上述第1電晶體將自上述第1驅動電路驅動之電壓，箝位在上述第1電壓而供給至上述位元線。
  8. 如請求項1之半導體記憶裝置，其中 上述第1記憶胞電晶體構成為可保持2位元以上之資料，且 上述控制電路構成為： 於上述第3期間，使用第1讀出電壓感測上述第1記憶胞電晶體之資料， 於上述第3期間之後之第4期間，對上述位元線施加上述第1電壓， 於上述第4期間之後之第5期間，對上述位元線施加上述第2電壓且對上述源極線施加上述第3電壓， 於上述第5期間之後之第6期間，使用第2讀出電壓感測上述第1記憶胞電晶體之資料。
  9. 如請求項8之半導體記憶裝置，其中 上述控制電路構成為於上述第1期間及上述第4期間，對上述源極線施加上述第1電壓。
  10. 如請求項9之半導體記憶裝置，其中 上述控制電路包含： 第1驅動電路；及 第1電晶體，其包含第1端及第2端，且具有第1閾值電壓，上述第1端經由上述位元線連接於上述第1記憶胞電晶體之第1端，上述第2端連接於上述第1驅動電路；且 上述控制電路構成為：於上述第1期間及上述第4期間， 對上述第1電晶體之閘極，施加上述第2電壓與上述第1閾值電壓之和， 將藉由上述第1驅動電路施加之上述第1電壓，經由上述第1電晶體供給至上述位元線。
  11. 如請求項9之半導體記憶裝置，其中 上述控制電路包含： 第1驅動電路；及 第1電晶體，其包含第1端及第2端，且具有第1閾值電壓，上述第1端經由上述位元線連接於上述第1記憶胞電晶體之第1端，上述第2端連接於上述第1驅動電路； 上述控制電路構成為：於上述第1期間及上述第4期間， 對上述第1電晶體之閘極，施加上述第1電壓與上述第1閾值電壓之和， 藉由上述第1電晶體將藉由上述第1驅動電路施加之電壓，箝位於上述第1電壓而供給至上述位元線。
  12. 如請求項8之半導體記憶裝置，其進而包含： 第2電晶體，其構成為可將上述第1記憶胞電晶體之第1端與上述位元線之間電性連接； 第2記憶胞電晶體，其包含連接於上述位元線之第1端、連接於上述源極線之第2端、及連接於與上述第1記憶胞電晶體之閘極連接之字元線之閘極；及 第3電晶體，其構成為可將上述第2記憶胞電晶體之第1端與上述位元線之間電性連接；且 上述控制電路構成為於上述第1期間及上述第4期間，使上述第3電晶體成為斷開狀態。
  13. 如請求項12之半導體記憶裝置，其中 上述控制電路包含： 第1驅動電路；及 第1電晶體，其包含第1端及第2端，且具有第1閾值電壓，上述第1端經由上述位元線連接於上述第1記憶胞電晶體之第1端，上述第2端連接於上述第1驅動電路；且 上述控制電路構成為：於上述第1期間及上述第4期間， 對上述第1電晶體之閘極，施加上述第2電壓與上述第1閾值電壓之和， 將自上述第1驅動電路驅動之上述第1電壓，經由上述第1電晶體供給至上述位元線。
  14. 如請求項12之半導體記憶裝置，其中 上述控制電路包含： 第1驅動電路；及 第1電晶體，其包含第1端及第2端，且具有第1閾值電壓，上述第1端經由上述位元線連接於上述第1記憶胞電晶體之第1端，上述第2端連接於上述第1驅動電路；且 上述控制電路構成為：於上述第1期間及上述第4期間， 對上述第1電晶體之閘極，施加上述第1電壓與上述第1閾值電壓之和， 藉由上述第1電晶體將自上述第1驅動電路驅動之電壓，箝位於上述第1電壓而供給至上述位元線。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021125277A (ja) * 2020-02-05 2021-08-30 キオクシア株式会社 半導体記憶装置
KR20230009509A (ko) * 2021-02-09 2023-01-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 판독 시간을 개선하는 기법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7561472B2 (en) * 2006-09-11 2009-07-14 Micron Technology, Inc. NAND architecture memory with voltage sensing
JP5127439B2 (ja) * 2007-12-28 2013-01-23 株式会社東芝 半導体記憶装置
JP4635066B2 (ja) * 2008-03-19 2011-02-16 株式会社東芝 半導体記憶装置
JP2010009733A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置
KR101036720B1 (ko) 2009-02-02 2011-05-24 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
US8520441B2 (en) 2010-11-16 2013-08-27 Sandisk Technologies Inc. Word line kicking when sensing non-volatile storage
JP4982606B2 (ja) 2010-12-22 2012-07-25 株式会社東芝 半導体記憶装置およびその制御方法
KR101775660B1 (ko) 2011-09-29 2017-09-07 삼성전자주식회사 워드 라인 전압의 변화없이 상이한 문턱 전압들을 갖는 메모리 셀들을 읽는 방법 및 그것을 이용한 불 휘발성 메모리 장치
US8917557B2 (en) * 2011-12-15 2014-12-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9042190B2 (en) 2013-02-25 2015-05-26 Micron Technology, Inc. Apparatuses, sense circuits, and methods for compensating for a wordline voltage increase
JP5911834B2 (ja) * 2013-09-11 2016-04-27 株式会社東芝 不揮発性半導体記憶装置
TW201528439A (zh) * 2013-10-07 2015-07-16 Conversant Intellectual Property Man Inc 用於非揮發性半導體記憶體裝置具有可製造選擇閘極的胞元陣列
US9543023B2 (en) * 2015-01-23 2017-01-10 Sandisk Technologies Llc Partial block erase for block programming in non-volatile memory
JP2017054562A (ja) * 2015-09-08 2017-03-16 株式会社東芝 半導体記憶装置
JP6581019B2 (ja) * 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置

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