JP5911834B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本実施形態は、不揮発性半導体記憶装置、例えばＮＡＮＤフラッシュメモリに関する。

近年、ＮＡＮＤ型フラッシュメモリのビット密度向上に向けたアプローチとして、メモリセルを積層した積層型ＮＡＮＤフラッシュメモリ、所謂ＢｉＣＳ（Bit-Cost Scalable）フラッシュメモリのメモリが提案されている。

ＢｉＣＳフラッシュメモリは、通常のリード動作に比較して多少エラー率が増加しても高速にデータを読み出すことができる高速リード動作が提案されている。

特開２０１１−２５８２８９号公報

本実施形態は、高速リード動作におけるリード時間を一層短縮することが可能な不揮発性半導体記憶装置を提供する。

実施形態の不揮発性半導体記憶装置は、ページ単位でデータを書き込み、読み出す複数のメモリセル、複数のビット線、及びソース線を含むＮＡＮＤ型フラッシュメモリと、前記ＮＡＮＤ型フラッシュメモリにプログラムされたデータを検証するプログラムベリファイ時、及び前記ＮＡＮＤ型フラッシュメモリにプログラムされたデータを読み出すリード時において、ページ長を２Ｎ（Ｎは整数）に設定し、ソース線を正の第１の電圧に保持するソースバイアスＡＢＬ（All Bit Line）センス方式を用い、高速リード時において、ページ長を２Ｎ、又は１Ｎに設定し、ソース線電圧を０Ｖ、又は前記第１の電圧より低い第２の電圧に設定したＡＢＬセンス方式を用いる制御部とを具備することを特徴とする。

本実施形態に係るメモリシステムを示すブロック図。 図１に示すＮＡＮＤ型フラッシュメモリの一例を示すブロック図。 図１に示すＮＡＮＤ型フラッシュメモリの一例を示す回路図。 本実施形態に適用されるセンスアンプの一例を示す回路図。 図５（ａ）（ｂ）は、センスアンプの異なる動作を説明するために示す波形図。 本実施形態のメモリセルの読み出し動作の一例を示す波形図。 本実施形態のメモリセルの読み出し動作の他の例を示す波形図。 図８（ａ）（ｂ）（ｃ）は、それぞれ異なる読み出しシーケンスの例を示す図。 ソースバイアスＡＢＬセンスの動作タイミングを示す波形図。 ソースＶＳＳＡＢＬセンスの動作タイミングを示す波形図。 三次元積層型のＮＡＮＤストリングの第１の例を示す斜視図。 三次元積層型のＮＡＮＤストリングの第２の例を示す斜視図。 図１２に示すＮＡＮＤストリングの動作タイミングを示す波形図。 三次元積層型のＮＡＮＤストリングの第３の例を示す斜視図。

本実施形態は、ＮＡＮＤ型フラッシュメモリ、特にＢｉＣＳにおける高速リード動作（FAST READ）に関するものである。高速リード動作は、通常のリード動作と比較して多少精度（エラー率）は犠牲にしても、高速にデータを読み出す必要がある時に使うモードである。ＢｉＣＳにおいて、通常のリードやベリファイ動作は、全てのビット線の電位をセンスするＡＢＬ（All Bit Line）センスが使用され、且つソース線が０Ｖ以上の正の電圧にプリチャージされ、レギュレータによりソース線をバイアスし続けること（以下、このセンス方式をソースバイアスＡＢＬセンスと言う）により、ソース線のノイズが抑えられている。しかし、このソースバイアスＡＢＬセンスは、ソース線をプリチャージするために余計な時間がかかるという問題がある。

一般に、ソース線を０Ｖ以上の正の電圧にバイアスする方法のメリットは、次の２点である。

（１）フローティングゲート型ＮＡＮＤ型フラッシュメモリの場合、消去状態のメモリセルが負の閾値電圧に設定されており、負の閾値電圧を読み出すことができる。

（２）ソース線のノイズを低減することができる。すなわち、ドライバのオン抵抗と、ドライバとパッド間に接続された電源線の抵抗成分による電圧低下（ＩＲドロップ）を抑制することができる。

しかし、ＢｉＣＳのような、チャージトラップ型メモリセルは、消去後の閾値が正側にあり、負の閾値電圧を読み出す必要がない。このため、高速リード動作のように、精度（エラー率）を犠牲にすることが可能である場合、（２）のソース線のノイズを改善する必要がなく、ソース線を０Ｖ以上の正の電圧にバイアスする必要もない。

そこで、本実施形態では、高速リード動作において、ソース線を正の電圧にバイアスせず、０Ｖに設定するか、或いはソース線のレベルを通常の読み出し時より低く設定することにより、リード時間を短縮可能とする。

さらに、高速リード動作において、ＡＢＬ方式のセンスだけではなく、ビット線シールド方式のセンスを適用する方法も提案する。

以下、実施の形態について、図面を参照して説明する。

（実施形態）
全図に亘り、同一部分には同一参照符号を付す。

本実施形態に係る半導体記憶装置、コントローラ、及びメモリシステムについて説明する。以下では半導体記憶装置として、メモリセルが半導体基板の上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

（メモリシステムの構成）
図１を参照して、本実施形態に係る半導体記憶装置を含むメモリシステムの構成について説明する。

メモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００、コントローラ２００、及びホスト機器３００を備えている。

ＮＡＮＤ型フラッシュメモリ１００は、例えば複数のチップＣＰ１、ＣＰ２を備えている。各チップは、複数のメモリセルを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリの構成の詳細は後述する。

コントローラ２００は、ホスト機器３００からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対して読み出し、書き込み、消去等を命令する。また、ＮＡＮＤ型フラッシュメモリ１００のメモリ空間を管理する。コントローラ２００とＮＡＮＤ型フラッシュメモリ１００は、例えば同一の半導体装置を構成しても良い。

また、メモリシステム１は１つの装置であっても良く、メモリシステム１は、例えば、ＳＤ^ＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等により構成されていてもよい。

また、メモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００及びコントローラ２００が内蔵されたパーソナルコンピュータであっても良いし、ＮＡＮＤ型フラッシュメモリ１００が搭載されているアプリケーションであってもよい。

コントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェイス回路２５０、及びＥＣＣ回路２６０を備えている。

ホストインターフェイス回路２１０は、コントローラバスを介してホスト機器３００と接続され、ホスト機器３００との通信を司る。ホストインターフェイス回路２１０は、ホスト機器３００から受信した命令及びデータを、ＣＰＵ２３０及びバッファメモリ２４０に転送し、また、ＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。

ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。ＮＡＮＤインターフェイス回路２５０は、ＣＰＵ２３０から受信した命令をＮＡＮＤ型フラッシュメモリ１００に転送する。ＮＡＮＤインターフェイス回路２５０は、書き込み時には、バッファメモリ２４０内の書き込みデータをＮＡＮＤ型フラッシュメモリ１００へ転送し、読み出し時には、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータをバッファメモリ２４０へ転送する。

ＣＰＵ２３０は、コントローラ２００全体の動作を制御する。例えば、ホスト機器３００から読み出し命令を受信した際、それに応答して、ＮＡＮＤインターフェイスに基づく読み出し命令を発行する。書き込み及び消去の際も、ホスト機器３００から書き込み及び消去命令を受信した際、それに応答して、ＮＡＮＤインターフェイスに基づく書き込み及び消去命令を発行する。また、ＣＰＵ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１を管理するための様々な処理を実行する。さらに、ＣＰＵ２３０は、各種の演算を実行する。例えば、データの暗号化処理やランダマイズ処理等を実行する。

ＥＣＣ回路２６０は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。すなわち、ＥＣＣ回路２６０は、データの書き込み時には書き込みデータに基づいてパリティを生成し、読み出し時にはパリティからシンドロームを生成して誤りを検出し、この誤りを訂正する。なお、ＣＰＵ２３０がＥＣＣ回路２６０の機能を有していても良い。

内蔵メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２３０の作業領域として使用される。内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。

（半導体記憶装置の構成）
図２は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００のブロック図である。ＮＡＮＤ型フラッシュメモリ１００は、コア部１１０、入出力部１３０、及び周辺回路１４０を備えている。

コア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、及びセンスアンプ１１３を備えている。

メモリセルアレイ１１１は、不揮発性のメモリセルの集合である複数（例えばＮ個）のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。１つのブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１１４の集合である複数（例えばＭ個）のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。メモリセルアレイ１１１内のブロック数及びブロック内のストリングユニットの数は任意である。

ロウデコーダ１１２は、コントローラ２００から受信したブロックアドレスＢＡをデコードして、対応するブロックＢＬＫを選択し、更に後述するワード線や選択ゲート線に所定の電圧を印加する。

センスアンプ１１３は、データの読み出し時、メモリセルから読み出したデータをセンス・増幅し、必要に応じて読み出したデータをコントローラ２００へ出力する。また、データの書き込み時、コントローラ２００から受信した書き込みデータをメモリセルに転送する。メモリセルアレイ１１１に対するデータの読み出し及び書き込みは、複数のメモリセル単位で行われ、この単位がページとなる。

入出力部１３０は、コントローラ２００との間での、ＮＡＮＤバスを介した種々のコマンドやデータの送受信を司る。

周辺回路１４０は、シーケンサ１４１、チャージポンプ１４２、レジスタ１４３、及びドライバ１４４を備える。

ドライバ１４４は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１２やセンスアンプ１１３に供給する。この電圧が、メモリセルアレイ１１１内の各種配線に印加される。チャージポンプ１４２は、外部から与えられる電源電圧を昇圧して、必要な電圧をドライバ１４４に供給する。レジスタ１４３は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによってコントローラに動作が正常に完了したか否かを通知する。シーケンサ１４１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。

（メモリセルアレイ１１１）
図３は、メモリセルアレイ１１１の一部を示すものであり、ブロックＢＬＫ０の回路図である。その他のブロックＢＬＫもブロックＢＬＫ０と同様の構成を有している。

図３において、ブロックＢＬＫ０は複数のストリングユニットＳＵを含んでいる。各ストリングユニットＳＵは、複数（本例ではＬ個）のＮＡＮＤストリング１１４を含んでいる。

ＮＡＮＤストリング１１４の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）（メモリセルＭＣとも言う）と、選択トランジスタ（選択ゲートとも言う）ＳＴ１、ＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限らず、１６個や３２個、６４個、１２８個等であってもよい。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備えている。但し、バックゲートトランジスタＢＴはデータを保持するためのものトランジスタではなく、データの書き込み及び消去時に、単なる電流経路として機能する。メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、それぞれの電流経路が直列接続されて、配置されている。なおバックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられる。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。

ストリングユニットＳＵ０〜ＳＵ（Ｍ−１）の各々の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＳ０〜ＳＧＳ（Ｍ−１）に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれ選択ゲート線ＳＧＳ０〜ＳＧＳ（Ｍ−１）に共通接続される。これに対して、ブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧ（ブロックＢＬＫ０〜ＢＬＫ（Ｎ−１）では、それぞれＢＧ０〜ＢＧ（Ｎ−１））に共通接続される。

すなわち、ワード線ＷＬ０〜ＷＬ７及びバックゲート線ＢＧは、ブロックＢＬＫ０内の複数のストリングユニットＳＵ間で共通に接続されているのに対し、選択ゲート線ＳＧＤ、ＳＧＳは、ブロックＢＬＫ０内であってもストリングユニットＳＵ毎に独立している。

また、メモリセルアレイ１１０内でマトリクス状に配置されたＮＡＮＤストリング１１４のうち、同一列にあるＮＡＮＤストリング１１４の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬに共通接続される。すなわち、ビット線ＢＬは、ブロックＢＬＫ内における複数のＮＡＮＤストリング１１４に共通に接続され、更に複数のブロックＢＬＫのＮＡＮＤストリング１１４に共通に接続されている。また、選択トランジスタＳＴ２の電流経路の他端は、いずれかのソース線ＳＲＣに接続されている。ソース線ＳＲＣは、例えば複数のストリングユニットＳＵにおいて、ＮＡＮＤストリング１１４を共通に接続する。

前述したように、ブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴについて、一括して行われる。すなわち、データの読み出し及び書き込みを一括して行う単位を「ページ」と呼ぶ。

上記構成のメモリセルアレイ１１１において、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２、及びバックゲートトランジスタＢＴは、半導体基板の上方に三次元的に積層されている。一例としては、半導体基板上に例えばセンスアンプモジュール１１等の周辺回路の一部が形成され、この周辺回路の上方にメモリセルアレイ１１１が形成される。

メモリセルアレイ１１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用される。

（センスアンプ１１３）
前述したセンスアンプ１１３は、複数のセンスアンプユニットＳＡＵを備え、各センスアンプユニットＳＡＵは、各ビット線に接続されている。

図４は、センスアンプユニットＳＡＵの一例を示している。

センスアンプユニットＳＡＵは、センスアンプ部ＳＡ及びラッチ回路ＳＤＬを備えている。なお、メモリセルトランジスタが２ビット以上のデータを保持する場合、ラッチ回路は２つ以上設けられる。

センスアンプ部ＳＡは、ビット線ＢＬに読み出されたデータをセンス・増幅し、またラッチ回路ＳＤＬの保持するデータに応じてビット線ＢＬに電圧を印加する。すなわち、センスアンプ部ＳＡは、ビット線ＢＬを直接的に制御するモジュールである。ラッチ回路ＳＤＬは、データを一時的に保持する。ラッチ回路ＳＤＬは、データの書き込み時には、入出力回路１３０を介してコントローラ２００から受信した書き込みデータを保持する。データの読み出し時には、センスアンプ部ＳＡでセンス・増幅されたデータを保持し、入出力回路１３０を介してコントローラ２００へ送信する。

センスアンプ部ＳＡは、例えば高耐圧ｎチャネルＭＯＳトランジスタ１０、低耐圧ｎチャネルＭＯＳトランジスタ１１〜１６、低耐圧ｐチャネルＭＯＳトランジスタ１７〜１９、及びキャパシタ素子２０を備えている。センスアンプ部ＳＡの構成は、これに限定されるものではなく、変形可能である。

トランジスタ１０は、ゲートに信号ＢＬＳが印加され、電流経路の一端が、対応するビット線ＢＬに接続される。トランジスタ１１は、電流経路の一端がトランジスタ１０の電流経路の他端に接続され、ゲートに信号ＢＬＣが印加され、電流経路の他端がノードＳＣＯＭに接続される。トランジスタ１１は、対応するビット線ＢＬを、信号ＢＬＣに応じた電位にクランプするためのものである。

トランジスタ１５は、電流経路の一端がノードＳＣＯＭに接続され、他端がノードＳＲＣＧＮＤ（例えば０Ｖ）に接続され、ゲートがラッチ回路ＤＳＬのノードＩＮＶ＿Ｓに接続される。トランジスタ１２は、電流経路の一端がノードＳＣＯＭに接続され、他端がノードＳＳＲＣに接続され、ゲートに制御信号ＢＬＸが入力される。トランジスタ１９は、電流経路の一端がノードＳＳＲＣに接続され、他端に電源電圧ＶＤＤＳＡが与えられ、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ１３は、電流経路の一端がノードＳＣＯＭに接続され、他端がノードＳＥＮに接続され、ゲートに制御信号ＸＸＬが入力される。トランジスタ１４は、電流経路の一端がノードＳＳＲＣに接続され、他端がノードＳＥＮに接続され、ゲートに制御信号ＨＬＬが入力される。

トランジスタ１７は、電流経路の一端がラッチ回路ＳＤＬのノードＩＮＶ＿Ｓに接続され、ゲートがノードＳＥＮに接続される。トランジスタ１８は、電流経路の一端がトランジスタ１７の電流経路の他端に接続され、他端に電源電圧ＶＤＤＳＡが与えられ、ゲートに制御信号ＳＴＢが入力される。トランジスタ１６は、電流経路の一端がノードＳＥＮに接続され、他端に電源電圧ＶＤＤＳＡが与えられ、ゲートに制御信号ＢＬＱが入力される。キャパシタ素子２０は、一方電極がノードＳＥＮに接続され、他方電極にクロックＣＬＫが入力される。

本実施形態において、センスアンプ１１３は、コマンドによりＡＢＬ方式の読み出し動作と、ビット線シールド方式の読み出し動作に切り換え可能とされている。ＡＢＬ方式の読み出し動作は、電流センス方式の読み出しであり、ビット線シールド方式は、電圧センス方式の読み出しである。

（ＡＢＬ方式の読み出し動作）
図５（ａ）を参照して、ＡＢＬ方式の読み出し動作におけるセンスアンプ部ＳＡの動作について説明する。尚、図５（ａ）（ｂ）は、信号ＢＬＣとビット線ＢＬの電位の関係のみを示している。

先ず、信号ＢＬＳ、ＢＬＣ、ＢＬＸが“Ｈ”レベルとされ、ラッチ回路ＤＳＬのノードＩＮＶ＿Ｓが“Ｌ”レベルに設定される。このため、トランジスタ１９、１２、１１、１０がオン状態となり、これらトランジスタ１９、１２、１１、１０の経路で、ビット線ＢＬが所定の電位Ｖblにプリチャージされる。また、信号ＨＬＬが“Ｈ”レベルとされることによりキャパシタ素子２０が充電され、ノードＳＥＮの電位が上昇される。

この後、信号ＢＬＸ、ＨＬＬが“Ｌ”レベルとされ、信号ＸＸＬが“Ｈ”レベルとされて、データセンスが行われる。

ここで、選択セルの閾値電圧が読み出しレベルより低い場合、選択セルはオン状態となる。このため、キャパシタ素子２０からトランジスタ１３，１１，１０の経路で、セル電流がビット線ＢＬからソース線ＳＲＣに流れ、ノードＳＥＮが放電されてノードＳＥＮの電位が低下する。一方、選択セルの閾値電圧が読み出しレベルより高い場合、選択セルはオフ状態となる。このため、ノードＳＥＮは放電されず、当初の電位をほぼ維持する。

次いで、ストローブ信号ＳＴＢが“Ｌ”レベルとされて、読み出しデータがラッチ回路ＳＤＬに取り込まれる。具体的には、ノードＳＥＮの電位が“Ｈ”レベルである場合、トランジスタ１７はオフ状態とされ、ラッチ回路ＳＤＬは初期状態の“Ｌ”レベルに保持される。一方、ノードＳＥＮの電位が低下している場合、トランジスタ１７はオン状態とされ、ラッチ回路ＳＤＬは“Ｈ”レベルを保持する。

（ビット線シールド方式の読み出し動作）
次に、図５（ａ）を参照して、ビット線シールド方式の読み出し動作について説明する。

先ず、例えば読み出し対象のビット線が奇数番目のビット線である場合、奇数番目のビット線に接続されたラッチ回路ＳＤＬがリセットされ、ノードＩＮＶ＿Ｓが“Ｌ”レベルに設定される。また、偶数番目のビット線に接続されたラッチ回路ＳＤＬは、ノードＩＮＶ＿Ｓが“Ｈ”レベルに設定される。

この後、信号ＢＬＳ、ＢＬＣ、ＢＬＸ、ＨＬＬが“Ｈ”レベル、信号ＸＸＬが“Ｌ”レベルとされる。

読み出し対象の奇数番目のビット線ＢＬに接続されたセンスアンプ部ＳＡにおいて、ノードＩＮＶ＿Ｓは“Ｌ”レベルであるため、トランジスタ１９、１２、１１、１０の経路でビット線ＢＬが充電され、トランジスタ１９、１４の経路でキャパシタ素子２０が充電される。ビット線の充電時、信号ＢＬＣは、例えば０．５Ｖ＋Ｖｔｈ（Ｖｔｈは、ｎチャネルＭＯＳトランジスタの閾値電圧）に設定される。

また、偶数番目のビット線ＢＬに接続されたセンスアンプ部ＳＡにおいて、ノードＩＮＶ＿Ｓは“Ｈ”レベルである。このため、トランジスタ１９がオフ状態であり、ビット線ＢＬ、及びキャパシタ素子２０は充電されず、ビット線ＢＬはシールド線として機能する。

この後、信号ＢＬＣ、ＢＬＸ、ＨＬＬが“Ｌ”レベルとされる。

ここで、読み出し対象の奇数番目のビット線に接続された選択セルの閾値電圧が読み出しレベルより高い場合、選択セルはオフ状態であり、ビット線は“Ｈ”レベルに保持される。また、選択セルの閾値電圧が読み出しレベルより低い場合、選択セルはオン状態となり、ビット線ＢＬの電荷が放電される。このため、ビット線ＢＬは“Ｌ”レベルとなる。

この後、信号ＢＬＣが再度“Ｈ”レベルに設定され、ビット線のデータがセンスされる。この信号ＢＬＣの“Ｈ”レベルは、充電時の“Ｈ”レベルより若干低い、例えば０．４Ｖ＋Ｖｔｈに設定される。選択セルがオン状態である場合、ノードＳＥＮは“Ｌ”レベルとなるため、トランジスタ１７がオン状態となる。一方、選択セルがオフ状態である場合、ノードＳＥＮは“Ｈ”レベルに保持されるため、トランジスタ１７はオフ状態である。

次いで、ストローブ信号ＳＴＢが“Ｌ”レベルとされ、データがラッチ回路ＳＤＬに取り込まれる。選択セルがオン状態である場合、トランジスタ１７がオン状態であるため、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓが“Ｈ”レベルとなる。一方、選択セルがオフ状態である場合、トランジスタ１７がオフ状態であるため、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓは“Ｌ”レベルに保持される。

尚、上記ＡＢＬ方式、又はビット線シールド方式の読み出し動作は、メモリセルにデータを書き込んだ後、メモリセルの閾値電圧を検証するプログラムベリファイ動作に適用することも可能である。

（２値／４値読み出し動作）
図６は、１つのメモリセルに２値のデータを記憶するＳＬＣ（Single Level Cell）からデータを読み出す例を示し、図７は、１つのメモリセルに例えば４値のデータを記憶するＭＬＣ（Multi Level Cell）からデータを読み出す例を示している。

図６、図７に示す２値、又は４値のデータを読み出し動作は、いずれもＡＢＬ方式の読み出し動作の例を示しており、データのセンス中に動作電流が継続して流れる。

図８（ａ）（ｂ）（ｃ）は、それぞれ図６に示す１つのレベルを読み出す時のシーケンスと、動作電流Ｉｃｃの関係を示している。

図８（ａ）は、ソース線を正の電圧にバイアスしたソースバイアスＡＢＬセンス（SRC BIAS ABL SENSE）の読み出し時間ｔＲを示している。この場合、主に図示せぬチャージポンプ回路の起動時間としてのセットアップ時間と、ワード線（ＷＬ）の充電時間と、ソース線（ＳＲＣ）の充電時間と、ビット線（ＢＬ）の充電時間と、ビット線（ＢＬ）の安定時間と、セル電流ＩCELLを実際にセンスアンプにとりこむセンス時間と、ワード線やビット線をイニシャル状態に戻すリカバリ時間を全て含めた時間が、読み出し時間ｔＲとなる。

図８（ｂ）は、ソース線を０Ｖ（ＶＳＳ）に設定するソースＶＳＳＡＢＬセンス（SRC VSS ABL SENSE）の読み出し時間ｔＲを示している。この場合、ソース線の充電が不要となるため、図８（ａ）に示すソースバイアスＡＢＬセンスに比べて、２〜３μｓの時間が短縮される。また、ワード線に印加されるべき電圧も、ソース線のレベルが下がる分シフトして低下するため、ワード線の充電時間も削減することができる。但し、ソース線をＶＳＳに設定した場合、ソース線と電源ＶＳＳを接続するトランジスタのオン抵抗や電源線の抵抗が顕在化するため、ソース線のノイズがソースバイアスＡＢＬセンス方式より悪化する。

図９は、ソースバイアスＡＢＬセンス（SRC BIAS ABL SENSE）の各部のタイミングを示し、図１０は、ソースＶＳＳＡＢＬセンス（SRC VSS ABL SENSE）の各部のタイミングを示している。図９に示すソースバイアスＡＢＬセンスの場合、ソース線ＳＲＣの充電時間ｔ２〜ｔ３が必要であるが、図１０に示すソースＶＳＳＡＢＬセンスの場合、ソース線ＳＲＣの充電時間が必要ない。このため、ソースＶＳＳＡＢＬセンスは、ソースバイアスＡＢＬセンスに比べて読み出し時間を短縮することが可能である。

図８（ｃ）は、ＡＢＬセンスではなく、ソース線を０Ｖ（ＶＳＳ）に設定したビット線シールド方式センス（SRC VSS SHIELDING BL SENSE）の読み出し時間ｔＲを示している。前述したＡＢＬセンスは、ビット線の電位を一定に保つ必要が有るため、ビット線電位の安定期間中において、セル電流がセンスアンプからビット線を介してセルに動作電流Ｉｃｃが流れ続ける。

これに対して、ビット線シールド方式センスの場合、ワード線とビット線を同時にプリチャージした後、選択ゲートをオンとしてビット線の電荷をセル電流に応じて放電させ、この電圧の変動をセンスしている。このため、図８（ｃ）に示すように、ビット線の放電時間中、動作電流Ｉｃｃは殆ど流れない。

ビット線シールド方式センスの読み出し時間ｔＲは、図８（ｂ）に示すソースＶＳＳＡＢＬセンスの読み出し時間と殆ど差はない。しかし、ビット線シールド方式センスは、ビット線の電位が変動するため、ノイズを低減させるため、隣接するビット線を交互にシールドする必要が有る。このため、前述したように、ビット線の数に対して１回の読み出しで選択できるビット線の数は半分になる。すなわち、ビット線シールド方式センスの場合、ページ長がＡＢＬセンスの半分となる。

このため、一般的には、プログラム時のプログラムベリファイ、又は通常のリードにおいて、ソース線のノイズが少ないソースバイアスＡＢＬセンス方式が用いられている。

（高速リード動作）
次に、本実施形態における高速リード動作について説明する。本実施形態は、高速リード動作として２つの実施例を提供する。

（実施例１）
実施例１は、プログラム時のプログラムベリファイ、又は通常リードにおいて、ソース線のノイズが少ない図９に示すソースバイアスＡＢＬセンス（ページ長を２Ｎとする）を用いる。また、高速リード時、ソース線を０Ｖ（ＶＳＳ）に設定した図１０に示すソースＶＳＳＡＢＬセンス、或いは図９のＳＲＣ，ＷＥＬＬに破線で示すように、ソース線のレベルを通常のリード時のレベルＶＣＥＬＳＲＣ（例えば１Ｖ）より低く、０Ｖより高いレベル（図９に破線で示す）に設定したソースバイアスＡＢＬセンスを使用する。

実施例１によれば、高速リード時、ソース線の充電に要する時間を削減でき、リード時間を短縮することが可能である。高速リード時、ページ長は２Ｎであっても、１Ｎであってもよい。勿論、１Ｎの方が２Ｎに比べてソース線ノイズを低減することができる。但し、ソース線ノイズは、データのランダマイズが必須となっている現状において、ほぼコントロールできるため、選択ワード線の電圧を補正することにより、十分にキャンセルすることが可能である。

（実施例２）
実施例２は、プログラム時のプログラムベリファイ、又は通常リードにおいて、ソース線ノイズの少ないソースバイアスＡＢＬセンス（ページ長を２Ｎとする）を用いる。また、高速リード時は、ＡＢＬセンスではなく、ソース線を０Ｖ（ＶＳＳ）に設定したビット線シールド方式センスを用いる。高速リード時、ページ長は１Ｎになる。

ビット線シールドセンス方式を用いた場合、読み出し時のページ長は半分になるが、そもそも高速リードが必要なＳＳＤ（Solid State Drive）などは、データサイズが４ＫＢ単位で、ランダムアクセスリードが頻繁に起こるケースが多い。現状の大容量ＮＡＮＤ型フラッシュメモリは、ページ長が例えば８ＫＢ以上あり、ビット線シールドセンス方式を用いることによって、読み出し時のページ長が半分になっても、４ＫＢ単位のデータの読み出しに対しては十分である。実際のところ、ページ長が４ＫＢ以上である場合、４ＫＢを越えた分のデータは、コントローラにとって不要であるため、破棄されることが多いため、実用上問題はない。

また、ＡＢＬセンスではなく、ビット線シールドセンス方式を用いることにより、次の効果を得ることができる。すなわち、ビット線シールドセンス方式の場合、チップ動作として電流ピークの起こるタイミングがより局在化される。このため、コントローラは、システム内の複数のＮＡＮＤ型フラッシュメモリチップＣＰ１、ＣＰ２をビット線シールドセンス方式で高速リード動作させる時、各チップの動作タイミングをずらすことにより、ピーク電流を容易に制御することが可能である。

例えば、図８(ｃ)に示す動作電流Ｉｃｃにおいて、ワード線、ビット線（ＷＬ，ＢＬ）充電時間とＢＬ放電時間は、動作電流Ｉｃｃのピーク電流量が大きく異なっている。このため、コントローラは、ピーク電流量が重ならないように、複数のＮＡＮＤ型フラッシュメモリチップＣＰ１、ＣＰ２を制御することにより、消費電流を削減することができる。

具体的には、ＮＡＮＤ型フラッシュメモリチップＣＰ１が、ワード線、ビット線（ＷＬ，ＢＬ）を充電しているとき、ＮＡＮＤ型フラッシュメモリチップＣＰ２は、ワード線、ビット線（ＷＬ，ＢＬ）の充電以外の動作をさせ、ＮＡＮＤ型フラッシュメモリチップＣＰ１が、ワード線、ビット線（ＷＬ，ＢＬ）の充電を完了した場合、ＮＡＮＤ型フラッシュメモリチップＣＰ２において、ワード線、ビット線（ＷＬ，ＢＬ）の充電を開始させることにより、消費電流を低減できる。

このため、システムとしてランダムな４ＫＢのデータを並列に多数、高速リードする時、ビット線シールドセンス方式を用いることにより、低消費電流で、ＮＡＮＤ型フラッシュメモリチップＣＰ１、ＣＰ２を同時に実行させることができる。したがって、ＮＡＮＤ型フラッシュメモリチップＣＰ１、ＣＰ２の並列度を上げることができ、４ＫＢのデータ単位の総スループットを向上することが可能である。

上記実施例２によれば、高速リード時、ＡＢＬセンスではなく、ソース線を０Ｖ（ＶＳＳ）に設定したビット線シールド方式センスを用いることにより、低消費電流で、読み出し時間を短縮することが可能である。

（三次元積層型のＮＡＮＤストリングの第１の例）
図１１は、三次元積層型のＮＡＮＤストリングの第１の例を示している。

図１１は、４層分だけ積層されたメモリセルＭＣを下端で折り返し、８個のメモリセルＭＣを直列接続することでＮＡＮＤストリングＮＳを形成している。すなわち、図１１に示すＮＡＮＤストリングにおいて、直列接続された複数のメモリセルの電流経路は、後述する半導体基板の表面に対して垂直方向に配置されている。しかし、メモリセルの積層数、メモリセルの数、及びストリングの構成は、これに限定されるものではない。

図１１において、半導体基板ＳＢには回路領域ＲＡが設けられ、回路領域ＲＡ上にはメモリ領域ＲＢが設けられている。回路領域ＲＡにおいて、半導体基板ＳＢ上には回路層ＣＵが形成されている。回路層ＣＵには、図２に示すロウデコーダ１１２、センスアンプ１１３、周辺回路部１４０を構成する回路のうち全部又は一部が形成される。メモリセル領域ＲＢには、図２に示すメモリセルアレイ１１１が形成される。

また、メモリセル領域ＲＢにおいて、回路層ＣＵ上にはバックゲート層ＢＧが形成され、バックゲート層ＢＧには接続層ＣＰが形成されている。接続層ＣＰ上には、柱状体ＭＰ１、ＭＰ２が隣接して配置され、柱状体ＭＰ１、ＭＰ２の下端は接続層ＣＰを介して互いに接続されている。

また、接続層ＣＰ上には、４層分のワード線ＷＬ３〜ＷＬ０が順次積層されるとともに、ワード線ＷＬ３〜ＷＬ０にそれぞれ隣接するように４層分のワード線ＷＬ４〜ＷＬ７が順次積層されている。ワード線ＷＬ４〜ＷＬ７が柱状体ＭＰ１により貫かれるとともに、ワード線ＷＬ０〜ＷＬ３が柱状体ＭＰ２により貫かれることで、ＮＡＮＤストリングＮＳが構成されている。

柱状体ＭＰ１、ＭＰ２の中心には、図示せぬ電流経路としてのチャネル領域を構成する柱状半導体が形成されている。柱状半導体の周囲には、図示せぬトンネル絶縁膜、チャージトラップ層、ブロック絶縁膜が順次形成されている。柱状体ＭＰ１、ＭＰ２とワード線ＷＬ０〜ＷＬ３、ＷＬ４〜ＷＬ７の交差位置にメモリセルＭＣが形成されている。

また、柱状体ＭＰ１、ＭＰ２上には柱状体ＳＰ１、ＳＰ２がそれぞれ形成されている。

最上層のワード線ＷＬ７の上方には、柱状体ＳＰ１により貫かれた選択ゲート電極ＳＧ１が形成され、最上層のワード線ＷＬ０の上方には、柱状体ＳＰ２により貫かれた選択ゲート電極ＳＧ２が形成されている。

また、選択ゲート電極ＳＧ２の上方には、柱状体ＳＰ２に接続されたソース線ＳＲＣが設けられ、選択ゲート電極ＳＧ１上方には、プラグＰＧを介して柱状体ＳＰ１に接続されたビット線ＢＬ１〜ＢＬ６がカラム毎に形成されている。ビット線ＢＬ１〜ＢＬ６には、それぞれセンスアンプが接続される。

このため、上記構成のＮＡＮＤ型フラッシュメモリに上述したソースバイアスＡＢＬセンス、ソースＶＳＳＡＢＬセンス、或いはビット線シールド方式センスを用いることができ、上述した実施例１及び２を適用することが可能である。

（三次元積層型のＮＡＮＤストリングの第２の例）
図１２は、三次元積層型のＮＡＮＤストリングの第２の例を示している。

図１２に示すＮＡＮＤストリングにおいて、直列接続された複数のメモリセルの電流経路は、半導体基板の表面に対して並行に配置されている。

半導体基板ＳＢの上には、回路領域ＲＡが設けられ、回路領域ＲＡ上には図示せぬ絶縁膜を介してメモリ領域ＲＢが設けられている。回路領域ＲＡには、図２に示すロウデコーダ１１２、センスアンプ１１３、周辺回路部１４０を構成する回路のうち全部又は一部が形成される。メモリセル領域ＲＢには、図２に示すメモリセルアレイ１１１が形成される。

メモリセルアレイ１１１は、例えば４つのストリングユニットＳＵ１〜ＳＵ４を含んでおり、各ストリングユニットＳＵ１〜ＳＵ４は、積層された３つのＮＡＮＤストリング２０を含んでいる。各ＮＡＮＤストリング２０は、所謂フィン構造のトランジスタにより構成され、直列接続された４つのメモリセルＭＣと、第１、第２の選択ゲートＳＧＤ、ＳＧＳにより構成されている。

ストリングユニットＳＵ１〜ＳＵ４のそれぞれは、例えば回路領域ＲＡの上方に交互に積層された複数の絶縁膜２１と、アクティブ領域を構成する複数の半導体膜２２と、ワード線ＷＬ１〜ＷＬ４と、選択ゲート線ＳＧＬ１、ＳＧＬ２と、ビット線ＢＬ１〜ＢＬ４と、ソース線ＳＲＣ１〜ＳＲＣ３等により構成されている。

ワード線ＷＬ１〜ＷＬ４と、第１の選択ゲートＳＧＤに接続された選択ゲート線ＧＳＬ、第２の選択ゲートＳＧＳに接続された選択ゲート線ＳＳＬは、ストリングユニットＳＵ１〜ＳＵ４に対して共通に配置されている。すなわち、ワード線ＷＬ１〜ＷＬ４と、選択ゲート線ＧＳＬ、ＳＳＬは、図示せぬゲート絶縁膜を介してストリングユニットＳＵ１〜ＳＵ４の側面に形成され、各メモリセルＭＣは、半導体膜２２の側面に形成されている。すなわち、半導体膜２２の側面と各ワード線ＷＬ１〜ＷＬ４との間に、例えば図示せぬＭＯＮＯＳ膜が形成されている。各ＮＡＮＤストリング２０は、４つのメモリセルＭＣが水平方向(第２の方向)に直列接続されている。各メモリセルＭＣは、図示せぬゲート絶縁膜、電荷蓄積層、ブロック絶縁膜、及びワード線としての制御ゲートとを含む積層ゲートにより構成されている。

また、ストリングユニットＳＵ１〜ＳＵ４の第１の選択ゲートＳＧＤ側端部には、各ストリングユニット内の半導体膜２０を共通接続するビット線コンタクト２３が形成されている。このビット線コンタクト２３にそれぞれビット線ＢＬ１〜ＢＬ４が接続される。ビット線ＢＬ１〜ＢＬ４には、それぞれ図示せぬセンスアンプが接続される。

このため、上記構成のＮＡＮＤ型フラッシュメモリに上述したソースバイアスＡＢＬセンス、ソースＶＳＳＡＢＬセンス、或いはビット線シールド方式センスを用いることができ、上述した実施例１及び２を適用することが可能である。

また、ストリングユニットＳＵ１〜ＳＵ４の第２の選択ゲートＳＧＳ側端部には、４つのストリングユニットＳＵ１〜ＳＵ４に共通のソース線ＳＲＣ１〜ＳＲＣ３が形成されている。ソース線ＳＲＣ１は、ストリングユニットＳＵ１〜ＳＵ４の最下層の半導体膜２０に接続され、ソース線ＳＲＣ２は、ストリングユニットＳＵ１〜ＳＵ４の中間層の半導体膜２０に接続され、ソース線ＳＲＣ３は、ストリングユニットＳＵ１〜ＳＵ４の最上層の半導体膜２０に接続されている。

上記構成のＮＡＮＤ型フラッシュメモリにおいて、４つのストリングユニットＳＵ１〜ＳＵ４は、ワード線ＷＬ、第１の選択ゲートＳＧＤに接続された選択ゲート線ＧＳＬ、及び第２の選択ゲートＳＧＳに接続された選択ゲート線ＳＳＬが共通であり、各ストリングユニットにおいて、３つのＮＡＮＤストリング２０は、ビット線を共有している。このため、ソース線ＳＲＣ１〜ＲＤＣ３によりＮＡＮＤストリング２０が選択される。

図１３は、例えばソースバイアスＡＢＬセンスにおけるＮＡＮＤストリング２０の選択動作の例を示している。

例えばソース線ＳＲＣ１に接続されたＮＡＮＤストリング２０を選択する場合、ソース線ＳＲＣ１は、所謂通常のソースレベルＶＣＥＬＳＲＣ（例えば１Ｖ）に設定される。また、ソース線ＳＲＣ１以外のソース線ＳＲＣ２、ＳＲＣ３に接続されたメモリストリングは、非選択状態とする必要があるため、ソース線ＳＲＣ２、ＳＲＣ３のレベルがビット線ＢＬと同じレベル、例えば１．５Ｖ（ＶＣＥＬＳＲＣ）に設定される。

選択されたメモリセルのゲートにＶＳＧが印加されたとき、このメモリセルがオン状態であればセンスアンプのノードＳＥＮの電圧が放電され、このメモリセルがオフ状態であればセンスアンプのノードＳＥＮの電圧が保持される。これにより、１ページのデータを読み出すことができる。

上記構成において、高速リード時、選択ソース線の電圧が０Ｖ、又は通常のリード動作時の電圧、例えば１Ｖよりも低い電圧に設定される。このため、ソース線の充電時間を削減することができるため、読み出し動作を高速化することが可能である。

（三次元積層型のＮＡＮＤストリングの第３の例）
図１４は、三次元積層型のＮＡＮＤストリングの第３の例を示している。

図１４に示すＮＡＮＤストリングにおいて、直列接続された複数のメモリセルの電流経路は、半導体基板の表面に対して並行に配置されている。

半導体基板ＳＢの上には、回路領域ＲＡが設けられ、回路領域ＲＡ上には図示せぬ絶縁膜を介してメモリ領域ＲＢが設けられている。回路領域ＲＡには、図２に示すロウデコーダ１１２、センスアンプ１１３、周辺回路部１４０を構成する回路のうち全部又は一部が形成される。メモリセル領域ＲＢには、図２に示すメモリセルアレイ１１１が形成される。

図１４は、１つのメモリユニットを図示している。

回路領域ＲＡ上の図示せぬ絶縁膜上には、ストライプ形状の例えば４つのフィン型構造からなるストリングユニット２４（２４−１〜２４−４）が形成され、これらストリングユニット２４（２４−１〜２４−４）により、１つのメモリユニットＭＵが形成されている。これらストリングユニット２４（２４−１〜２４−４）は、半導体基板ＳＢ表面に対して垂直方向である第１方向と直交する第２方向に沿って配置されている。

ストリングユニット２４の各々は、絶縁膜２２（２２−１〜２２−４）及び半導体層２３（２３−１〜２３−３）を含み、これらが第２の方向に交互に積層されている。ストリングユニット２４の上面及び側面には、図示せぬゲート絶縁膜、電荷蓄積層、ブロック絶縁膜、及び制御ゲートが順次形成されている。電荷蓄積層２６は例えば絶縁膜により形成される。また制御ゲート２８は導電膜で形成され、ワード線ＷＬ又は選択ゲート線ＧＳＬ１及びＧＳＬ２として機能する。ワード線ＷＬ及び選択ゲート線ＧＳＬ１及びＧＳＬ２は、複数のストリングユニット２４を跨ぐようにして形成される。また、制御信号線ＳＳＬ１〜ＳＳＬ４は、個々のストリングユニット２４毎に独立して形成されている。

奇数番目のストリングユニット２４−１及び２４−３の一端部には、コンタクトプラグＢＣ１〜ＢＣ３が形成される。コンタクトプラグＢＣ１は、ストリングユニット２４−１及び２４−３の半導体層２３−１とビット線ＢＬ１とを接続し、半導体層２３−２及び２３−３とは絶縁されている。コンタクトプラグＢＣ２は、ストリングユニット２４−１及び２４−３の半導体層２３−２とビット線ＢＬ２とを接続し、半導体層２３−１及び２３−３とは絶縁されている。コンタクトプラグＢＣ３は、ストリングユニット２４−１及び２４−３の半導体層２３−３とビット線ＢＬ３とを接続し、半導体層２３−１及び２３−２とは絶縁されている。

また、偶数番目のストリングユニット２４−２及び２４−４の一端部には、コンタクトプラグＢＣ１〜ＢＣ３が形成される。コンタクトプラグＢＣ１は、ストリングユニット２４−２及び２４−４の半導体層２３−１とビット線ＢＬ１とを接続し、半導体層２３−２及び２３−３とは絶縁されている。コンタクトプラグＢＣ２は、ストリングユニット２４−２及び２４−４の半導体層２３−２とビット線ＢＬ２とを接続し、半導体層２３−１及び２３−３とは絶縁されている。コンタクトプラグＢＣ３は、ストリングユニット２４−２及び２４−４の半導体層２３−３とビット線ＢＬ３とを接続し、半導体層２３−１及び２３−２とは絶縁されている。

また、ストリングユニット２４−１〜２４−４の他端上にはコンタクトプラグＳＣが形成される。コンタクトプラグＳＣは、半導体層２３−１〜２３−３に接続され、半導体層２３−１〜２３−３は、コンタクトプラグＳＣを介してソース線ＳＬに接続される。このように、ソース線ＳＬは、図１２に示す三次元積層型のＮＡＮＤストリングと同様に４つのストリングユニット２４−１〜２４−４のソース線ＳＬが共通接続されている。

上記ビット線ＢＬ１〜ＢＬ３は、それぞれ図示せぬセンスアンプに接続される。このため、このＮＡＮＤ型フラッシュメモリに上述したソースバイアスＡＢＬセンス、ソースＶＳＳＡＢＬセンス、或いはビット線シールド方式センスを用いることができ、上述した実施例１及び２を適用することが可能である。

また、このＮＡＮＤ型フラッシュメモリは、高速リード時、例えばソースバイアスＡＢＬセンスが適用される。この場合、各部の電位の関係は、図９に示す波形と同様である。すなわち、高速リード時、選択ソース線の電圧が通常のリード時の電圧ＶＣＥＬＳＲＣ（例えば１Ｖ）よりも低く０Ｖより高い電圧（図９に破線で示す）に設定される。このため、ソース線の充電時間を削減することができ、読み出し動作を高速化することが可能である。

その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１００…ＮＡＮＤフラッシュメモリ、２００…コントローラ、ＣＰ１、ＣＰ２…チップ。

Claims (6)

1. ページ単位でデータを書き込み、読み出す複数のメモリセル、複数のビット線、及びソース線を含むＮＡＮＤ型フラッシュメモリと、
   前記ＮＡＮＤ型フラッシュメモリにプログラムされたデータを検証するプログラムベリファイ時、及び前記ＮＡＮＤ型フラッシュメモリにプログラムされたデータを読み出すリード時において、ページ長を２Ｎ（Ｎは整数）に設定し、ソース線を正の第１の電圧に保持するソースバイアスＡＢＬ（All Bit Line）センス方式を用い、高速リード時において、ページ長を２Ｎ、又は１Ｎに設定し、ソース線電圧を０Ｖ、又は前記第１の電圧より低い第２の電圧に設定したＡＢＬセンス方式を用いる制御部と
   を具備することを特徴とする不揮発性半導体記憶装置。
2. ページ単位でデータを書き込み、読み出す複数のメモリセル、複数のビット線、及びソース線を含むＮＡＮＤ型フラッシュメモリと、
   前記ＮＡＮＤ型フラッシュメモリにプログラムされたデータを検証するプログラムベリファイ時、及び前記ＮＡＮＤ型フラッシュメモリにプログラムされたデータを読み出すリード時において、ページ長を２Ｎ（Ｎは整数）に設定し、ソース線を正の第１の電圧に保持するソースバイアスＡＢＬ（All Bit Line）センス方式を用い、高速リード時において、ページ長を１Ｎに設定し、ソース線電圧を０Ｖ、又は前記第１の電圧より低い第２の電圧に設定したビット線シールド型センス方式を用いる制御部と
   を具備することを特徴とする不揮発性半導体記憶装置。
3. ページ単位でデータを書き込み、読み出す複数のメモリセル、複数のビット線、及びソース線を含む複数のＮＡＮＤ型フラッシュメモリと、
   複数の前記ＮＡＮＤ型フラッシュメモリにプログラムされたデータを検証するプログラムベリファイ時、及び複数の前記ＮＡＮＤ型フラッシュメモリにプログラムされたデータを読み出すリード時において、ページ長を２Ｎ（Ｎは整数）に設定し、ソース線を正の第１の電圧に保持するソースバイアスＡＢＬ（All Bit Line）センス方式を用い、高速リード時において、ページ長を２Ｎ、又は１Ｎに設定し、ソース線電圧を０Ｖ、又は前記第１の電圧より低い第２の電圧に設定したＡＢＬセンス方式を用いる制御部と
   を具備し、
   前記制御部は、複数の前記ＮＡＮＤ型フラッシュメモリを動作させる時、複数の前記ＮＡＮＤ型フラッシュメモリのピーク電流をずらすように制御することを特徴とする不揮発性半導体記憶装置。
4. 前記制御部は、高速リード時、同時に活性化する前記ＮＡＮＤ型フラッシュメモリのチップ数を増加することを特徴とする請求項３記載の不揮発性半導体記憶装置。
5. 前記ＮＡＮＤ型フラッシュメモリは、複数の前記メモリセルが半導体基板上に積層され、直列接続された複数の前記メモリセルの電流経路が前記半導体基板の表面に対して垂直に配置されていることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
6. 前記ＮＡＮＤ型フラッシュメモリは、複数の前記メモリセルが半導体基板上に積層され、直列接続された複数の前記メモリセルの電流経路が前記半導体基板の表面に対して並行に配置されていることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。