KR20130076372A - 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 - Google Patents
비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20130076372A KR20130076372A KR1020110144934A KR20110144934A KR20130076372A KR 20130076372 A KR20130076372 A KR 20130076372A KR 1020110144934 A KR1020110144934 A KR 1020110144934A KR 20110144934 A KR20110144934 A KR 20110144934A KR 20130076372 A KR20130076372 A KR 20130076372A
- Authority
- KR
- South Korea
- Prior art keywords
- word line
- channel
- layer
- voltage
- memory device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 51
- 239000010410 layer Substances 0.000 claims abstract description 237
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000011229 interlayer Substances 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims description 8
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 230000010354 integration Effects 0.000 abstract description 3
- 238000010030 laminating Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 16
- 239000004020 conductor Substances 0.000 description 15
- 238000003860 storage Methods 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000000151 deposition Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 형성되고, 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 복수의 채널 구조물; 상기 채널 구조물과 교차하는 일 방향을 따라 상기 채널 구조물 사이에 교대로 배치되고, 메모리막을 개재하여 상기 복수의 채널층과 접하는 제1 및 제2 수직 게이트; 및 상기 채널 구조물의 상부 또는 하부에 배치되고, 상기 일 방향을 따라 배열된 하나의 제1 및 제2 수직 게이트 열과 중첩하도록 연장되는 한 쌍의 제1 및 제2 워드라인을 포함하고, 여기서, 상기 제1 워드라인은 상기 제1 수직 게이트와 연결되고, 상기 제2 워드라인은 상기 제2 수직 게이트와 연결된다.
Description
본 발명은 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법에 관한 것으로, 보다 상세하게는 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하는 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 낸드형 플래쉬 메모리 등이 널리 이용되고 있다.
최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 비휘발성 메모리 장치가 제안되었다.
도 1a 내지 도 1c는 종래의 3차원 비휘발성 메모리 장치를 나타내는 도면으로서, 도 1a는 사시도를 나타내고, 도 1b는 도 1a의 A-A'선에 따른 단면을 나타내고, 도 1c는 도 1a의 워드라인 부분을 중심으로 도시된 평면도를 나타낸다.
도 1a 내지 도 1c를 참조하면, 종래의 비휘발성 메모리 장치는, 기판(100), 기판(100) 상에 배치되면서 제1 방향(x축 참조)으로 연장되는 채널 구조물(C), 제2 방향(y축 참조)으로 연장되면서 채널 구조물(C) 사이로 돌출되어 채널 구조물(C) 측벽과 접하는 워드라인(WL_0~WL_N), 소스 선택 라인(SSL) 및 소스 라인(SL), 채널 구조물(C)의 계단형 단부 상에 배치되면서 제2 방향으로 연장되는 드레인 선택 라인(DSL_0~DSL_N), 및 드레인 선택 라인(DSL_0~DSL_N) 상에 배치되면서 제1 방향으로 연장되는 비트라인(BL)을 포함한다. 워드라인(WL_0~WL_N)과 채널 구조물(C) 사이에 메모리막(130)이 개재되고, 소스 선택 라인(SSL)과 채널 구조물(C) 사이에는 게이트 절연막(140)이 개재된다. 여기서, 메모리막(130)은 채널층(120)과 워드라인(WL)을 전기적으로 절연시키면서 전하를 저장하는 기능을 하는 막으로서, 터널 절연막 - 전하 저장막 - 전하 차단막의 3중막 예컨대, 0NO막일 수 있다.
구체적으로, 채널 구조물(C)은 교대로 적층되는 복수의 층간 절연층(110) 및 복수의 채널층(120)을 포함한다. 어느 하나의 채널층(120)과 접하는 어느 하나의 워드라인(WL), 및 이들 사이에 개재된 메모리막(130)이 단위 메모리 셀(MC)을 구성한다. 또한, 어느 하나의 채널층(120)과 접하는 소스 선택 라인(SSL) 및 이들 사이에 개재된 게이트 절연막(140)은 소스 선택 트랜지스터를 구성한다.
각 채널층(120)의 돌출된 단부 상에는 채널 콘택(150)이 형성되고, 각 채널 콘택(150)의 상부에는 드레인 선택 트랜지스터의 채널(160)이 배치된다. 어느 하나의 채널(160)과 접하는 어느 하나의 드레인 선택 라인(DSL) 및 이들 사이에 개재된 게이트 절연막(미도시됨)은 드레인 선택 트랜지스터를 구성한다.
동일한 채널층(120)을 공유하는 복수개의 메모리 셀(MC)은 하나의 스트링(ST)을 구성하며, 그에 따라 하나의 채널 구조물(C)마다 채널층(120)의 수와 동일한 수로 적층된 스트링(ST_0~X)이 배치된다. 동일한 채널 구조물(C)을 공유하는 적층 스트링(ST_O~X)은 동일한 비트라인(BL)에 연결된다. 또한, 복수의 비트라인(BL)에 연결되는 복수의 적층 스트링(ST_0~X)은 하나의 소스 라인(SL)에 공통적으로 연결된다.
동일한 워드라인(WL)을 공유하는 복수의 메모리 셀(MC)은 하나의 페이지(PAGE)를 구성하며, 그에 따라 하나의 워드라인(WL)마다 채널층(120)의 수와 동일한 수로 적층된 페이지(PAGE_0~X)가 배치된다. 하나의 워드라인(WL)을 공유하는 적층 페이지(PAGE_0~X) 중에서 원하는 페이지(PAGE)는 드레인 선택 트랜지스터에 의하여 선택될 수 있다.
위와 같은 구조의 비휘발성 메모리 장치의 읽기/쓰기 동작은, 통상적인 방법으로 워드라인(WL_0~WL_N) 및 비트라인(BL)을 제어하면서, 특히 복수의 드레인 선택 트랜지스터을 이용함으로써 원하는 페이지(PAGE)를 선택하는 방식으로 수행될 수 있다. 즉, 읽기/쓰기 동작시 원하는 페이지(PAGE)에 연결된 드레인 선택 트랜지스터를 턴온시키고 그 외의 드레인 선택 트랜지스터는 턴오프시킴으로써 원하는 페이지(PAGE)를 선택할 수 있다.
그런데, 위와 같은 장치에서는, 어느 하나의 채널층(120) 양측에 동일한 워드라인(WL)이 접하고 있기 때문에, 프로그램 또는 소거 동작시 선택된 메모리 셀(MC) 양측의 메모리막(130)의 전하 저장막에 전하가 동시에 주입 또는 인출될 수밖에 없다. 다시 말하면, 어느 하나의 메모리 셀(MC)에는 1 비트의 데이터('00' 또는 '11')가 저장될 수밖에 없다. 도 1c에는 '00'의 데이터가 저장된 경우를 예시적으로 나타내었다.
게다가, 위와 같은 장치의 구조적 특성상, 메모리막(130)의 전하 저장막으로는 에너지 트랩에 전하를 저장하는 절연막 예컨대, 실리콘 질화막이 널리 이용된다. 이는 부유 게이트형 장치에서의 전하 저장막 예컨대, 폴리실리콘막에 비하여 멀티 레벨 셀(Multi Level Cell)의 구현이 더욱 어렵다.
결국, 종래의 3차원 비휘발성 메모리 장치에서는 멀티 레벨 셀 구현이 어려워 장치의 집적도 증가에 한계가 있다.
본 발명이 해결하고자 하는 과제는, 3차원 구조에 있어서 멀티 레벨 셀 구현이 가능한 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 형성되고, 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 복수의 채널 구조물; 상기 채널 구조물과 교차하는 일 방향을 따라 상기 채널 구조물 사이에 교대로 배치되고, 메모리막을 개재하여 상기 복수의 채널층과 접하는 제1 및 제2 수직 게이트; 및 상기 채널 구조물의 상부 또는 하부에 배치되고, 상기 일 방향을 따라 배열된 하나의 제1 및 제2 수직 게이트 열과 중첩하도록 연장되는 한 쌍의 제1 및 제2 워드라인을 포함하고, 여기서, 상기 제1 워드라인은 상기 제1 수직 게이트와 연결되고, 상기 제2 워드라인은 상기 제2 수직 게이트와 연결된다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법은, 상기 장치의 프로그램 방법으로서, 상기 복수의 채널층 중 제1 채널층 일측의 제1 열의 제1 수직 게이트와 접하는 상기 메모리막에 전하를 주입하기 위하여, 상기 제1 열과 중첩하는 상기 제1 워드라인에 프로그램 전압을 인가하고 상기 제1 열과 중첩하는 상기 제2 워드라인에 턴오프 전압을 인가하는 제1 프로그램 단계; 및 상기 제1 채널층 타측의 상기 제1 열의 상기 제2 수직 게이트와 접하는 상기 메모리막에 전하를 주입하기 위하여, 상기 제1 열과 중첩하는 상기 제2 워드라인에 프로그램 전압을 인가하고 상기 제1 열과 중첩하는 상기 제1 워드라인에 턴오프 전압을 인가하는 제2 프로그램 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 리드 방법은, 상기 장치의 리드 방법으로서, 상기 복수의 채널층 중 제1 채널층 일측의 제1 열의 제1 수직 게이트와 접하는 상기 메모리막에 저장된 데이터를 리드하기 위해서, 상기 제1 열과 중첩하는 상기 제1 워드라인에 리드 전압을 인가하고 상기 제1 열과 중첩하는 상기 제2 워드라인에 턴오프 전압을 인가하는 제1 리드 단계; 및 상기 제1 채널층 타측의 상기 제1 열의 상기 제2 수직 게이트와 접하는 상기 메모리막에 저장된 데이터를 리드하기 위해서, 상기 제1 열과 중첩하는 상기 제2 워드라인에 리드 전압을 인가하고 상기 제1 열과 중첩하는 상기 제1 워드라인에 턴오프 전압을 인가하는 제2 리드 단계를 포함한다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 3차원 구조에 있어서 멀티 레벨 셀 구현이 가능하다.
도 1a 내지 도 1c는 종래의 3차원 비휘발성 메모리 장치를 나타내는 도면이다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 3a 내지 도 3f는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 도면이다.
도 4a 내지 도 4d는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 5a 내지 도 5f는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 도면이다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 도면들이다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 리드 동작을 설명하기 위한 도면들이다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 3a 내지 도 3f는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 도면이다.
도 4a 내지 도 4d는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 5a 내지 도 5f는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 도면이다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 도면들이다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 리드 동작을 설명하기 위한 도면들이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 도 2a 내지 도 2d를 참조하여 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치에 대해 설명하기로 한다. 도 2a는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 사시도를 나타내고, 도 2b는 도 2a의 y-z 단면을 나타내고, 도 2c는 도 2a의 x-z 단면으로서 특히 B-B'선에 따른 단면을 나타내고, 도 2d는 도 2a의 평면을 나타낸다. 설명의 편의를 위하여, 워드라인(WL)이 배치되는 부분을 중심으로 도시하였다.
도 2a 내지 도 2d를 참조하면, 본 실시예의 장치는, 기판(200), 기판(200) 상에 배치되면서 제1 방향(x축 참조)으로 연장되는 채널 구조물(C), 채널 구조물(C) 사이에 배치되고 복수의 채널층(220) 측벽과 접하도록 수직 방향(z축 참조)으로 돌출된 기둥 형상을 갖는 수직 게이트(250, 250'), 및 채널 구조물(C)의 상부에서 수직 게이트(250, 250')와 연결되면서 채널 구조물(C)과 교차하는 제2 방향(y축 참조)으로 연장되는 워드라인(270, 270')을 포함한다. 또한, 도시되지는 않았지만, 채널 구조물(C)의 측벽과 수직 게이트(250, 250') 사이에는 채널 구조물(C)에 가까운 쪽부터 배치된 터널 절연막(예컨대, 산화막), 전하 저장막(예컨대, 질화막) 및 전하 차단막(예컨대, 산화막)을 포함하는 메모리막이 개재되어 있다.
여기서, 기판(200)은 단결정 실리콘 기판일 수 있고, 웰(well), 절연층 등과 같이 요구되는 소정 구조물(미도시됨)을 포함할 수 있다.
채널 구조물(C)은 교대로 적층되는 복수의 층간 절연층(210) 및 복수의 채널층(220)을 포함한다. 층간 절연층(210)은 산화막 또는 질화막을 포함할 수 있다. 채널층(220)은 불순물이 도핑된 폴리실리콘막 또는 단결정 실리콘막일 수 있다. 채널 구조물(C)은 복수개가 평행하게 이격되어 배치될 수 있다.
수직 게이트(250, 250')는, 후술하는 한 쌍의 워드라인(270, 270')과 중첩하면서 한 쌍의 워드라인(270, 270') 중 제1 워드라인(270)과 연결되는 제1 수직 게이트(250) 및 제2 워드라인(270')과 연결되는 제2 수직 게이트(250')를 포함한다. 다시 말하면, 제1 및 제2 수직 게이트(250, 250')는 한 쌍의 워드라인(270, 270') 중 어느 것에 연결되느냐에 따라 구분된다. 이러한 제1 수직 게이트(250)와 제2 수직 게이트(250')는 제2 방향에서 교대로 배열되며, 그에 따라 어느 하나의 채널층(220) 일측 및 타측에는 각각 제1 수직 게이트(250) 및 제2 수직 게이트(250')가 배치된다.
한 쌍의 워드라인(270, 270')은, 채널 구조물(C)의 상부에서 제2 방향으로 연장되면서 제2 방향으로 배열되는 제1 수직 게이트(250)들과 연결되는 제1 워드라인(270) 및 제2 수직 게이트(250')들과 연결되는 제2 워드라인(270')을 포함한다. 도시의 편의상 도 2a 및 도 2b에는 한 쌍의 워드라인(270, 270')만을 도시하였으나, 복수 쌍의 워드라인(270, 270')이 서로 평행하게 제1 방향으로 배열됨은 물론이다. 도 2c 및 도 2d에는 예시적으로 두 쌍의 워드라인(270, 270')을 나타내었으며, 이들 쌍을 서로 구분하기 위하여 첫번째 쌍의 워드라인(270, 270')을 WL0, WL0'로 표시하였고, 두번째 쌍의 워드라인(270, 270')을 WL1, WL1'로 표시하였다.
이때, 제1 워드라인(270)은 제2 수직 게이트(250')와 절연되고 제2 워드라인(270')은 제1 수직 게이트(250)와 절연되어야 하기 때문에, 제1 워드라인(270)과 제2 수직 게이트(250') 사이 및 제2 워드라인(270')과 제1 수직 게이트(250) 사이에는 일정한 간격이 존재하여야 한다. 이를 위하여, 제1 워드라인(270)은 제1 콘택(260)을 개재하여 제1 수직 게이트(250)에 연결되고 제2 워드라인(270')은 제2 콘택(260')을 개재하여 제2 수직 게이트(250')에 연결될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서는 제1 수직 게이트(250)와 제2 수직 게이트(250') 중 어느 하나(예컨대, 제1 수직 게이트(250))의 높이를 다른 하나(예컨대, 제2 수직 게이트(250'))보다 더 높게 함으로써, 제1 수직 게이트(250)와 제1 워드라인(270)을 직접 연결시킬 수도 있다.
나아가, 제1 워드라인(270)과 제2 워드라인(270')은 서로 다른 층에 위치할 수 있다. 예를 들어, 도시된 바와 같이, 제2 워드라인(270')을 제1 워드라인(270)보다 상부에 위치하게 할 수 있다. 만약, 제1 워드라인(270)과 제2 워드라인(270')이 동일한 층에 위치한다면, 이들 사이에 전기적 쇼트가 발생할 우려가 있기 때문이다.
설명되지 않은 도 2c의 도면부호 240은 제1 방향으로 배열되는 제1 수직 게이트(250) 사이의 공간 또는 제1 방향으로 배열되는 제2 수직 게이트(250') 사이의 공간을 매립하는 절연층이다. 또한, 도 2c에서 제2 콘택(260')은 B-B' 선상에 존재하지 않고 그에 따라 제1 수직 게이트(250)와 연결되는 것이 아니라 제1 수직 게이트(250)와 제2 방향에서 동일선상에 위치한 제2 수직 게이트(250')와 연결되는 것이어서 점선으로 도시하였다.
한편, 도시하지는 않았지만, 도시된 구조물의 제2 방향의 일측에 공지의 소스 선택 라인 및 소스 라인이 구비되고, 제2 방향의 타측에 공지의 드레인 선택 라인 및 비트라인이 구비됨은 물론이다(종래기술의 도 1 참조).
이상으로 설명한 비휘발성 메모리 장치에서는, 어느 하나의 채널층(220) 양측에 배치되는 제1 및 제2 수직 게이트(250, 250')가 서로 다른 워드라인(270, 270')에 연결되어 별개로 제어될 수 있다. 따라서, 프로그램 동작시 어느 하나의 채널층(220) 일측 및 타측의 전하 저장막으로의 전하 주입 여부가 별개로 수행될 수 있다. 또한, 리드 동작시 어느 하나의 채널층(220) 일측의 전하 저장막에 저장된 데이터와 타측의 전하 저장막에 저장된 데이터를 별개로 읽을 수 있다. 따라서, 어느 하나의 채널층(220), 채널층(220) 양측의 제1 및 제2 수직 게이트(250, 250'), 및 이들 사이의 메모리막이 단위 메모리 셀을 구성한다고 가정할 때, 단위 메모리 셀에 2 비트의 데이터('00', '01', '10', '11') 저장이 가능하다. 구체적인 프로그램/리드 방법에 대해서는, 도 6a 내지 도 7d를 참조하여 후술하기로 한다.
이하, 도 3a 내지 도 3f를 참조하여 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 설명하기로 한다. 본 도면은, 상기 도 2b 및 도 2c와 같이 도 2a의 y-z 단면 및 x-z 단면 특히, B-B' 선에 따라 도시된 것이다.
도 3a를 참조하면, 기판(200) 상에 복수의 층간 절연층(210) 및 복수의 채널층(220)을 교대로 적층한 후, 이 적층 구조물을 선택적으로 식각하여 채널 구조물(C)을 형성한다.
도 3b를 참조하면, 채널 구조물(C)의 전면을 따라 메모리막(230)을 형성하고, 메모리막(230)이 형성된 공정 결과물 전체를 덮는 제1 절연층(240)을 형성한 후, 최상부의 층간 절연층(210)이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)을 수행한다.한다. 이때, 메모리막(230)은 터널 절연막(예컨대, 산화막), 전하 저장막(예컨대, 질화막) 및 전하 차단막(예컨대, 산화막)을 순차적으로 증착함으로써 형성될 수 있다.
본 공정 결과, 채널 구조물(C)의 측벽에 메모리막(230)이 형성되고, 메모리막(230)이 형성된 채널 구조물(C) 사이의 공간을 제1 절연층(240)이 매립한다. 제1 절연층(240)은 산화막을 포함할 수 있다.
도 3c를 참조하면, 도 3b의 공정 결과물 상에 제1 및 제2 수직 게이트(250, 250')가 형성될 영역을 노출시키는 마스크 패턴(미도시됨)을 형성한 후, 마스크 패턴을 식각 베리어로 노출된 제1 절연층(240)을 식각하여 제1 및 제2 수직 게이트(250, 250')가 형성될 영역을 정의하는 트렌치를 형성한다. 이때, 트렌치의 하면이 최하부의 채널층(220) 하면과 동일하거나 그 아래에 위치하도록, 트렌치의 깊이가 조절된다.
이어서, 상기 트렌치 내에 도전물질 예컨대, 불순물이 도핑된 폴리실리콘막을 매립함으로써 제1 및 제2 수직 게이트(250, 250')를 형성한다. 전술한 바와 같이, 제1 및 제2 수직 게이트(250, 250')의 구분은 어느 워드라인에 연결되느냐에 따른 것이고 물질은 동일하여도 무방하다.
도 3d를 참조하면, 도 3c의 공정 결과물 상에 제2 절연층(242)을 형성한다. 제2 절연층(242)은 예컨대, 산화막일 수 있다.
이어서, 제2 절연층(242)을 선택적으로 식각하여 제1 수직 게이트(250)를 노출시키는 콘택홀을 형성한 후 콘택홀을 도전 물질로 매립함으로써, 제2 절연층(242)을 관통하여 제1 수직 게이트(250) 각각과 연결되는 제1 콘택(260)을 형성한다.
도 3e를 참조하면, 제1 콘택(260)이 형성된 제2 절연층(242) 상에 도전물질을 증착한 후 이 도전물질을 패터닝함으로써, 제1 콘택(260)과 연결되면서 제2 방향으로 연장되는 제1 워드라인(270)을 형성한다. 그러나, 도전물질의 패터닝 대신 제2 절연층(242) 상에 절연물질을 증착하고 이 절연물질을 패터닝하여 워드라인이 형성될 트렌치를 형성한 후, 트렌치에 도전물질을 매립하는 다마신(damascene) 방식을 이용할 수도 있다. 다마신 방식 이용시 금속 또는 금속 실리사이드로 이루어진 제1 워드라인(270) 형성이 가능하고, 그에 따라 제1 워드라인(270)의 저항을 낮출 수 있다.
이어서, 제1 워드라인(270)이 형성된 결과물을 덮는 제3 절연층(244)을 형성한다.
도 3f를 참조하면, 제3 절연층(244) 및 제2 절연층(242)을 선택적으로 식각하여 제2 수직 게이트(250')를 노출시키는 콘택홀을 형성한 후 콘택홀을 도전 물질로 매립함으로써, 제3 절연층(244) 및 제2 절연층(242)을 관통하여 제2 수직 게이트(250') 각각과 연결되는 제2 콘택(260')을 형성한다. 이때, 제2 콘택(260')은 기형성된 제1 워드라인(270)과 전기적으로 절연되어야 하므로, 그 위치 및 크기가 적절히 조절되어야 한다. 본 도면의 x-z 단면에서 제2 콘택(260')은 B-B' 선상에 존재하지 않고 그에 따라 제1 수직 게이트(250)와 연결되는 것이 아니라 제1 수직 게이트(250)와 제2 방향에서 동일선상에 위치한 제2 수직 게이트(250')와 연결되는 것이어서 점선으로 도시하였다.
이어서, 제2 콘택(260')이 형성된 제3 절연층(244) 상에 도전물질을 증착한 후 이 도전물질을 패터닝함으로써, 제2 콘택(260')과 연결되면서 제2 방향으로 연장되는 제2 워드라인(270')을 형성한다. 단, 제2 워드라인(270')의 형성은 패터닝 대신 전술한 다마신 방식으로 수행될 수도 있다.
이상으로 설명한 공정에 의하여 도 2a 내지 도 2d와 실질적으로 동일한 장치가 제조될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 도 2a 내지 도 2d의 장치는 여러가지 다양한 공정 단계들을 통해 제조될 수 있음은 물론이다.
이하, 도 4a 내지 도 4d를 참조하여 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치에 대해 설명하기로 한다. 도 4a는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 사시도를 나타내고, 도 4b는 도 4a의 y-z 단면을 나타내고, 도 4c는 도 4a의 x-z 단면으로서 특히 C-C'선에 따른 단면을 나타내고, 도 4d는 도 4a의 평면을 나타낸다. 제1 실시예와 동일한 부분에 대해서는 설명을 간략히 하거나 생략하기로 한다.
도 4a 내지 도 4d를 참조하면, 본 실시예의 장치는, 기판(미도시됨), 기판 상에 배치되면서 제1 방향(x축 참조)으로 연장되는 채널 구조물(C), 채널 구조물(C) 사이에 배치되고, 메모리막을 개재하여 채널 구조물(C)의 복수의 채널층(320) 측벽과 접하는 수직 게이트(350, 350'), 및 채널 구조물(C)의 상부 및 하부에서 수직 게이트(350, 350')와 연결되면서 제2 방향(y축 참조)으로 연장되는 워드라인(370, 370')을 포함한다.
수직 게이트(350, 350')는, 한 쌍의 워드라인(370,370')과 중첩하면서 한 쌍의 워드라인(370, 370') 중 제1 워드라인(370)과 연결되는 제1 수직 게이트(350) 및 제2 워드라인(370')과 연결되는 제2 수직 게이트(350')를 포함한다.
한 쌍의 워드라인(370, 370')은, 채널 구조물(C)의 상부에서 제2 방향으로 연장되면서 제2 방향으로 배열되는 제1 수직 게이트(350)들과 연결되는 제1 워드라인(370) 및 채널 구조물(C)의 하부에서 제2 방향으로 연장되면서 제2 방향으로 배열되는 제2 수직 게이트(350')들과 연결되는 제2 워드라인(370')을 포함한다. 도시의 편의상 도 4a 및 도 4b에는 한 쌍의 워드라인(370, 270')만을 도시하였으나, 복수 쌍의 워드라인(370, 370')이 서로 평행하게 제1 방향으로 배열됨은 물론이다. 도 4c 및 도 4d에는 예시적으로 두 쌍의 워드라인(370, 370')을 나타내었으며, 이들 쌍을 서로 구분하기 위하여 첫번째 쌍의 워드라인(370, 370')을 WL0, WL0'로 표시하였고, 두번째 쌍의 워드라인(370, 370')을 WL1, WL1'로 표시하였다.
이때, 제1 워드라인(370)은 제2 수직 게이트(350')와 절연되고 제2 워드라인(370')은 제1 수직 게이트(350)와 절연되어야 하기 때문에, 제1 워드라인(370)과 제2 수직 게이트(350') 사이 및 제2 워드라인(370')과 제1 수직 게이트(350) 사이에는 일정한 간격이 존재하여야 한다. 이를 위하여, 제1 워드라인(370)은 제1 콘택(360)을 개재하여 제1 수직 게이트(350)에 연결되고 제2 워드라인(370')은 제2 콘택(360')을 개재하여 제2 수직 게이트(350')에 연결될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서는 제1 수직 게이트(350)의 상면이 제2 수직 게이트(350')의 상면보다 더 돌출되게 함으로써 제1 수직 게이트(350)와 제1 워드라인(370)을 직접 연결시키거나, 또는, 제2 수직 게이트(350')의 하면이 제1 수직 게이트(350)의 하면보다 더 돌출되게 함으로써 제2 수직 게이트(350')와 제2 워드라인(370')을 직접 연결시킬 수도 있다.
설명되지 않은 도 4c의 도면부호 340은 제1 방향으로 배열되는 제1 수직 게이트(350) 사이의 공간 또는 제1 방향으로 배열되는 제2 수직 게이트(350') 사이의 공간을 매립하는 절연층이다. 또한, 도 4c에서 제2 콘택(360')은 C-C' 선상에 존재하지 않고 그에 따라 제1 수직 게이트(350)와 연결되는 것이 아니라 제1 수직 게이트(350)와 제2 방향에서 동일선상에 위치한 제2 수직 게이트(350')와 연결되는 것이어서 점선으로 도시하였다.
제2 실시예와 같이 제1 및 제2 워드라인(370, 370')을 각각 채널 구조물(C)의 상부 및 하부에 분리하여 위치시키는 경우, 제1 및 제2 워드라인(370, 370') 사이의 쇼트, 제1 및 제2 콘택(360, 360') 사이의 쇼트 등이 발생할 염려가 없다. 따라서 제1 및 제2 워드라인(370, 370')과 제1 및 제2 콘택(360, 360')의 위치나 크기를 정밀하게 제어할 필요가 없어 공정이 용이한 장점이 있다.
다만, 채널 구조물(C) 하부에 배치되는 제2 워드라인(370') 단부를 제1 워드라인(370)보다 돌출시킴으로써(도 4d 참조), 제2 워드라인(370')의 돌출된 단부 상에 콘택을 형성하는 방식으로 제2 워드라인(370')과 요구되는 배선을 연결시킬 수 있다.
이상으로 설명한 비휘발성 메모리 장치에서도 제1 실시예와 마찬가지로, 어느 하나의 채널층(320) 양측에 배치되는 제1 및 제2 수직 게이트(350, 350')가 서로 다른 워드라인(370, 370')에 연결되어 별개로 제어될 수 있음은 물론이다. 따라서, 제1 실시예와 마찬가지로 2 비트 데이터 저장이 가능하다. 구체적인 동작 방법도 제1 실시예와 동일하며, 도 6a 내지 도 7d를 참조하여 후술하기로 한다.
이하, 도 5a 내지 도 5f를 참조하여 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 설명하기로 한다. 본 도면은, 상기 도 4b와 같이 도 4a의 y-z 단면에 따라 도시된 것이다.
도 5a를 참조하면, 기판(300) 상에 도전물질을 증착한 후 이 도전물질을 패터닝함으로써, 제2 방향으로 연장되는 제2 워드라인(370')을 형성한다. 다만, 제2 워드라인(370')의 형성은 전술한 다마신 방식으로 수행될 수 있고, 그에 따라 금속 또는 금속 실리사이드의 제2 워드라인(370') 형성이 가능하다.
이어서, 기판(300) 상에 제2 워드라인(370')을 덮는 제1 절연층(305)을 형성한 후, 제1 절연층(305)을 관통하여 제2 워드라인(370')과 연결되는 제2 콘택(360')을 형성한다. 이때, 제2 콘택(360')은 후술하는 제2 수직 게이트(350') 각각과 중첩하도록 형성된다.
도 5b를 참조하면, 제2 콘택(360')이 형성된 제1 절연층(305) 상에 복수의 층간 절연층(310) 및 복수의 채널층(320)을 교대로 적층한다.
도 5c를 참조하면, 복수의 층간 절연층(310) 및 복수의 채널층(320)의 적층 구조물을 선택적으로 식각하여 채널 구조물(C)을 형성한다.
도 5d를 참조하면, 채널 구조물(C)의 전면을 따라 메모리막(330)을 형성하고, 메모리막(330)이 형성된 공정 결과물 전체를 덮는 제2 절연층(340)을 형성한 후, 최상부의 층간 절연층(310)이 드러날 때까지 평탄화 공정을 수행한다.
본 공정 결과, 채널 구조물(C)의 측벽에 메모리막(330)이 형성되고, 메모리막(330)이 형성된 채널 구조물(C) 사이의 공간을 제2 절연층(340)이 매립한다.
도 5e를 참조하면, 도 5d의 공정 결과물 상에 제1 및 제2 수직 게이트(350, 350')가 형성될 영역을 노출시키는 마스크 패턴(미도시됨)을 형성한 후, 마스크 패턴을 식각 베리어로 노출된 제2 절연층(340)을 식각하여 제1 및 제2 수직 게이트(350, 350')가 형성될 영역을 정의하는 트렌치를 형성한다.
이어서, 상기 트렌치 내에 도전물질을 매립함으로써 제1 및 제2 수직 게이트(350, 350')를 형성한다. 전술한 바와 같이, 제2 수직 게이트(350')는 기 형성된 제2 콘택(360')과 접한다.
도 5f를 참조하면, 도 5e의 공정 결과물 상에 제3 절연층(342)을 형성한다.
이어서, 제2 절연층(342)을 선택적으로 식각하여 제1 수직 게이트(350)를 노출시키는 콘택홀을 형성한 후 콘택홀을 도전 물질로 매립함으로써, 제3 절연층(342)을 관통하여 제1 수직 게이트(350) 각각과 연결되는 제1 콘택(360)을 형성한다.
이어서, 제1 콘택(360)이 형성된 제2 절연층(342) 상에 도전물질을 증착한 후 이 도전물질을 패터닝함으로써, 제1 콘택(360)과 연결되면서 제2 방향으로 연장되는 제1 워드라인(370)을 형성한다. 다만, 제1 워드라인(370)의 형성은 전술한 다마신 방식으로 수행될 수 있고, 그에 따라 금속 또는 금속 실리사이드의 제1 워드라인(370) 형성이 가능하다.
이상으로 설명한 공정에 의하여 도 4a 내지 도 4d와 실질적으로 동일한 장치가 제조될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 도 4a 내지 도 4d의 장치는 여러가지 다양한 공정 단계들을 통해 제조될 수 있음은 물론이다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 도면들이다.
본 도면들의 장치는, 전술한 제1 실시예의 장치 또는 제2 실시예의 장치와 실질적으로 동일하다. 설명의 편의를 위하여 제1 방향으로 연장되는 4개의 채널 구조물 각각에 구비되는 하나의 채널층(CH)과, 채널층(CH)을 가로지르면서 제2 방향으로 연장되는 세 쌍의 워드라인(WL0-WL0', WL1-WL1', WL2-WL2')과, 세 쌍의 워드라인(WL0-WL0', WL1-WL1', WL2-WL2') 각각과 중첩하면서 제2 방향으로 배열되되 특히 4개의 채널층(CH) 사이에 교대로 배열되는 제1 및 제2 수직 게이트(VG1,VG2)를 도시하였다. 세 쌍의 워드라인(WL0-WL0', WL1-WL1', WL2-WL2') 중 제1 워드라인(WL0, WL1, WL2)은 제1 수직 게이트(VG1)와 연결되고, 제2 워드라인(WL0', WL1', WL2')은 제2 수직 게이트(VG2)와 연결된다.
도 6a 및 도 6b는, 홀수번째의 채널층(CH)과 접하는 메모리 셀 중 어느 하나를 프로그램하는 오드 페이지 프로그램(odd page program)을 설명하기 위한 도면이다. 특히, 어느 하나의 채널층(CH) 일측과 타측에서 프로그램이 별개로 수행될 수 있음은 전술하였다. 도 6a는 홀수번째의 채널층(CH) 우측과 접하는 메모리 셀 중 선택된 메모리 셀의 프로그램 방법을 설명하기 위한 도면이고, 도 6b는 홀수번째의 채널층(CH) 좌측과 접하는 메모리 셀 중 선택된 메모리 셀의 프로그램 방법을 설명하기 위한 도면이다. 본 실시예에서 선택된 메모리 셀은 첫번째 쌍의 워드라인(WL0-WL0')에 연결된 메모리 셀이라 하기로 하며, 점선으로 표기하였다.
도 6a를 참조하면, 오드 페이지 프로그램을 위해서 홀수번째의 채널층(CH)에는 해당 채널층(CH)에 연결된 비트라인(미도시됨)을 통하여 비트라인 프로그램 전압 예컨대, 0V를 인가한다. 반면, 짝수번째의 채널층(CH)에는 해당 채널층(CH)에 연결된 비트라인(미도시됨)을 통하여 상대적으로 높은 비트라인 프로그램 금지 전압 예컨대, 전원 전압(Vcc) 등이 인가된 후, 비트라인과의 연결이 사실상 차단되어 전위의 부스팅(boosting)이 가능한 상태에 있게 된다. 이때, 도시하지는 않았지만, 모든 채널층(CH)과 미도시된 소스 라인과의 연결은 차단될 수 있다.
이어서, 홀수번째의 채널층(CH) 우측과 접하면서 선택된 메모리 셀(점선 참조)의 프로그램을 위해서, 첫번째 쌍의 워드라인(WL0-WL0') 중 제1 워드라인(WL0)에 상대적으로 양의 고전압인 예컨대, 20V 정도의 프로그램 전압(Vpgm)을 인가한다. 이때, 홀수번째의 채널층(CH) 우측과 접하면서 비선택된 메모리 셀의 워드라인(WL1, WL2)에는 비선택된 메모리 셀을 턴온시키는 예컨대, 10V 정도의 패스 전압(Vpass)이 인가된다. 반면, 홀수번째의 채널층(CH) 좌측과 접하는 메모리 셀들은 본 동작시 모두 턴오프될 수 있고, 이를 위하여 제2 워드라인(WL0', WL1', WL2')에는 연결된 메모리 셀들을 턴오프시키는 전압(Voff) 예컨대, 0V가 인가된다.
이러한 경우, 홀수번째의 채널층(CH) 우측과 접하면서 제1 워드라인(WL0)에 연결된 선택된 메모리 셀의 전하 저장막에 전자가 주입되어 선택된 메모리 셀의 프로그램이 가능하다.
도 6b를 참조하면, 오드 페이지 프로그램을 위해서 홀수번째의 채널층(CH)에는 해당 채널층(CH)에 연결된 비트라인(미도시됨)을 통하여 비트라인 프로그램 전압 예컨대, 0V를 인가한다. 반면, 짝수번째의 채널층(CH)에는 해당 채널층(CH)에 연결된 비트라인(미도시됨)을 통하여 상대적으로 높은 비트라인 프로그램 금지 전압 예컨대, 전원 전압(Vcc) 등이 인가된 후, 비트라인과의 연결이 사실상 차단되어 전위의 부스팅(boosting)이 가능한 상태에 있게 된다. 이때, 도시하지는 않았지만, 모든 채널층(CH)과 미도시된 소스 라인과의 연결은 차단될 수 있다.
이어서, 홀수번째의 채널층(CH) 좌측과 접하면서 선택된 메모리 셀(점선 참조)의 프로그램을 위해서, 첫번째 쌍의 워드라인(WL0-WL0') 중 제2 워드라인(WL0')에 상대적으로 양의 고전압인 예컨대, 20V 정도의 프로그램 전압(Vpgm)을 인가한다. 이때, 홀수번째의 채널층(CH) 좌측과 접하면서 비선택된 메모리 셀의 워드라인(WL1', WL2')에는 비선택된 메모리 셀을 턴온시키는 예컨대, 10V 정도의 패스 전압(Vpass)이 인가된다. 반면, 홀수번째의 채널층(CH) 우측과 접하는 메모리 셀들은 본 동작시 모두 턴오프될 수 있고, 이를 위하여 제1 워드라인(WL0, WL1, WL2)에는 연결된 메모리 셀들을 턴오프시키는 전압(Voff) 예컨대, 0V가 인가된다.
이러한 경우, 홀수번째의 채널층(CH) 좌측과 접하면서 제2 워드라인(WL0')에 연결된 선택된 메모리 셀의 전하 저장막에 전자가 주입되어 선택된 메모리 셀의 프로그램이 가능하다.
도 6c 및 도 6d는, 짝수번째의 채널층(CH)과 접하는 메모리 셀 중 어느 하나를 프로그램하는 이븐 페이지 프로그램(even page program)을 설명하기 위한 도면으로서, 특히, 도 6c는 짝수번째의 채널층(CH) 좌측과 접하는 메모리 셀 중 선택된 메모리 셀의 프로그램 방법을 설명하기 위한 도면이고, 도 6d는 짝수번째의 채널층(CH) 우측과 접하는 메모리 셀 중 선택된 메모리 셀의 프로그램 방법을 설명하기 위한 도면이다. 본 실시예에서 선택된 메모리 셀은 첫번째 쌍의 워드라인(WL0-WL0')에 연결된 메모리 셀이라 하기로 하며, 점선으로 표기하였다.
도 6c를 참조하면, 이븐 페이지 프로그램을 위해서 짝수번째의 채널층(CH)에는 해당 채널층(CH)에 연결된 비트라인(미도시됨)을 통하여 비트라인 프로그램 전압 예컨대, 0V를 인가한다. 반면, 홀수번째의 채널층(CH)에는 해당 채널층(CH)에 연결된 비트라인(미도시됨)을 통하여 상대적으로 높은 비트라인 프로그램 금지 전압 예컨대, 전원 전압(Vcc) 등이 인가된 후, 비트라인과의 연결이 사실상 차단되어 전위의 부스팅(boosting)이 가능한 상태에 있게 된다. 이때, 도시하지는 않았지만, 모든 채널층(CH)과 미도시된 소스 라인과의 연결은 차단될 수 있다.
이어서, 짝수번째의 채널층(CH) 좌측과 접하면서 선택된 메모리 셀(점선 참조)의 프로그램을 위해서, 첫번째 쌍의 워드라인(WL0-WL0') 중 제1 워드라인(WL0)에 상대적으로 양의 고전압인 예컨대, 20V 정도의 프로그램 전압(Vpgm)을 인가한다. 이때, 짝수번째의 채널층(CH) 좌측과 접하면서 비선택된 메모리 셀의 워드라인(WL1, WL2)에는 패스 전압(Vpass)이 인가된다. 반면, 짝수번째의 채널층(CH) 우측과 접하는 메모리 셀들은 본 동작시 모두 턴오프될 수 있고, 이를 위하여 제2 워드라인(WL0', WL1', WL2')에는 턴오프 전압(Voff)이 인가된다.
이러한 경우, 짝수번째의 채널층(CH) 좌측과 접하면서 제1 워드라인(WL0)에 연결된 선택된 메모리 셀의 전하 저장막에 전자가 주입되어 선택된 메모리 셀의 프로그램이 가능하다.
도 6d를 참조하면, 이븐 페이지 프로그램을 위해서 짝수번째의 채널층(CH)에는 해당 채널층(CH)에 연결된 비트라인(미도시됨)을 통하여 비트라인 프로그램 전압 예컨대, 0V를 인가한다. 반면, 홀수번째의 채널층(CH)에는 해당 채널층(CH)에 연결된 비트라인(미도시됨)을 통하여 상대적으로 높은 비트라인 프로그램 금지 전압 예컨대, 전원 전압(Vcc) 등이 인가된 후, 비트라인과의 연결이 사실상 차단되어 전위의 부스팅(boosting)이 가능한 상태에 있게 된다. 이때, 도시하지는 않았지만, 모든 채널층(CH)과 미도시된 소스 라인과의 연결은 차단될 수 있다.
이어서, 짝수번째의 채널층(CH) 우측과 접하면서 선택된 메모리 셀(점선 참조)의 프로그램을 위해서, 첫번째 쌍의 워드라인(WL0-WL0') 중 제2 워드라인(WL0')에 프로그램 전압(Vpgm)을 인가한다. 이때, 짝수번째의 채널층(CH) 우측과 접하면서 비선택된 메모리 셀의 워드라인(WL1', WL2')에는 패스 전압(Vpass)이 인가된다. 반면, 짝수번째의 채널층(CH) 좌측과 접하는 메모리 셀들은 본 동작시 모두 턴오프될 수 있고, 이를 위하여 제1 워드라인(WL0, WL1, WL2)에는 턴오프 전압(Voff)이 인가된다.
이러한 경우, 짝수번째의 채널층(CH) 우측과 접하면서 제2 워드라인(WL0')에 연결된 선택된 메모리 셀의 전하 저장막에 전자가 주입되어 선택된 메모리 셀의 프로그램이 가능하다.
결국, 도 6a 내지 도 6d를 참조하면, 하나의 채널층(CH) 일측의 메모리 셀의 프로그램과 타측의 메모리 셀의 프로그램을 완전히 별개로 수행할 수 있다. 즉, 하나의 채널층(CH) 일측 및 타측 각각에 '0' 또는 '1'의 데이터를 별개로 입력할 수 있다. 따라서, 종래 기술과 달리 하나의 채널층(CH)과 접하는 메모리 셀에 2비트 데이터 저장이 가능하다.
본 실시예에서는 이븐 페이지 프로그램과 오드 페이지 프로그램을 나누어 수행하였으나, 본 발명이 이에 한정되지는 않는다. 전술한 방식대로 워드라인에 인가되는 전압을 조절하여 프로그램을 수행할 수 있으며, 다만, 프로그램 금지 대상인 비트라인에 연결된 채널층(CH)은 부스팅 상태가 되게 하고, 프로그램 대상인 비트라인에 연결된 채널층(CH)은 0V와 같은 저전위가 되게 하면 된다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 리드 동작을 설명하기 위한 도면들이다.
도 7a 및 도 7b는, 홀수번째의 채널층(CH)과 접하는 메모리 셀 중 어느 하나에 저장된 데이터를 리드하는 오드 페이지 리드(odd page read)를 설명하기 위한 도면이다. 특히, 어느 하나의 채널층(CH) 일측과 타측에서 리드가 별개로 수행될 수 있음은 전술하였다. 도 7a는 홀수번째의 채널층(CH) 우측과 접하는 메모리 셀 중 선택된 메모리 셀의 리드 방법을 설명하기 위한 도면이고, 도 7b는 홀수번째의 채널층(CH) 좌측과 접하는 메모리 셀 중 선택된 메모리 셀의 리드 방법을 설명하기 위한 도면이다. 본 실시예에서 선택된 메모리 셀은 첫번째 쌍의 워드라인(WL0-WL0')에 연결된 메모리 셀이라 하기로 하며, 점선으로 표기하였다.
도 7a를 참조하면, 오드 페이지 리드를 위해서 홀수번째의 채널층(CH)은 해당 채널층(CH)에 연결된 비트라인(미도시됨)을 통하여 소정 전압 예컨대, 1V를 인가하여 프리차지한다. 반면, 짝수번째의 채널층(CH)에는 0V를 인가한다.
이어서, 홀수번째의 채널층(CH) 우측과 접하면서 선택된 메모리 셀(점선 참조)의 리드을 위해서, 첫번째 쌍의 워드라인(WL0-WL0') 중 제1 워드라인(WL0)에 리드 전압(Vread) 예컨대, 0V 정도를 인가한다. 이때, 홀수번째의 채널층(CH) 우측과 접하면서 비선택된 메모리 셀의 워드라인(WL1, WL2)에는 비선택된 메모리 셀을 턴온시키는 예컨대, 4~5V 정도의 패스 전압(Vpass)이 인가된다. 반면, 홀수번째의 채널층(CH) 좌측과 접하는 메모리 셀들은 본 동작시 모두 턴오프될 수 있고, 이를 위하여 제2 워드라인(WL0', WL1', WL2')에는 턴오프 전압(Voff) 예컨대, 0V가 인가된다.
이러한 경우, 홀수번째의 채널층(CH)을 통하여 흐르는 전류를 센싱(sensing)함으로써, 홀수번째의 채널층(CH) 우측과 접하면서 제1 워드라인(WL0)에 연결된 선택된 메모리 셀에 저장된 데이터를 리드할 수 있다.
도 7b를 참조하면, 오드 페이지 리드를 위해서 홀수번째의 채널층(CH)은 해당 채널층(CH)에 연결된 비트라인(미도시됨)을 통하여 소정 전압 예컨대, 1V를 인가하여 프리차지한다. 반면, 짝수번째의 채널층(CH)에는 0V를 인가한다.
이어서, 홀수번째의 채널층(CH) 좌측과 접하면서 선택된 메모리 셀(점선 참조)의 리드을 위해서, 첫번째 쌍의 워드라인(WL0-WL0') 중 제2 워드라인(WL0')에 리드 전압(Vread) 예컨대, 0V 정도를 인가한다. 이때, 홀수번째의 채널층(CH) 좌측과 접하면서 비선택된 메모리 셀의 워드라인(WL1', WL2')에는 비선택된 메모리 셀을 턴온시키는 예컨대, 4~5V 정도의 패스 전압(Vpass)이 인가된다. 반면, 홀수번째의 채널층(CH) 우측과 접하는 메모리 셀들은 본 동작시 모두 턴오프될 수 있고, 이를 위하여 제1 워드라인(WL0, WL1, WL2)에는 턴오프 전압(Voff) 예컨대, 0V가 인가된다.
이러한 경우, 홀수번째의 채널층(CH)을 통하여 흐르는 전류를 센싱함으로써, 홀수번째의 채널층(CH) 좌측과 접하면서 제2 워드라인(WL0')에 연결된 선택된 메모리 셀의 데이터를 리드할 수 있다.
도 7c 및 도 7d는, 짝수번째의 채널층(CH)과 접하는 메모리 셀 중 어느 하나에 저장된 데이터를 리드하는 이븐 페이지 리드(even page read)를 설명하기 위한 도면으로서, 특히, 도 7c는 짝수번째의 채널층(CH) 좌측과 접하는 메모리 셀 중 선택된 메모리 셀의 리드 방법을 설명하기 위한 도면이고, 도 7d는 짝수번째의 채널층(CH) 우측과 접하는 메모리 셀 중 선택된 메모리 셀의 리드 방법을 설명하기 위한 도면이다. 본 실시예에서 선택된 메모리 셀은 첫번째 쌍의 워드라인(WL0-WL0')에 연결된 메모리 셀이라 하기로 하며, 점선으로 표기하였다.
도 7c를 참조하면, 이븐 페이지 리드을 위해서 짝수번째의 채널층(CH)은 해당 채널층(CH)에 연결된 비트라인(미도시됨)을 통하여 소정 전압 예컨대, 1V를 인가하여 프리차지한다. 반면, 홀수번째의 채널층(CH)에는 0V를 인가한다.
이어서, 짝수번째의 채널층(CH) 좌측과 접하면서 선택된 메모리 셀(점선 참조)의 리드을 위해서, 첫번째 쌍의 워드라인(WL0-WL0') 중 제1 워드라인(WL0)에 리드 전압(Vread)을 인가한다. 이때, 짝수번째의 채널층(CH) 좌측과 접하면서 비선택된 메모리 셀의 워드라인(WL1, WL2)에는 패스 전압(Vpass)이 인가된다. 반면, 짝수번째의 채널층(CH) 우측과 접하는 메모리 셀들은 본 동작시 모두 턴오프될 수 있고, 이를 위하여 제2 워드라인(WL0', WL1', WL2')에는 턴오프 전압(Voff)이 인가된다.
이러한 경우, 짝수번째의 채널층(CH)을 통하여 흐르는 전류를 센싱함으로서 짝수번째의 채널층(CH) 좌측과 접하면서 제1 워드라인(WL0)에 연결된 선택된 메모리 셀의 데이터를 리드할 수 있다.
도 7d를 참조하면, 이븐 페이지 리드을 위해서 짝수번째의 채널층(CH)은 해당 채널층(CH)에 연결된 비트라인(미도시됨)을 통하여 소정 전압 예컨대, 1V를 인가하여 프리차지한다. 반면, 홀수번째의 채널층(CH)에는 0V를 인가한다.
이어서, 짝수번째의 채널층(CH) 우측과 접하면서 선택된 메모리 셀(점선 참조)의 리드을 위해서, 첫번째 쌍의 워드라인(WL0-WL0') 중 제2 워드라인(WL0')에 리드 전압(Vread)을 인가한다. 이때, 짝수번째의 채널층(CH) 우측과 접하면서 비선택된 메모리 셀의 워드라인(WL1', WL2')에는 패스 전압(Vpass)이 인가된다. 반면, 짝수번째의 채널층(CH) 좌측과 접하는 메모리 셀들은 본 동작시 모두 턴오프될 수 있고, 이를 위하여 제1 워드라인(WL0, WL1, WL2)에는 턴오프 전압(Voff)이 인가된다.
이러한 경우, 짝수번째의 채널층(CH)을 통하여 흐르는 전류를 센싱함으로써 짝수번째의 채널층(CH( 우측과 접하면서 제2 워드라인(WL0')에 연결된 선택된 메모리 셀의 데이터를 리드할 수 있다.
결국, 도 7a 내지 도 7d를 참조하면, 하나의 채널층(CH) 일측의 메모리 셀의 리드과 타측의 메모리 셀의 리드를 완전히 별개로 수행할 수 있다.
본 실시예에서는 이븐 페이지 리드과 오드 페이지 리드를 나누어 수행하였으나, 본 발명이 이에 한정되지는 않는다. 전술한 방식대로 워드라인에 인가되는 전압을 조절하여 리드을 수행할 수 있으며, 다만, 리드 금지 대상인 비트라인에 연결된 채널층(CH)은 0V를 인가하고, 리드 대상인 비트라인에 연결된 채널층(CH)은 프리차지한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
310: 층간 절연층 320: 채널층
C: 채널 구조물 350, 350': 수직 게이트
360, 360': 콘택 370, 370': 워드라인
C: 채널 구조물 350, 350': 수직 게이트
360, 360': 콘택 370, 370': 워드라인
Claims (14)
- 기판 상에 형성되고, 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 복수의 채널 구조물;
상기 채널 구조물과 교차하는 일 방향을 따라 상기 채널 구조물 사이에 교대로 배치되고, 메모리막을 개재하여 상기 복수의 채널층과 접하는 제1 및 제2 수직 게이트; 및
상기 채널 구조물의 상부 또는 하부에 배치되고, 상기 일 방향을 따라 배열된 제1 및 제2 수직 게이트의 열과 중첩하도록 상기 일 방향으로 연장되는 한 쌍의 제1 및 제2 워드라인을 포함하고,
여기서, 상기 제1 워드라인은 상기 제1 수직 게이트와 연결되고, 상기 제2 워드라인은 상기 제2 수직 게이트와 연결되는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 제1 및 제2 워드라인은, 상기 채널 구조물의 상부에 위치하되, 서로 다른 층에 위치하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 제1 워드라인은, 상기 채널 구조물 상부에 위치하고,
상기 제2 워드라인은, 상기 채널 구조물 하부에 위치하는
비휘발성 메모리 장치.
- 제3 항에 있어서,
상기 제2 워드라인의 단부는 상기 제1 워드라인보다 더 돌출된
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 제1 워드라인은, 상기 제2 수직 게이트와 절연되면서, 제1 콘택을 통하여 또는 직접 상기 제1 수직 게이트와 연결되고,
상기 제2 워드라인은, 상기 제1 수직 게이트와 절연되면서, 제2 콘택을 통하여 또는 직접 상기 제2 수직 게이트와 연결되는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 제1 워드라인 및 제2 워드라인은, 금속 또는 금속 실리사이드를 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
어느 하나의 채널층 일측의 상기 제1 수직 게이트와 접하는 메모리막에 저장된 데이터와 상기 어느 하나의 채널층 타측의 상기 제2 수직 게이트와 접하는 메모리막에 저장된 데이터는 동일 또는 상이한
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 제1 및 제2 수직 게이트의 열은 복수개이고,
상기 복수개의 제1 및 제2 수직 게이트 열마다 상기 한 쌍의 제1 및 제2 워드라인이 중첩하는
비휘발성 메모리 장치.
- 제1 항의 장치의 프로그램 방법으로서,
상기 복수의 채널층 중 제1 채널층 일측의 제1 열의 제1 수직 게이트와 접하는 상기 메모리막에 전하를 주입하기 위하여, 상기 제1 열과 중첩하는 상기 제1 워드라인에 프로그램 전압을 인가하고 상기 제1 열과 중첩하는 상기 제2 워드라인에 턴오프 전압을 인가하는 제1 프로그램 단계; 및
상기 제1 채널층 타측의 상기 제1 열의 상기 제2 수직 게이트와 접하는 상기 메모리막에 전하를 주입하기 위하여, 상기 제1 열과 중첩하는 상기 제2 워드라인에 프로그램 전압을 인가하고 상기 제1 열과 중첩하는 상기 제1 워드라인에 턴오프 전압을 인가하는 제2 프로그램 단계를 포함하는
비휘발성 메모리 장치의 프로그램 방법.
- 제9 항에 있어서,
상기 제1 프로그램 단계에서,
상기 제1 열을 제외한 나머지 열과 중첩하는 상기 제1 워드라인 및 상기 제2 워드라인에 각각 패스 전압 및 턴오프 전압을 인가하고,
상기 제2 프로그램 단계에서,
상기 제1 열을 제외한 나머지 열과 중첩하는 상기 제1 워드라인 및 상기 제2 워드라인에 각각 턴오프 전압 및 패스 전압을 인가하는
비휘발성 메모리 장치의 프로그램 방법. - 제9 항 또는 제10 항에 있어서,
상기 제1 및 제2 프로그램 단계에서,
상기 제1 채널층에 0V가 인가된 상태이고,
나머지 채널층은 부스팅 상태인
비휘발성 메모리 장치의 프로그램 방법.
- 제1 항의 장치의 리드 방법으로서,
상기 복수의 채널층 중 제1 채널층 일측의 제1 열의 제1 수직 게이트와 접하는 상기 메모리막에 저장된 데이터를 리드하기 위해서, 상기 제1 열과 중첩하는 상기 제1 워드라인에 리드 전압을 인가하고 상기 제1 열과 중첩하는 상기 제2 워드라인에 턴오프 전압을 인가하는 제1 리드 단계; 및
상기 제1 채널층 타측의 상기 제1 열의 상기 제2 수직 게이트와 접하는 상기 메모리막에 저장된 데이터를 리드하기 위해서, 상기 제1 열과 중첩하는 상기 제2 워드라인에 리드 전압을 인가하고 상기 제1 열과 중첩하는 상기 제1 워드라인에 턴오프 전압을 인가하는 제2 리드 단계를 포함하는
비휘발성 메모리 장치의 리드 방법.
- 제12 항에 있어서,
상기 제1 리드 단계에서,
상기 제1 열을 제외한 나머지 열과 중첩하는 상기 제1 워드라인 및 상기 제2 워드라인에 각각 패스 전압 및 턴오프 전압을 인가하고,
상기 제2 리드 단계에서,
상기 제1 열을 제외한 나머지 열과 중첩하는 상기 제1 워드라인 및 상기 제2 워드라인에 각각 턴오프 전압 및 패스 전압을 인가하는
비휘발성 메모리 장치의 리드 방법.
- 제12 항 또는 제13 항에 있어서,
상기 제1 및 제2 리드 단계에서,
상기 제1 채널층은 프리차지된 상태이고,
나머지 채널층은 0V가 인가된 상태인
비휘발성 메모리 장치의 리드 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110144934A KR20130076372A (ko) | 2011-12-28 | 2011-12-28 | 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 |
| US13/610,810 US8687425B2 (en) | 2011-12-28 | 2012-09-11 | Nonvolatile memory device, method for operating the same, and method for fabricating the same |
| CN201210513073.1A CN103187421B (zh) | 2011-12-28 | 2012-12-04 | 非易失性存储器件及其操作方法和制造方法 |
| JP2012265979A JP2013140953A (ja) | 2011-12-28 | 2012-12-05 | 不揮発性メモリ装置、その動作方法及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110144934A KR20130076372A (ko) | 2011-12-28 | 2011-12-28 | 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130076372A true KR20130076372A (ko) | 2013-07-08 |
Family
ID=48678511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110144934A KR20130076372A (ko) | 2011-12-28 | 2011-12-28 | 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8687425B2 (ko) |
| JP (1) | JP2013140953A (ko) |
| KR (1) | KR20130076372A (ko) |
| CN (1) | CN103187421B (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019022369A1 (ko) * | 2017-07-28 | 2019-01-31 | 한양대학교 산학협력단 | 3차원 플래시 메모리 및 그 제조 방법 |
| KR20210080583A (ko) * | 2019-08-13 | 2021-06-30 | 샌디스크 테크놀로지스 엘엘씨 | 소스 층들과 드레인 층들의 교번하는 스택 및 수직 게이트 전극들을 포함하는 3차원 메모리 디바이스 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8755227B2 (en) * | 2012-01-30 | 2014-06-17 | Phison Electronics Corp. | NAND flash memory unit, NAND flash memory array, and methods for operating them |
| US9570459B2 (en) * | 2013-07-10 | 2017-02-14 | Unity Semiconductor Corporation | Vertical gate NAND memory devices |
| JP5911834B2 (ja) * | 2013-09-11 | 2016-04-27 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US9343322B2 (en) * | 2014-01-17 | 2016-05-17 | Macronix International Co., Ltd. | Three dimensional stacking memory film structure |
| KR101983452B1 (ko) * | 2017-07-31 | 2019-09-10 | 한양대학교 산학협력단 | 에어 갭을 포함하는 3차원 소자 및 그 제조 방법 |
| CN109979509B (zh) * | 2019-03-29 | 2020-05-08 | 长江存储科技有限责任公司 | 一种三维存储器及其编程操作方法 |
| KR102617083B1 (ko) | 2019-05-17 | 2023-12-22 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 정적 랜덤 액세스 메모리를 갖는 3차원 메모리 디바이스의 데이터 버퍼링 연산 |
| US10916308B2 (en) * | 2019-06-03 | 2021-02-09 | Macronix International Co., Ltd. | 3D flash memory module and healing and operating methods of 3D flash memory |
| CN112768514B (zh) * | 2021-01-19 | 2022-11-25 | 泉芯集成电路制造(济南)有限公司 | 全环绕闸极垂直贯穿式晶体管及其制备方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5016832B2 (ja) * | 2006-03-27 | 2012-09-05 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| KR101498676B1 (ko) * | 2008-09-30 | 2015-03-09 | 삼성전자주식회사 | 3차원 반도체 장치 |
| KR101493874B1 (ko) * | 2008-11-12 | 2015-02-16 | 삼성전자주식회사 | 비휘발성 메모리 소자 |
| KR20100069391A (ko) | 2008-12-16 | 2010-06-24 | 삼성전자주식회사 | 게이트와 다층 레이어가 수직으로 교차하는 낸드 플래시 3차원 메모리 구조 |
| KR101652829B1 (ko) * | 2010-06-03 | 2016-09-01 | 삼성전자주식회사 | 수직 구조의 비휘발성 메모리 소자 |
| KR20130005430A (ko) * | 2011-07-06 | 2013-01-16 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 소자 및 그 제조방법 |
| KR20130072663A (ko) * | 2011-12-22 | 2013-07-02 | 에스케이하이닉스 주식회사 | 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법 |
| KR20130091949A (ko) * | 2012-02-09 | 2013-08-20 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| US8946808B2 (en) * | 2012-02-09 | 2015-02-03 | SK Hynix Inc. | Semiconductor device and method of manufacturing the same |
-
2011
- 2011-12-28 KR KR1020110144934A patent/KR20130076372A/ko not_active Application Discontinuation
-
2012
- 2012-09-11 US US13/610,810 patent/US8687425B2/en active Active
- 2012-12-04 CN CN201210513073.1A patent/CN103187421B/zh active Active
- 2012-12-05 JP JP2012265979A patent/JP2013140953A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019022369A1 (ko) * | 2017-07-28 | 2019-01-31 | 한양대학교 산학협력단 | 3차원 플래시 메모리 및 그 제조 방법 |
| KR20190012581A (ko) * | 2017-07-28 | 2019-02-11 | 한양대학교 산학협력단 | 집적도를 개선시킨 3차원 플래시 메모리 및 그 제조 방법 |
| US11581327B2 (en) | 2017-07-28 | 2023-02-14 | Samsung Electronics Co., Ltd. | Three-dimensional flash memory with reduced wire length and manufacturing method therefor |
| KR20210080583A (ko) * | 2019-08-13 | 2021-06-30 | 샌디스크 테크놀로지스 엘엘씨 | 소스 층들과 드레인 층들의 교번하는 스택 및 수직 게이트 전극들을 포함하는 3차원 메모리 디바이스 |
| CN113272958A (zh) * | 2019-08-13 | 2021-08-17 | 桑迪士克科技有限责任公司 | 包含源极层和漏极层的交替堆叠和竖直栅极电极的三维存储器器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103187421A (zh) | 2013-07-03 |
| US8687425B2 (en) | 2014-04-01 |
| JP2013140953A (ja) | 2013-07-18 |
| US20130170303A1 (en) | 2013-07-04 |
| CN103187421B (zh) | 2016-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10020319B2 (en) | Semiconductor memory device having pillars on a peripheral region and method of manufacturing the same | |
| TWI819090B (zh) | 半導體記憶裝置 | |
| KR20130076372A (ko) | 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 | |
| JP4822841B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US20170263642A1 (en) | Vertical Resistor In 3D Memory Device With Two-Tier Stack | |
| US8199573B2 (en) | Nonvolatile semiconductor memory device | |
| KR101780274B1 (ko) | 비휘발성 메모리 장치 | |
| US10468433B2 (en) | Three-dimensional semiconductor devices including gate electrodes | |
| US9130038B2 (en) | Three-dimensional semiconductor memory device, memory system including the same, method of manufacturing the same and method of operating the same | |
| KR20130095499A (ko) | 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 | |
| US11355194B2 (en) | Non-volatile memory device | |
| US20220130851A1 (en) | Vertical memory device | |
| US20210296340A1 (en) | Semiconductor memory device including an asymmetrical memory core region | |
| KR20140026148A (ko) | 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 | |
| US11227832B2 (en) | Semiconductor memory device having a memory cell and semiconductor layer | |
| JP2013197537A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| TWI759811B (zh) | 記憶體裝置 | |
| KR20140086599A (ko) | 비휘발성 메모리 장치 | |
| JP2021141102A (ja) | 半導体記憶装置 | |
| US11244734B2 (en) | Modified verify scheme for programming a memory apparatus | |
| CN110504272B (zh) | 半导体装置 | |
| KR102497881B1 (ko) | 집적도를 향상시킨 3차원 플래시 메모리 및 그 동작 방법 | |
| US20230410919A1 (en) | Three-dimensional flash memory for improving integration and operation method thereof | |
| KR101204257B1 (ko) | 비휘발성 메모리 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |