KR102468994B1 - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 반도체 메모리 장치는 다수의 메모리 스트링들을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 대한 프로그램 동작을 수행하기 위한 주변 회로부, 및 상기 프로그램 동작 중 채널 프리차지 동작시 상기 메모리 셀 어레이의 소스 라인을 통해 상기 다수의 메모리 스트링들의 채널을 프리차지하도록 상기 주변 회로부를 제어하는 제어 로직을 포함하며, 상기 주변 회로부는 상기 채널 프리차지 동작시 상기 다수의 메모리 스트링들과 연결된 비트 라인들 중 선택된 비트 라인의 전위 레벨을 프로그램 데이터에 따라 조절한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(ProgrammaBL1e ROM), EPROM(ErasaBL1e ProgrammaBL1e ROM), EEPROM(Electrically ErasaBL1e ProgrammaBL1e ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
본 발명은 반도체 메모리 장치의 프로그램 동작시 비선택된 메모리 스트링에서 발생할 수 있는 프로그램 디스터브 현상을 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 메모리 스트링들을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 대한 프로그램 동작을 수행하기 위한 주변 회로부, 및 상기 프로그램 동작 중 채널 프리차지 동작시 상기 메모리 셀 어레이의 소스 라인을 통해 상기 다수의 메모리 스트링들의 채널을 프리차지하도록 상기 주변 회로부를 제어하는 제어 로직을 포함하며, 상기 주변 회로부는 상기 채널 프리차지 동작시 상기 다수의 메모리 스트링들과 연결된 비트 라인들 중 선택된 비트 라인의 전위 레벨을 프로그램 데이터에 따라 조절한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 비트 라인들과 소스 라인 사이에 연결된 다수의 메모리 스트링들을 포함하는 메모리 셀 블럭이 제공되는 단계와, 상기 소스 라인을 통해 상기 다수의 메모리 스트링들의 채널들을 프리차지하는 단계, 상기 다수의 메모리 스트링들의 상기 채널들을 프리차지하는 동안 상기 다수의 비트 라인들 중 선택된 비트 라인의 전위 레벨을 프로그램 데이터에 따라 제어하는 단계, 및 상기 다수의 메모리 스트링들 중 선택된 메모리 스트링과 상기 선택된 비트 라인을 전기적으로 연결한 후, 프로그램 전압을 인가하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 비트 라인들과 소스 라인 사이에 연결된 다수의 메모리 스트링들을 포함하는 메모리 셀 블럭이 제공되는 단계와, 상기 소스 라인을 통해 상기 다수의 메모리 스트링들의 채널들을 프리차지하는 단계, 상기 다수의 메모리 스트링들의 상기 채널들을 프리차지하는 동안 상기 다수의 비트 라인들의 전위 레벨은 프로그램 데이터에 따라 제어하는 단계, 및 상기 다수의 메모리 스트링들 중 선택된 메모리 스트링과 상기 비트 라인들을 전기적으로 연결한 후, 프로그램 전압을 인가하는 단계를 포함한다.
본 발명의 실시 예에 따르면 반도체 메모리 장치의 프로그램 동작시 비선택된 메모리 스트링의 프로그램 디스터브 현상을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1에 도시된 3차원 구조의 메모리 블럭의 실시 예를 설명하기 위한 도면이다.
도 3은 도 2에 도시된 3차원 구조의 메모리 블럭의 실시 예를 설명하기 위한 회로도이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 신호들의 파형도이다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 신호들의 파형도이다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 다수의 메모리 블럭들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블럭들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 비트 라인들(BL1 내지 BLm)은 이븐 비트 라인 그룹 및 오드 비트 라인 그룹으로 구분될 수 있다. 다수의 메모리 블럭들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 보다 상세하게 다수의 메모리 셀들은 차지 트랩 디바이스(charge trap device) 기반의 불휘발성 메모리 셀들일 수 있다. 다수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다. 메모리 셀 어레이(110)의 다수의 메모리 블럭들(BLK1~BLKz) 각각은 다수의 메모리 스트링을 포함한다. 다수의 메모리 스트링 각각은 비트 라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터 셀, 다수의 메모리 셀들, 및 소스 선택 트랜지스터 셀을 포함한다.
다수의 메모리 블럭들(BLK1~BLKz)의 상세 구조는 후술하도록 한다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 프로그램 동작 중 채널 프리차지 동작시 전압 생성부(150)에서 생성된 제1 및 제2 드레인 선택 라인 전압(VDSL1 및 VDSL2), 제1 및 제2 소스 선택 라인 전압(VSSL1 및 VSSL2), 및 소스 라인 전압(VSL)을 각각 선택된 메모리 블럭의 제1 및 제2 드레인 선택 라인, 제1 및 제2 소스 선택 라인, 소스 라인을 통해 인가한다. 어드레스 디코더(120)는 프로그램 동작 중 프로그램 전압 인가 동작시 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 선택된 메모리 블럭의 워드라인들(WL)에 인가한다.
어드레스 디코더(120)는 리드 동작시 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 프로그램 동작은 페이지 단위로 수행된다. 프로그램 동작 요청 시에 수신되는 어드레스(ADDR)는 블럭 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블럭 어드레스 및 행 어드레스에 따라 하나의 메모리 블럭 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블럭 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작시 입력된 데이터(DATA)를 임시 저장하고 임시 저장된 데이터에 따라 각각 대응하는 비트 라인들(BL1 내지 BLm)의 전위를 제어한다. 좀 더 상세하게는 다수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작시 입력된 데이터(DATA)가 "0" 데이터일 경우 대응하는 비트 라인의 전위 레벨이 프로그램 허용 전압(예를 들어 0V)이 되도록 제어하고, 입력된 데이터(DATA)가 "1" 데이터일 경우 대응하는 비트 라인의 전위 레벨이 프로그램 금지 전압(예를 들어 VDD)이 되도록 제어한다.
읽기 및 쓰기 회로(130)는 프로그램 검증 동작 시 메모리 셀 어레이(110)의 비트 라인들(BL1 내지 BLm)을 통해 셀 커런트 또는 전위 레벨을 센싱하고, 센싱된 셀 커런트 또는 전위 레벨에 따라 검증 동작을 수행한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커멘드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
제어 로직(140)은 프로그램 동작 중 채널 프리차지 동작시 소스 라인을 통해 선택된 메모리 블럭의 채널들을 프리차지하도록 어드레스 디코더(120) 및 전압 생성부(150)를 제어한다. 제어 로직(140)은 프로그램 동작시 외부로부터 입력된 데이터를 임시 저장한 후 이에 따라 대응하는 비트 라인들(BL)의 전위 레벨을 조절하도록 읽기 및 쓰기 회로(130)를 제어한다.
전압 생성부(150)는 제어 로직(140)의 제어에 따라 프로그램 동작 중 채널 프리차지 동작시 제1 및 제2 드레인 선택 라인 전압(VDSL1 및 VDSL2), 제1 및 제2 소스 선택 라인 전압(VSSL1 및 VSSL2), 및 소스 라인 전압(VSL)을 생성하여 어드레스 디코더(120)로 출력하며, 프로그램 동작 중 프로그램 전압 인가 동작시 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하여 어드레스 디코더(120)로 출력한다.
도 2는 도 1에 도시된 3차원 구조의 메모리 블럭의 실시 예를 설명하기 위한 도면이다.
도 3은 도 2에 도시된 3차원 구조의 메모리 블럭의 실시 예를 설명하기 위한 회로도이다.
도 2 및 도 3을 참조하여, 본 발명에 따른 반도체 메모리 장치의 메모리 블럭을 설명하면 다음과 같다.
본 발명의 실시 예에 따른 메모리 블럭은 도 1과 같이 다수의 비트 라인들(BL1 내지 BLm)과 연결된 다수의 메모리 스트링들을 포함하나, 도면의 도시 및 설명의 편의를 위하여 제1 비트 라인(BL1) 및 제1 비트 라인(BL2)과 연결된 다수의 메모리 스트링들(STRING1~STRING4)을 도시 및 설명하도록 한다. 이때 제1 비트 라인(BL1)은 홀수 번째 비트 라인이며, 제1 비트 라인(BL2)은 짝수 번째 비트 라인으로 정의할 수 있다.
메모리 블럭은 다수의 메모리 스트링들(STRING1~STRING4), 다수의 비트 라인들(BL1, BL2) 및 소스 라인(SL)을 포함한다.
다수의 메모리 스트링들(STRING1~STRING4)은 기판 상에서 수직으로 연결된 소스 선택 트랜지스터(SST1), 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST1)를 각각 포함한다.
제1 비트 라인(BL1)은 다수의 메모리 스트링들(STRING1~STRING4) 중 홀수 번째 메모리 스트링들(STRING1, STRING3)의 드레인 선택 트랜지스터들(DST1, DST2)과 연결된다. 제2 비트 라인(BL2)은 다수의 메모리 스트링들(STRING1~STRING4) 중 짝수 번째 메모리 스트링들(STRING2, STRING4)의 드레인 선택 트랜지스터들(DST1, DST2)과 연결된다. 소스 라인(SL)은 다수의 메모리 스트링들(STRING1~STRING4)의 소스 선택 트랜지스터들(SST1, SST2)과 연결된다.
제1 비트 라인(BL1)과 연결되는 홀수 번째 메모리 스트링들(STRING1, STRING3)과 제2 비트 라인(BL2)과 연결되는 짝수 번째 메모리 스트링들(STRING2, STRING4)은 평면상에서 서로 어긋나게 배열될 수 있다. 또한, 홀수 번째 메모리 스트링들(STRING1, STRING3)과 짝수 번째 메모리 스트링들(STRING2, STRING4)이 대칭 구조로 배치될 수 있다.
한편, 다수의 메모리 스트링들(STRING1~STRING4)은 기판에 형성된 파이프 트랜지스터(PT)를 더 포함할 수 있다. 이 경우, 메모리 셀들(C0~Cn) 중 일부 메모리 셀들(Cm+1~Cn)이 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST1) 사이에 수직으로 연결되고, 나머지 메모리 셀들(C0~Cm)이 파이프 트랜지스터(PT)와 소스 선택 트랜지스터(SST1) 사이에 수직으로 연결될 수 있다. 메모리 블록 내에서 파이프 트랜지스터들(PT)의 파이프 게이트들(PG)은 서로 연결될 수 있다.
다수의 메모리 스트링들(STRING1~STRING4)에 포함된 메모리 셀들(C0~Cn)은 워드라인들(WL0~WLn)을 공유할 수 있다. 여기서, 파이프 트랜지스터(PT)와 소스 선택 트랜지스터(SST1) 사이에 연결된 셀들(C0~Cm)의 워드라인들(WL0~WLm)을 소스 사이드 워드라인들이라 하고, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST1) 사이에 연결된 셀들(Cm+1~Cn)의 워드라인들(WLm+1~WLm)을 드레인 사이드 워드라인들이라 할 수 있다. 메모리 블록 내에서 소스 사이드 워드라인들(WL0~WLm)과 드레인 사이드 워드라인들(WLm+1~WLn)은 서로 대응되는 라인들끼리 동일한 층에 형성되나 전기적으로 서로 분리된다. 다만, 동일한 비트 라인(예, BL1)에 연결된 드레인 선택 트랜지스터들(DST1, DST2)과 연결된 드레인 선택 라인들(DSL1, DSL2)은 분리된다. 그리고, 메모리 블록 내에서 소스 선택 트랜지스터들(SST1, SST2)와 연결된 소스 선택 라인들(SSL1, SSL2)은 서로 연결된다.
다수의 비트 라인들(BL1, BL2)과 소스 라인(SL)은 서로 교차하는 방향으로 형성될 수 있으며, 이 경우 서로 다른층에 형성된다.
소스 라인(SL)과 파이프 트랜지스터(PT) 사이에는 소스 선택 라인(SSL1)과 소스 사이드 워드라인들(WL0~WL7)이 적층되고, 소스 라인(SL)과 파이프 트랜지스터(PT) 사이에 연결되는 제1 수직 채널층(CH2)이 소스 선택 라인(SSL1)과 소스 사이드 워드라인들(WL0~WLm)을 관통한다. 제1 수직 채널층(CH2)과 소스 사이드 워드라인들(WL0~WLm) 사이에는 터널 절연막, 전하 저장막 및 블로킹 절연막을 포함하는 다층막(미도시)이 구비된다. 이렇게, 소스 선택 라인(SSL1) 및 소스 사이드 워드라인들(WL0~WLm)에 의해 제1 수직 채널층(CH2)이 감싸지는 부분에서 소스 선택 트랜지스터(SST1)와 메모리 셀들(C0~Cm)이 기판으로부터 수직으로 형성된다.
제1 비트 라인(BL1)과 파이프 트랜지스터(PT) 사이에는 드레인 선택 라인(DSL1)과 드레인 사이드 워드라인들(WLm+1~WLn)이 적층되고, 제1 비트 라인(BL1)과 파이프 트랜지스터(PT) 사이에 연결되는 제2 수직 채널층(CH2')이 드레인 선택 라인(DSL1)과 드레인 사이드 워드라인들(WLm+1~WLn)을 관통한다. 제2 수직 채널층(CH2')과 드레인 사이드 워드라인들(WLm+1~WLn) 사이에는 터널 절연막, 전하 저장막 및 블로킹 절연막을 포함하는 다층막(미도시)이 구비된다. 이렇게, 드레인 선택 라인(DSL1)과 드레인 사이드 워드라인들(WLm+1~WLn)에 의해 제2 수직 채널층(CH2')이 감싸지는 부분에서 드레인 선택 트랜지스터(DST1)와 메모리 셀들(Cm+1~Cn)이 기판으로부터 수직으로 형성된다.
터널 절연막, 전하 저장막 및 블로킹 절연막을 포함하는 다층막은 파이프 채널층(CH1)과 파이프 게이트(PG) 사이에도 형성될 수 있다.
제1 수직 채널층(CH2)과 제2 수직 채널층(CH2')은 파이프 트랜지스터(PT)의 파이프 채널(CH1)에 의해 서로 연결될 수 있다. 이로써, 메모리 스트링들(STRING1~STRING4)은 U자형의 수직 채널층(CH)을 각각 포함하며, 드레인 선택 트랜지스터(DST1), 메모리 셀들(C0~Cn) 및 소스 선택 트랜지스터(SST1)가 비트 라인(BL1)과 소스 라인(SL) 사이에 직렬 연결될 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 신호들의 파형도이다.
도 1 내지 도 5를 참조하여 본원 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
본 발명의 일 실시 예에서는 드레인 선택 트랜지스터(DST1, DST2)와 인접한 메모리 셀(Cn)부터 소스 선택 트랜지스터(SST1, SST2) 방향으로 배치된 메모리 셀들 순으로 순차적으로 프로그램하는 리버스 프로그램 동작을 일 예로 설명하도록 한다.
본 발명의 일 실시 예에서는 제1 비트 라인(BL1) 및 제2 비트 라인(BL2) 중 제1 비트 라인(BL1)을 선택하고, 제1 비트 라인(BL1)과 연결된 다수의 메모리 스트링들(STRING1, STRING3) 중 메모리 스트링(STRING1)을 선택하여 프로그램 동작을 수행하는 것을 설명하도록 한다. 제1 비트 라인(BL1)은 다수의 비트 라인들(BL1 내지 BLm) 중 홀수 번째 비트 라인이고, 제2 비트 라인(BL2)은 다수의 비트 라인들(BL1 내지 BLm) 중 짝수 번째 비트 라인으로 정의할 수 있다.
1) 프로그램 명령 입력(S110)
외부로부터 프로그램 커맨드(CMD)가 제어 로직(140)으로 입력되면, 제어 로직(140)은 반도체 메모리 장치의 프로그램 동작을 수행하기 위하여 주변 회로들을 제어한다. 읽기 및 쓰기 회로(130)는 외부로부터 입력되는 프로그램할 데이터(DATA)를 임시 저장한다.
2) 채널 프리차지 동작(t1, t2 구간; S120)
리버스 프로그램 동작은 드레인 선택 트랜지스터(예를 들어 DST1)와 인접한 메모리 셀(MCn)이 포함된 페이지부터 페이지 단위로 프로그램 동작을 수행한다. 따라서 다수의 비트 라인들(BL1 내지 BLm)을 통해 다수의 메모리 스트링(STRING1 내지 STRING4)의 채널을 프리차지할 경우, 선택된 메모리 셀과 드레인 선택 트랜지스터(DST1) 사이의 메모리 셀들 중 프로그램된 메모리 셀들의 문턱 전압에 의해 차지 이동이 저하된다. 따라서, 선택된 메모리 셀과 소스 선택 트랜지스터(SST1) 사이의 메모리 셀들 하부의 채널은 목표 프리차지 전위 레벨로 프리차지되지 않을 수 있다. 이에 본원 발명의 실시 예에서는 소스 라인(SL)을 통해 채널 프리차지 동작을 수행한다.
채널 프리차지 동작시 전압 생성부(150)는 제어 로직(140)의 제어에 따라 제1 프리차지 전위(Vso1)를 갖는 소스 라인 전압(VSL), 약 4.5V의 턴 온 전위 레벨을 갖는 제1 소스 선택 라인 전압(VSSL1) 및 제2 소스 선택 라인 전압(VSSL2)을 생성하여 출력한다. 이때 제1 드레인 선택 라인 전압(VDSL1) 및 제2 드레인 선택 라인 전압(VDSL2)은 0V의 턴 오프 전위 레벨로 출력되는 것이 바람직하다. 어드레스 디코더(120)는 전압 생성부(150)에서 생성된 소스 라인 전압(VSL), 제1 소스 선택 라인 전압(VSSL1), 제2 소스 선택 라인 전압(VSSL2), 제1 드레인 선택 라인 전압(VDSL1) 및 제2 드레인 선택 라인 전압(VDSL2)을 선택된 메모리 블럭에 인가한다.
이로 인하여 메모리 셀 블럭의 소스 선택 트랜지스터들(SST1, SST2)은 턴 온되어 다수의 메모리 스트링들(STRING1 내지 STRING4)의 채널은 제1 프리차지 전위(Vso1) 레벨로 프리차지된다.
이때, 읽기 및 쓰기 회로(130)는 임시 저장된 데이터(DATA)에 따라 대응하는 비트 라인의 전위 레벨을 제어한다. 즉, 선택된 제1 비트 라인(BL1)은 대응하는 페이지 버퍼(PB1)에 저장된 데이터(DATA)에 따라 전위 레벨이 조절된다. 예를 들어 페이지 버퍼(PB1)에 저장된 데이터가 "0" 데이터일 경우 제1 비트 라인(BL1)은 프로그램 허용 전압(예를 들어 0V)로 제어되며, 페이지 버퍼(PB1)에 저장된 데이터가 "1" 데이터일 경우 제1 비트 라인(BL1)은 프로그램 금지 전압(예를 들어 VDD) 레벨로 제어될 수 있다. 비선택된 제2 비트 라인(BL2)은 프로그램 금지 전압이 인가된다. 즉, 비선택된 제2 비트 라인(BL2)은 페이지 버퍼(PB2)에 저장된 데이터(DATA)에 무관하게 프로그램 금지 전압인 전원 전압(VDD) 레벨로 제어될 수 있다.
3) 프로그램 전압 인가(t3, t4; S130)
전압 생성부(150)와 어드레스 디코더(120)는 제어 로직(140)의 제어에 따라 프로그램 전압 인가 동작 중 t3 구간에서 약 4.5V의 제1 소스 선택 라인 전압(VSSL1) 및 제2 소스 선택 라인 전압(VSSL2)을 로우 레벨(0V)의 전위로 디스차지시킨다. 이로 인하여 소스 선택 트랜지스터(SST1, SST2)는 턴 오프된다.
이때, 소스 라인 전압(VSL)은 제1 프리차지 전위(Vso1)를 유지하거나, 제1 프리차지 전위(Vso1) 보다 낮은 제2 프리차지 전위(Vso2)로 전위 레벨이 하강될 수 있다. 소스 라인 전압(VSL)을 제1 프리차지 전위(Vso1)에서 제2 프리차지 전위(Vso2)로 전위 레벨로 하강시킴으로써, 전력 소모량을 감소시킬 수 있다.
이 후, 전압 생성부(150)와 어드레스 디코더(120)는 t4 구간에서 선택된 메모리 스트링(STRING1)의 드레인 선택 트랜지스터(DST1)와 연결된 드레인 선택 라인(DSL1)에 하이 레벨을 갖는 제1 드레인 선택 라인 전압(VDSL1)을 인가한다. 제1 드레인 선택 라인 전압(VDSL1)은 약 2V의 전위 레벨을 갖는다. 제1 드레인 선택 라인 전압(VDSL1)은 드레인 선택 트랜지스터(DST1)의 문턱 전압보다 높고, "1" 데이터에 대응하는 비트 라인 차지 전압(VDD)과 전위 레벨이 같거나 낮은 전압일 수 있다.
이때 비선택된 메모리 스트링(STRING3)의 드레인 선택 트랜지스터(DST2)와 연결된 드레인 선택 라인(DSL2)에는 0V의 제2 드레인 선택 라인 전압(VDSL2)이 유지된다.
따라서 메모리 스트링(STRING1)의 드레인 드랜지스터(DST1)는 제1 드레인 선택 라인 전압(VDSL1)에 의해 턴 온된다. 이에 메모리 스트링(STRING1)의 채널 전위는 제1 비트 라인(BL1)의 전위 레벨에 따라 프리차지 레벨을 유지하거나 로우 레벨로 디스차지된다. 또한 비선택된 메모리 스트링(STRING3 및 STRING4)의 드레인 선택 트랜지스터(DST2)는 제2 드레인 선택 라인 전압(VDSL2)에 의해 턴 오프상태를 유지하여 비선택된 메모리 스트링(STRING3 및 STRING4)의 채널 전위는 프리차지 레벨을 유지하며, 비선택된 메모리 스트링(STRING2)의 드레인 드랜지스터(DST1)는 제1 드레인 선택 라인 전압(VDSL1)이 인가되나, 전원 전압(VDD)이 인가되는 제2 비트 라인(BL2)에 의해 턴 오프 상태가 유지된다.
t4 구간에서 전압 생성부(150)는 제어 로직(150)의 제어에 따라 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하고, 어드레스 디코더(120)는 프로그램 전압(Vpgm)을 선택된 메모리 블럭의 선택된 워드라인에 인가하고, 패스 전압(Vpass)을 선택된 메모리 블럭의 비선택된 워드라인에 인가한다. 이때, 비선택된 메모리 스트링(STRING2 내지 STRING4)의 채널 전위 레벨은 프로그램 전압(Vpgm) 및 패스 전압(Vpass)에 의해 부스팅된다.
이로 인하여 선택된 메모리 스트링(STRING1)의 선택된 메모리 셀은 대응하는 제1 비트 라인(BL1)의 전위에 따라 문턱 전압이 상승하거나 유지되어 프로그램되고, 비선택된 메모리 스트링(STRING2 내지 STRING4)의 메모리 셀은 부스팅된 채널 전위에 의해 프로그램되지 않는다.
프로그램 전압(Vpgm) 및 패스 전압(Vpass)은 채널 프리차지 동작의 t2 구간에서부터 인가될 수도 있다.
이 후, 워드라인들(WL<0:n>)에 인가되는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 디스차지한다. 워드라인들(WL<0:n>)의 전위 레벨을 디스차지할 때, 접지 전압보다 높은 설정 전압(약 2V)이 되도록 워드라인들(WL<0:n>)을 디스차지할 수 있다. 이로 인하여 프로그램 동작이 완료된 후에도 워드라인들(WL<0:n>)이 설정 전압 레벨을 유지할 수 있어, 메모리 셀 어레이(110)의 채널은 설정 전위 레벨에 대응하는 약한 부스팅 레벨을 유지할 수 있어 메모리 셀들의 문턱 전압 분포의 변화 특성이 개선될 수 있다.
표 1은 채널 프리차지 동작 및 프로그램 전압 인가 동작시 신호들의 전위 레벨을 나타내는 표이다.

 채널 프리차지 동작 프로그램 전압 인가 동작
t1 t2 t3 t4
SL Vso1 Vso1 Vso1 or Vso2 Vso1 or Vso2
SSL1(선택) On(4.5V) On(4.5V) Off(0V) Off(0V)
SSL2(비선택 On(4.5V) On(4.5V) Off(0V) Off(0V)
DSL1(선택) Off(0V) Off(0V) Off(0V) On(2V)
DSL2(비선택) Off(0V) Off(0V) Off(0V) Off(0V)
BL1(선택) 0V 또는 VDD 0V 또는 VDD 0V 또는 VDD 0V 또는 VDD
BL2(비선택) VDD VDD VDD VDD
4) 검증 동작(S140)
상술한 프로그램 전압 인가 동작(S130)이 완료되면 선택된 메모리 셀들에 대한 검증 동작을 수행한다.
검증 동작은 선택된 메모리 스트링(STRING1)의 선택된 메모리 셀의 워드라인에 검증 전압을 인가한 후, 읽기 및 쓰기 회로(130)를 통해 선택된 메모리 스트링(STRING1)과 연결된 제1 비트 라인(BL1)의 전위 레벨 또는 전류 레벨을 센싱하여 수행할 수 있다.
5) 프로그램 전압 상승(S150)
상술한 검증 동작(S140) 결과 페일로 판단될 경우 프로그램 전압(Vpgm)을 설정 전압 만큼 상승시켜 상술한 채널 프리차지 동작(S120)부터 재수행한다.
6) 페이지 어드레스 확인(S160)
상술한 검증 동작(S140) 결과 패스로 판단될 경우 현재 진행된 프로그램 동작의 페이지 어드레스를 확인하여 마지막 페이지 어드레스인지 확인한다. 리버스 프로그램 동작의 경우 메모리 셀들(C0)에 대응하는 페이지 어드레스가 마지막 페이지 어드레스이다. 현재 진행된 프로그램 동작의 페이지 어드레스가 마지막 페이지 어드레스일 경우 프로그램 동작을 종료한다.
7) 다음 페이지 선택(S170)
상술한 페이지 어드레스 확인(S160) 단계에서 현재 진행된 프로그램 동작의 페이지 어드레스가 마지막 페이지 어드레스가 아닌 것으로 판단된 경우, 다음 페이지를 선택하여 상술한 채널 프리차지 동작(S120)부터 재수행한다.
선택된 페이지의 홀수 번째 비트 라인들에 대한 프로그램 동작이 완료된 후 선택된 페이지의 짝수 번째 비트 라인들에 대한 프로그램 동작을 상술한 동작과 동일하게 진행한 후 다음 페이지의 프로그램 동작을 수행할 수도 있다.
상술한 본원 발명에 따르면 소스 라인을 통해 채널을 프리차지함으로써 메모리 스트링 채널들을 균일하게 프리차지할 수 있다. 또한 선택된 비트 라인과 비선택된 비트 라인들의 전위 레벨을 조절하여 비트 라인들 간 커플링 노이즈 현상을 개선할 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 신호들의 파형도이다.
도 1 내지 도 4, 및 도 6을 참조하여 본원 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
본 발명의 다른 실시 예에서는 다수의 비트 라인들(BL1 내지 BLm)을 모두 선택하고, 동일한 드레인 선택 라인(예를 들어 DSL1)을 공유하는 메모리 스트링(STRING1 및 STRING2)를 선택하고 나머지 드레인 선택 라인(예를 들어 DSL2)을 공유하는 메모리 스트링(STRING3 및 STRING4)은 비선택하여 프로그램하는 방식을 설명하도록 한다.
1) 프로그램 명령 입력(S110)
외부로부터 프로그램 커맨드(CMD)가 제어 로직(140)으로 입력되면, 제어 로직(140)은 반도체 메모리 장치의 프로그램 동작을 수행하기 위하여 주변 회로들을 제어한다. 읽기 및 쓰기 회로(130)의 다수의 페이지 버퍼들(PB1 내지 PBm)은 외부로부터 입력되는 프로그램할 데이터(DATA)를 임시 저장한다.
2) 채널 프리차지 동작(t1, t2 구간; S120)
본원 발명의 실시 예에서는 소스 라인(SL)을 통해 채널 프리차지 동작을 수행한다.
채널 프리차지 동작시 전압 생성부(150)는 제어 로직(140)의 제어에 따라 제1 프리차지 전위(Vso1)를 갖는 소스 라인 전압(VSL), 약 4.5V의 턴 온 전위 레벨을 갖는 제1 소스 선택 라인 전압(VSSL1) 및 제2 소스 선택 라인 전압(VSSL2)을 생성하여 출력한다. 이때 제1 드레인 선택 라인 전압(VDSL1) 및 제2 드레인 선택 라인 전압(VDSL2)은 0V의 턴 오프 전위 레벨로 출력되는 것이 바람직하다. 어드레스 디코더(120)는 전압 생성부(150)에서 생성된 소스 라인 전압(VSL), 제1 소스 선택 라인 전압(VSSL1), 제2 소스 선택 라인 전압(VSSL2), 제1 드레인 선택 라인 전압(VDSL1) 및 제2 드레인 선택 라인 전압(VDSL2)을 선택된 메모리 블럭에 인가한다.
이로 인하여 메모리 셀 블럭의 소스 선택 트랜지스터들(SST1, SST2)은 턴 온되어 다수의 메모리 스트링들(STRING1 내지 STRING4)의 채널은 제1 프리차지 전위(Vso1) 레벨로 프리차지된다.
이때, 읽기 및 쓰기 회로(130)는 임시 저장된 데이터(DATA)에 따라 대응하는 비트 라인들(BL1 내지 BLm)의 전위 레벨을 제어한다. 예를 들어 페이지 버퍼(PB1)에 저장된 데이터가 "0" 데이터일 경우 제1 비트 라인(BL1)은 프로그램 허용 전압(예를 들어 0V)으로 제어되며, 페이지 버퍼(PB1)에 저장된 데이터가 "1" 데이터일 경우 제1 비트 라인(BL1)은 프로그램 금지 전압(예를 들어 VDD) 레벨로 제어될 수 있다.
3) 프로그램 전압 인가(t3, t4; S130)
전압 생성부(150)와 어드레스 디코더(120)는 제어 로직(140)의 제어에 따라 프로그램 전압 인가 동작 중 t3 구간에서 약 4.5V의 제1 소스 선택 라인 전압(VSSL1) 및 제2 소스 선택 라인 전압(VSSL2)을 로우 레벨(0V)의 전위로 디스차지시킨다. 이로 인하여 소스 선택 트랜지스터(SST1, SST2)는 턴 오프된다.
이때, 소스 라인 전압(VSL)은 제1 프리차지 전위(Vso1)를 유지하거나, 제1 프리차지 전위(Vso1) 보다 낮은 제2 프리차지 전위(Vso2)로 전위 레벨이 하강될 수 있다.
이 후, 전압 생성부(150)와 어드레스 디코더(120)는 t4 구간에서 선택된 메모리 스트링들(STRING1 및 STRING2)의 드레인 선택 트랜지스터들(DST1)와 연결된 드레인 선택 라인(DSL1)에 하이 레벨을 갖는 제1 드레인 선택 라인 전압(VDSL1)을 인가한다. 제1 드레인 선택 라인 전압(VDSL1)은 약 2V의 전위 레벨을 갖는다. 제1 드레인 선택 라인 전압(VDSL1)은 드레인 선택 트랜지스터(DST1)의 문턱 전압보다 높고, "1" 데이터에 대응하는 비트 라인 차지 전압(VDD)과 전위 레벨이 같거나 낮은 전압일 수 있다.
이때 비선택된 메모리 스트링(STRING3 및 STRING4)의 드레인 선택 트랜지스터들(DST2)과 연결된 드레인 선택 라인(DSL2)에는 0V의 제2 드레인 선택 라인 전압(VDSL2)이 유지된다.
따라서 선택된 메모리 스트링들(STRING1 및 STRING2)의 드레인 드랜지스터들(DST1)은 제1 드레인 선택 라인 전압(VDSL1)에 의해 턴 온된다. 이에 선택된 메모리 스트링들(STRING1 및 STRING2)의 채널 전위는 대응하는 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)의 전위 레벨에 따라 프리차지 레벨을 유지하거나 로우 레벨로 디스차지된다. 또한 비선택된 메모리 스트링(STRING3 및 STRING4)의 드레인 선택 트랜지스터들(DST2)은 제2 드레인 선택 라인 전압(VDSL2)에 의해 턴 오프상태를 유지하여 비선택된 메모리 스트링(STRING3 및 STRING4)의 채널 전위는 프리차지 레벨을 유지한다.
t4 구간에서 전압 생성부(150)는 제어 로직(150)의 제어에 따라 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하고, 어드레스 디코더(120)는 프로그램 전압(Vpgm)을 선택된 메모리 블럭의 선택된 워드라인에 인가하고, 패스 전압(Vpass)을 선택된 메모리 블럭의 비선택된 워드라인에 인가한다. 이때, 비선택된 메모리 스트링(STRING3 및 STRING4)의 채널 전위 레벨은 프로그램 전압(Vpgm) 및 패스 전압(Vpass)에 의해 부스팅된다.
이로 인하여 선택된 메모리 스트링(STRING1 및 STRING2)의 선택된 메모리 셀들은 문턱 전압이 상승하거나 유지되어 프로그램되고, 비선택된 메모리 스트링(STRING3 및 STRING4)의 메모리 셀들은 부스팅된 채널 전위에 의해 프로그램되지 않는다.
프로그램 전압(Vpgm) 및 패스 전압(Vpass)은 채널 프리차지 동작의 t2 구간에서부터 인가될 수도 있다.
이 후, 워드라인들(WL<0:n>)에 인가되는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 디스차지한다. 워드라인들(WL<0:n>)의 전위 레벨을 디스차지할 때, 접지 전압보다 높은 설정 전압(약 2V)이 되도록 워드라인들(WL<0:n>)을 디스차지할 수 있다. 이로 인하여 프로그램 동작이 완료된 후에도 워드라인들(WL<0:n>)이 설정 전압 레벨을 유지할 수 있어, 메모리 셀 어레이(110)의 채널은 설정 전위 레벨에 대응하는 약한 부스팅 레벨을 유지할 수 있어 메모리 셀들의 문턱 전압 분포의 변화 특성이 개선될 수 있다.
표 2는 채널 프리차지 동작 및 프로그램 전압 인가 동작시 신호들의 전위 레벨을 나타내는 표이다.

 채널 프리차지 동작 프로그램 전압 인가 동작
t1 t2 t3 t4
SL Vso1 Vso1 Vso1 or Vso2 Vso1 or Vso2
SSL1(선택) On(4.5V) On(4.5V) Off(0V) Off(0V)
SSL2(비선택 On(4.5V) On(4.5V) Off(0V) Off(0V)
DSL1(선택) Off(0V) Off(0V) Off(0V) On(2V)
DSL2(비선택) Off(0V) Off(0V) Off(0V) Off(0V)
BL1 및 BL2 0V 또는 VDD 0V 또는 VDD 0V 또는 VDD 0V 또는 VDD
4) 검증 동작(S140)
상술한 프로그램 전압 인가 동작(S130)이 완료되면 선택된 메모리 셀들에 대한 검증 동작을 수행한다.
검증 동작은 선택된 메모리 스트링(STRING1 및 STRING2)의 선택된 메모리 셀의 워드라인에 검증 전압을 인가한 후, 읽기 및 쓰기 회로(130)를 통해 선택된 메모리 스트링(STRING1 및 STRING2)과 연결된 제1 및 제2 비트 라인(BL1 및 BL2)의 전위 레벨 또는 전류 레벨을 센싱하여 수행할 수 있다.
5) 프로그램 전압 상승(S150)
상술한 검증 동작(S140) 결과 페일로 판단될 경우 프로그램 전압(Vpgm)을 설정 전압 만큼 상승시켜 상술한 채널 프리차지 동작(S120)부터 재수행한다.
6) 페이지 어드레스 확인(S160)
상술한 검증 동작(S140) 결과 패스로 판단될 경우 현재 진행된 프로그램 동작의 페이지 어드레스를 확인하여 마지막 페이지 어드레스인지 확인한다. 리버스 프로그램 동작의 경우 메모리 셀들(C0)에 대응하는 페이지 어드레스가 마지막 페이지 어드레스이다. 현재 진행된 프로그램 동작의 페이지 어드레스가 마지막 페이지 어드레스일 경우 프로그램 동작을 종료한다.
7) 다음 페이지 선택(S170)
상술한 페이지 어드레스 확인(S160) 단계에서 현재 진행된 프로그램 동작의 페이지 어드레스가 마지막 페이지 어드레스가 아닌 것으로 판단된 경우, 다음 페이지를 선택하여 상술한 채널 프리차지 동작(S120)부터 재수행한다.
상술한 본원 발명에 따르면 소스 라인을 통해 채널을 프리차지함으로써 메모리 스트링 채널들을 균일하게 프리차지할 수 있다. 또한 모든 비트 라인들의 전위 레벨은 페이지 버퍼들에 저장된 데이터에 따라 프리차지하거나 0V의 전위 레벨을 유지시킴으로써 모든 비트 라인들을 프리차지하는 방식에 비해 전류 소모량을 감소시킬 수 있다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 7을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작 시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 8을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 8에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 7을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 9를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 9에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 9에서, 도 8을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나 메모리 시스템(2000)은 도 7을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 7 및 도 8을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150 : 전압 생성부
BL1, BL2 : 제1 및 제2 비트 라인
STRING1 ~ STRING4 : 메모리 스트링

Claims (20)

  1. 다수의 메모리 스트링들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대한 프로그램 동작을 수행하기 위한 주변 회로부; 및
    상기 프로그램 동작 중 채널 프리차지 동작시 상기 다수의 스트링들에 공통으로 연결된 하나의 소스 라인을 통해 상기 다수의 메모리 스트링들의 채널을 제1 프리차지 전위로 프리차지하고, 프로그램 전압 인가 동작 시 상기 하나의 소스 라인에 인가되는 전압을 상기 제1 프리차지 전위보다 낮은 제2 프리차지 전위로 하강시키도록 상기 주변 회로부를 제어하는 제어 로직을 포함하며,
    상기 주변 회로부는 상기 채널 프리차지 동작시 상기 다수의 메모리 스트링들과 연결된 비트 라인들 중 선택된 비트 라인의 전위 레벨을 프로그램 데이터에 따라 조절하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 다수의 메모리 스트링들은 다수의 비트 라인들과 상기 하나의 소스 라인 사이에 연결되되, 상기 다수의 비트 라인들 각각에는 적어도 두 개의 메모리 스트링이 연결되는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 다수의 비트 라인들 중 제1 비트 라인에 연결된 제1 메모리 스트링과 상기 다수의 비트 라인들 중 제2 비트 라인에 연결된 제2 메모리 스트링은 제1 드레인 선택 라인을 공유하고,
    상기 제1 비트 라인에 연결된 제3 메모리 스트링과 상기 제2 비트 라인에 연결된 제4 메모리 스트링은 제2 드레인 선택 라인을 공유하며,
    상기 제1 내지 제4 메모리 스트링들은 다수의 워드라인들을 공유하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 메모리 스트링과 상기 제4 메모리 스트링은 제1 소스 선택 라인을 공유하고, 상기 제2 메모리 스트링과 상기 제3 메모리 스트링은 제2 소스 선택 라인을 공유하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 주변 회로부는 상기 채널 프리차지 동작시 상기 다수의 비트 라인들 중 비선택된 비트 라인들에는 프로그램 금지 전압을 인가하는 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 제어 로직은 상기 채널 프리차지 동작 후 상기 프로그램 전압 인가 동작을 수행하도록 상기 주변 회로부를 제어하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 주변 회로부는 상기 프로그램 전압 인가 동작시 상기 제1 드레인 선택 라인 및 상기 제2 드레인 선택 라인 중 선택된 드레인 선택 라인에 제어 전압을 인가하고, 나머지 비선택된 드레인 선택 라인에는 턴 오프 전압을 인가하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제어 전압은 상기 다수의 메모리 스트링들에 포함된 드레인 선택 트랜지스터의 문턱 전압보다 높고, 비트 라인 차지 전압과 전위 레벨이 같거나 낮은 전압인 반도체 메모리 장치.
  9. 삭제
  10. 제 7 항에 있어서,
    상기 주변 회로부는 상기 프로그램 전압 인가 동작시 상기 다수의 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하고, 비선택된 워드라인들에 패스 전압을 인가하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 주변 회로부는 상기 선택된 드레인 선택 라인에 상기 제어 전압을 인가하기 이전에 상기 프로그램 전압 및 상기 패스 전압을 상기 다수의 워드라인들에 인가하는 반도체 메모리 장치.
  12. 다수의 비트 라인들과 하나의 소스 라인 사이에 연결된 다수의 메모리 스트링들을 포함하는 메모리 셀 블럭이 제공되는 단계;
    상기 하나의 소스 라인을 통해 상기 다수의 메모리 스트링들의 채널들을 제1 프리차지 전위로 프리차지하는 단계;
    상기 다수의 메모리 스트링들의 상기 채널들을 프리차지하는 동안 상기 다수의 비트 라인들 중 선택된 비트 라인의 전위 레벨을 프로그램 데이터에 따라 제어하는 단계; 및
    상기 다수의 메모리 스트링들 중 선택된 메모리 스트링과 상기 선택된 비트 라인을 전기적으로 연결한 후, 프로그램 전압을 인가하는 단계를 포함하며,
    상기 프로그램 전압을 인가하는 단계에서 상기 하나의 소스 라인에 인가되는 전압은 상기 제1 프리차지 전위보다 낮은 제2 프리차지 전위로 하강되는 반도체 메모리 장치의 동작 방법.
  13. 제 12 항에 있어서,
    상기 선택된 비트 라인의 전위 레벨을 제어하는 동안 상기 다수의 비트 라인들 중 비선택된 비트 라인에는 프로그램 금지 전압을 인가하는 반도체 메모리 장치의 동작 방법.
  14. 제 12 항에 있어서,
    상기 다수의 비트 라인들 각각에는 적어도 두 개의 메모리 스트링이 연결되며, 상기 적어도 두 개의 메모리 스트링은 서로 다른 드레인 선택 라인과 연결되는 반도체 메모리 장치의 동작 방법.
  15. 제 12 항에 있어서,
    상기 다수의 비트 라인들 중 제1 비트 라인에 연결된 제1 메모리 스트링과 상기 다수의 비트 라인들 중 제2 비트 라인에 연결된 제2 메모리 스트링은 제1 드레인 선택 라인을 공유하고,
    상기 제1 비트 라인에 연결된 제3 메모리 스트링과 상기 제2 비트 라인에 연결된 제4 메모리 스트링은 제2 드레인 선택 라인을 공유하며,
    상기 제1 내지 제4 메모리 스트링들은 다수의 워드라인들을 공유하는 반도체 메모리 장치의 동작 방법.
  16. 제 15 항에 있어서,
    상기 프로그램 전압을 인가하는 단계는
    상기 제1 드레인 선택 라인 및 상기 제2 드레인 선택 라인 중 선택된 드레인 선택 라인에 제어 전압을 인가하고, 나머지 비선택된 드레인 선택 라인에는 턴 오프 전압을 인가하는 반도체 메모리 장치의 동작 방법.
  17. 다수의 비트 라인들과 하나의 소스 라인 사이에 연결된 다수의 메모리 스트링들을 포함하는 메모리 셀 블럭이 제공되는 단계;
    상기 하나의 소스 라인을 통해 상기 다수의 메모리 스트링들의 채널들을 제1 프리차지 전위로 프리차지하는 단계;
    상기 다수의 메모리 스트링들의 상기 채널들을 프리차지하는 동안 상기 다수의 비트 라인들의 전위 레벨은 프로그램 데이터에 따라 제어하는 단계; 및
    상기 다수의 메모리 스트링들 중 선택된 메모리 스트링과 상기 비트 라인들을 전기적으로 연결한 후, 프로그램 전압을 인가하는 단계를 포함하며,
    상기 프로그램 전압을 인가하는 단계에서 상기 하나의 소스 라인에 인가되는 전압은 상기 제1 프리차지 전위보다 낮은 제2 프리차지 전위로 하강되는 반도체 메모리 장치의 동작 방법.
  18. 제 17 항에 있어서,
    상기 다수의 비트 라인들 중 상기 프로그램 데이터에 따라 프로그램 금지 전압이 인가되는 비트 라인들은 상기 다수의 메모리 스트링들과 전기적으로 분리되는 반도체 메모리 장치의 동작 방법.
  19. 제 17 항에 있어서,
    상기 다수의 비트 라인들 중 제1 비트 라인에 연결된 제1 메모리 스트링과 상기 다수의 비트 라인들 중 제2 비트 라인에 연결된 제2 메모리 스트링은 제1 드레인 선택 라인을 공유하고,
    상기 제1 비트 라인에 연결된 제3 메모리 스트링과 상기 제2 비트 라인에 연결된 제4 메모리 스트링은 제2 드레인 선택 라인을 공유하며,
    상기 제1 내지 제4 메모리 스트링들은 다수의 워드라인들을 공유하는 반도체 메모리 장치의 동작 방법.
  20. 제 19 항에 있어서,
    상기 프로그램 전압을 인가하는 단계는
    상기 제1 드레인 선택 라인 및 상기 제2 드레인 선택 라인 중 선택된 드레인 선택 라인에 제어 전압을 인가하고, 나머지 비선택된 드레인 선택 라인에는 턴 오프 전압을 인가하는 메모리 장치의 동작 방법.
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