TW201721655A

TW201721655A - 記憶體裝置及其操作方法

Info

Publication number: TW201721655A
Application number: TW105116954A
Authority: TW
Inventors: 劉炳晟; 高在亨
Original assignee: 愛思開海力士有限公司
Priority date: 2015-12-04
Filing date: 2016-05-31
Publication date: 2017-06-16
Also published as: US20170162273A1; US10074441B2; KR20170065969A; CN106847339A; TWI699777B; CN106847339B

Abstract

本發明提供一種記憶體裝置，其包括：成功/失敗檢查電路，其被配置成比較記憶體單元的數量與第一參考位元數量，並且檢查第一組記憶體單元是成功還是失敗，其中基於複數個記憶體單元的第一組記憶體單元的驗證程式設計操作的結果，記憶體單元被驗證為程式設計失敗；以及控制電路，其被配置成當基於成功/失敗檢查電路的成功/失敗檢查操作的結果，發現第一組記憶體單元成功時，基於小於第一參考位元數的第二參考位元數，控制成功/失敗檢查電路以重新檢查第一組記憶體單元是成功還是失敗。

Description

記憶體裝置及其操作方法

本申請請求於2015年12月4日提交的申請號為10-2015-0172401的韓國專利申請的優先權，其全部內容透過引用併入本文。

本發明的示例性實施例係關於一種記憶體裝置的程式設計/擦除驗證操作，且更特別地，係關於一種用於透過程式設計/擦除驗證操作來檢查記憶體單元狀態的記憶體裝置及其操作方法。

電腦環境模式已經轉變為能夠在任何地方和任何時間使用的普遍計算系統。因此，諸如行動電話、數位相機和筆記型電腦的可攜式電子裝置的使用已迅速地增加。這些可攜式電子裝置通常使用具有用於儲存資料的一個或複數個半導體記憶體裝置，即資料儲存裝置的記憶體系統。記憶體系統可被作為可攜式電子裝置的主要或次要記憶體裝置。

使用半導體記憶體裝置的記憶體系統提供了優良的穩定性、耐久性、高的資訊存取速度和低功耗，這是因為不像其它類型的資料儲存裝置，它們沒有移動部件。具有這些優勢的記憶體系統的示例包括通用序列匯流排（USB, universal serial bus）記憶體裝置、具有各種介面的儲存卡和固體驅動器（SSD, solid state drives）。

本公開的各種實施例係關於一種用於透過程式設計/擦除驗證操作來檢查記憶體單元的狀態的記憶體裝置和其操作方法。

在本公開的實施例中，記憶體裝置可包括：複數個儲存區塊，每個儲存區塊包括複數個記憶體單元；讀取/寫入電路，其適於讀取複數個記憶體單元的第一組記憶體單元的資料，並且適於驗證對第一組記憶體單元的每個記憶體單元的程式設計操作；成功/失敗檢查電路，其適於比較第一參考位元數與第一組記憶體單元中的第一記憶體單元的數量，第一記憶體單元的數量為讀取/寫入電路的驗證操作的結果被驗證為程式設計失敗，並且適於檢查第一組記憶體單元是成功還是失敗；以及控制電路，其適於當作為成功/失敗檢查電路的成功/失敗檢查操作的結果，發現第一組記憶體單元成功時，基於小於第一參考位元數的第二參考位元數，控制成功/失敗檢查電路以重新檢查第一組記憶體單元是成功還是失敗。

在本公開的實施例中，記憶體裝置可包括：複數個儲存區塊，每個儲存區塊包括複數個記憶體單元；讀取/寫入電路，其適於讀取每個儲存區塊的複數個記憶體單元的資料並且驗證對儲存區塊的擦除操作；成功/失敗檢查電路，其適於比較第一參考位元數與複數個記憶體單元中作為讀取/寫入電路的驗證操作的結果被驗證為擦除失敗的第一記憶體單元的數量，並且適於檢查儲存區塊是成功還是失敗；以及控制電路，其適於當作為成功/失敗檢查電路的成功/失敗檢查操作的結果，發現儲存區塊成功時，基於小於第一參考位元數的第二參考位元數，控制成功/失敗檢查電路以重新檢查儲存區塊是成功還是失敗。

下面將參照附圖描述各個實施例。然而，注意的是，本發明可呈現為不同形式，並且不應被理解為限於本文所闡述的實施例。而是，提供這些實施例使得本公開將徹底且完整，並且將本發明充分地傳達給本領域技術人員。

在整個公開中，在本發明的各幅附圖和實施例中，使用相同的參考標號指代相同的部件。

將理解的是，雖然可在本文使用術語“第一”、“第二”、“第三”等以描述各種元件、元件、區域、層和/或部分，但是這些元件、元件、區域、層和/或部分不應受這些術語限制。使用這些術語以將一個元件、元件、區域、層或部分與另一個元件、元件、區域、層或部分區分開。因此，在不脫離本公開的精神和範圍的情況下，下文所描述的第一元件、第一元件、第一區域、第一層或第一部分可被稱做第二元件、第二元件、第二區域、第二層或第二部分。

將進一步理解的是，當元件或層被稱作“連接至”或“聯接至”另一個元件或層時，其可以直接在另一個元件或層上、連接至或聯接至另一個元件或層，或可存在一個或複數個中間元件或層。另外，也將理解的是，當元件或層被稱作在兩個元件或層“之間”時，其可以是兩個元件或層之間唯一的元件或層，或者也可存在一個或複數個中間元件或層。

並且，本文使用的術語只是用於描述具體實施例的目的，而不旨在限制本公開。如本文使用的，單數形式“一”和“一個”旨在也包括複數形式，除非上下文另外清楚地表明。將進一步理解的是，當在本說明書中使用時，術語“包括”、“包括有”、“包含”和“包含有”指定所陳述的特徵、整體、操作、元件和/或元件的存在，但不排除一個或複數個其它特徵、整體、操作、元件、元件和/或其組合的存在或附加。如本文使用的，術語“和/或”包括一個或複數個相關列出項目的任意和所有的組合。

除非另有說明，否則本文使用的包括技術術語和科學術語的所有術語具有與本發明所屬領域的普通技術人員通常理解的含義相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語的術語應被解釋為具有與其在相關領域的語境中的含義相一致的含義，並不應以理想化或過於正式的意義來解釋，除非本文專門如此定義。

在下面的描述中，為了提供本公開的徹底理解，闡述許多具體細節。可在無某些或所有這些具體細節的情況下實踐本公開。在其它情況下，為了不使本公開不必要混淆，不再詳細地描述熟知的過程結構和/或過程。下文中，將參照附圖詳細地描述本公開的各個實施例。

現在參照圖1，提供根據本發明的實施例的資料處理系統100。資料處理系統100可包括主機102和記憶體系統110。

主機102可包括任何合適的電子裝置。例如，主機102可包括諸如行動電話、MP3播放機、筆記型電腦等可攜式電子裝置。主機可包括諸如桌上電腦、遊戲機、TV、投影機等非可攜式電子裝置。

記憶體系統110可回應於來自主機102的請求儲存待被主機102訪問的資料。記憶體系統110可作為主機102的主要記憶體系統或次要記憶體裝置系統。記憶體系統110可根據主機介面的協定被實施為與主機102電連接。可使用一個或複數個半導體記憶體裝置。可使用揮發性記憶體裝置或非揮發性記憶體裝置。例如，記憶體系統110可利用固態驅動器（SSD, solid state drive）、多媒體卡（MMC, multimedia card）、嵌入式MMC（eMMC, embedded MMC）、減小尺寸的MMC（RS-MMC, reduced size MMC）和微型-MMC、安全數位（SD, secure digital）卡、迷你-SD和微型-SD、通用序列匯流排（USB, universal serial bus）儲存裝置、通用閃速儲存（UFS, universal flash storage）裝置、快閃記憶體（CF, compact flash）卡、智慧媒體（SM, smart media）卡、記憶棒等來實施。

用於記憶體系統110的儲存裝置可利用諸如動態隨機存取記憶體（DRAM, dynamic random access memory）、靜態隨機存取記憶體（SRAM, static random access memory）等揮發性記憶體裝置來實施。可選擇地，用於記憶體系統110的儲存裝置可利用諸如唯讀記憶體（ROM, read only memory）、光罩ROM（MROM, mask ROM）、可程式設計ROM（PROM, programmable ROM）、可擦除可程式設計ROM（EPROM, erasable programmable ROM）、電可擦除可程式設計ROM（EEPROM, electrically erasable programmable ROM）、鐵電隨機存取記憶體（FRAM, ferroelectric random access memory）、相變RAM（PRAM, phase change RAM）、磁阻RAM（MRAM, magnetoresistive RAM）、電阻式RAM（RRAM, resistive RAM）等非揮發性記憶體裝置來實施。

記憶體系統110可包括用於儲存資料的記憶體裝置150和用於控制資料在記憶體裝置150中的儲存的控制器130。記憶體裝置150中儲存的資料可被主機102訪問。

控制器130和記憶體裝置150可被集成在單個半導體裝置中。例如，控制器130和記憶體裝置150可被集成在配置為固態驅動器（SSD）的半導體裝置中。將記憶體系統110配置為SSD通常可容許主機102的操作速度顯著提高。

控制器130和記憶體裝置150可被集成在配置為諸如國際個人電腦記憶卡協會（PCMCIA, Personal Computer Memory Card International Association）卡、快閃記憶體（CF）卡、智慧媒體（SM）卡（SMC）、記憶棒、多媒體卡（MMC）、RS-MMC和微型-MMC、安全數位（SD）卡、迷你-SD、微型-SD和SDHC、通用閃速儲存（UFS）裝置等儲存卡的半導體裝置中。

並且，例如，記憶體系統110可以是或者包括電腦、超便攜移動PC（UMPC, ultra-mobile PC）、工作站、上網本、個人數位助理（PDA, personal digital assistant）、可攜式電腦、網路平板、平板電腦、無線電話、行動電話、智慧型電話、電子書、可攜式多媒體播放機（PMP, portable multimedia player）、可攜式遊戲機、導航裝置、黑盒子、數位相機、數位多媒體廣播（DMB, digital multimedia broadcasting）播放機、三維（3D, three-dimensional）電視、智慧電視、數位音訊記錄器、數位音訊播放機、數位圖片記錄器、數位圖片播放機、數位視訊記錄器、數位視訊播放機、配置資料中心的記憶體、能夠在無線環境下傳輸和接收資訊的裝置、配置家用網路的各種電子裝置中的一個、配置電腦網路的各種電子裝置中的一個、配置遠端資訊處理網路的各種電子裝置中的一個、RFID裝置、配置計算系統的各種組成元件中的一個等。

記憶體裝置150可儲存從主機102提供的資料。在讀取操作期間，記憶體裝置150可將儲存的資料提供至主機102。可以採用一個或複數個記憶體裝置150。一個或複數個記憶體裝置150可基本上相同。一個或複數個記憶體裝置可以是不同的記憶體裝置。記憶體裝置150可包括一個或複數個儲存區塊152、154和156。儲存區塊152、154和156中的每個可包括複數個頁面。每個頁面可包括電連接至複數個字線（WL, word lines）的複數個記憶體單元。記憶體裝置150可以是甚至當電源被切斷或關閉時能夠保留所儲存的資料的非揮發性記憶體裝置。根據實施例，記憶體裝置可以是閃速記憶體。記憶體裝置可以是具有三維（3D）堆疊結構的閃速記憶體裝置。稍後在本文中參照圖2-圖11描述具有三維（3D）堆疊結構的非揮發性記憶體裝置150的示例。

控制器130可控制記憶體裝置150的諸如讀取操作、寫入操作、程式設計操作和/或擦除操作的全部操作。通常，控制器130可回應於來自主機102的請求控制記憶體裝置150。例如，控制器130可回應於來自主機102的讀取請求，將從記憶體裝置150讀取的資料提供至主機102。或者，也作為示例，控制器可回應於寫入請求將從主機102提供的資料儲存到記憶體裝置150中。

可以使用任何合適的控制器。例如，控制器130可包括主機介面單元132、處理器134、錯誤校正碼（ECC, error correction code）單元138、電源管理單元（PMU, power management unit）140、NAND閃速控制器（NFC, NAND flash controller）142和記憶體144。

主機介面單元132可處理從主機102提供的命令和/或資料。主機介面單元132可透過諸如以下的各種介面協定中的至少一個與主機102通信：通用序列匯流排（USB）、多媒體卡（MMC）、高速周邊元件連接（PCI-E, peripheral component interconnect-express）、串列SCSI（SAS, serial attached SCSI）、串列高級技術附件（SATA, serial advanced technology attachment）、並行高級技術附件（PATA, parallel advanced technology attachment）、小型電腦系統介面（SCSI, small computer system interface）、增強型小型磁片介面（ESDI, enhanced small disk interface）、集成驅動電路（IDE, integrated drive electronics）等。主機介面單元132可包括適於與主機102和如所需的控制器130的其它元件通信的任何合適的電路、系統或裝置。

在讀取操作期間，ECC單元138可檢測並且校正從記憶體裝置150中讀取的資料的錯誤。可以採用各種檢測和校正技術。例如，如果由ECC單元138檢測的錯誤位元的數量大於或等於可校正錯誤位元的閥值數量，則ECC單元138可不校正錯誤位元，並輸出指示校正錯誤位元失敗的錯誤校正失敗信號。

ECC單元138可基於任何合適的錯誤校正方案執行錯誤校正操作。例如，ECC單元138可基於諸如以下的編碼調製方案執行錯誤校正操作：例如，低密度同位（LDPC, low density parity check）碼、博斯-喬德里-霍昆格姆（BCH, Bose-Chaudhuri-Hocquenghem）碼、渦輪(turbo)碼、裡德-所羅門（RS, Reed-Solomon）碼、卷積碼、遞迴系統碼（RSC, recursive systematic code）、網格編碼調製（TCM, trellis-coded modulation）、分組編碼調製（BCM, Block coded modulation）等。ECC單元138可包括錯誤檢測和校正操作所需的任何合適的電路、系統或裝置。

PMU 140可為控制器130提供和管理電力。例如，如所需要，PMU 140可提供和管理用於控制器130的各種元件的電力。

NFC 142可作為控制器130和記憶體裝置150之間的記憶體介面，從而容許控制器130回應於來自主機102的請求控制記憶體裝置150。例如，NFC 142可產生用於記憶體裝置150的控制信號。當記憶體裝置150為閃速記憶體特別是NAND閃速記憶體時，NFC可在處理器134的控制下處理資料。

記憶體144可作為記憶體系統110和控制器130的工作記憶體並且儲存用於驅動記憶體系統110和控制器130的資料。例如，當控制器130控制記憶體裝置150的操作時，記憶體144可儲存由控制器130和記憶體裝置150用於諸如讀取操作、寫入操作、程式設計操作和擦除操作的操作的資料。

記憶體144可以是或包括揮發性記憶體。例如，記憶體144可以是或包括靜態隨機存取記憶體（SRAM）或動態隨機存取記憶體（DRAM）。如上所述，記憶體144可儲存由主機102和記憶體裝置150用於讀取操作和/或寫入操作的資料。記憶體144可以是或包括程式設計記憶體、資料記憶體、寫入緩衝器、讀取緩衝器、映射緩衝器等。

處理器134可控制記憶體系統110的一般操作。例如，處理器134可回應於來自主機102的寫入請求控制記憶體裝置150的寫入操作。並且，例如，處理器134可回應於來自主機102的讀取請求控制記憶體裝置150的讀取操作。處理器134可驅動也被稱為快閃記憶體轉換層（FTL,flash translation layer）的固件，以用於控制記憶體系統110的一般操作。處理器134可利用微處理器、中央處理單元（CPU）等來實施。可使用任何合適的處理器。

例如，管理單元（未示出）可被包括在處理器134中，用於執行記憶體裝置150的壞區塊管理。因此，管理單元可找到包括在記憶體裝置150中的壞儲存區塊，即處於用於進一步使用的不令人滿意的條件中的儲存區塊，並且對壞儲存區塊執行壞區塊管理操作。例如，當諸如NAND閃速記憶體的閃速記憶體被作為記憶體裝置150時，由於NAND邏輯功能的內在特性，可在寫入操作期間發生程式設計失敗。在壞區塊管理期間，程式設計失敗的儲存區塊（例如，壞儲存區塊）的資料可被程式設計至新的儲存區塊中。由於程式設計失敗導致的壞區塊可使記憶體裝置，特別是具有3D堆疊結構的記憶體裝置的利用效率嚴重惡化，從而負面影響記憶體系統110的可靠性。

參照圖2，記憶體裝置150可包括複數個儲存區塊，例如第零至第（N-1）區塊210至240，其中N為正整數。複數個儲存區塊210至240中的每一個可包括複數個頁面，例如，2^M 數量的頁面（2^M 頁面），其中M為正整數。複數個頁面中的每一個可包括複數個記憶體單元，其中複數個字線可電連接至複數個記憶體單元。注意的是，可以採用任何數量的合適的區塊且每區塊可採用任何數量的合適的頁面。

根據每個記憶體單元中可儲存的位元的數量，儲存區塊可以是單層單元（SLC, single level cell）儲存區塊和/或多層單元（MLC, multi-level cell）儲存區塊。SLC儲存區塊可包括利用記憶體單元實施的複數個頁面，其中每個記憶體單元能夠儲存1位元資料。MLC儲存區塊可包括利用記憶體單元實施的複數個頁面，其中每個記憶體單元能夠儲存多位元數據，例如，兩位元或更多位元數據。可採用包括利用每個能夠儲存3位元資料的記憶體單元實施的複數個頁面的MLC儲存區塊並且其可被稱作三層單元（TLC, triple level cell）儲存區塊。

在寫入操作期間，複數個儲存區塊210至240的每一個儲存區塊可儲存從主機裝置102提供的資料並且可在讀取操作期間將儲存的資料提供至主機102。

參照圖3，記憶體裝置150的儲存區塊152可包括分別電連接至位元線BL0至BLm-1的複數個單元串340。每個單元串340可包括至少一個汲極選擇電晶體DST和至少一個源極選擇電晶體SST。複數個記憶體單元或複數個記憶體單元電晶體MC0至MCn-1可串聯地電連接在選擇電晶體DST和SST之間。各自的記憶體單元MC0至MCn-1可由多層單元（MLC）組成，其中每一個多層單元儲存複數個位元的資料資訊。記憶體單元可具有任何合適的架構。

在圖3中，“DSL”表示汲極選擇線，“SSL”表示源極選擇線以及“CSL”表示公共源極線。

作為示例，圖3示出由NAND閃速記憶體單元所配置的儲存區塊152。然而，將注意的是，儲存區塊152不限於NAND閃速記憶體，並且在其它實施例中可由NOR閃速記憶體、組合有至少兩種記憶體單元的混合閃速記憶體或具有內置在記憶體晶片內的控制器的NAND閃速記憶體來實現。並且，半導體裝置的操作特性不僅可被應用至其中透過導電浮閘極配置電荷儲存層的閃速記憶體裝置，而且可被應用至其中透過介電層配置電荷儲存層的電荷捕獲快閃記憶體（CTF, charge trap flash）。

還注意的是，記憶體裝置150不限於僅閃速記憶體裝置。例如，記憶體裝置150可以是DRAM或SRAM裝置。

記憶體裝置150的電壓供應電路310可產生根據操作模式待被供應至各自的字線的字線電壓，例如程式設計電壓、讀取電壓或過電壓。電壓供應電路310可產生待被供應至塊材（bulk），例如其中形成有記憶體單元的阱區的電壓。電壓供應電路310可在控制電路（未示出）的控制下執行電壓產生操作。電壓供應電路310可產生複數個可變的讀取電壓，從而產生複數個讀取資料。電壓供應電路310可在控制電路的控制下選擇儲存區塊或記憶體單元陣列的磁區中的一個，選擇被選擇的儲存區塊的字線中的一個並且將字線電壓提供至被選擇的字線和未被選擇的字線。

記憶體裝置150的讀取/寫入電路320可由控制電路來控制並且可根據操作模式作為感測放大器或寫入驅動器。在驗證/正常讀取操作期間，讀取/寫入電路320可作為感測放大器，用於從記憶體單元陣列中讀取資料。並且，在程式設計操作期間，讀取/寫入電路320可作為寫入驅動器，用於根據待儲存在記憶體單元陣列中的資料來驅動位元線。在程式設計操作期間，讀取/寫入電路320可從緩衝器（未示出）中接收待被寫入在記憶體單元陣列中的資料，並可以根據輸入的資料來驅動位元線。為了此目的，讀取/寫入電路320可包括分別對應於列（或位元線）或者列對（或位元線對）的複數個頁面緩衝器322、324和326。頁面緩衝器322、324和326中的每一個可包括複數個鎖存器（未示出）。

圖4是說明根據本發明的實施例的記憶體裝置150的複數個儲存區塊152至156的示例的框圖。

如圖4中顯示出，記憶體裝置150可包括複數個儲存區塊BLK0至BLKN-1。儲存區塊BLK0至BLKN-1中的每一個可以3D結構或垂直結構來實現。各自的儲存區塊BLK0至BLKN-1可包括在第一方向至第三方向延伸例如x-軸方向、y-軸方向和z-軸方向上延伸的複數個結構。

各自的儲存區塊BLK0至BLKN-1可包括在第二方向上延伸的複數個NAND串NS（圖8）。複數個NAND串NS可在第一方向和第三方向上提供。每一個NAND串NS可被電連接至位元線BL、至少一個源極選擇線SSL、至少一個接地選擇線GSL、複數個字線WL、至少一個虛擬字線DWL和公共源極線CSL。各自的儲存區塊BLK0至BLKN-1可被電連接至複數個位元線BL、複數個源極選擇線SSL、複數個接地選擇線GSL、複數個字線WL、複數個虛擬字線DWL和複數個公共源極線CSL。

圖5為圖4中顯示出的複數個儲存區塊BLK0至BLKN-1的一個儲存區塊BLKi的立體圖。圖6為圖5中顯示出的儲存區塊BLKi的沿線I-I＇截取的截面圖。

參照圖5和圖6，儲存區塊BLKi可包括在第一至第三方向上延伸的結構。

儲存區塊可包括襯底5111，該襯底5111包括摻雜有第一類型雜質的矽材料。例如，襯底5111可包括摻雜有p-型雜質的矽材料。襯底5111可以是p-型阱，例如袋形（pocket）p阱。襯底5111可進一步包括圍繞p-型阱的n-型阱。雖然在本發明的實施例中，襯底5111被例示為p-型矽，但是將注意的是，襯底5111不限於p-型矽。

在第一方向上延伸的複數個摻雜區域5311至5314可被設置在襯底5111上方。摻雜區域在第三方向上以均勻間隔隔開。複數個摻雜區域5311至5314可含有與襯底5111中使用的雜質的類型不同的第二類型雜質。例如，複數個摻雜區域5311至5314可摻雜有n-型雜質。雖然在本發明的實施例中，第一摻雜區域5311至第四摻雜區域5314被例示為n-型，但是注意的是其並不限於n-型。

在第一摻雜區域5311和第二摻雜區域5312之間的襯底5111上方的區域中，在第一方向上延伸的複數個介電材料區域5112可在第二方向上以均勻間隔隔開。介電材料區域5112也可在第二方向上與襯底5111分離預定距離。介電材料區域5112中的每一個可在第二方向上彼此分離預設距離。介電材料5112可包括諸如氧化矽的任何合適的介電材料。

在兩個連續的摻雜區域之間例如在摻雜區域5311和5312之間的襯底5111上方的區域中，複數個柱狀物5113在第一方向上以均勻間隔隔開。複數個柱狀物5113在第二方向上延伸並且可穿過介電材料區域5112使得它們與襯底5111電連接。每個柱狀物5113可包括一種或多種材料。例如，每個柱狀物5113可包括內層5115和外表面層5114。表面層5114可包括摻雜有雜質的摻雜的矽材料。例如，表面層5114可包括摻雜有與襯底5111相同或相同類型雜質的矽材料。雖然在本發明的實施例中，表面層5114被例示為包括p-型矽，但是表面層5114並不限於p-型矽，且本領域技術人員可能容易設想到其它實施例，在這些實施例中，襯底5111和柱狀物5113的表面層5114可摻雜有n-型雜質。

每個柱狀物5113的內層5115可以由介電材料形成。內層5115可以是或包括諸如氧化矽的介電材料。

在第一摻雜區域5311和第二摻雜區域5312之間的區域內，介電層5116可沿著介電材料區域5112、柱狀物5113和襯底5111的暴露表面設置。介電層5116的厚度可小於介電材料區域5112之間的距離的一半。換句話說，不同於介電材料5112和介電層5116的材料的區域可被設置在（i）介電材料區域5112的第一介電材料的底面下方的介電層5116和（ii）設置在介電材料區域5112的第二介電材料的頂面上方的介電層5116之間。介電材料區域5112可位於第一介電材料下方。

在連續的摻雜區域之間的區域中，諸如在第一摻雜區域5311和第二摻雜區域5312之間的區域中，複數個導電材料區域5211至5291可被設置在介電層5116的暴露表面上方。在第一方向上延伸的複數個導電材料區域可以在與複數個介電材料區域5112的交叉配置中在第二方向上以均勻間隔隔開。介電層5116填充導電材料區域和介電材料區域5112之間的空間。因此例如，在第一方向上延伸的導電材料區域5211可被設置在與襯底5111鄰近的介電材料區域5112和襯底5111之間。特別地，在第一方向上延伸的導電材料區域5211可被設置在（i）設置在襯底5111上方的介電層5116和（ii）設置在與襯底5111鄰近的介電材料區域5112的底面下方的介電層5116之間。

在第一方向上延伸的導電材料區域5211至5291中的每一個可被設置在（i）設置在介電材料區域5112的頂面上方的介電層5116和（ii）設置在下一個介電材料區域5112的底面下方的介電層5116之間。在第一方向上延伸的導電材料區域5221至5281可被設置在介電材料區域5112之間。在第一方向上延伸的頂部導電材料區域5291可被設置在最上面的介電材料5112上方。在第一方向上延伸的導電材料區域5211至5291可由金屬材料製成或者包括金屬材料。在第一方向上延伸的導電材料區域5211至5291可由諸如多晶矽的導電材料製成或者包括諸如多晶矽的導電材料。

在第二摻雜區域5312和第三摻雜區域5313之間的區域中，可設置與第一摻雜區域5311和第二摻雜區域5312之間的結構相同的結構。例如，在第二摻雜區域5312和第三摻雜區域5313之間的區域中，可設置在第一方向上延伸的複數個介電材料區域5112、順序地設置在第一方向上並且在第二方向上穿過複數個介電材料區域5112的複數個柱狀物5113、設置在複數個介電材料區域5112和複數個柱狀物5113的暴露表面上方的介電層5116和在第一方向上延伸的複數個導電材料區域5212至5292。

在第三摻雜區域5313和第四摻雜區域5314之間的區域中，可設置與第一摻雜區域5311和第二摻雜區域5312之間的結構相同的結構。例如，在第三摻雜區域5313和第四摻雜區域5314之間的區域中，可設置在第一方向上延伸的複數個介電材料區域5112、順序地設置在第一方向上並且在第二方向上穿過複數個介電材料區域5112的複數個柱狀物5113、設置在複數個介電材料區域5112和複數個柱狀物5113的暴露表面上方的介電層5116和在第一方向上延伸的複數個導電材料區域5213至5293。

汲極5320可分別設置在複數個柱狀物5113之上。汲極5320可以由摻雜有第二類型雜質的矽材料製成。汲極5320可以由摻雜有n-型雜質的矽材料製成。雖然為了解釋方便，汲極5320被例示為包括n-型矽，但注意到的是，汲極5320並不限於n-型矽。例如，每個汲極5320的寬度可大於每個對應的柱狀物5113的寬度。每個汲極5320可以焊盤的形狀設置在每個對應的柱狀物5113的頂面上方。

在第三方向上延伸的導電材料區域5331至5333可被設置在汲極5320上方。導電材料區域5331至5333中的每一個可在第一方向上彼此以預設的分開距離延伸地設置在順序地設置在第三方向上的汲極5320上方。各自的導電材料區域5331至5333可與在其下的汲極5320電連接。汲極5320和在第三方向上延伸的導電材料區域5331至5333可透過接觸插塞電連接。在第三方向上延伸的導電材料區域5331至5333可由金屬材料製成。在第三方向上延伸的導電材料區域5331至5333可由諸如多晶矽的導電材料製成。

在圖5和圖6中，各自的柱狀物5113可與介電層5116和在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293一起形成串。各自的柱狀物5113可與介電層5116和在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293一起形成NAND串NS。每一個NAND串NS可包括複數個電晶體結構TS。

現在參照圖7，在圖6所示的電晶體結構TS中，介電層5116可包括第一子介電層5117、第二子介電層5118和5119。

在每一柱狀物5113中的p-型矽的表面層5114可作為主體。與柱狀物5113鄰近的第一子介電層5117可作為隧穿介電層，並且可包括熱氧化層。

第二子介電層5118可作為電荷儲存層。第二子介電層5118可作為電荷捕獲層，並且可包括氮化物層或諸如氧化鋁層、氧化鉿層等金屬氧化物層。

與導電材料5233鄰近的第三子介電層5119可作為阻斷介電層。與導電材料5233鄰近的在第一方向上延伸的第三子介電層5119可被形成為單層或多層。第三子介電層5119可以是介電常數大於第一子介電層5117和第二子介電層5118的諸如氧化鋁層、氧化鉿層等高-k介電層。

導電材料5233可作為閘極或控制閘極。例如，閘極或控制閘極5233、阻斷介電層5119、電荷儲存層5118、隧穿介電層5117和主體5114可形成電晶體或記憶體單元電晶體結構。例如，第一子介電層5117至第三子介電層5119可形成氧化物-氮化物-氧化物（ONO）結構。在實施例中，為了解釋方便，每一柱狀物5113中的p-型矽的表面層5114將被稱為第二方向上的主體。

儲存區塊BLKi可包括複數個柱狀物5113。例如，儲存區塊BLKi可包括複數個NAND串NS。具體地，儲存區塊BLKi可包括在第二方向或垂直於襯底5111的方向上延伸的複數個NAND串NS。

每一NAND串NS可包括在第二方向上設置的複數個電晶體結構TS。每一NAND串NS的複數個電晶體結構TS中的至少一個可作為串源極電晶體SST。每一NAND串NS的複數個電晶體結構TS中的至少一個可作為接地選擇電晶體GST。

閘極或控制閘極可對應於在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293。例如，閘極或控制閘極可在第一方向上延伸並形成字線和包括至少一個源極選擇線SSL和至少一個接地選擇線GSL的至少兩個選擇線。

在第三方向上延伸的導電材料區域5331至5333可被電連接至NAND串NS的一端。在第三方向上延伸的導電材料區域5331至5333可作為位元線BL。例如，在一個儲存區塊BLKi中，複數個NAND串NS可被電連接至1個位元線BL。

在第一方向上延伸的第二類型摻雜區域5311至5314可被設置於NAND串NS的其它端。在第一方向上延伸的第二類型摻雜區域5311至5314可作為公共源極線CSL。

例如，儲存區塊BLKi可包括在垂直於襯底5111的方向即第二方向上延伸的複數個NAND串NS，並且可作為例如電荷捕獲型記憶體的NAND閃速儲存區塊，其中複數個NAND串NS被電連接至1個位元線BL。

雖然在圖5至圖7中顯示出在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293被設置成九（9）層，但是注意的是，在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293並不限於此。例如，在第一方向上延伸的導電材料區域可被設置成八（8）層、十六（16）層或任何多層。例如，在一個NAND串NS中，電晶體的數量可以是8、16或更多。

雖然在圖5至圖7中顯示出3個NAND串NS被電連接至1個位元線BL，但是注意的是，實施例不限於此。在儲存區塊BLKi中，m個NAND串NS可被電連接至1個位元線BL，m為正整數。在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293的數量和公共源極線5311至5314的數量可隨著被電連接至1個位元線BL的NAND串NS的數量而變化。

此外，雖然在圖5至圖7中示出三3個NAND串NS被電連接至在第一方向上延伸的一個導電材料，但是注意的是，實施例不限於此。例如，n個NAND串NS可被電連接至在第一方向上延伸的一個導電材料，n為正整數。位元線5331至5333的數量可隨著被電連接至在第一方向上延伸的一個導電材料的NAND串NS的數量而變化。

參照圖8，在具有第一結構的區塊BLKi中，複數個NAND串NS11至NS31可被設置在第一位元線BL1和公共源極線CSL之間。第一位元線BL1可對應於在第三方向上延伸的圖5和圖6的導電材料區域5331。NAND串NS12至NS32可被設置在第二位元線BL2和公共源極線CSL之間。第二位元線BL2可對應於在第三方向上延伸的圖5和圖6的導電材料區域5332。NAND串NS13至NS33可被設置在第三位元線BL3和公共源極線CSL之間。第三位元線BL3可對應於在第三方向上延伸的圖5和圖6的導電材料區域5333。

每個NAND串NS的源極選擇電晶體SST可被電連接至對應的位元線BL。每個NAND串NS的接地選擇電晶體GST可被電連接至公共源極線CSL。記憶體單元MC1和MC6可被設置在每個NAND串NS的源極選擇電晶體SST和接地選擇電晶體GST之間。

在這個示例中，NAND串NS可由行和列單元限定。電連接至1個位元線的NAND串NS可形成一列。電連接至第一位元線BL1的NAND串NS11至NS31可以對應於第一列。電連接至第二位元線BL2的NAND串NS12至NS32可以對應於第二列。電連接至第三位元線BL3的NAND串NS13至NS33可以對應於第三列。電連接至一個源極選擇線SSL的NAND串NS可形成一行。電連接至第一源極選擇線SSL1的NAND串NS11至NS13可形成第一行。電連接至第二源極選擇線SSL2的NAND串NS21至NS23可形成第二行。電連接至第三源極選擇線SSL3的NAND串NS31至NS33可形成第三行。

在每一NAND串NS中，可定義高度。在每一NAND串NS中，與接地選擇電晶體GST鄰近的記憶體單元MC1的高度可具有例如值“1”。在每一NAND串NS中，當從襯底5111測量時，記憶體單元的高度可隨著記憶體單元靠近源極選擇電晶體SST而增加。例如，在每一NAND串NS中，與源極選擇電晶體SST鄰近的記憶體單元MC6的高度可具有例如值“7”。

在相同行中佈置的NAND串NS的源極選擇電晶體SST可共用源極選擇線SSL。在不同行中佈置的NAND串NS的源極選擇電晶體SST可分別被電連接至不同的源極選擇線SSL1、SSL2和SSL3。

在相同行中的NAND串NS中的相同高度處的記憶體單元可共用字線WL。例如，在相同高度處，電連接至不同行中的NAND串NS的記憶體單元MC的字線WL可被電連接至彼此。在相同行的NAND串NS中的相同高度處的虛擬記憶體單元DMC可共用虛擬字線DWL。例如，在相同高度或水準處，電連接至不同行中的NAND串NS的虛擬記憶體單元DMC的虛擬字線DWL可被電連接至彼此。

位於相同水準或高度或層處的字線WL或虛擬字線DWL可對於可設置在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293的每一層而電連接至彼此。在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293可以透過接觸部被共同電連接至上層。換言之，在相同行中的NAND串NS的接地選擇電晶體GST可共用接地選擇線GSL。此外，在不同行中的NAND串NS的接地選擇電晶體GST可共用接地選擇線GSL。例如，NAND串NS11至NS13、NS21至NS23和NS31至NS33可被共同電連接至接地選擇線GSL。

公共源極線CSL可共同電連接至NAND串NS。在有源區域上和在襯底5111上，第一摻雜區域5311至第四摻雜區域5314可被電連接。第一摻雜區域5311至第四摻雜區域5314可透過接觸部被共同電連接至上層。

例如，如圖8所示，同一高度或水準的字線WL可被電連接至彼此。因此，當在特定高度處的字線WL被選擇時，被電連接至選擇的字線WL的全部NAND串NS可被選擇。不同行中的NAND串NS可被電連接至不同的源極選擇線SSL。因此，在被電連接至相同字線WL的NAND串NS中，透過選擇源極選擇線SSL1至SSL3中的一個，在未被選擇的行中的NAND串NS可與位元線BL1至BL3電隔離。換言之，透過選擇源極選擇線SSL1至SSL3中的一個，佈置在與所選擇的源極線相同的行中的NAND串NS可被選擇。此外，透過選擇位元線BL1至BL3中的一個，佈置在與所選擇的位元線相同的列中的NAND串NS可被選擇。因此，僅佈置在與所選擇的源極線相同的行且與所選擇的位元線相同的列中的NAND串NS可被選擇。

在每一NAND串NS中，可設置虛擬記憶體單元DMC。在圖8中，例如，虛擬記憶體單元DMC可被設置在每個NAND串NS的第三記憶體單元MC3和第四記憶體單元MC4之間。例如，第一記憶體單元MC1至第三記憶體單元MC3可被設置在虛擬記憶體單元DMC和接地選擇電晶體GST之間。第四記憶體單元MC4至第六記憶體單元MC6可被設置在虛擬記憶體單元DMC和源極選擇電晶體SST之間。每一NAND串NS的記憶體單元MC可透過虛擬記憶體單元DMC被劃分成兩（2）個記憶體單元組。在被劃分的記憶體單元組中，與接地選擇電晶體GST鄰近的記憶體單元，例如MC1至MC3，可被稱作下部記憶體單元組，而與串選擇電晶體SST鄰近的剩餘的記憶體單元，例如MC4至MC6，可被稱作上部記憶體單元組。

在下文中，將參照圖9至圖11進行詳細描述，圖9至圖11示出根據利用不同於第一結構的三維（3D）非揮發性記憶體裝置實現的實施例的記憶體系統中的記憶體裝置。

圖9是示意性說明利用不同於上文參照圖5至圖8所述的第一結構的三維（3D）非揮發性記憶體裝置實現的記憶體裝置並且顯示出圖4的複數個儲存區塊的儲存區塊BLKj的立體圖。圖10是說明沿圖9的線VII-VII＇截取的儲存區塊BLKj的截面圖。

參照圖9和圖10，儲存區塊BLKj可包括在第一方向至第三方向上延伸的結構並且可包括襯底6311。襯底6311可包括摻雜有第一類型雜質的矽材料。例如，襯底6311可包括摻雜有p-型雜質的矽材料。襯底6311可以是p-型阱，例如口袋p-阱。襯底6311還可包括圍繞p-型阱的n-型阱。雖然在所述的實施例中，襯底6311被例示為p-型矽，但是注意的是，襯底6311並不限於p-型矽。

在x軸方向和y軸方向上延伸的第一導電材料區域6321至第四導電材料區域6324被設置在襯底6311上方。第一導電材料區域6321至第四導電材料區域6324可在z軸方向上隔開預設距離。

在x軸方向和y軸方向上延伸的第五導電材料區域6325至第八導電材料區域6328可被設置在襯底6311上方。第五導電材料區域6325至第八導電材料區域6328可在z軸方向上隔開預設距離。第五導電材料區域6325至第八導電材料區域6328可在y軸方向上與第一導電材料區域6321至第四導電材料區域6324隔開。

可設置穿過第一導電材料區域6321至第四導電材料區域6324的複數個下部柱狀物DP。每一下部柱狀物DP可在z軸方向上延伸。並且，可設置穿過第五導電材料區域6325至第八導電材料區域6328的複數個上部柱狀物UP。每一上部柱狀物UP可在z軸方向上延伸。

下部柱狀物DP和上部柱狀物UP可包括內部材料6361、中間層6362和表面層6363。中間層6362可作為單元電晶體的通道。表面層6363可包括阻斷介電層、電荷儲存層和隧穿介電層。

下部柱狀物DP和上部柱狀物UP可透過管閘極PG彼此電連接。管閘極PG可被設置在襯底6311中。例如，管閘極PG可包括與下部柱狀物DP和上部柱狀物UP相同的材料。

在x軸方向和y軸方向上延伸的第二類型的摻雜材料6312可被設置在下部柱狀物DP上方。例如，第二類型的摻雜材料6312可包括n-型矽材料。第二類型的摻雜材料6312可作為公共源極線CSL。

汲極6340可被設置在上部柱狀物UP上方。汲極6340可包括n-型矽材料。在y軸方向上延伸的第一上部導電材料區域6351和第二上部導電材料區域6352可被設置在汲極6340上方。

第一上部導電材料區域6351和第二上部導電材料區域6352可沿x軸方向被隔開。第一上部導電材料區域6351和第二上部導電材料區域6352可由金屬形成。第一上部導電材料區域6351和第二上部導電材料區域6352和汲極6340可透過接觸插塞相互電連接。第一上部導電材料區域6351和第二上部導電材料區域6352可分別作為第一位元線BL1和第二位元線BL2。

第一導電材料6321可作為源極選擇線SSL。第二導電材料6322可作為第一虛擬字線DWL1。第三導電材料區域6323和第四導電材料區域6324可分別作為第一主字線MWL1和第二主字線MWL2。第五導電材料區域6325和第六導電材料區域6326可分別作為第三主字線MWL3和第四主字線MWL4。第七導電材料6327可作為第二虛擬字線DWL2。第八導電材料6328可作為汲極選擇線DSL。

下部柱狀物DP和與下部柱狀物DP鄰近的第一導電材料區域6321至第四導電材料區域6324可形成下部串。上部柱狀物UP和與上部柱狀物UP鄰近的第五導電材料區域6325至第八導電材料區域6328可形成上部串。下部串和上部串可透過管閘極PG彼此電連接。下部串的一端可被電連接至作為公共源極線CSL的第二類型的摻雜材料6312。上部串的一端可透過汲極6340被電連接至對應的位元線。一個下部串和一個上部串可形成一個單元串，該單元串被電連接在作為公共源極線CSL的摻雜材料6312和作為位元線BL的上部導電材料層6351和6352中的對應的一個之間。

例如，下部串可包括源極選擇電晶體SST、第一虛擬記憶體單元DMC1、第一主記憶體單元MMC1和第二主記憶體單元MMC2。上部串可包括第三主記憶體單元MMC3和第四主記憶體單元MMC4、第二虛擬記憶體單元DMC2和汲極選擇電晶體DST。

在圖9和圖10中，上部串和下部串可形成NAND串NS。NAND串NS可包括複數個電晶體結構TS。由於在上文中參照圖7詳細地描述了包括在圖9和圖10中的NAND串NS中的電晶體結構，所以此處將省略對其的詳細描述。

圖11為示出具有如上文參照圖9和圖10所述的第二結構的儲存區塊BLKj的等效電路的電路圖。為了方便起見，僅顯示出在第二結構的儲存區塊BLKj中形成一對的第一串ST1和第二串ST2。

參照圖11，在具有第二結構的儲存區塊BLKj中，複數個單元串可以定義複數個對的這種方式來設置，其中單元串中的每一個利用如上文參照圖9和圖10所述的透過管閘極PG被電連接的一個上部串和一個下部串來實現。

例如，在具有第二結構的儲存區塊BLKj中，沿著第一通道CH1（未示出）堆疊的記憶體單元CG0至CG31，例如，至少一個源極選擇閘極SSG1和至少一個汲極選擇閘極DSG1可形成第一串ST1，並且沿著第二通道CH2（未示出）堆疊的記憶體單元CG0至CG31，例如，至少一個源極選擇閘極SSG2和至少一個汲極選擇閘極DSG2可形成第二串ST2。

第一串ST1和第二串ST2可以被電連接至相同的汲極選擇線DSL和相同的源極選擇線SSL。第一串ST1可被電連接至第一位元線BL1。第二串ST2可被電連接至第二位元線BL2。

雖然圖11顯示出第一串ST1和第二串ST2被電連接至相同的汲極選擇線DSL和相同的源極選擇線SSL，但是可想到，第一串ST1和第二串ST2可被電連接至相同的源極選擇線SSL和相同的位元線BL，第一串ST1可被電連接至第一汲極選擇線DSL1，並且第二串ST2可被電連接至第二汲極選擇線DSL2。進一步地，可想到，第一串ST1和第二串ST2可被電連接至相同的汲極選擇線DSL和相同的位元線BL，第一串ST1可被電連接至第一源極選擇線SSL1，並且第二串ST2可被電連接至第二源極選擇線SSL2。

圖12是說明根據本發明的實施例的記憶體裝置的配置的簡圖。

可看出，參照圖3的記憶體裝置150的配置示出圖12的記憶體裝置。即，根據本發明的實施例，記憶體裝置150可進一步包括控制電路1210和成功/失敗檢查電路1220。

當執行程式設計操作時，根據本發明的實施例的記憶體裝置150可將程式設計脈衝施加至記憶體單元MC的字線WL。然後，記憶體裝置150可使用聯接至記憶體單元MC的頁面緩衝器PB執行用於檢查是否已完成對記憶體單元MC的程式設計操作的程式設計驗證操作。此外，記憶體裝置150可執行用於透過計數透過程式設計驗證操作所檢查的失敗的記憶體單元確定失敗位元是否產生至錯誤校正碼（ECC）可能的程度的成功/失敗檢查操作。如果作為確定的結果，所產生的失敗位元的數量小於ECC-允許位元的數量，則程式設計操作被視為成功。如果作為確定的結果，所產生的失敗位元的數量等於或大於ECC-允許位元的數量，則程式設計操作被視為失敗。

讀取/寫入電路320的複數個頁面緩衝器PB 322、324、……、326可透過各自的位元線BL0至BLm-1被聯接至記憶體單元（例如，MC0）並且可執行程式設計驗證操作。頁面緩衝器PB根據記憶體單元MC0的程式設計狀態儲存驗證資料，並且基於儲存的驗證資料，將感測節點SN0至SNm-1的電位保持至高電位準，或將感測節點的電位改變至低電位準。例如，如果記憶體單元MC0的程式設計狀態被確定為成功，則驗證資料“1”被儲存，並且感測節點SN0至SNm-1切換至低電位準。如果記憶體單元MC0的程式設計狀態被確定為失敗，則驗證資料“0”被儲存，並且感測節點SN0至SNm-1保持高電位準。參照下面的附圖，詳細描述當執行程式驗證操作時頁面緩衝器PB的操作。

成功/失敗檢查電路1220可比較流入電流路徑中的第一電流的數量與對應於可由錯誤校正碼（ECC）電路（未示出）處理的允許位元的數量的第二電流的數量，並且基於比較輸出成功/失敗信號PASS/FAIL，其中第一電流根據讀取/寫入電路320的頁面緩衝器PB的感測節點SN的電壓電位準而產生。例如，如果流入電流路徑中的第一電流的測量數量大於對應於允許位元的數量的第二電流的參考數量，則成功/失敗檢查電路1220輸出失敗信號FAIL。如果第一電流的測量數量等於或小於第二電流的參考數量，則成功/失敗檢查電路1220輸出成功信號PASS。參照下面的附圖，詳細描述成功/失敗檢查電路1220的更詳細的配置和操作。

控制電路1210可回應於由成功/失敗檢查電路1220輸出的成功或失敗信號PASS或FAIL，確定程式設計操作是成功或失敗，並且檢查對應的儲存區塊是否為失敗。根據本發明的實施例，記憶體裝置150可使用用於升高和施加程式設計電壓的增量階躍脈衝程式設計（ISPP, incremental step pulse program）方法，即脈衝信號一次增加一步，執行程式設計操作。在這種情況下，當施加初始設定數量的程式設計脈衝時，控制電路1210可以跳過用於確定程式設計操作成功或失敗的操作，因此提高記憶體系統的運行速度。

在施加初始設定數量的程式設計脈衝後，回應於成功或失敗信號PASS或FAIL，控制電路1210可確定對相應頁面的程式設計操作。回應於由成功/失敗檢查電路1220輸出的成功信號PASS，控制電路1210可確定對相應頁面的程式設計操作成功並且終止程式設計操作。而且，當成功/失敗檢查電路1220輸出失敗信號FAIL時，控制電路1210可產生內部指令CMDi並且控制電壓供應電路310，使得電壓供應電路310可藉由一階躍電壓來升高程式設計脈衝，並且再次將升高的程式設計脈衝施加至字線WL。

響應於失敗信號FAIL，控制電路1210可重複控制電壓供應電路310，使得電壓供應電路310可升高程式設計脈衝並且將升高的程式設計脈衝施加至字線WL，直至程式設計脈衝的施加數量達到最大數量。程式設計脈衝的最大施加數量可以是預設的最大數量。所以，如果甚至在已經施加了預設的最大數量的程式設計脈衝之後，成功/失敗檢查電路1220還產生失敗信號FAIL，則控制電路1210可確定對應的記憶體頁面程式設計失敗並且終止程式設計操作。對應的記憶體頁面可被確定為“失敗”頁面。然後，可避免在這種失敗頁面上執行隨後的程式設計和讀取操作。當檢查包括該頁面的對應儲存區塊是否為失敗儲存區塊時，可參考這種失敗頁面。

此外，控制電路1210可檢查可由ECC電路（未示出）處理的允許位元的數量，並且根據所檢查的允許位元的數量產生驗證信號CB＜0:m-1＞。控制電路1210可根據允許位元的數量確定驗證信號CB＜0:m-1＞的位元值。根據本發明的實施例的控制電路1210可響應於由成功/失敗檢查電路1220輸出的成功信號PASS來改變驗證信號CB＜0:m-1＞的位元值，並且輸出具有改變的位元值的驗證信號CB＜0:m-1＞。參照圖14的成功/失敗檢查電路1220的操作，詳細地描述這種操作。

圖13是示出包括在圖12的讀取/寫入電路320中的頁面緩衝器PB的示例的電路圖。複數個頁面緩衝器PB 322、324、......、326的第一頁面緩衝器322已被例示為典型示例。

參照圖13，第一頁面緩衝器322可包括位元線連接單元1310、預充電單元1320、鎖存單元1330、資料登錄單元1340和感測單元1350。

位元線連接單元1310可被聯接在位元線BL0和感測節點SN0之間，並可回應於連接信號PBSENSE將位元線BL0和感測節點SN0聯接。位元線連接單元1310可包括第一NMOS電晶體N1。

預充電單元1320可被聯接在電源電壓終端VDD和感測節點SN0之間，並且可回應於預充電信號PRECHb將感測節點SN0預充電至電源電壓電位準。預充電單元1320可包括第一PMOS電晶體P1。

鎖存單元1330可被聯接至感測節點SN0並且可回應於鎖存的資料將感測節點SN0的電位改變至高電位準或低電位準。鎖存單元1330可包括在相反方向並聯聯接在第一節點QM和第二節點QM_N之間的逆變器IV1和IV2、聯接在第一節點QM和感測節點SN0之間的第二NMOS電晶體N2和聯接在第二節點QM_N和感測節點SN0之間的第三NMOS電晶體N3。回應於第一傳輸信號TRANM_N，第二NMOS電晶體N2可被接通。回應於第二傳輸信號TRANM，第三NMOS電晶體N3可被接通。

資料登錄單元1340可被聯接在公共節點COM和鎖存單元1330的第一節點QM和第二節點QM_N之間，並且回應於第一輸入信號MRST和第二輸入信號MSET將由公共節點COM的電位確定的資料登錄至鎖存單元1330。資料登錄單元1340可包括第四NMOS電晶體N4和第五NMOS電晶體N5。第四NMOS電晶體N4可被聯接在第一節點QM和公共節點COM之間，並且可回應於第一輸入信號MRST被接通。第五NMOS電晶體N5可被聯接在第二節點QM_N和公共節點COM之間，並且可回應於第二輸入信號MSET被接通。

感測單元1350可被聯接在公共節點COM和接地電壓終端GND之間。回應於檢測節點SN0的電位，感測單元1350可被接通或關閉，從而控制公共節點COM的電位。感測單元1350可包括第六NMOS電晶體N6。

下面描述當執行頁面緩衝器322的程式設計驗證操作時用於儲存驗證資料的操作。

頁面緩衝器322驗證透過相應位元線BL0被聯接至其的記憶體單元（例如MC0）的程式設計狀態。可以像讀取操作一樣執行程式設計驗證操作。首先，頁面緩衝器322可將位元線BL0預充電至高電壓電位準，然後可將驗證電壓施加至被聯接至記憶體單元MC0的位元線BL0。因此，位元線BL0的電位根據記憶體單元MC0的程式設計狀態可保持高電位準或者可放電至低電位準。這時，被程式設計到記憶體單元MC0中的程式設計資料已經被儲存在頁面緩衝器322的鎖存單元1330中。頁面緩衝器322可比較程式設計資料與位元線BL0的電位並且將相應的驗證資料儲存在鎖存單元1330中。如果作為比較結果，程式設計資料和位元線BL0的電位相互對應，則對應的程式設計操作被確定為成功，即順利地完成。因此，在這種情況下，驗證資料可指示第二節點QM_N的電位變為“1”，即高電位準。如果作為比較結果，程式設計資料和位元線BL0的電位相互不對應，則因此確定對應的程式設計操作失敗，即沒有順利完成，驗證資料可指示第二節點QM_N的電位變為“0”，即低電位準。其後，頁面緩衝器322可透過使用預充電單元1320將感測節點SN0預充電至高電壓電位準，並且可回應於高電位準的第一傳輸信號TRANM_N，將第一節點QM和感測節點SN0聯接。因此，回應於鎖存在鎖存單元1330中的驗證資料的值，感測節點SN0的電位可被控制。即，如果記憶體單元MC0被確定為成功單元，即順利完成了程式設計操作的單元，則頁面緩衝器322的感測節點SN0可被放電至低電壓電位準。如果記憶體單元MC0被確定為程式設計失敗單元，即沒有順利完成程式設計操作的單元，則頁面緩衝器322的感測節點SN0可保持高電壓電位準。

圖14是示出根據本發明的實施例的圖12的成功/失敗檢查電路1220的示例的電路圖。

參照圖14，成功/失敗檢查電路1220可包括電流供應單元1410、參考電流產生單元1420、感測電流產生單元1430和比較單元1440。

電流供應單元1410可包括第一PMOS電晶體PM1和第二PMOS電晶體PM2。第一PMOS電晶體PM1可被聯接在電源電壓終端VDD和第一節點N1之間。第二PMOS電晶體PM2可被聯接在電源電壓終端VDD和第二節點N2之間。第一PMOS電晶體PM1和第二PMOS電晶體PM2的閘極可被聯接至第二節點N2。

參考電流產生單元1420可被聯接在電流供應單元1410的第一節點N1和接地電壓終端GND之間。參考電流產生單元1420可包括複數個第一電流分佈單元1420_0至1420_m-1，其對應於驗證信號CB＜0:m-1＞的複數個位元值CB＜0＞至CB＜m-1＞、並聯聯接在第一節點N1和接地電壓終端GND之間。第一電流分佈單元1420_0至1420_m-1中的每一個可包括串聯聯接在第一節點N1和接地電壓終端GND之間的兩個NMOS電晶體。

例如，第一電流分佈單元1420_0可包括串聯聯接在第一節點N1和接地電壓終端GND之間的第一NMOS電晶體NM1和第二NMOS電晶體NM2。回應於啟動信號ENB，第一NMOS電晶體NM1可被接通。回應於對應的位元值，即驗證信號CB＜0:m-1＞的第一位元值CB＜0＞，第二NMOS電晶體NM2可被接通。

如上所述，可根據可由ECC電路（未示出）處理的允許位元的數量確定驗證信號CB＜0:m-1＞的複數個位元值。例如，如果可由ECC電路處理的允許位元的數量為（a＜m），則複數個位元值可包括“a”個高電位準“1”的位元值和“m-a”個低電位準“0”的位元值。在這種情況下，電流分佈單元1420_0至1420_m-1可回應於“a”個高電位準的位元值形成從第一節點N1至接地電壓終端GND的“a”個電流路徑。

感測電流產生單元1430可被聯接在電流供應單元1410的第二節點N2和接地電壓終端GND之間。感測電流產生單元1430可包括對應於複數個頁面緩衝器PB的並聯聯接在第二節點N2和接地電壓終端GND之間的複數個第二電流分佈單元1430_0至1430_m-1。第二電流分佈單元1430_0至1430_m-1中的每一個可包括串聯聯接在第二節點N2和接地電壓終端GND之間的兩個NMOS電晶體。

例如，第二電流分佈單元1430_0包括串聯聯接在第二節點N2和接地電壓終端GND之間的第三NMOS電晶體NM3和第四NMOS電晶體NM4。回應於啟動信號ENB，第三NMOS電晶體NM3可被接通。回應於對應的頁面緩衝器，即第一頁面緩衝器322的驗證節點SN0的電位，第四NMOS電晶體NM4可被接通。即，回應於對應的頁面緩衝器PB的感測節點SN的電位，第二電流分佈單元1430_0至1430_m-1中的每一個可形成從第二節點N2至接地電壓終端GND的電流路徑。

比較單元1440可比較流經參考電流產生單元1420的參考電流Iref與流經感測電流產生單元1430的感測電流Ipb並且產生成功或失敗信號PASS或FAIL。例如，如果參考電流Iref高於感測電流Ipb，則比較單元1440可產生高電位準的成功信號PASS，因為第一節點N1的參考電位Vref小於第二節點N2的感測電位Vpb。如果參考電流Iref小於感測電流Ipb，則比較單元1440可產生低電位準的失敗信號FAIL，因為第一節點N1的參考電位Vref高於第二節點N2的感測電位Vpb。

即，根據本發明的實施例，頁面緩衝器PB可驗證記憶體單元MC的程式設計狀態，並且如果作為驗證結果，記憶體單元MC被確定為程式設計失敗，則將感測節點SN保持至高電位準。因此，與被確定為程式設計失敗的記憶體單元MC一樣多的感測節點SN可被保持至高電位準，並且對應的第二電流分佈單元1430_0至1430_m-1可被接通，因此形成電流路徑。相反，在參考電流產生單元1420中，驗證信號CB＜0:m-1＞可具有與允許位元一樣多的高電位準的位元值，並且對應的第一電流分佈單元1420_0至1420_m-1可被接通，因此形成電流路徑。

因此，如果被確定為程式設計失敗的記憶體單元MC的數量小於允許位元的數量，則被接通的第二電流分佈單元1430_0至1430_m-1的數量可小於被接通的第一電流分佈單元1420_0至1420_m-1的數量。結果是，因為感測電流Ipb小於參考電流Iref，所以比較單元1440可產生高電位準的成功信號PASS。相反，如果被確定為程式設計失敗的記憶體單元MC的數量大於允許位元的數量，則被接通的第二電流分佈單元1430_0至1430_m-1的數量可能大於第一電流分佈單元1420_0至1420_m-1的數量。因此，因為感測電流Ipb高於參考電流Iref，所以比較單元1440可產生低電位準的失敗信號FAIL。

下面參照圖12-圖14描述根據本發明的實施例的記憶體裝置150的操作。當基於設定的ECC標準（criterion）執行程式設計驗證操作時，如果作為驗證的結果程式設計操作被確定為順利，則可以使ECC標準緊縮，並且可再次執行驗證操作。

例如，控制電路1210可設定可由ECC電路（未示出）處理的允許位元的數量作為ECC標準並且可確定驗證信號CB＜0:m-1＞的位元值。因此，成功/失敗檢查電路1220可基於確定的驗證信號CB＜0:m-1＞執行程式設計成功/失敗檢查操作，並且產生成功或失敗信號PASS或FAIL。如果被確定為程式設計失敗的記憶體單元MC的數量大於如上所述的允許位元的數量，則成功/失敗檢查電路1220可產生失敗信號FAIL。回應於失敗信號FAIL，控制電路1210可進行控制使得程式設計電壓可被升高階躍電壓，並且可執行程式設計和驗證操作和程式設計成功/失敗檢查操作。

相反，如果透過連續的程式設計操作，被確定為程式設計失敗的記憶體單元MC的數量小於允許位元的數量，則成功/失敗檢查電路1220產生成功信號PASS。回應於成功信號PASS，控制電路1210可調節驗證信號CB＜0:m-1＞的位元值，並且可進行控制使得再次執行驗證操作。例如，如果ECC電路（未示出）將100位元的閾值處理為允許位元，並且基於100位元的閾值的程式設計操作透過驗證操作被確定為順利，則閾值可被降低至70位元，並且基於更緊縮的標準再次執行驗證操作。

在這種情況下，被確定為程式設計失敗的頁面可透過將它們上的資訊儲存在狀態寄存器（未示出）中管理。因此，記憶體裝置不僅驗證頁面的程式設計操作，而且記憶體裝置也可分別管理屬於被驗證的頁面但具有性能惡化的高風險的頁面。當在諸如垃圾收集的操作中選擇犧牲區塊時，可以參照關於這些頁面的資訊。用於透過檢查除了具有這種高風險的頁面之外的無效頁面的數量而選擇犧牲區塊的方法在本領域中是已知的，因此省略了其詳細描述。

圖15是說明根據本發明的實施例的圖12的記憶體裝置150的總體操作的流程圖。

1）程式設計操作S1510

首先，電壓供應電路310可在控制電路1210的控制下透過將程式設計電壓施加至儲存區塊152的字線（例如WL0）啟動程式設計操作。這時，讀取/寫入電路320的複數個頁面緩衝器PB可儲存程式設計資料並且回應於儲存的程式設計資料改變各自的位元線BL的電位。因此，回應於各自的位元線BL的電位，聯接至字線WL0的記憶體單元MC0可被程式設計。

2）程式設計驗證操作S1520

電壓供應電路310可在控制電路1210的控制下將驗證電壓施加至儲存區塊152的字線WL0。讀取/寫入電路320的複數個頁面緩衝器PB可驗證記憶體單元MC0的程式設計狀態。在這種情況下，頁面緩衝器PB可比較從記憶體單元MC0中讀取的資料與鎖存的程式設計資料並且改變對應的感測節點SN的電位。

3）在步驟S1530中確定成功或失敗PASS或FAIL

成功/失敗檢查電路1220可計數被確定為程式設計失敗的記憶體單元MC0的數量，比較記憶體單元MC0的計數數量與ECC操作中的允許標準並且執行成功/失敗檢查操作。如果作為步驟S1530中確定的結果，被確定為程式設計失敗的記憶體單元MC0的數量大於允許標準，則成功/失敗檢查電路1220可產生失敗信號FAIL，然後在步驟S1540中確定程式設計脈衝的施加數量。然而，如果作為步驟S1530中確定的結果，被確定為程式設計失敗的記憶體單元MC0的數量小於允許標準，則成功/失敗檢查電路1220可產生成功信號PASS，因此在步驟S1570中驗證標準被緊縮。

4）在步驟S1540中確定程式設計脈衝的施加數量

如果作為步驟S1530中確定的結果，程式設計操作被確定為失敗，則在步驟S1540中對施加的程式設計電壓的數量計數並與預設數量比較。如果作為比較的結果，發現施加的程式設計電壓的數量等於或大於（即≥）預設數量，則在步驟S1550中對應的頁面可被認為程式設計失敗頁面，並且可終止程式設計操作。即，當根據ISPP方法升高和施加程式設計電壓時，程式設計操作可在預設的最大反覆運算數量內重複執行。

5）在步驟S1560中升高程式設計電壓

如果作為步驟S1540中的比較結果，發現所施加的程式設計電壓的數量小於（即＜）預設數量，則程式設計電壓可被升高階躍電壓，並且可執行程式設計操作S1510。可基於步驟S1530中確定的結果和步驟S1540中確定的結果重複程式設計操作S1510和程式設計驗證操作S1520。

6）在步驟S1570中緊縮驗證標準

如果作為在步驟S1350中確定的結果，程式設計操作被確定為成功，則控制電路1210可緊縮成功/失敗檢查電路1220的允許標準。控制電路1210可透過減小驗證信號CB＜0:m-1＞的啟動的位元值的數量而緊縮成功/失敗檢查電路1220的允許標準。

7）確定惡化性能（S1580）

成功/失敗檢查電路1220可確定頁面的惡化性能，其中頁面的程式設計操作已根據緊縮的允許標準完成（或成功）。如果在相應頁面中被確定為程式設計失敗的記憶體單元MC0的數量滿足緊縮的標準，則程式設計操作可最終被確定為成功並因此終止。如果在相應頁面中被確定為程式設計失敗的記憶體單元MC0的數量滿足程式設計驗證標準，但不滿足用於確定惡化性能的緊縮的標準，則相應頁面可被視為惡化頁面，並在步驟S1590中被分別管理。在這種情況下，不像在失敗頁面中，可對相應頁面繼續執行程式設計/讀取操作，因為已順利地執行對相應頁面的程式設計操作。

如上所述，記憶體單元的狀態可透過根據本發明的實施例的用於程式設計操作的成功/失敗檢查操作被定期檢查而不需要單獨的讀取操作。在本實施例中，程式設計操作已經以示例的方式說明。然而，注意的是，本發明也可應用於擦除操作。在這種情況下，除了可對每個儲存區塊執行擦除操作以及檢查每個儲存區塊的擦除成功或失敗之外，擦除操作可與程式設計操作類似。所以，不需要關於擦除操作的詳細描述。因此，在不增加固件開支的情況下，可降低讀取延遲。

此外，當基於除了正常情況外的惡化情況設定程式設計/擦除驗證標準時，雖然記憶體單元現在處於成功狀態，但是當其惡化時可以預期記憶體單元會具有什麼性能。因此，因為事先檢測和避免了資料誤差，所以可改善記憶體單元的滯留性能和可靠性。

這種技術的優勢在於它可改善記憶體單元的可靠性，而不需要單獨的讀取操作，因為根據在記憶體單元上執行的程式設計/擦除操作，透過驗證操作可定期地檢查記憶體單元的狀態。

即，當記憶體單元惡化時，可透過預測記憶體單元的性能事先檢測資料誤差而不增加固件開支。

雖然出於說明的目的已經描述了各種實施例，但是對於本領域技術人員顯而易見的是，在不脫離如申請專利範圍限定的本發明的精神和/或範圍的情況下，可以做出各種變化和變型。

100‧‧‧資料處理系統
102‧‧‧主機
110‧‧‧記憶體系統
130‧‧‧控制器
132‧‧‧主機介面單元
134‧‧‧處理器
138‧‧‧錯誤校正碼單元
140‧‧‧電源管理單元
142‧‧‧NAND閃速控制器
144‧‧‧記憶體
150‧‧‧記憶體裝置
152‧‧‧儲存區塊
154‧‧‧儲存區塊
156‧‧‧儲存區塊
210, 220, 230, 240‧‧‧區塊
310‧‧‧電壓供應電路
320‧‧‧讀取/寫入電路
322‧‧‧頁面緩衝器
324‧‧‧頁面緩衝器
326‧‧‧頁面緩衝器
340‧‧‧單元串
1210‧‧‧控制電路
1220‧‧‧成功/失敗檢查電路
1310‧‧‧位元線連接單元
1320‧‧‧預充電單元
1330‧‧‧鎖存單元
1340‧‧‧資料登錄單元
1410‧‧‧電流供應單元
1420‧‧‧參考電流產生單元
1420_0~1420_m-1‧‧‧第一電流分佈單元
1430‧‧‧感測電流產生單元
1430_0~1430_m-1‧‧‧第二電流分佈單元
1440‧‧‧比較單元
5111‧‧‧襯底
5112‧‧‧介電材料區域
5113‧‧‧柱狀物
5114‧‧‧外表面層
5115‧‧‧內層
5116‧‧‧介電層
5117‧‧‧第一子介電層
5118‧‧‧第二子介電層
5119‧‧‧第三子介電層
5211, 5221, 5231, 5241, 5251, 5261, 5271, 5281, 5291‧‧‧導電材料區域
5212, 5222, 5232, 5242, 5252, 5262, 5272, 5282, 5292‧‧‧導電材料區域
5213, 5223, 5233, 5243, 5253, 5263, 5273, 5283, 5293‧‧‧導電材料區域
5233‧‧‧導電材料
5311, 5312, 5313, 5314‧‧‧摻雜區域
5320‧‧‧汲極
5331, 5332, 5333‧‧‧導電材料區域
6311‧‧‧襯底
6312‧‧‧摻雜材料
6321~6328‧‧‧導電材料
6340‧‧‧汲極
6351, 6352‧‧‧導電材料區域
6361‧‧‧內部材料
6362‧‧‧中間層
6363‧‧‧表面層
BL0~BLm-1‧‧‧位元線
BLK0~BLKN-1‧‧‧儲存區塊
CB0~CBm-1‧‧‧驗證信號
CG‧‧‧記憶體單元
CMDi‧‧‧內部指令
COM‧‧‧公共節點
CSL‧‧‧公共源極線
DMC‧‧‧虛擬記憶體單元
DP‧‧‧下部柱狀物
DSG‧‧‧汲極選擇閘極
DSL‧‧‧汲極選擇線
DST‧‧‧汲極選擇電晶體
DWL‧‧‧虛擬字線
ENB‧‧‧啟動信號
IV1~2‧‧‧逆變器
GND‧‧‧接地電壓終端
GSL‧‧‧接地選擇線
GST‧‧‧接地選擇電晶體
MC0~MCn-1‧‧‧記憶體單元
MSET‧‧‧第二輸入信號
MRST‧‧‧第一輸入信號
N‧‧‧節點
NM1~4‧‧‧NMOS電晶體
NS11, 21, 31, 12, 22, 32, 13, 23, 33‧‧‧NAND串
P‧‧‧電晶體
PB‧‧‧頁面緩衝器
PBSENSE‧‧‧連接信號
PG‧‧‧管閘極
PM1~2‧‧‧PMOS電晶體
PRECHb‧‧‧預充電信號
QM‧‧‧第一節點
QM_N‧‧‧第二節點
S1510~S1590‧‧‧步驟
SN0~SNm-1‧‧‧感測節點
SSL‧‧‧源極選擇線
SST‧‧‧源極選擇電晶體
ST‧‧‧串
TS‧‧‧電晶體結構
TRANM‧‧‧第二傳輸信號
TRAMN_N‧‧‧第一傳輸信號
UP‧‧‧上部柱狀物
WL0~WLn-1‧‧‧字線

［圖1］是說明根據本發明的實施例的包括記憶體系統的資料處理系統的簡圖。［圖2］是說明在圖1的記憶體系統中採用的記憶體裝置的簡圖。［圖3］是說明圖2的記憶體裝置的儲存區塊的配置示例的電路圖。［圖4-11］是示意性地說明根據本發明的各種實施例的圖2的記憶體裝置的各方面的簡圖。［圖12］是說明根據本發明的實施例的記憶體裝置的配置的簡圖。［圖13］是根據本發明的實施例的包括在圖12的讀取/寫入電路中的頁面緩衝器的示例的電路圖。［圖14］是根據本發明的實施例的圖12的成功/失敗檢查電路的示例的電路圖。［圖15］是說明根據本發明的實施例的圖12的記憶體裝置的總體操作的簡圖。

150‧‧‧記憶體裝置

152‧‧‧儲存區塊

310‧‧‧電壓供應電路

320‧‧‧讀取/寫入電路

322‧‧‧頁面緩衝器

324‧‧‧頁面緩衝器

326‧‧‧頁面緩衝器

340‧‧‧單元串

1210‧‧‧控制電路

1220‧‧‧成功/失敗檢查電路

BL0~BLm-1‧‧‧位元線

CB0~CBm-1‧‧‧驗證信號

CMDi‧‧‧內部指令

CSL‧‧‧公共源極線

DSL‧‧‧汲極選擇線

DST‧‧‧汲極選擇電晶體

ENB‧‧‧啟動信號

MC0~MCn-1‧‧‧記憶體單元

SN0~SNm-1‧‧‧感測節點

SSL‧‧‧源極選擇線

SST‧‧‧源極選擇電晶體

WL0~WLn-1‧‧‧字線

Claims

一種記憶體裝置，其包括：複數個儲存區塊，每個儲存區塊包括複數個記憶體單元；讀取/寫入電路，其適於讀取該複數個記憶體單元的第一組記憶體單元的資料，並且適於驗證對該第一組記憶體單元的每個記憶體單元的程式設計操作；成功/失敗檢查電路，其適於比較第一參考位元數與該第一組記憶體單元中的第一記憶體單元的數量，該第一記憶體單元的數量為該讀取/寫入電路的驗證操作的結果被驗證為程式設計失敗，並適於檢查該第一組記憶體單元是成功還是失敗；以及控制電路，其適於當作為該成功/失敗檢查電路的成功/失敗檢查操作的結果，發現該第一組記憶體單元成功時，基於小於該第一參考位元數的第二參考位元數，控制該成功/失敗檢查電路以重新檢查該第一組記憶體單元是成功還是失敗。
如請求項1所述的記憶體裝置，其進一步包括：電壓供應電路，其適於將程式設計/驗證電壓施加至該複數個記憶體單元的第一組記憶體單元，用於對該第一組記憶體單元的程式設計/驗證操作，其中，該控制電路控制該電壓供應電路以使程式設計電壓升高階躍電壓，使得當作為該成功/失敗檢查電路的成功/失敗檢查操作的結果，發現該第一組記憶體單元失敗時，再次對該第一組記憶體單元執行程式設計/驗證操作和成功/失敗檢查操作。
如請求項2所述的記憶體裝置，其中當在重複預設數量的程式設計/驗證操作和成功/失敗檢查操作時，持續發現該第一組記憶體單元失敗時，該控制電路將該第一組記憶體單元視為程式設計失敗頁面。
如請求項1所述的記憶體裝置，其中該讀取/寫入電路包括：複數個頁面緩衝器，其分別透過位元線被聯接至該第一組記憶體單元，並且被聯接至該成功/失敗檢查電路的各自的感測節點。
如請求項4所述的記憶體裝置，其中該複數個頁面緩衝器中的每一個讀取被程式設計在透過對應位元線被聯接至該頁面緩衝器的記憶體單元中的資料，比較所讀取的資料與鎖存在該頁面緩衝器中的資料，並且根據比較結果改變對應感測節點的電位。
如請求項4所述的記憶體裝置，其中該成功/失敗檢查電路包括：參考電流產生單元，其適於響應於複數個位的驗證信號，產生參考電流；感測電流產生單元，其適於響應於該感測節點的電位產生感測電流；以及比較單元，其適於比較該感測電流與該參考電流並且產生成功信號或失敗信號。
如請求項6所述的記憶體裝置，其中該控制電路首先啟動在該驗證信號的複數個位中的該第一參考位元數的位元。
如請求項7所述的記憶體裝置，其中，回應於由該比較單元輸出的該成功信號，該控制電路啟動在該驗證信號的複數個位中的該第二參考位元數的位元。
如請求項1所述的記憶體裝置，其中該成功/失敗檢查電路：當該第一記憶體單元的數量小於該第一參考位元數時，確定該第一組記憶體單元成功；以及當該第一記憶體單元的數量大於該第一參考位元數時，確定該第一組記憶體單元失敗。
如請求項1所述的記憶體裝置，其中當基於該第二參考位元數再次發現該第一組記憶體單元失敗時，該控制電路將該第一組記憶體單元登記並管理為具有高的性能惡化風險的頁面。
如請求項10所述的記憶體裝置，其中，當執行垃圾收集操作時，參考具有高風險的該頁面來選擇犧牲區塊。
一種記憶體裝置，其包括：複數個儲存區塊，每個儲存區塊包括複數個記憶體單元；讀取/寫入電路，其適於讀取該儲存區塊中的每一個的複數個記憶體單元的資料並且驗證對該儲存區塊的擦除操作；成功/失敗檢查電路，其適於比較第一參考位元數與該複數個記憶體單元中的第一記憶體單元的數量的第一記憶體單元的數量為該讀取/寫入電路的驗證操作的結果被驗證為擦除失敗，並且適於檢查該儲存區塊是成功還是失敗；以及控制電路，其適於當作為該成功/失敗檢查電路的成功/失敗檢查操作的結果，發現該儲存區塊成功時，基於小於該第一參考位元數的第二參考位元數，控制該成功/失敗檢查電路以重新檢查該儲存區塊是成功還是失敗。
如請求項12所述的記憶體裝置，其進一步包括：電壓供應電路，其適於施加擦除/驗證電壓以用於對該儲存區塊的擦除/驗證操作，其中該控制電路控制該電壓供應電路以使擦除電壓升高階躍電壓，使得當作為該成功/失敗檢查電路的成功/失敗檢查操作的結果，發現該儲存區塊失敗時，再次對該儲存區塊執行擦除/驗證操作和成功/失敗檢查操作。
如請求項12所述的記憶體裝置，其中，當基於該第二參考位元數再次發現該儲存區塊失敗時，該控制電路將該儲存區塊登記並管理為具有高的性能惡化風險的區塊。
一種記憶體裝置的操作方法，其包括：透過將程式設計電壓施加於複數個記憶體單元的第一組記憶體單元上，對該複數個記憶體單元的第一組記憶體單元程式設計；驗證該第一組記憶體單元中的每一個的程式設計狀態；比較第一參考位元數與該第一組記憶體單元中的第一記憶體單元的數量，該第一記憶體單元的數量為該程式設計狀態的驗證結果被驗證為程式設計失敗，並檢查該第一組記憶體單元是成功還是失敗；以及當作為該第一組記憶體單元的檢查結果，發現該第一組記憶體單元成功時，基於小於該第一參考位元數的第二參考位元數，重新檢查該第一組記憶體單元是成功還是失敗。
如請求項15所述的操作方法，其進一步包括：當作為該第一組記憶體單元的檢查結果，發現該第一組記憶體單元失敗時，計數施加的程式設計電壓的數量，其中，當所施加的程式設計電壓的數量小於預設數量時，該程式設計電壓被升高階躍電壓，並且重複該第一組記憶體單元的程式設計、該程式設計狀態的驗證和該第一組記憶體單元的檢查。
如請求項16所述的操作方法，其中該第一組記憶體單元的檢查包括：產生對應於該第一記憶體單元的數量的感測電流；產生對應於該第一參考位元數的參考電流；以及比較該感測電流與該參考電流並產生成功信號或失敗信號。
如請求項17所述的操作方法，其中，比較該感測電流與該參考電流並產生成功信號或失敗信號包括：當發現該感測電流大於該參考電流時，產生該失敗信號；以及當發現該感測電流小於該參考電流時，產生該成功信號。
如請求項14所述的操作方法，其進一步包括：當基於該第二參考位元數再次發現該第一組記憶體單元失敗時，將該第一組記憶體單元登記並管理為具有高的性能惡化風險的頁面。
如請求項19所述的操作方法，其進一步包括：當執行垃圾收集操作時，參考具有高風險的該頁面選擇犧牲區塊。