JP2019169207A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 読み出し時間を短くする。【解決手段】 実施形態の半導体記憶装置は、複数のメモリストリングを含むメモリセルアレイと、複数のメモリストリングにそれぞれ接続された複数のビット線と、複数のメモリセルにそれぞれ接続された複数のワード線と、選択ワード線に読み出し電圧を印加して、選択ワード線に接続されたメモリセルからデータを読み出す制御回路２４とを含む。制御回路２４は、複数のビット線からデータを読み出す第１読み出し動作と、複数のビット線のうち第１グループからデータを読み出すとともに、複数のビット線のうち第１グループ以外の第２グループにシールド用の電圧を印加する第２読み出し動作とを実行可能である。制御回路２４は、メモリセルのデータを確定するために必要な読み出し電圧レベルの数に応じて、第１読み出し動作と第２読み出し動作とを切り替える。【選択図】 図１２

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置の一種として、ＮＡＮＤ型フラッシュメモリが知られている。また、３次元に積層された複数のメモリセルを備えたＮＡＮＤ型フラッシュメモリが知られている。
特開２０１５−５６１９２号公報
「A 512Gb 3b/Cell Flash Memory on 64-Word-Line-Layer BiCS Technology」、ISSCC 2017 / SESSION 11 / NONVOLATILE MEMORY SOLUTIONS / 11.1
実施形態は、読み出し時間を短くすることが可能な半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、複数のメモリストリングを含み、前記複数のメモリストリングの各々は、第１及び第２選択トランジスタと、前記第１及び第２選択トランジスタ間に直列接続された複数のメモリセルとを含み、前記複数のメモリセルの各々は、複数ビットのデータを記憶可能である、メモリセルアレイと、前記複数のメモリストリングにそれぞれ接続された複数のビット線と、前記複数のメモリセルにそれぞれ接続された複数のワード線と、選択ワード線に読み出し電圧を印加して、前記選択ワード線に接続されたメモリセルからデータを読み出す制御回路とを具備する。前記制御回路は、前記複数のビット線からデータを読み出す第１読み出し動作と、前記複数のビット線のうち第１グループからデータを読み出すとともに、前記複数のビット線のうち前記第１グループ以外の第２グループにシールド用の電圧を印加する第２読み出し動作とを実行可能であり、前記メモリセルのデータを確定するために必要な読み出し電圧レベルの数に応じて、前記第１読み出し動作と前記第２読み出し動作とを切り替える。
第１実施形態に係るメモリシステムのブロック図。 図１に示したＮＡＮＤ型フラッシュメモリのブロック図。 １つのブロックＢＬＫの回路図。 ブロックＢＬＫの一部領域の断面図。 メモリセルトランジスタの閾値分布の一例を示す模式図。 図２に示したセンスアンプユニット、及びデータレジスタのブロック図。 図６に示したセンスアンプユニットＳＡＵの回路図。 ＡＢＬ読み出し動作を説明する模式図。 ＡＢＬ読み出し動作を説明するタイミング図。 ＳＢＬ読み出し動作を説明する模式図。 ＳＢＬ読み出し動作を説明するタイミング図。 第１実施形態に係る読み出し動作のフローチャート。 第１実施形態に係る下位ページ読み出しを説明するタイミング図。 第１実施形態に係る中位ページ読み出しを説明するタイミング図。 第１実施形態に係る上位ページ読み出しを説明するタイミング図。 シールドビット線の態様を説明する模式図。 第２実施形態に係るメモリセルトランジスタの閾値分布の一例を示す模式図。 第２実施形態に係る読み出し動作のフローチャート。 第２実施形態に係る下位ページ読み出しを説明するタイミング図。 第２実施形態に係る中位ページ読み出しを説明するタイミング図。 第２実施形態に係る上位ページ読み出しを説明するタイミング図。 第３実施形態に係るメモリセルトランジスタの閾値分布の一例を示す模式図。 第３実施形態に係る下位ページ読み出しを説明するタイミング図。 第３実施形態に係る中位ページ読み出しを説明するタイミング図。 第３実施形態に係る上位ページ読み出しを説明するタイミング図。
以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。各機能ブロックは、ハードウェア及びソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複説明は必要な場合にのみ行う。
［１］ 第１実施形態
［１−１］ メモリシステム１の構成
図１は、第１実施形態に係るメモリシステム１のブロック図である。メモリシステム１は、ＮＡＮＤ型フラッシュメモリ（半導体記憶装置）２、及びメモリコントローラ３を備える。
メモリシステム１は、ホスト装置が搭載されたマザーボード上にメモリシステム１を構成する複数のチップを実装して構成してもよいし、メモリシステム１を１つのモジュールで実現するシステムＬＳＩ（large-scale integrated circuit）、又はＳｏＣ（system on chip）として構成してもよい。メモリシステム１の例としては、ＳＤＴＭカードのようなメモリカード、ＳＳＤ（solid state drive）、及びｅＭＭＣ（embedded multimedia card）などが挙げられる。
ＮＡＮＤ型フラッシュメモリ２は、複数のメモリセルトランジスタを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ２の具体的な構成については後述する。
メモリコントローラ３は、ホスト装置４からの命令に応答して、ＮＡＮＤ型フラッシュメモリ２に対して書き込み（プログラムともいう）、読み出し、及び消去などを命令する。また、メモリコントローラ３は、ＮＡＮＤ型フラッシュメモリ２のメモリ空間を管理する。メモリコントローラ３は、ホストインターフェース回路（ホストＩ／Ｆ）１０、プロセッサ１１、ＲＡＭ（Random Access Memory）１２、バッファメモリ１３、ＮＡＮＤインターフェース回路（ＮＡＮＤ Ｉ／Ｆ）１４、及びＥＣＣ（Error Checking and Correcting）回路１５などを備える。これらのモジュールは、バス１６を介して互いに接続される。
ホストインターフェース回路１０は、ホストバスを介してホスト装置４に接続され、ホスト装置４との間でインターフェース処理を行う。また、ホストインターフェース回路１０は、ホスト装置４との間で、命令、アドレス、及びデータの送受信を行う。
プロセッサ１１は、例えばＣＰＵ（Central Processing unit)から構成される。プロセッサ１１は、メモリコントローラ３全体の動作を制御する。例えば、プロセッサ１１は、ホスト装置４から書き込み命令を受けた場合に、これに応答して、ＮＡＮＤインターフェースに基づく書き込み命令をＮＡＮＤ型フラッシュメモリ２に発行する。読み出し及び消去の場合も同様である。また、プロセッサ１１は、ウェアレベリング、及びガベージコレクションなど、ＮＡＮＤ型フラッシュメモリ２を管理するための様々な処理を実行する。
ＲＡＭ１２は、プロセッサ１１の作業領域として使用され、ＮＡＮＤ型フラッシュメモリ２からロードされたファームウェア、及びプロセッサ１１が作成した各種テーブルなどを格納する。ＲＡＭ１２は、ＤＲＡＭ及び／又はＳＲＡＭから構成される。バッファメモリ１３は、ホスト装置４から送信されたデータを一時的に保持するとともに、ＮＡＮＤ型フラッシュメモリ２から送信されたデータを一時的に保持する。バッファメモリ１３は、ＲＡＭ１２に含まれていてもよい。
ＥＣＣ回路１５は、書き込み動作時には、書き込みデータに対して誤り訂正符号を生成し、この誤り訂正符号を書き込みデータに付加してＮＡＮＤインターフェース回路１４に送る。また、ＥＣＣ回路１５は、読み出し動作時には、読み出しデータに対して、読み出しデータに含まれる誤り訂正符号を用いてエラー検出及び／又はエラー訂正を行う。なお、ＥＣＣ回路１５は、ＮＡＮＤインターフェース回路１４内に設けるようにしてもよい。
ＮＡＮＤインターフェース回路１４は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ２に接続され、ＮＡＮＤ型フラッシュメモリ２との間でインターフェース処理を行う。また、ＮＡＮＤインターフェース回路１４は、ＮＡＮＤ型フラッシュメモリ２との間で命令、アドレス、及びデータの送受信を行う。
［１−１−１］ ＮＡＮＤ型フラッシュメモリ２の構成
図２は、図１に示したＮＡＮＤ型フラッシュメモリ２のブロック図である。
ＮＡＮＤ型フラッシュメモリ２は、メモリセルアレイ２０、入出力回路２１、ロジック制御回路２２、レジスタ群（ステータスレジスタ２３Ａ、アドレスレジスタ２３Ｂ、及びコマンドレジスタ２３Ｃを含む）、シーケンサ（制御回路）２４、電圧生成回路２５、ロウデコーダ２６、カラムデコーダ２７、センスアンプユニット２８、及びデータレジスタ（データキャッシュ）２９を備える。
メモリセルアレイ２０は、ｊ個のブロックＢＬＫ０〜ＢＬＫ（ｊ−１）を備える。ｊは、１以上の整数である。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタを備える。メモリセルトランジスタは、電気的に書き換え可能なメモリセルから構成される。メモリセルアレイ２０には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックＢＬＫの具体的な構成については後述する。
入出力回路２１及びロジック制御回路２２は、ＮＡＮＤバスを介して、メモリコントローラ３に接続される。入出力回路２１は、メモリコントローラ３との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０〜ＤＱ７）を送受信する。
ロジック制御回路２２は、メモリコントローラ３からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを受信する。信号名に付記された“ｎ”は、アクティブ・ローを示す。また、ロジック制御回路２２は、ＮＡＮＤバスを介して、メモリコントローラ３にレディー／ビジー信号ＲＢｎを送信する。
信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ２の選択を可能にし、当該ＮＡＮＤ型フラッシュメモリ２を選択する際にアサートされる。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号ＷＥｎは、信号線ＤＱを介してＮＡＮＤ型フラッシュメモリ２にデータを入力することを可能にする。信号ＲＥｎは、信号線ＤＱを介してＮＡＮＤ型フラッシュメモリ２からデータを出力することを可能にする。信号ＷＰｎは、書き込み及び消去を禁止する際にアサートされる。信号ＲＢｎは、ＮＡＮＤ型フラッシュメモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ３は、ＮＡＮＤ型フラッシュメモリ２から信号ＲＢｎを受けることで、ＮＡＮＤ型フラッシュメモリ２の状態を知ることができる。
ステータスレジスタ２３Ａは、ＮＡＮＤ型フラッシュメモリ２の動作に必要なデータを一時的に保持する。アドレスレジスタ２３Ｂは、アドレスを一時的に保持する。コマンドレジスタ２３Ｃは、コマンドを一時的に保持する。ステータスレジスタ２３Ａ、アドレスレジスタ２３Ｂ、及びコマンドレジスタ２３Ｃは、例えばＳＲＡＭから構成される。
制御回路２４は、コマンドレジスタ２３Ｃからコマンドを受け、このコマンドに基づくシーケンスに従ってＮＡＮＤ型フラッシュメモリ２を統括的に制御する。
電圧生成回路２５は、ＮＡＮＤ型フラッシュメモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２５は、生成した電圧を、メモリセルアレイ２０、ロウデコーダ２６、及びセンスアンプユニット２８などに供給する。
ロウデコーダ２６は、アドレスレジスタ２３Ｂからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２６は、デコードされたロウアドレスに基づいて、ワード線などの選択動作を行う。そして、ロウデコーダ２６は、メモリセルアレイ２０に、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
カラムデコーダ２７は、アドレスレジスタ２３Ｂからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ２７は、デコードされたカラムアドレスに基づいて、ビット線の選択動作を行う。
センスアンプユニット２８は、読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット２８は、書き込み動作時には、書き込みデータをビット線に転送する。
データレジスタ２９は、読み出し動作時には、センスアンプユニット２８から転送されたデータを一時的に保持し、これをシリアル（例えば８ビットずつ）に入出力回路２１へ転送する。また、データレジスタ２９は、書き込み動作時には、入出力回路２１からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット２８へパラレルに転送する。データレジスタ２９は、ＳＲＡＭなどで構成される。
ＮＡＮＤ型フラッシュメモリ２には、電源電圧ＶＣＣおよび接地電圧ＶＳＳが、対応する端子を介して、印加される。
［１−１−２］ ブロックＢＬＫの構成
図３は、１つのブロックＢＬＫの回路図である。複数のブロックＢＬＫの各々は、複数のストリングユニットＳＵを備える。図３には、４個のストリングユニットＳＵ０〜ＳＵ３を例示している。１個のブロックＢＬＫに含まれるストリングユニットＳＵの数は、任意に設定可能である。
複数のストリングユニットＳＵの各々は、複数のＮＡＮＤストリング（メモリストリング）ＮＳを備える。１個のストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数は、任意に設定可能である。
複数のＮＡＮＤストリングＮＳの各々は、複数のメモリセルトランジスタＭＴ、及び２個の選択トランジスタＳＴ１、ＳＴ２を備える。複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。本明細書では、メモリセルトランジスタを、メモリセル又はセルと呼ぶ場合もある。図３は、簡略化のために、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）を備える構成例を示しているが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタＭＴの数は、実際にはこれよりも多く、また、任意に設定可能である。メモリセルトランジスタＭＴは、制御ゲート電極と電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴは、１ビットのデータ、又は２ビット以上のデータを記憶することが可能である。
ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＤ１〜ＳＧＤ３が接続される。ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＳ１〜ＳＧＳ３が接続される。なお、各ブロックＢＬＫに含まれるストリングユニットＳＵ０〜ＳＵ３には、共通の選択ゲート線ＳＧＳが接続されていてもよい。各ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に接続される。
各ブロックＢＬＫ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ（ｍ−１）のいずれかに共通接続される。“ｍ”は１以上の整数である。さらに、各ビット線ＢＬは、複数のブロックＢＬＫに共通接続され、複数のブロックＢＬＫの各々に含まれる各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。各ブロックＢＬＫに含まれる複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫに共通接続される。
各ブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴのデータは、例えば一括して消去される。読み出し及び書き込みは、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。すなわち、セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として行われる。
なお、ＮＡＮＤストリングＮＳは、ダミーセルトランジスタを備えていてもよい。具体的には、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間には、例えば２個のダミーセルトランジスタ（図示せず）が直列接続される。メモリセルトランジスタＭＴ７と選択トランジスタＳＴ１との間には、例えば２個のダミーセルトランジスタ（図示せず）が直列接続される。複数のダミーセルトランジスタのゲートにはそれぞれ、複数のダミーワード線が接続される。ダミーセルトランジスタの構造は、メモリセルトランジスタと同じである。ダミーセルトランジスタは、データを記憶するためのものではなく、書き込み動作や消去動作中に、メモリセルトランジスタや選択トランジスタが受けるディスターブを緩和する機能を有する。
［１−１−３］ ブロックＢＬＫの積層構造
図４は、ブロックＢＬＫの一部領域の断面図である。図４において、Ｘ方向は、選択ゲート線が延びる方向であり、Ｘ方向と水平面内で直交するＹ方向は、ビット線が延びる方向であり、Ｚ方向は、積層方向である。
半導体層内には、ｐ型ウェル領域（ｐ−ｗｅｌｌ）３０が設けられる。ｐ型ウェル領域３０上には、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ウェル領域３０上には、選択ゲート線ＳＧＳとして機能する配線層３１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層３２、及び選択ゲート線ＳＧＤとして機能する配線層３３がそれぞれ、この順に複数の絶縁層を介して積層される。図面が煩雑になるのを避けるために、積層された複数の配線層の間に設けられた複数の絶縁層のハッチングを省略している。
メモリホール３４は、配線層３１、３２、３３を貫通してウェル領域３０に達する。メモリホール３４内には、ピラー状の半導体層（半導体ピラー）３５が設けられる。半導体ピラー３５の側面には、ゲート絶縁膜３６、電荷蓄積層（絶縁膜）３７、及びブロック絶縁膜３８が順に設けられる。これらによってメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２が構成される。半導体ピラー３５は、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域である。半導体ピラー３５の上端は、コンタクトプラグ３９を介して、ビット線ＢＬとして機能する金属配線層４０に接続される。
ウェル領域３０の表面領域には、高濃度のｎ型不純物が導入されたｎ＋型拡散領域４１が設けられる。拡散領域４１上にはコンタクトプラグ４２が設けられ、コンタクトプラグ４２は、ソース線ＳＬとして機能する金属配線層４３に接続される。さらに、ウェル領域３０の表面領域には、高濃度のｐ型不純物が導入されたｐ＋型拡散領域４４が設けられる。拡散領域４４上にはコンタクトプラグ４５が設けられ、コンタクトプラグ４５は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層４６に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域３０を介して半導体ピラー３５に電圧を印加するための配線である。
以上の構成が、図４の紙面の奥行き方向（Ｘ方向）に複数配列されており、Ｘ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によってストリングユニットＳＵが構成される。
［１−１−４］ メモリセルトランジスタの閾値分布
次に、メモリセルトランジスタＭＴの取り得る閾値電圧Ｖｔｈの分布について説明する。図５は、メモリセルトランジスタＭＴの閾値分布の一例を示す模式図である。メモリセルトランジスタＭＴは、２ビット以上のデータを記憶することが可能である。本実施形態では、メモリセルトランジスタＭＴが３ビットのデータを記憶する場合、いわゆるＴＬＣ（triple level cell）方式を例に説明する。
３ビットのデータは、下位（lower）ビット、中位（middle）ビット、及び上位（upper）ビットにより規定される。メモリセルトランジスタＭＴが３ビットを記憶する場合、メモリセルトランジスタＭＴは、閾値電圧に応じた８つの状態（ステート）のうちのいずれかを取り得る。８つのステートを、低い方から順に、ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”と呼ぶ。ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”の各々に属する複数のメモリセルトランジスタＭＴは、分布を形成する。
ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”にはそれぞれ、例えば、データ“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、及び“１０１”が割り当てられる。ビットの並びは、上位ビット“Ｘ”、中位ビット“Ｙ”、及び下位ビット“Ｚ”とすると、“Ｘ、Ｙ、Ｚ”である。閾値分布とデータとの割り当ては、任意に設定可能である。
読み出し対象のメモリセルトランジスタＭＴに記憶されたデータを読み出すために、当該メモリセルトランジスタＭＴの閾値電圧が属するステートが判定される。ステートの判定のために、読み出し電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、及びＶＧが用いられる。
ステート“Ｅｒ”は、例えば、データが消去された状態（消去状態）に相当する。ステート“Ｅｒ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡより低く、例えば負の値を有する。
ステート“Ａ”〜“Ｇ”は、電荷蓄積層に電荷が注入されてメモリセルトランジスタＭＴにデータが書き込まれた状態に相当し、ステート“Ａ”〜“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、例えば正の値を有する。ステート“Ａ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＡより高く、かつ読み出し電圧ＶＢ以下である。ステート“Ｂ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＢより高く、かつ読み出し電圧ＶＣ以下である。ステート“Ｃ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＣより高く、かつ読み出し電圧ＶＤ以下である。ステート“Ｄ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＤより高く、かつ読み出し電圧ＶＥ以下である。ステート“Ｅ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＥより高く、かつ読み出し電圧ＶＦ以下である。ステート“Ｆ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＦより高く、かつ読み出し電圧ＶＧ以下である。ステート“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＧより高く、電圧ＶＲＥＡＤより低い。
電圧ＶＲＥＡＤは、非読み出し対象のセルユニットＣＵのメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧であり、いずれのステートにあるメモリセルトランジスタＭＴの閾値電圧よりも高い。つまり、制御ゲート電極に電圧ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは、保持するデータに関わらずオン状態になる。
以上のように、各メモリセルトランジスタＭＴは、８個のステートのいずれかに設定され、３ビットデータを記憶することが可能である。また、書き込み及び読み出しは、１つのセルユニットＣＵ内のページ単位で行われる。メモリセルトランジスタＭＴが３ビットデータを記憶している場合、１つのセルユニットＣＵ内の３個のページにそれぞれ、下位ビット、中位ビット、及び上位ビットが割当てられる。下位ビット、中位ビット、及び上位ビットについて一括して書き込み又は読み出されるページはそれぞれ、下位（lower）ページ、中位（middle）ページ、及び上位（upper）ページと呼ばれる。
図５の例では、下位ページ読み出しにおいて、２つの読み出し電圧ＶＡ、ＶＥを用いて読み出し動作を行うことで、メモリセルトランジスタＭＴに記憶された下位ビットがデータ“１”及びデータ“０”のいずれであるかが判定できる。中位ページ読み出しにおいて、３つの読み出し電圧ＶＢ、ＶＤ、ＶＦを用いて読み出し動作を行うことで、メモリセルトランジスタＭＴに記憶された中位ビットがデータ“１”及びデータ“０”のいずれであるかが判定できる。上位ページ読み出しにおいて、２つの読み出し電圧ＶＣ、ＶＧを用いて読み出し動作を行うことで、メモリセルトランジスタＭＴに記憶された上位ビットがデータ“１”及びデータ“０”のいずれであるかが判定できる。
すなわち、下位ページにおいて２つのレベルの読み出し電圧を用いた２回の読み出しを実行し、中位ページにおいて３つのレベルの読み出し電圧を用いた３回の読み出しを実行し、上位ページにおいて２つのレベルの読み出し電圧を用いた２回の読み出しを実行することで、メモリセルトランジスタに記憶された３ビットのデータが確定される。このようなデータの割り当てを、２−３−２コーディングと呼ぶ。
［１−１−５］ センスアンプユニット２８及びデータレジスタ２９の構成
図６は、図２に示したセンスアンプユニット２８、及びデータレジスタ２９のブロック図である。
センスアンプユニット２８は、複数のビット線ＢＬに対応した複数のセンスアンプユニットＳＡＵを備える。各センスアンプユニットＳＡＵは、センスアンプＳＡ、及び複数のデータラッチ回路を備える。センスアンプユニットＳＡＵの具体的な構成については後述する。一例として、１６本のビット線ＢＬにそれぞれ接続された１６個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞（ＳＡＵ＜１５：０＞）が１つのセットを構成する。このセットが、ロウ方向に複数配置される。
データレジスタ２９は、複数のセンスアンプユニットＳＡＵに対応した複数のデータラッチ回路ＸＤＬを備える。１６個のセンスアンプユニットＳＡＵＳＡＵ＜１５：０＞に対応した１６個のデータラッチ回路ＸＤＬ＜１５：０＞が１つのセットを構成する。このセットが、ロウ方向に複数配置される。図６に示した“ＸＤＬ＜１５：０＞”は、１６個のデータラッチ回路ＸＤＬを意味する。
１６個のセンスアンプユニットＳＡＵ＜１５：０＞は、バスＤＢＵＳによって、１６個のデータラッチ回路ＸＤＬ＜１５：０＞に接続される。例えば、バスＤＢＵＳの中の１本の信号線が、１６個のセンスアンプユニットＳＡＵ＜１５：０＞及び１６個のデータラッチ回路ＸＤＬ＜１５：０＞に対応して設けられる。１６個のセンスアンプユニットＳＡＵ＜１５：０＞の各々は、この１本の信号線を介して、１６個のデータラッチ回路ＸＤＬ＜１５：０＞のいずれかに選択的に接続可能である。
データラッチ回路ＸＤＬ＜１５：０＞は、８本の信号線ＤＱ＜８：０＞に接続される。例えば、１本の信号線ＤＱ＜０＞は、２個データラッチ回路ＸＤＬ＜０＞、ＸＤＬ＜８＞に接続され、１本の信号線ＤＱ＜１＞は、２個データラッチ回路ＸＤＬ＜１＞、ＸＤＬ＜９＞に接続され、１本の信号線ＤＱ＜２＞は、２個データラッチ回路ＸＤＬ＜２＞、ＸＤＬ＜１０＞に接続され、１本の信号線ＤＱ＜３＞は、２個データラッチ回路ＸＤＬ＜３＞、ＸＤＬ＜１１＞に接続され、１本の信号線ＤＱ＜４＞は、２個データラッチ回路ＸＤＬ＜４＞、ＸＤＬ＜１２＞に接続され、１本の信号線ＤＱ＜５＞は、２個データラッチ回路ＸＤＬ＜５＞、ＸＤＬ＜１３＞に接続され、１本の信号線ＤＱ＜６＞は、２個データラッチ回路ＸＤＬ＜６＞、ＸＤＬ＜１４＞に接続され、１本の信号線ＤＱ＜７＞は、２個データラッチ回路ＸＤＬ＜７＞、ＸＤＬ＜１５＞に接続される。
データラッチ回路ＸＤＬ＜１５：０＞は、信号線ＤＱ＜７：０＞を介して、入出力回路２１に接続される。データラッチ回路ＸＤＬ＜１５：０＞は、入出力回路２１から送られた書き込みデータを一時的に保持し、また、センスアンプユニットＳＡＵから送られた読み出しデータを一時的に保持する。入出力回路２１とセンスアンプユニット２８との間のデータ転送は、１ページ分のデータラッチ回路ＸＤＬを介して行われる。
（センスアンプユニットＳＡＵの具体的な構成例）
次に、センスアンプユニットＳＡＵの具体的な構成例について説明する。図７は、図６に示したセンスアンプユニットＳＡＵの回路図である。センスアンプユニットＳＡＵに供給される複数の信号は、シーケンサ２４によって生成される。
センスアンプユニットＳＡＵは、センスアンプＳＡ、及びデータラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＳＤＬを備える。センスアンプＳＡ、及びデータラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＳＤＬは、互いにデータが転送可能なように接続される。
データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＳＤＬは、データを一時的に保持する。書き込み動作時には、センスアンプＳＡは、データラッチ回路ＳＤＬが保持するデータに応じて、ビット線ＢＬの電圧を制御する。データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬは、メモリセルトランジスタＭＴが２ビット以上の（具体的には、例えば、３ビットの）データを保持する多値動作用に使用される。すなわち、データラッチ回路ＡＤＬは、下位ページを保持するために使用される。データラッチ回路ＢＤＬは、中位ページを保持するために使用される。データラッチ回路ＣＤＬは、上位ページを保持するために使用される。センスアンプユニットＳＡＵが備えるデータラッチ回路の数は、１つのメモリセルトランジスタＭＴが保持するビット数に応じて任意に変更可能である。
センスアンプＳＡは、読み出し動作時には、対応するビット線ＢＬに読み出されたデータを検知し、データ“０”及びデータ“１”のいずれであるかを判定する。また、センスアンプＳＡは、書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。
センスアンプＳＡは、例えばｐチャネルＭＯＳトランジスタ５０、ｎチャネルＭＯＳトランジスタ５１〜５７、及びキャパシタ５８を備える。
センスアンプＳＡの電源端子には、センスアンプ用の電源電圧ＶＤＤＳＡが供給される。センスアンプ用の電源電圧ＶＤＤＳＡは、電圧生成回路２５により、ＮＡＮＤ型フラッシュメモリ２の電源電圧ＶＣＣを用いて生成される。
トランジスタ５０のソースは、センスアンプ用の電源電圧ＶＤＤＳＡが供給される電源端子に接続され、そのドレインは、ノードＳＥＮに接続され、そのゲートは、データラッチ回路ＳＤＬ内のノードＩＮＶ_Ｓに接続される。トランジスタ５１のドレインは、ノードＳＥＮに接続され、そのソースは、ノードＣＯＭに接続され、そのゲートには、信号ＢＬＸが入力される。
トランジスタ５２のドレインは、ノードＣＯＭに接続され、そのゲートには、信号ＢＬＣが入力される。トランジスタ５３のドレインは、トランジスタ５２のソースに接続され、そのソースは、対応するビット線ＢＬに接続され、そのゲートには、信号ＢＬＳが入力される。トランジスタ５３は、高耐圧のＭＯＳトランジスタである。
トランジスタ５４のドレインは、ノードＣＯＭに接続され、そのソースは、ノードＳＲＣに接続され、そのゲートは、ノードＩＮＶ_Ｓに接続される。ノードＳＲＣには、例えば、接地電圧ＶＳＳまたは電圧ＶＳＲＣが印加される。トランジスタ５５のドレインは、ノードＳＥＮに接続され、そのソースは、ノードＣＯＭに接続され、そのゲートには、信号ＸＸＬが入力される。
トランジスタ５６のソースは、接地電圧ＶＳＳが供給する接地端子に接続され、そのゲートは、ノードＳＥＮに接続される。トランジスタ５７のソースは、トランジスタ５６のドレインに接続され、そのドレインは、バスＬＢＵＳに接続され、そのゲートには、信号ＳＴＢが入力される。信号ＳＴＢは、ビット線ＢＬに読み出されたデータを判定するタイミングを制御する。
キャパシタ５８の一方の電極は、ノードＳＥＮに接続され、キャパシタ５８の他方の電極には、クロック信号ＣＬＫが入力される。
データラッチ回路ＳＤＬは、インバータ６０、６１、及びｎチャネルＭＯＳトランジスタ６２、６３を備える。インバータ６０の入力端子は、ノードＬＡＴ_Ｓに接続され、その出力端子は、ノードＩＮＶ_Ｓに接続される。インバータ６１の入力端子は、ノードＩＮＶ_Ｓに接続され、その出力端子は、ノードＬＡＴ_Ｓに接続される。トランジスタ６２の一端は、ノードＩＮＶ_Ｓに接続され、その他端は、バスＬＢＵＳに接続され、そのゲートには、信号ＳＴＩが入力される。トランジスタ６３の一端は、ノードＬＡＴ_Ｓに接続され、その他端は、バスＬＢＵＳに接続され、そのゲートには、信号ＳＴＬが入力される。例えば、ノードＬＡＴ_Ｓにおいて保持されるデータは、データラッチ回路ＳＤＬに保持されるデータに相当し、ノードＩＮＶ_Ｓにおいて保持されるデータは、ノードＬＡＴ_Ｓに保持されるデータの反転データに相当する。データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＴＤＬの回路構成は、データラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。
センスアンプユニットＳＡＵは、プリチャージ回路６４、及びバススイッチ６６をさらに備える。
プリチャージ回路６４は、バスＬＢＵＳをプリチャージする。プリチャージ回路６４は、例えばｎチャネルＭＯＳトランジスタ６５を含む。トランジスタ６５のドレインは、バスＬＢＵＳに接続され、そのソースには、プリチャージ用の電圧ＶＨＬＢが印加され、そのゲートには、信号ＬＰＣが入力される。プリチャージ回路６４は、バスＬＢＵＳに電圧ＶＨＬＢを転送することで、バスＬＢＵＳをプリチャージする。
バススイッチ６６は、バスＬＢＵＳとバスＤＢＵＳとを接続する。バスＬＢＵＳは、データレジスタ２９に含まれるデータラッチ回路ＸＤＬに接続される。バススイッチ６６は、例えばｎチャネルＭＯＳトランジスタ６７を含む。トランジスタ６７の一端は、バスＬＢＵＳに接続され、その他端は、バスＤＢＵＳに接続され、そのゲートには、信号ＤＳＷが入力される。
［１−２］ 動作
上記のように構成されたメモリシステム１の動作について説明する。
［１−２−１］ 読み出し方式
本実施形態では、ＮＡＮＤ型フラッシュメモリ２は、ＡＢＬ（All-Bit-Line）読み出し方式と、ＳＢＬ（Shielded Bit Line）読み出し方式との２種類の読み出し方式を実行可能である。
ＡＢＬ読み出し方式は、全ビット線ＢＬを所定のビット線電圧に充電し、全ビット線ＢＬからデータを読み出す方式である。ＡＢＬ読み出し方式は、一度に多くのビットを読み出せるという利点がある。
ＳＢＬ読み出し方式は、例えば、偶数ビット線ＢＬのグループと、奇数ビット線ＢＬのグループとの一方からデータを読み出すとともに、他方のグループには、シールド用の電圧を印加する方式である。読み出し対象のビット線ＢＬに隣接するビット線は、シールド線として機能する。本実施形態では、シールドするビット線（shielding bit line）が、１本おきである場合の例を示す。しかし、シールドするビット線は、１本おきである必要はなく、隣接した２本以上のビット線ＢＬをシールド線として用いてもよい。ＳＢＬ読み出し方式は、読み出し対象のビット線（選択ビット線ともいう）に印加されるカップリングノイズを低減できるという利点がある。当然ながら、ＳＢＬ読み出し方式では、１度に読み出せるビット数は、ＡＢＬ読み出し方式に比べて少ない。
図８は、ＡＢＬ読み出し動作を説明する模式図である。図８には、３個のセンスアンプＳＡ、３本のビット線ＢＬ、選択ゲート線ＳＧＤ、非選択ワード線ＷＬ_ｕｓｅｌ、及び選択ワード線ＷＬ_ｓｅｌを抽出して示している。ＡＢＬ読み出し動作では、選択ワード線ＷＬ_ｓｅｌに接続され、かつ、選択ゲート線ＳＧＤによってビット線ＢＬと電気的に接続された全てのメモリセルトランジスタ（セル）が読み出し対象である。
図９は、ＡＢＬ読み出し動作を説明するタイミング図である。図９では、選択ワード線ＷＬ_ｓｅｌ、アグレッサービット線ＢＬ、及び選択ビット線ＢＬの電圧波形の一例を示している。本実施形態において、アグレッサービット線ＢＬは、読み出し対象となるセルに接続されたビット線ＢＬのうち、選択ビット線ＢＬに最も近いもののことをいう。ＡＢＬ読み出し方式では、全ビット線ＢＬを用いて読み出しが行われるので、選択ビット線ＢＬに隣接したビット線が、アグレッサービット線ＢＬとなる。
アグレッサービット線ＢＬは、選択ビット線ＢＬに対するノイズ源となりうる。例えば、ある読み出し電圧に対して、選択ビット線ＢＬに接続されたセルがオンして、アグレッサービット線ＢＬに接続されたセルがオフするとき、アグレッサービット線ＢＬによるカップリングノイズにより、選択ビット線ＢＬの電位も低下する。
図９には、選択ビット線ＢＬに電流を供給するセンスアンプＳＡの消費電流（センスアンプ電流（sense amplifier current）と呼ぶ）を示している。センスアンプ電流は、センスアンプＳＡからビット線ＢＬに流れる電流であり、センスアンプＳＡの電源端子（センスアンプ用の電源電圧ＶＤＤＳＡが供給される端子）を流れる電流、あるいは、ＮＡＮＤ型フラッシュメモリ２の電源端子（ＮＡＮＤ型フラッシュメモリ２の電源電圧ＶＣＣが供給される端子）を流れる電流ＩＣＣに対応する。
時刻ｔ０において、ロウデコーダ２６は、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＲ１を印加する。センスアンプユニット２８は、全ビット線（選択ビット線ＢＬ、及びアグレッサービット線ＢＬを含む）に、電圧ＶＢＬ（＞ＶＳＳ）を印加する。なお、非選択ワード線には、電圧ＶＲＥＡＤが印加される。選択トランジスタＳＴ１、ＳＴ２は、オン状態にされる。ソース線ＳＬには、例えば、電圧ＶＢＬより低く、接地電圧ＶＳＳ以上の電圧ＶＳＲＣが印加される。
期間ｔ１〜ｔ２（BL settling time）において、センスアンプ電流が増加した後、一定レベルに落ち着く。その後、センスアンプユニット２８は、全ビット線の電位を判定する。
時刻ｔ３において、アグレッサービット線ＢＬの電位が電圧ＶＳＲＣまで低下する。すると、アグレッサービット線ＢＬによるカップリングノイズにより、選択ビット線ＢＬの電位も低下する。また、ロウデコーダ２６は、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＲ２（＞ＶＲ１）を印加する。
期間ｔ４〜ｔ５（BL settling time）において、センスアンプ電流が増加した後、一定レベルに落ち着く。ＡＢＬ読み出し方式では、期間ｔ４〜ｔ５が長くなる。その後、センスアンプユニット２８は、全ビット線の電位を判定する。時刻ｔ６において、各信号線の電位がリセットされる。
図１０は、ＳＢＬ読み出し動作を説明する模式図である。図１０には、３個のセンスアンプＳＡ、３本のビット線ＢＬ、選択ゲート線ＳＧＤ、非選択ワード線ＷＬ_ｕｓｅｌ、及び選択ワード線ＷＬ_ｓｅｌを抽出して示している。図１０の破線で示したビット線ＢＬは、シールドビット線（shielding BL）である。シールドビット線以外のビット線に接続されたメモリセルトランジスタ（セル）が読み出し対象である。
図１１は、ＳＢＬ読み出し動作を説明するタイミング図である。図１１では、選択ワード線ＷＬ_ｓｅｌ、アグレッサービット線ＢＬ、シールドビット線ＢＬ、及び選択ビット線ＢＬの電圧波形の一例を示している。上述のように、本実施形態においては、ＳＢＬ読み出し動作の際、ビット線が１本おきにシールドされる。従って、選択ビット線ＢＬの隣の隣のビット線が、アグレッサービット線ＢＬとなる。また、シールドビット線ＢＬは、アグレッサービット線ＢＬと選択ビット線ＢＬとの間に配置される。また、図１１には、選択ビット線ＢＬに電流を供給するセンスアンプＳＡの消費電流（センスアンプ電流）を示している。
時刻ｔ０において、ロウデコーダ２６は、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＲ１を印加する。センスアンプユニット２８は、選択ビット線ＢＬ、及びアグレッサービット線ＢＬに、電圧ＶＢＬを印加し、シールドビット線ＢＬに、電圧ＶＳＲＣを印加する。電圧ＶＳＲＣは、読み出し動作時にソース線ＳＬに印加される電圧であり、接地電圧ＶＳＳ（０Ｖ）以上かつ電圧ＶＢＬより低い。なお、非選択ワード線には、電圧ＶＲＥＡＤが印加される。シールドビット線に接続されたＮＡＮＤストリングにおいては、選択トランジスタＳＴ１がオン状態、選択トランジスタＳＴ２がオフ状態にされる。シールドビット線以外のビット線に接続されたＮＡＮＤストリングにおいては、選択トランジスタＳＴ１、ＳＴ２は、オン状態にされる。ソース線ＳＬには、電圧ＶＳＲＣが印加される。
期間ｔ１〜ｔ２（BL settling time）において、センスアンプ電流が増加した後、一定レベルに落ち着く。その後、センスアンプユニット２８は、読み出し対象のビット線の電位を判定する。
時刻ｔ３において、アグレッサービット線ＢＬの電位が電圧ＶＳＲＣまで低下する。すると、アグレッサービット線ＢＬによるカップリングノイズにより、シールドビット線ＢＬの電位が低下する。シールドビット線ＢＬがカップリングノイズを低減しているため、選択ビット線ＢＬの電圧降下は低く抑えられる。また、ロウデコーダ２６は、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＲ２（＞ＶＲ１）を印加する。
期間ｔ４〜ｔ５（BL settling time）において、センスアンプ電流が増加した後、一定レベルに落ち着く。ＳＢＬ読み出し方式では、ＡＢＬ読み出し方式に比べて、期間ｔ４〜ｔ５が短くなる。その後、センスアンプユニット２８は、読み出し対象のビット線の電位を判定する。時刻ｔ６において、各信号線の電位がリセットされる。
ここで、読み出し動作を速くするための一形態として、通常はＡＢＬ読み出し方式で１ページ（例えば１６ＫＢ（キロバイト））の読み出しを行うＮＡＮＤ型フラッシュメモリにおいて、ＳＢＬ読み出し方式で８ＫＢや４ＫＢの読み出しを行うことが考えられる。ただし、ＳＢＬ読み出し方式は、読み出し電圧が１レベルや２レベルであると、ＡＢＬ読み出し方式に比べて速くならないケースがある。
ＡＢＬ読み出し方式では全ビット線に電圧ＶＢＬを印加するのに対して、ＳＢＬ読み出し方式においては、選択ビット線ＢＬ（またはアグレッサービット線ＢＬ）には電圧ＶＢＬを印加する一方で、シールドビット線ＢＬには電圧ＶＳＲＣ（＜ＶＢＬ）を印加する。シールドビット線ＢＬを電圧ＶＳＲＣとしつつ選択ビット線ＢＬを電圧ＶＢＬまで上昇させる場合、選択ビット線ＢＬからみてシールドビット線ＢＬが寄生容量として作用する。従って、ＳＢＬ読み出し方式における１レベル目の（最初の）読み出し動作では、ビット線の充電電荷が、ＡＢＬ読み出し方式に比べて例えば５倍以上増える。例えば消費電流ＩＣＣ（ＮＡＮＤ型フラッシュメモリ２の電源電圧ＶＣＣが供給される端子を流れる電流）のピーク電流を制御すると、ＳＢＬ読み出し方式におけるビット線の充電時間は、ＡＢＬ読み出し方式に比べて長くなる。よって、ＳＢＬ読み出し動作は、ＡＢＬ読み出し動作より遅くなる場合がある。
ＳＢＬ読み出し方式における２レベル目以降の読み出し動作は、隣接ビット線がシールドされる効果で、カップリングノイズが減るまでの待ち時間が短くなるために、ＡＢＬ読み出し方式に比べて速くなる。従って、読み出し電圧が１レベルや２レベルであると、ＳＢＬ読み出し方式で１レベル目の読み出し時間が長い場合は、全体としてＡＢＬ読み出し方式より速くならないことがある。
以上の状況に鑑み、本実施形態では、読み出し電圧が１レベルや２レベルの場合、８ＫＢや４ＫＢを読み出すコマンドが実行されても、メモリセルアレイのビット線のバイアス状態として、ＳＢＬ読み出し方式でなくＡＢＬ読み出し方式に揃える手法を提案する。チップ外に出力するデータのビット数は、勿論８ＫＢや４ＫＢになる。すなわち、８ＫＢや４ＫＢの読み出し、かつ１レベルや２レベルの読み出しの場合は、ＡＢＬ読み出し方式を実行し、８ＫＢや４ＫＢの読み出し、かつ３レベル以上の読み出しの場合は、ＳＢＬ読み出し方式を実行する。この手法であると、従来のＡＢＬ読み出し方式だけの１６ＫＢ読み出しや、ＳＢＬ読み出し方式だけの８ＫＢ又は４ＫＢ読み出しに比較して、合計値としての読み出し動作の高速化が可能である。
上記のように、センスアンプＳＡにおいて、トランジスタ５０のソースがセンスアンプ用の電源電圧ＶＤＤＳＡが供給される電源端子に接続され、トランジスタ５４のソースが接地電圧ＶＳＳまたは電圧ＶＳＲＣが印加されるノードＳＲＣに接続されている。そして、トランジスタ５０のゲートがデータラッチ回路ＳＤＬ内のノードＩＮＶ_Ｓに接続され、トランジスタ５４のソースがデータラッチ回路ＳＤＬ内のノードＩＮＶ_Ｓに接続される。
ＡＢＬ読み出し動作の際には、あらかじめ、センスアンプユニット２８に含まれる全てのセンスアンプユニットＳＡＵのデータラッチ回路ＳＤＬ内のノードＩＮＶ_Ｓを“Ｌ”レベルに設定する。これにより、センスアンプユニット２８に含まれる全てのセンスアンプユニットＳＡＵのセンスアンプＳＡにおいて、トランジスタ５０がオンするとともにトランジスタ５４がオフし、センスアンプＳＡに電源電圧ＶＤＤＳＡが供給される。従って、全てのビット線が、選択ビット線ＢＬ（またはアグレッサービット線ＢＬ）となる。
ＳＢＬ読み出し動作の際には、あらかじめ、センスアンプユニット２８に含まれる全てのセンスアンプユニットＳＡＵのデータラッチ回路ＳＤＬ内のノードＩＮＶ_Ｓを、交互に、“Ｈ”レベルおよび“Ｌ”レベルに設定する。これにより、ノードＩＮＶ_Ｓが“Ｌ”レベルに設定されたデータラッチ回路ＳＤＬに対応するセンスアンプＳＡでは、トランジスタ５０がオンするとともにトランジスタ５４がオフし、センスアンプＳＡに電源電圧ＶＤＤＳＡが供給される。このセンスアンプＳＡに接続されたビット線が、選択ビット線ＢＬ（またはアグレッサービット線ＢＬ）となる。一方で、ノードＩＮＶ_Ｓが“Ｌ”レベルに設定されたデータラッチ回路ＳＤＬに対応するセンスアンプＳＡでは、トランジスタ５０がオフするとともにトランジスタ５４がオンし、センスアンプＳＡに接地電圧ＶＳＳまたは電圧ＶＳＲＣが印加される。このセンスアンプＳＡに接続されたビット線が、シールドビット線ＢＬとなる。
［１−２−２］ 読み出し動作
次に、第１実施形態に係る読み出し動作について説明する。第１実施形態は、前述した２−３−２コーディングの実施例である。図１２は、第１実施形態に係る読み出し動作のフローチャートである。
例えば、１ページは、１６ＫＢであるものとする。ＮＡＮＤ型フラッシュメモリ２は、１ページ（１６ＫＢ）を読み出す動作（１６ＫＢ読み出しと呼ぶ）と、１ページよりビット数が少ないデータ（データ長が短いデータ）を読み出す動作とのいずれかを実行可能である。１ページよりビット数が少ないデータは、例えば８ＫＢデータ、又は４ＫＢデータなどである。本実施形態では、１ページよりビット数が少ないデータを８ＫＢデータとし、この読み出しを８ＫＢ読み出しと呼ぶ。１６ＫＢ読み出しであるか、８ＫＢ読み出しであるかは、メモリコントローラ３がアドレスで指定可能である。
メモリコントローラ３は、読み出し命令を発行する。ＮＡＮＤ型フラッシュメモリ２は、読み出し命令をメモリコントローラ３から受信する（ステップＳ１００）。この読み出し命令には、読み出しコマンド、及びアドレスが含まれる。読み出しコマンドには、ページの種類（下位ページ、中位ページ、又は上位ページ）を指定するコマンドが含まれる。
シーケンサ２４は、読み出し命令を用いて、読み出しデータが１ページ（１６ＫＢ）より少ないか否か、すなわち、１６ＫＢ読み出しと８ＫＢ読み出しとのいずれであるかを判定する（ステップＳ１０１）。１６ＫＢ読み出しである場合（ステップＳ＝Ｎｏ）、シーケンサ２４は、ＡＢＬ読み出し動作を実行する（ステップＳ１０２）。ＡＢＬ読み出し動作は、図８及び図９の通りである。すなわち、ステップＳ１０２では、通常通り、１ページをＡＢＬ読み出し方式で読み出す。
８ＫＢ読み出しである場合（ステップＳ１０１＝Ｙｅｓ）、シーケンサ２４は、読み出し電圧の数が３以上であるか否かを判定する（ステップＳ１０３）。ステップＳ１０３は、コーディングの種類と、ページの種類（下位ページ、中位ページ、又は上位ページ）とにより判定される。ページの種類は、コマンドにより判定される。
読み出し電圧の数が３以上である場合（ステップＳ１０３＝Ｙｅｓ）、すなわち中位ページ読み出しである場合、シーケンサ２４は、ＳＢＬ読み出し動作を実行する（ステップＳ１０４）。ＳＢＬ読み出し動作は、図１０及び図１１の通りである。
読み出し電圧の数が３より少ない場合（ステップＳ１０３＝Ｎｏ）、すなわち下位ページ読み出し又は上位ページ読み出しである場合、シーケンサ２４は、ＡＢＬ読み出し動作を実行する（ステップＳ１０５）。
以下に、８ＫＢ読み出しの場合において、下位ページ読み出し、中位ページ読み出し、及び上位ページ読み出しを順に説明する。
（下位ページ読み出し）
図１３は、下位ページ読み出し（LP (lower page) read）を説明するタイミング図である。図１３には、選択ワード線ＷＬ_ｓｅｌの電圧と、それに伴う動作を示している。
前述したように、下位ページ読み出しでは、２つの読み出し電圧ＶＡ、ＶＥを用いて、読み出し動作が実行される。読み出し電圧ＶＡを用いた読み出し動作（ＡＲ）は、メモリセルトランジスタのステートが“Ａ”以上であるか否かを判定する動作である。読み出し電圧ＶＥを用いた読み出し動作（ＥＲ）は、メモリセルトランジスタのステートが“Ｅ”以上であるか否かを判定する動作である。
下位ページ読み出しでは、ＡＢＬ読み出し方式が実行される。読み出し動作ＡＲにおいて、ロウデコーダは、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＡを印加する。読み出し動作ＥＲにおいて、ロウデコーダは、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＥを印加する。読み出し動作ＡＲにかかる時間をＣＬＫ１_ＡＢＬ、読み出し動作ＥＲにかかる時間をＣＬＫ２_ＡＢＬと表記する。
下位ページ読み出しでは、１６ＫＢデータがメモリセルアレイから読み出されてセンスアンプユニット２８中のデータラッチ回路ＳＤＬに格納され、さらにデータレジスタ２９中のデータラッチ回路ＸＤＬに転送されて格納される。シーケンサ２４は、データレジスタ２９中のデータラッチ回路ＸＤＬに格納された１６ＫＢデータのうちアドレスで指定された８ＫＢデータを、メモリコントローラ３に出力する。
なお、メモリコントローラ３は、任意のタイミングで、データラッチ回路ＸＤＬに保持されたデータを出力させることが可能である。具体的には、メモリコントローラ３は、ＮＡＮＤ型フラッシュメモリ２に、第１データ出力コマンド“０５ｈ”、カラムアドレス、及び第２データ出力コマンド“Ｅ０”を発行する。ＮＡＮＤ型フラッシュメモリ２は、当該コマンドシーケンスに応答して、ラッチラッチ回路ＸＤＬに保持されたデータを、メモリコントローラ３に出力する。これにより、メモリコントローラ３に出力されなかった方の８ＫＢデータについても、必要に応じて、さらにメモリコントローラ３に出力することができる。
ＡＢＬ読み出し方式を実行した場合には、アドレスで指定された８ＫＢデータのみがセンスアンプユニット２８中のデータラッチ回路ＳＤＬに格納されるようにしてもよい。すなわち、アドレスで指定されない８ＫＢデータのみに対応するセンスアンプＳＡの動作をロックアウトするように構成してもよい。あるいは、アドレスで指定されない８ＫＢデータについては、ＳＤＬに格納した後、ＸＤＬへ転送しないように制御してもよい。
（中位ページ読み出し）
図１４は、中位ページ読み出し（MP (middle page) read）を説明するタイミング図である。
前述したように、中位ページ読み出しでは、３つの読み出し電圧ＶＢ、ＶＤ、ＶＦを用いて、読み出し動作が実行される。読み出し電圧ＶＢを用いた読み出し動作（ＢＲ）は、メモリセルトランジスタのステートが“Ｂ”以上であるか否かを判定する動作である。読み出し電圧ＶＤを用いた読み出し動作（ＤＲ）は、メモリセルトランジスタのステートが“Ｄ”以上であるか否かを判定する動作である。読み出し電圧ＶＦを用いた読み出し動作（ＦＲ）は、メモリセルトランジスタのステートが“Ｆ”以上であるか否かを判定する動作である。
中位ページ読み出しでは、ＳＢＬ読み出し方式が実行される。読み出し動作ＢＲにおいて、ロウデコーダは、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＢを印加する。読み出し動作ＤＲにおいて、ロウデコーダは、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＤを印加する。読み出し動作ＦＲにおいて、ロウデコーダは、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＦを印加する。読み出し動作ＢＲにかかる時間をＣＬＫ１_ＳＢＬ、読み出し動作ＤＲ、ＦＲにかかる時間をＣＬＫ２_ＳＢＬと表記する。その後、シーケンサ２４は、８ＫＢデータをメモリコントローラ３に出力する。
（上位ページ読み出し）
図１５は、上位ページ読み出し（UP (Upper page) read）を説明するタイミング図である。
前述したように、上位ページ読み出しでは、２つの読み出し電圧ＶＣ、ＶＧを用いて、読み出し動作が実行される。読み出し電圧ＶＣを用いた読み出し動作（ＣＲ）は、メモリセルトランジスタのステートが“Ｃ”以上であるか否かを判定する動作である。読み出し電圧ＶＧを用いた読み出し動作（ＧＲ）は、メモリセルトランジスタのステートが“Ｇ”であるか否かを判定する動作である。
上位ページ読み出しでは、ＡＢＬ読み出し方式が実行される。読み出し動作ＣＲにおいて、ロウデコーダは、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＣを印加する。読み出し動作ＧＲにおいて、ロウデコーダは、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＧを印加する。読み出し動作ＧＲにかかる時間をＣＬＫ１_ＡＢＬ、読み出し動作ＧＲにかかる時間をＣＬＫ２_ＡＢＬと表記する。
上位ページ読み出しでは、１６ＫＢデータがメモリセルアレイから読み出される。シーケンサ２４は、１６ＫＢデータのうちアドレスで指定された８ＫＢデータを、メモリコントローラ３に出力する。
ここで、シールド効果により、“ＣＬＫ２_ＳＢＬ＜ＣＬＫ２_ＡＢＬ”の関係は、一般的に成立する。一方で、上述のように、“ＣＬＫ１_ＳＢＬ＞ＣＬＫ１_ＡＢＬ”の関係が成立する場合がある。このような場合において、本実施形態では、中位ページ読み出しでは、ＡＢＬ読み出し方式に比べて、読み出し時間を短くできる。また、下位ページ読み出し及び上位ページ読み出しでは、ＳＢＬ読み出し方式に比べて、読み出し時間を短くできる。よって、８ＫＢ読み出しにおいて、読み出し時間を短くできる。
［１−２−３］ シールドビット線の実施例
次に、シールドビット線の実施例について説明する。図１６は、シールドビット線の態様を説明する模式図である。図１６では、隣接する８本のビット線ＢＬ＜０＞〜＜７＞を抽出して示している。図１６において、実線が選択ビット線、破線がシールドビット線である。選択ビット線とは、読み出し対象のビット線である。
１６ＫＢ読み出しかつＡＢＬ読み出し方式では、ビット線ＢＬ＜０＞〜＜７＞が選択ビット線である。８ＫＢ読み出しかつＡＢＬ読み出し方式の場合も同様である。
８ＫＢ読み出しかつＳＢＬ読み出し方式では、選択ビット線とシールドビット線とが交互に配置され、図１６の例では、ビット線ＢＬ＜１＞、ＢＬ＜３＞、ＢＬ＜５＞、ＢＬ＜７＞がシールドビット線である。また、８ＫＢ読み出しかつＳＢＬ読み出し方式では、選択ビット線とシールドビット線とが２本ずつ交互に配置されてもよく、図１６の例では、ビット線ＢＬ＜２＞、ＢＬ＜３＞、ＢＬ＜６＞、ＢＬ＜７＞がシールドビット線である。
４ＫＢ読み出しかつＳＢＬ読み出し方式では、１本の選択ビット線と３本のシールドビット線とが交互に配置され、図１６の例では、ビット線ＢＬ＜１＞〜ＢＬＬ＜３＞、ＢＬ＜５＞〜ＢＬ＜７＞がシールドビット線である。また、４ＫＢ読み出しかつＳＢＬ読み出し方式では、２本の選択ビット線と６本のシールドビット線とが交互に配置されてもよく、図１６の例では、ビット線ＢＬ＜２＞〜ＢＬ＜７＞がシールドビット線である。
なお、図１６以外の方式で、シールドビット線を設定することも可能である。
［１−３］ 第１実施形態の効果
１ページ（例えば１６ＫＢ）を読み出す場合は、ＡＢＬ読み出し方式を利用し、例えば８ＫＢデータを読み出す場合は、ＳＢＬ読み出し方式を利用することが考えられる。
１レベル目のＡＢＬ読み出しにかかる時間をＣＬＫ１_ＡＢＬ、２レベル目のＡＢＬ読み出しにかかる時間をＣＬＫ２_ＡＢＬ、１レベル目のＳＢＬ読み出しにかかる時間をＣＬＫ１_ＳＢＬ、２レベル目のＳＢＬ読み出しにかかる時間をＣＬＫ２_ＳＢＬとする。シールド効果により、“ＣＬＫ２_ＳＢＬ＜ＣＬＫ２_ＡＢＬ”の関係が一般的に成立する。ただし、“ＣＬＫ１_ＳＢＬ＜ＣＬＫ１_ＡＢＬ”が成立しない場合がある。
その場合、２−３−２コーディングでの下位ページ読み出しや上位ページ読み出しにＳＢＬ読み出し方式を利用した場合、読み出し時間が短くならない。よって、全体として、読み出し時間が長くなってしまう。
これに対し、第１実施形態では、シーケンサ２４は、全ビット線からデータを読み出すＡＢＬ第１読み出し動作と、全ビット線のうち第１グループからデータを読み出すとともに、全ビット線のうち第１グループ以外の第２グループにシールド用の電圧を印加するＳＢＬ読み出し動作とを実行可能である。そして、シーケンサ２４は、メモリセルのデータを確定するために必要な読み出し電圧レベルの数に応じて、ＡＢＬ読み出し動作とＳＢＬ読み出し動作とを切り替えるようにしている。
従って第１実施形態によれば、読み出し時間を短くすることが可能である。具体的には、ＡＢＬ読み出しだけの１６ＫＢ読み出しやＳＢＬ読み出しだけの８ＫＢ（又は４ＫＢ）読み出しに比べて、合計値としての読み出し時間を短くすることが可能である。ビット線容量が大きくなり、ビット線を充電する電荷量が増えるほど、読み出し時間をより短くできる。
また、本実施形態に係るセンスアンプユニット２８及びデータレジスタ２９の構成によれば、ＡＢＬ読み出し動作で読み出された１ページのうち一部のデータのみを外部（メモリコントローラ３）に出力することが可能である。
［２］ 第２実施形態
第２実施形態は、データ割り付けの他の実施例であり、１−３−３コーディングの実施例である。
［２−１］ １−３−３コーディング
図１７は、第２実施形態に係るメモリセルトランジスタＭＴの閾値分布の一例を示す模式図である。
ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”にはそれぞれ、データ“１１１”、“０１１”、“００１”、“１０１”、“１００”、“１１０”、“０１０”、及び“０００”が割り当てられる。
１−３−３コーディングでは、下位ページ読み出しにおいて、１つの読み出し電圧ＶＤを用いて読み出し動作を行うことで、メモリセルトランジスタＭＴに記憶された下位ビットがデータ“１”及びデータ“０”のいずれであるかが判定できる。中位ページ読み出しにおいて、３つの読み出し電圧ＶＢ、ＶＥ、ＶＧを用いて読み出し動作を行うことで、メモリセルトランジスタＭＴに記憶された中位ビットがデータ“１”及びデータ“０”のいずれであるかが判定できる。上位ページ読み出しにおいて、３つの読み出し電圧ＶＡ、ＶＣ、ＶＦを用いて読み出し動作を行うことで、メモリセルトランジスタＭＴに記憶された上位ビットがデータ“１”及びデータ“０”のいずれであるかが判定できる。
すなわち、下位ページにおいて１つのレベルの読み出し電圧を用いた１回の読み出しを実行し、中位ページにおいて３つのレベルの読み出し電圧を用いた３回の読み出しを実行し、上位ページにおいて３つのレベルの読み出し電圧を用いた３回の読み出しを実行することで、メモリセルトランジスタに記憶された３ビットのデータが確定される。
［２−２］ 読み出し動作
図１８は、第２実施形態に係る読み出し動作のフローチャートである。
８ＫＢ読み出しである場合（ステップＳ１０１＝Ｙｅｓ）、シーケンサ２４は、読み出し電圧の数が２以上であるか否かを判定する（ステップＳ２００）。ステップＳ２００は、コーディングの種類と、ページの種類（下位ページ、中位ページ、又は上位ページ）とにより判定される。ページの種類は、コマンドにより判定される。
読み出し電圧の数が２以上である場合（ステップＳ２００＝Ｙｅｓ）、すなわち中位ページ読み出し又は上位ページ読み出しである場合、シーケンサ２４は、ＳＢＬ読み出し動作を実行する（ステップＳ１０４）。
読み出し電圧の数が２より少ない場合（ステップＳ２００＝Ｎｏ）、すなわち下位ページ読み出しである場合、シーケンサ２４は、ＡＢＬ読み出し動作を実行する（ステップＳ１０５）。
以下に、８ＫＢ読み出しの場合において、下位ページ読み出し、中位ページ読み出し、及び上位ページ読み出しを順に説明する。
（下位ページ読み出し）
図１９は、下位ページ読み出し（LP read）を説明するタイミング図である。
前述したように、下位ページ読み出しでは、１つの読み出し電圧ＶＤを用いて、読み出し動作が実行される。下位ページ読み出しでは、ＡＢＬ読み出し方式が実行される。読み出し動作ＤＲにおいて、ロウデコーダは、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＤを印加する。読み出し動作ＤＲにかかる時間をＣＬＫ１_ＡＢＬと表記する。
下位ページ読み出しでは、１６ＫＢデータがメモリセルアレイから読み出される。シーケンサ２４は、１６ＫＢデータのうちアドレスで指定された８ＫＢデータを、メモリコントローラ３に出力する。
（中位ページ読み出し）
図２０は、中位ページ読み出し（MP read）を説明するタイミング図である。
前述したように、中位ページ読み出しでは、３つの読み出し電圧ＶＢ、ＶＥ、ＶＧを用いて、読み出し動作が実行される。中位ページ読み出しでは、ＳＢＬ読み出し方式が実行される。読み出し動作ＢＲ、ＥＲ、ＧＲにおいてそれぞれ、ロウデコーダは、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＢ、ＶＥ、ＶＧを印加する。読み出し動作ＢＲにかかる時間をＣＬＫ１_ＳＢＬ、読み出し動作ＥＲ、ＧＲにかかる時間をＣＬＫ２_ＳＢＬと表記する。その後、シーケンサ２４は、８ＫＢデータをメモリコントローラ３に出力する。
（上位ページ読み出し）
図２１は、上位ページ読み出し（UP read）を説明するタイミング図である。
前述したように、上位ページ読み出しでは、３つの読み出し電圧ＶＡ、ＶＣ、ＶＦを用いて、読み出し動作が実行される。上位ページ読み出しでは、ＳＢＬ読み出し方式が実行される。読み出し動作ＡＲ、ＣＲ、ＦＲにおいてそれぞれ、ロウデコーダは、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＡ、ＶＣ、ＶＦを印加する。読み出し動作ＡＲにかかる時間をＣＬＫ１_ＳＢＬ、読み出し動作ＣＲ、ＦＲにかかる時間をＣＬＫ２_ＳＢＬと表記する。その後、シーケンサ２４は、８ＫＢデータをメモリコントローラ３に出力する。
［２−３］ 第２実施形態の効果
シールド効果により、“ＣＬＫ２_ＳＢＬ＜ＣＬＫ２_ＡＢＬ”の関係は、一般的に成立する。一方で、上述のように“ＣＬＫ１_ＳＢＬ＞ＣＬＫ１_ＡＢＬ”の関係が成立する場合がある。このような場合において、本実施形態では、下位ページ読み出しでは、ＳＢＬ読み出し方式に比べて、読み出し時間を短くできる。また、中位ページ読み出し及び上位ページ読み出しでは、ＡＢＬ読み出し方式に比べて、読み出し時間を短くできる。よって、８ＫＢ読み出しにおいて、読み出し時間を短くできる。
なお、条件次第では、１レベルまでがＡＢＬ有利で、２レベル以上ならＳＢＬ有利ということもありえる。例えば、第３実施形態では１−２−４コーディングである場合について、下位ページ読み出し（１つの電圧レベルを使用）をＡＢＬ読み出し方式で行い、中位ページ読み出し（２つの電圧レベルを使用）をＡＢＬ読み出し方式で行い、上位ページ読み出し（３つの電圧レベルを使用）をＳＢＬ読み出し方式で行う場合を例示した。しかし、１レベルまでがＡＢＬ読み出し方式の方が時間的に有利で、２レベル以上ならＳＢＬ読み出し方式の方が時間的に有利である場合には、下位ページ読み出し（１つの電圧レベルを使用）をＡＢＬ読み出し方式で行い、中位ページ読み出し（２つの電圧レベルを使用）をＳＢＬ読み出し方式で行い、上位ページ読み出し（３つの電圧レベルを使用）をＳＢＬ読み出し方式で行ってもよい。
［３］ 第３実施形態
第３実施形態は、データ割り付けの他の実施例であり、１−２−４コーディングの実施例である。
［３−１］ １−２−４コーディング
図２２は、第３実施形態に係るメモリセルトランジスタＭＴの閾値分布の一例を示す模式図である。
ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”にはそれぞれ、データ“１１１”、“０１１”、“００１”、“１０１”、“１００”、“０００”、“０１０”、及び“１１０”が割り当てられる。
１−２−４コーディングでは、下位ページ読み出しにおいて、１つの読み出し電圧ＶＤを用いて読み出し動作を行うことで、メモリセルトランジスタＭＴに記憶された下位ビットがデータ“１”及びデータ“０”のいずれであるかが判定できる。中位ページ読み出しにおいて、２つの読み出し電圧ＶＢ、ＶＦを用いて読み出し動作を行うことで、メモリセルトランジスタＭＴに記憶された中位ビットがデータ“１”及びデータ“０”のいずれであるかが判定できる。上位ページ読み出しにおいて、４つの読み出し電圧ＶＡ、ＶＣ、ＶＥ、ＶＧを用いて読み出し動作を行うことで、メモリセルトランジスタＭＴに記憶された上位ビットがデータ“１”及びデータ“０”のいずれであるかが判定できる。
すなわち、下位ページにおいて１つのレベルの読み出し電圧を用いた１回の読み出しを実行し、中位ページにおいて２つのレベルの読み出し電圧を用いた２回の読み出しを実行し、上位ページにおいて４つのレベルの読み出し電圧を用いた４回の読み出しを実行することで、メモリセルトランジスタに記憶された３ビットのデータが確定される。
［３−２］ 読み出し動作
第３実施形態に係る読み出し動作のフローチャートは、第１実施形態で説明した図１２と同じである。
読み出し電圧の数が３以上である場合（ステップＳ１０３＝Ｙｅｓ）、すなわち上位ページ読み出しである場合、シーケンサ２４は、ＳＢＬ読み出し動作を実行する（ステップＳ１０４）。
読み出し電圧の数が３より少ない場合（ステップＳ１０３＝Ｎｏ）、すなわち下位ページ読み出し又は中位ページ読み出しである場合、シーケンサ２４は、ＡＢＬ読み出し動作を実行する（ステップＳ１０５）。
以下に、８ＫＢ読み出しの場合において、下位ページ読み出し、中位ページ読み出し、及び上位ページ読み出しを順に説明する。
（下位ページ読み出し）
図２３は、下位ページ読み出し（LP read）を説明するタイミング図である。
前述したように、下位ページ読み出しでは、１つの読み出し電圧ＶＤを用いて、読み出し動作が実行される。下位ページ読み出しでは、ＡＢＬ読み出し方式が実行される。読み出し動作ＤＲにおいて、ロウデコーダは、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＤを印加する。読み出し動作ＤＲにかかる時間をＣＬＫ１_ＡＢＬと表記する。
下位ページ読み出しでは、１６ＫＢデータがメモリセルアレイから読み出される。シーケンサ２４は、１６ＫＢデータのうちアドレスで指定された８ＫＢデータを、メモリコントローラ３に出力する。
（中位ページ読み出し）
図２４は、中位ページ読み出し（MP read）を説明するタイミング図である。
前述したように、中位ページ読み出しでは、２つの読み出し電圧ＶＢ、ＶＦを用いて、読み出し動作が実行される。中位ページ読み出しでは、ＡＢＬ読み出し方式が実行される。読み出し動作ＢＲ、Ｆにおいてそれぞれ、ロウデコーダは、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＢ、ＶＦを印加する。読み出し動作ＢＲにかかる時間をＣＬＫ１_ＡＢＬ、読み出し動作ＦＲにかかる時間をＣＬＫ２_ＡＢＬと表記する。
中位ページ読み出しでは、１６ＫＢデータがメモリセルアレイから読み出される。シーケンサ２４は、１６ＫＢデータのうちアドレスで指定された８ＫＢデータを、メモリコントローラ３に出力する。
（上位ページ読み出し）
図２５は、上位ページ読み出し（UP read）を説明するタイミング図である。
前述したように、上位ページ読み出しでは、４つの読み出し電圧ＶＡ、ＶＣ、ＶＥ、ＶＧを用いて、読み出し動作が実行される。上位ページ読み出しでは、ＳＢＬ読み出し方式が実行される。読み出し動作ＡＲ、ＣＲ、ＥＲ、ＧＲにおいてそれぞれ、ロウデコーダは、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＡ、ＶＣ、ＶＥ、ＶＧを印加する。読み出し動作ＡＲにかかる時間をＣＬＫ１_ＳＢＬ、読み出し動作ＣＲ、ＥＲ、ＧＲにかかる時間をＣＬＫ２_ＳＢＬと表記する。その後、シーケンサ２４は、８ＫＢデータをメモリコントローラ３に出力する。
［３−３］ 第３実施形態の効果
シールド効果により、“ＣＬＫ２_ＳＢＬ＜ＣＬＫ２_ＡＢＬ”の関係は、一般的に成立する。一方で、上述のように“ＣＬＫ１_ＳＢＬ＞ＣＬＫ１_ＡＢＬ”の関係が成立する場合がある。このような場合において、本実施形態では、下位ページ読み出し及び中位ページ読み出しでは、ＳＢＬ読み出し方式に比べて、読み出し時間を短くできる。また、上位ページ読み出しでは、ＡＢＬ読み出し方式に比べて、読み出し時間を短くできる。よって、８ＫＢ読み出しにおいて、読み出し時間を短くできる。
［４］ 変形例
なお、上記実施形態では、１つのメモリセルトランジスタが３ビットのデータを記憶する場合を例に説明したが、これに限定されない。例えば、１つのメモリセルトランジスタは、２ビットのデータを記憶可能であってもよいし（ＭＬＣ：Multilevel Cell）、４ビット以上のデータを記憶可能であってもよい。このような実施例においても、上記実施形態を適用できる。
また、１ページよりビット数が少ないデータとしては、１ページのビット数の１／２Ｎ（Ｎは、１以上の整数）であることが望ましく、例えば１ページが１６ＫＢである場合、出力可能なデータは、８ＫＢ、４ＫＢなどである。しかし、これに限定されるものではなく、出力可能なビット数は、任意に設定可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、２…ＮＡＮＤ型フラッシュメモリ、３…メモリコントローラ、４…ホスト装置、１０…ホストインターフェース回路、１１…プロセッサ、１２…ＲＡＭ、１３…バッファメモリ、１４…ＮＡＮＤインターフェース回路、１５…ＥＣＣ回路、１６…バス、２０…メモリセルアレイ、２１…入出力回路、２２…ロジック制御回路、２３Ａ…ステータスレジスタ、２３Ｂ…アドレスレジスタ、２３Ｃ…コマンドレジスタ、２４…シーケンサ、２５…電圧生成回路、２６…ロウデコーダ、２７…カラムデコーダ、２８…センスアンプユニット、２９…データレジスタ、３０…ウェル領域、３１〜３３…配線層、３４…メモリホール、３５…半導体層、３６…ゲート絶縁膜、３７…電荷蓄積層、３８…ブロック絶縁膜、３９，４２，４５…コンタクトプラグ、４０，４３，４６…金属配線層、４１，４４…拡散領域、５０…ｐチャネルＭＯＳトランジスタ、５１〜５７，６２，６３，６５，６７…ｎチャネルＭＯＳトランジスタ、５８…キャパシタ、６０，６１…インバータ、６４…プリチャージ回路、６６…バススイッチ

Claims (6)

  1. 複数のメモリストリングを含み、前記複数のメモリストリングの各々は、第１及び第２選択トランジスタと、前記第１及び第２選択トランジスタ間に直列接続された複数のメモリセルとを含み、前記複数のメモリセルの各々は、複数ビットのデータを記憶可能である、メモリセルアレイと、
    前記複数のメモリストリングにそれぞれ接続された複数のビット線と、
    前記複数のメモリセルにそれぞれ接続された複数のワード線と、
    選択ワード線に読み出し電圧を印加して、前記選択ワード線に接続されたメモリセルからデータを読み出す制御回路と
    を具備し、
    前記制御回路は、
    前記複数のビット線からデータを読み出す第１読み出し動作と、前記複数のビット線のうち第１グループからデータを読み出すとともに、前記複数のビット線のうち前記第１グループ以外の第２グループにシールド用の電圧を印加する第２読み出し動作とを実行可能であり、
    前記メモリセルのデータを確定するために必要な読み出し電圧レベルの数に応じて、前記第１読み出し動作と前記第２読み出し動作とを切り替える
    半導体記憶装置。
  2. 前記制御回路は、
    外部からの第１読み出し命令に応答して第１データ長を有する第１データを外部に出力する場合、前記第１読み出し動作を実行し、
    外部からの第２読み出し命令に応答して前記第１データ長より短い第２データ長を有する第２データを外部に出力する場合において、
    １つの読み出し電圧を用いて前記メモリセルのデータを確定する場合、前記第１読み出し動作を実行し、
    ２つ以上の読み出し電圧を用いて前記メモリセルのデータを確定する場合、前記第２読み出し動作を実行する
    請求項１に記載の半導体記憶装置。
  3. 前記制御回路は、
    外部からの第１読み出し命令に応答して第１データ長を有する第１データを外部に出力する場合、前記第１読み出し動作を実行し、
    外部からの第２読み出し命令に応答して前記第１データ長より短い第２データ長を有する第２データを外部に出力する場合において、
    １つの読み出し電圧又は２つの読み出し電圧を用いて前記メモリセルのデータを確定する場合、前記第１読み出し動作を実行し、
    ３つ以上の読み出し電圧を用いて前記メモリセルのデータを確定する場合、前記第２読み出し動作を実行する
    請求項１に記載の半導体記憶装置。
  4. 前記メモリセルアレイから読み出されたデータを一時的に保持するレジスタをさらに具備し、
    前記第２データを外部に出力し、かつ前記第１読み出し動作を実行する場合に、前記制御回路は、前記レジスタに保持されたデータの一部を前記第２データとして外部に出力する
    請求項２又は３に記載の半導体記憶装置。
  5. 前記第２データ長は、前記第１データ長の１／２Ｎ（Ｎは、１以上の整数）である
    請求項２乃至４のいずれかに記載の半導体記憶装置。
  6. 前記シールド用の電圧は、前記メモリセルからデータを読み出す場合にビット線を充電する電圧より低い
    請求項１乃至５のいずれかに記載の半導体記憶装置。
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