JP2022125651A - 半導体記憶装置 - Google Patents

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Abstract

【課題】良好な動作が可能な半導体記憶装置を提供する。【解決手段】基板と、基板の表面と交差する第１方向に並び、第１方向と交差する第２方向に延伸する複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する第１半導体柱と、第１方向及び第２方向と交差する第３方向に延伸し、第１方向から見て第１半導体柱と重なる位置に設けられた第１ビット線と、第１方向から見て第１ビット線と重なる部分を含む第１配線と、第１方向から見て第１ビット線と重なる部分を含む第２配線とを備える。第１配線の電圧が高電位状態から低電位状態に遷移するまでの期間を第１期間とし、第２配線の電圧が低電位状態から高電位状態に遷移するまでの期間を第２期間とすると、第２期間の少なくとも一部は、第１期間の少なくとも一部と重なる。【選択図】図１９

Description

本実施形態は、半導体記憶装置に関する。
半導体基板と、半導体基板の表面と交差する方向に積層された複数の導電層と、半導体基板の表面と交差する方向に延伸してこれら複数の導電層に対向する半導体柱と、導電層及び半導体柱の間に設けられたゲート絶縁膜と、を備えた半導体記憶装置が知られている。
特開２０１８－０２６５１８号公報
良好な動作が可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並び、第１方向と交差する第２方向に延伸する複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する第１半導体柱と、第１方向及び第２方向と交差する第３方向に延伸し、第１方向から見て第１半導体柱と重なる位置に設けられた第１ビット線と、第１方向から見て第１ビット線と重なる部分を含む第１配線と、第１方向から見て第１ビット線と重なる部分を含む第２配線とを備える。第１配線の電圧が高電位状態から低電位状態に遷移するまでの所定の期間を第１期間とし、第２配線の電圧が低電位状態から高電位状態に遷移するまでの所定の期間を第２期間とすると、第２期間の少なくとも一部は、第１期間の少なくとも一部と重なる。
実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。 メモリセルアレイＭＣＡの構成を示す模式的な回路図である。 センスアンプモジュールＳＡＭ、キャッシュメモリＣＭ及び変換回路８０の構成を示す模式的な回路図である。 センスアンプモジュールＳＡＭのセンスアンプユニットＳＡＵの構成を示す模式的な回路図である。 メモリダイＭＤの模式的な平面図である。 図５に示す構造をＡ－Ａ´線及びＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図５のＣで示した部分におけるトランジスタ層ＬＴＲの模式的な拡大図である。 図５のＤで示した部分の模式的な拡大図である。 図８に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図９のＦで示した部分の模式的な拡大図である。 図５のＧで示した部分の模式的な拡大図である。 図１１に示す構造をＨ－Ｈ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図１１に示す構造をＩ－Ｉ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図７に示す図の上に制御信号伝送配線ｍ１Ｌ０，ｍ１Ｒ０～ｍ１Ｌ１５，ｍ１Ｒ１５及び反転制御信号伝送配線ｍ１ＩＮＶＬ，ｍ１ＩＮＶＲを重ねて表示した模式図である。 図１４のＪで示した部分の模式的な拡大図である。 図１５のＫで示した部分をビット線ＢＬと共に示す模式図である。 読出動作について説明するための模式的な断面図である。 読出動作について説明するための模式的な波形図である。 データ転送動作について説明するための模式的な波形図である。 読出動作時における非同期ノイズの補償について説明するための模式的な波形図である。 書込動作について説明するための模式的な断面図である。 書込動作について説明するための模式的な波形図である。 書込動作時における非同期ノイズの補償について説明するための模式的な波形図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
［第１実施形態］
［メモリダイＭＤの回路構成］
図１は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図２～図４は、メモリダイＭＤの一部の構成を示す模式的な回路図である。
尚、図１には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図１において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。尚、図１の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
図１に示す様に、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。周辺回路ＰＣは、電圧生成回路ＶＧと、ロウデコーダＲＤと、を備える。また、周辺回路ＰＣは、図３に示す様に、センスアンプモジュールＳＡＭと、キャッシュメモリＣＭ０,ＣＭ１・・・ＣＭ１５・・・ＣＭｎ（以下、キャッシュメモリＣＭ０,ＣＭ１・・・ＣＭ１５・・・ＣＭｎを、単に「キャッシュメモリＣＭ」と呼ぶ事がある。尚、ｎは自然数である。）と、変換回路８０と、データキャッシュ制御回路９０と、データキャッシュ反転制御回路９１と、を備える。また、周辺回路ＰＣは、図１に示す様に、シーケンサＳＱＣと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図２に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリトランジスタ）、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを備える。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。
メモリセルＭＣは、チャネル領域として機能する半導体柱の一部、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣの閾値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、チャネル領域として機能する半導体柱の一部、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳｂは、複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。
［電圧生成回路ＶＧの回路構成］
電圧生成回路ＶＧ（図１）は、例えば、レギュレータ等の降圧回路及びチャージポンプ回路等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳが供給される電圧供給線に接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際して、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線に同時に出力する。電圧供給線から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
［ロウデコーダＲＤの回路構成］
ロウデコーダＲＤ（図１）は、例えば、デコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲに保持されたロウアドレスＲＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、ロウアドレスＲＡに対応するワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）を、対応する電圧供給線と導通させる。
［センスアンプモジュールＳＡＭの回路構成］
センスアンプモジュールＳＡＭは、例えば図３に示す様に、複数のビット線ＢＬに対応する複数のセンスアンプユニットＳＡＵ０～ＳＡＵ１５を備える。センスアンプユニットＳＡＵ０～ＳＡＵ１５は、それぞれ、ビット線ＢＬに接続されたセンスアンプＳＡと、センスアンプＳＡに接続された配線ＬＢＵＳと、配線ＬＢＵＳに接続されたラッチ回路ＳＤＬ，ＤＬ０～ＤＬｎ（ｎは自然数）と、配線ＬＢＵＳに接続されたプリチャージ用の充電トランジスタ５５（図４）と、を備える。センスアンプユニットＳＡＵ０～ＳＡＵ１５内の各配線ＬＢＵＳは、例えば、スイッチトランジスタＤＳＷを介して配線ＤＢＵＳ０～ＤＢＵＳ１５（以下、配線ＤＢＵＳ０～ＤＢＵＳ１５を、単に「配線ＤＢＵＳ」と呼ぶことがある。）に接続されている。尚、各配線ＤＢＵＳ０～ＤＢＵＳ１５には、プリチャージ用の充電トランジスタ６１が接続されている。
センスアンプＳＡは、図４に示す様に、センストランジスタ４１を備える。センストランジスタ４１は、ビット線ＢＬに流れる電流に応じて配線ＬＢＵＳの電荷を放電する。センストランジスタ４１のソース電極は接地電圧ＶＳＳが供給される電圧供給線に接続される。ドレイン電極は、スイッチトランジスタ４２を介して配線ＬＢＵＳに接続される。ゲート電極は、センスノードＳＥＮ、放電トランジスタ４３、ノードＣＯＭ、クランプトランジスタ４４及び耐圧トランジスタ４５を介してビット線ＢＬに接続される。尚、センスノードＳＥＮは、キャパシタ４８を介して内部制御信号線ＣＬＫＳＡに接続される。
また、センスアンプＳＡは、電圧転送回路を備える。電圧転送回路は、ラッチ回路ＳＤＬにラッチされたデータに応じて、ノードＣＯＭ及びセンスノードＳＥＮを、電圧ＶＤＤが供給される電圧供給線又は電圧ＶＳＲＣが供給される電圧供給線と選択的に導通させる。この電圧転送回路は、ノードＮ１と、ノードＮ１及びセンスノードＳＥＮの間に接続された充電トランジスタ４６と、ノードＮ１及びノードＣＯＭの間に接続された充電トランジスタ４９と、ノードＮ１及び電圧ＶＤＤが供給される電圧供給線の間に接続された充電トランジスタ４７と、ノードＮ１及び電圧ＶＳＲＣが供給される電圧供給線の間に接続された放電トランジスタ５０と、を備える。尚、充電トランジスタ４７及び放電トランジスタ５０のゲート電極は、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓに共通に接続されている。
尚、センストランジスタ４１、スイッチトランジスタ４２、放電トランジスタ４３、クランプトランジスタ４４、充電トランジスタ４６、充電トランジスタ４９及び放電トランジスタ５０は、例えば、エンハンスメント型のＮＭＯＳトランジスタである。耐圧トランジスタ４５は、例えば、デプレッション型のＮＭＯＳトランジスタである。充電トランジスタ４７は、例えば、ＰＭＯＳトランジスタである。
また、スイッチトランジスタ４２のゲート電極には、制御信号ＳＴＢが入力される。放電トランジスタ４３のゲート電極には、制御信号ＸＸＬが入力される。クランプトランジスタ４４のゲート電極には、制御信号ＢＬＣが入力される。耐圧トランジスタ４５のゲート電極には、制御信号ＢＬＳが入力される。充電トランジスタ４６のゲート電極には、制御信号ＨＬＬが入力される。充電トランジスタ４９のゲート電極には、制御信号ＢＬＸが入力される。これらの制御信号ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸは、シーケンサＳＱＣから出力される。
ラッチ回路ＳＤＬは、ノードＬＡＴ＿Ｓ，ＩＮＶ＿Ｓと、ノードＬＡＴ＿Ｓに接続された出力端子及びノードＩＮＶ＿Ｓに接続された入力端子を備えるインバータ５１と、ノードＬＡＴ＿Ｓに接続された入力端子及びノードＩＮＶ＿Ｓに接続された出力端子を備えるインバータ５２と、ノードＬＡＴ＿Ｓ及び配線ＬＢＵＳに接続されたスイッチトランジスタ５３と、ノードＩＮＶ＿Ｓ及び配線ＬＢＵＳに接続されたスイッチトランジスタ５４と、を備える。スイッチトランジスタ５３，５４は、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタ５３のゲート電極には、シーケンサＳＱＣから出力された制御信号ＳＴＬが入力される。スイッチトランジスタ５４には、シーケンサＳＱＣから出力された制御信号ＳＴＩが入力される。
ラッチ回路ＤＬ０～ＤＬｎは、ラッチ回路ＳＤＬとほぼ同様に構成されている。ただし、上述の通り、ラッチ回路ＳＤＬのノードＩＮＶ＿ＳはセンスアンプＳＡ中の充電トランジスタ４７及び放電トランジスタ５０のゲート電極と導通している。ラッチ回路ＤＬ０～ＤＬｎは、この点においてラッチ回路ＳＤＬと異なる。
スイッチトランジスタＤＳＷは、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタＤＳＷは、配線ＬＢＵＳ及び配線ＤＢＵＳの間に接続されている。スイッチトランジスタＤＳＷのゲート電極は、信号線ＤＢＳ（図３）を介してシーケンサＳＱＣに接続されている。
尚、図３に例示する様に、上述の制御信号ＳＴＢ，ＨＬＬ，ＸＸＬ，ＢＬＸ，ＢＬＣ，ＢＬＳを伝送する信号線は、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。また、上述の電圧ＶＤＤが供給される電圧供給線及び電圧ＶＳＲＣが供給される電圧供給線は、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。また、ラッチ回路ＳＤＬの制御信号ＳＴＩ及び制御信号ＳＴＬを伝送する信号線は、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。同様に、ラッチ回路ＤＬ０～ＤＬｎ中の制御信号ＳＴＩ及び制御信号ＳＴＬに対応する信号線ＴＩ０～ＴＩｎ，ＴＬ０～ＴＬｎは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。一方、上述の信号線ＤＢＳは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵに対応して複数設けられている。
［キャッシュメモリＣＭの回路構成］
キャッシュメモリＣＭは、例えば図３に示す様に、配線ＤＢＵＳと配線ＸＢＵＳ０～ＸＢＵＳ１５（以下、配線ＸＢＵＳ０～ＸＢＵＳ１５を、単に「配線ＸＢＵＳ」と呼ぶことがある。）に接続されたラッチ回路ＸＤＬ０～ＸＤＬ１５、を備える。ラッチ回路ＸＤＬ０～ＸＤＬ１５に含まれるデータＤＡＴ（図１）は、配線ＤＢＵＳを介して、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。即ち、読出動作時には、センスアンプモジュールＳＡＭにより読出されたデータ（読出データ）ＤＡＴは、一旦、ラッチ回路ＸＤＬ０～ＸＤＬ１５に保持され、その後、ラッチ回路ＸＤＬ０～ＸＤＬ１５から入出力制御回路Ｉ／Ｏに転送される。書込動作時には、入出力制御回路Ｉ／Ｏから送られてきたデータ（書込データ）ＤＡＴは、一旦、ラッチ回路ＸＤＬ０～ＸＤＬ１５に保持され、その後、ラッチ回路ＸＤＬ０～ＸＤＬ１５から、センスアンプモジュールＳＡＭに転送される。
ラッチ回路ＸＤＬ０～ＸＤＬ１５は、ノードＬＡＴ＿Ｘ，ＩＮＶ＿Ｘと、ノードＬＡＴ＿Ｘに接続された出力端子及びノードＩＮＶ＿Ｘに接続された入力端子を備えるインバータ７１と、ノードＬＡＴ＿Ｘに接続された入力端子及びノードＩＮＶ＿Ｘに接続された出力端子を備えるインバータ７２と、ノードＬＡＴ＿Ｘ及び配線ＸＢＵＳに接続されたスイッチトランジスタ７３と、ノードＩＮＶ＿Ｘ及び配線ＤＢＵＳに接続されたスイッチトランジスタ７４と、を備える。スイッチトランジスタ７３，７４は、例えば、ＮＭＯＳトランジスタである。ラッチ回路ＸＤＬ０～ＸＤＬ１５のスイッチトランジスタ７３のゲート電極には、変換回路８０から出力された制御信号ＸＴＬ０～ＸＴＬ１５が入力される。また、図示は省略するものの、ラッチ回路ＸＤＬ０～ＸＤＬ１５のスイッチトランジスタ７４のゲート電極には、変換回路８０から出力された制御信号ＸＴＩ０～ＸＴＩ１５が入力される。
ラッチ回路ＸＤＬ０～ＸＤＬ１５においてデータの入出力を行う場合、ラッチ回路ＸＤＬ０～ＸＤＬ１５のスイッチトランジスタ７３のゲート電極に制御信号ＸＴＬが入力されて、いずれかのスイッチトランジスタ７３がＯＮ状態となる。
［変換回路８０の回路構成］
ラッチ回路ＸＤＬ０～ＸＤＬ１５においてデータの入出力を行う場合、変換回路８０（図３）には、データキャッシュ制御回路９０から出力されたデータキャッシュ制御信号ＸＴＲＳが入力される。変換回路８０は、データキャッシュ制御信号ＸＴＲＳ及び図示しない制御信号を論理演算処理し、制御信号ＸＴＬ０～ＸＴＬｎのうちの一つを高電位状態とし、それ以外を低電位状態とする。
［データキャッシュ制御回路９０の回路構成］
ラッチ回路ＸＤＬ０～ＸＤＬ１５においてデータの入出力を行う場合、データキャッシュ制御回路９０は、カラムアドレスＣＡ（図１）をデコードし、その結果に応じてデータキャッシュ制御信号ＸＴＲＳを出力する。
［データキャッシュ反転制御回路９１の回路構成］
データキャッシュ反転制御回路９１は、データキャッシュ制御回路９０の出力信号に応じて生じ得るビット線ＢＬへのカップリングノイズを抑制する。データキャッシュ反転制御回路９１は、例えば、データキャッシュ制御回路９０の出力端子に接続された論理回路であっても良い。
［シーケンサＳＱＣの回路構成］
シーケンサＳＱＣ（図１）は、コマンドレジスタＣＭＲに保持されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ及び電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤＳＴをステータスレジスタＳＴＲに出力する。
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹが低電位状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹが高電位状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。端子ＲＹ／／ＢＹから出力される信号を、レディ／ビジー信号ＲＹ／／ＢＹという場合がある。
［入出力制御回路Ｉ／Ｏの回路構成］
入出力制御回路Ｉ／Ｏ（図１）は、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、データ信号入出力端子ＤＱ０～ＤＱ７に接続されたコンパレータ等の入力回路及びＯＣＤ（Off Chip Driver）回路等の出力回路と、を備える。また、入出力回路Ｉ／Ｏは、これら入力回路及び出力回路に接続されたシフトレジスタと、バッファ回路と、を備える。入力回路、出力回路、シフトレジスタ及びバッファ回路には、それぞれ、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
［論理回路ＣＴＲの回路構成］
論理回路ＣＴＲ（図１）は、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介して外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
［メモリダイＭＤの構造］
図５は、メモリダイＭＤの模式的な平面図である。図６は、図５に示す構造をＡ－Ａ´線及びＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。尚、図６はメモリダイＭＤの模式的な構成について説明するための図であり、具体的な構成の数、形状、配置等を示すものでは無い。図７は、図５のＣで示した部分におけるトランジスタ層ＬＴＲの模式的な拡大図である。図８は、図５のＤで示した部分の模式的な拡大図である。図９は、図８に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図１０は、図９のＦで示した部分の模式的な拡大図である。図１１は、図５のＧで示した部分の模式的な拡大図である。図１２は、図１１に示す構造をＨ－Ｈ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図１３は、図１１に示す構造をＩ－Ｉ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図１４は、図７に示す図の上に制御信号伝送配線ｍ１Ｌ０，ｍ１Ｒ０～ｍ１Ｌ１５，ｍ１Ｒ１５及び反転制御信号伝送配線ｍ１ＩＮＶＬ，ｍ１ＩＮＶＲを重ねて表示した模式図である。図１５は、図１４のＪで示した部分の模式的な拡大図である。図１６は、図１５のＫで示した部分をビット線ＢＬと共に示す模式図である。
メモリダイＭＤは、例えば図５に示す様に、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。また、メモリセルアレイ領域ＲＭＣＡは、Ｘ方向に並ぶ複数のメモリホール領域ＲＭＨと、これらメモリホール領域ＲＭＨの間に設けられた複数のコンタクト接続領域ＲＣ４Ｔと、を備える。また、メモリセルアレイ領域ＲＭＣＡのＸ方向の中央部には、フックアップ領域ＲＨＵが設けられている。また、メモリセルアレイ領域ＲＭＣＡのＹ方向の一端部には、Ｘ方向に並ぶ複数のメモリホール領域ＲＭＨに対応してＸ方向に並ぶ複数のコンタクト接続領域ＲＢＬＴが設けられている。また、半導体基板１００のＹ方向の端部には、周辺領域ＲＰが設けられている。周辺領域ＲＰは、半導体基板１００のＹ方向の端部に沿ってＸ方向に延伸する。
メモリダイＭＤは、例えば図６に示す様に、半導体基板１００と、半導体基板１００上に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられた配線層Ｄ０と、配線層Ｄ０の上方に設けられた配線層Ｄ１と、配線層Ｄ１の上方に設けられた配線層Ｄ２と、配線層Ｄ２の上方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの上方に設けられた配線層Ｍ０と、配線層Ｍ０の上方に設けられた配線層Ｍ１と、配線層Ｍ１の上方に設けられた配線層Ｍ２と、を備える。
［半導体基板１００の構造］
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。例えば図６に示す様に、半導体基板１００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域１００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域１００Ｐと、Ｎ型ウェル領域１００Ｎ及びＰ型ウェル領域１００Ｐが設けられていない半導体基板領域１００Ｓと、絶縁領域１００Ｉと、が設けられている。Ｎ型ウェル領域１００Ｎ、Ｐ型ウェル領域１００Ｐ及び半導体基板領域１００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。
［トランジスタ層ＬＴＲの構造］
例えば図６に示す様に、半導体基板１００の上面には、図示しない絶縁層を介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板１００の表面と対向する複数の電極ｇｃを含む。また、半導体基板１００の各領域及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。
配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
コンタクトＣＳは、Ｚ方向に延伸し、下端において半導体基板１００又は電極ｇｃの上面に接している。コンタクトＣＳと半導体基板１００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。コンタクトＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
尚、図７に示す様に、トランジスタ層ＬＴＲ（図６）のメモリホール領域ＲＭＨには、センスアンプ領域ＲＳＡ及びラッチ回路領域ＲＸＤＬが設けられている。また、トランジスタ層ＬＴＲ（図６）のフックアップ領域ＲＨＵには、ワード線スイッチ領域ＲＷＬＳＷが設けられている。また、トランジスタ層ＬＴＲ（図６）のメモリセルアレイ領域ＲＭＣＡに対してＹ方向にずれた領域には、データ制御領域ＲＹＬＯＧが設けられている。
センスアンプ領域ＲＳＡには、センスアンプモジュールＳＡＭ（図３）等が配置されている。ラッチ回路領域ＲＸＤＬには、キャッシュメモリＣＭ（図３）のラッチ回路ＸＤＬ０～ＸＤＬ１５等が配置されている。ワード線スイッチ領域ＲＷＬＳＷには、ロウデコーダＲＤ（図１）のスイッチ回路等が配置されている。
データ制御領域ＲＹＬＯＧには、データキャッシュ制御回路９０（図３）及びデータキャッシュ反転制御回路９１（図３）が配置されている。また、データ制御領域ＲＹＬＯＧには、センスアンプモジュールＳＡＭ（図１、図３）やキャッシュメモリＣＭ（図１、図３）を制御する制御回路（図示省略）が配置されている。
［配線層Ｄ０，Ｄ１，Ｄ２の構造］
例えば図６に示す様に、配線層Ｄ０，Ｄ１，Ｄ２に含まれる複数の配線は、メモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の構成の少なくとも一方に、電気的に接続される。
配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の配線ｄ０，ｄ１，ｄ２を含む。これら複数の配線ｄ０，ｄ１，ｄ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
［メモリセルアレイ層ＬＭＣＡのメモリホール領域ＲＭＨにおける構造］
例えば図８に示す様に、メモリセルアレイ層ＬＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、例えば、図９に示す様に、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。
メモリブロックＢＬＫは、例えば図９に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１０の下方には、導電層１１１が設けられている。導電層１１１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１１の下方には、導電層１１２が設けられている。導電層１１２は、半導体柱１２０の下端に接合された半導体層１１３と、半導体層１１３の下面に接する導電層１１４と、を備える。半導体層１１３は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等を含んでいても良い。導電層１１４は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層１１２及び導電層１１１の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１２は、ソース線ＳＬ（図２）として機能する。ソース線ＳＬは、例えば、メモリセルアレイ領域ＲＭＣＡ（図５）に含まれる全てのメモリブロックＢＬＫ（図２，図８）について共通に設けられている。
導電層１１１は、ソース側選択ゲート線ＳＧＳｂ（図２）及びこれに接続された複数のソース側選択トランジスタＳＴＳｂのゲート電極として機能する。導電層１１１は、メモリブロックＢＬＫ（図２，図８）毎に電気的に独立している。
また、複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図２）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ（図２，図８）毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図２）及びこれに接続された複数のメモリセルＭＣ（図２）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ（図２，図８）毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図２）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。また、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ（図２，図８，図１３）毎に電気的に独立している。
半導体柱１２０は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、１つのメモリストリングＭＳ（図２）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体柱である。半導体柱１２０は、例えば図９に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
半導体柱１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。図９の例では、半導体柱１２０の上端部と不純物領域１２１の下端部との境界線を、破線によって示している。不純物領域１２１は、コンタクトＣｈ及びコンタクトＶｙ（図６）を介してビット線ＢＬに接続される。
半導体柱１２０の下端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２２が設けられている。図９の例では、半導体柱１２０の下端部と不純物領域１２２の上端部との境界線を、破線によって示している。不純物領域１２２は、上記導電層１１２の半導体層１１３に接続されている。半導体柱１２０のうち、不純物領域１２２の直上に位置する部分は、ソース側選択トランジスタＳＴＳｂのチャネル領域として機能する。不純物領域１２２の外周面は、導電層１１１によって囲まれており、導電層１１１と対向している。
ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う略有底円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図１０に示す様に、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０と半導体層１１３との接触部を除く半導体柱１２０の外周面に沿ってＺ方向に延伸する。
尚、図１０には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
［メモリセルアレイ層ＬＭＣＡのコンタクト接続領域ＲＣ４Ｔにおける構造］
例えば、コンタクト接続領域ＲＣ４Ｔには、図１２に示す様に、Ｙ方向に並ぶ２つのブロック間絶縁層ＳＴの間においてＹ方向に並ぶ２つの絶縁層ＳＴＯが設けられている。また、これら２つの絶縁層ＳＴＯの間には、コンタクト接続小領域ｒＣ４Ｔが設けられている。また、ブロック間絶縁層ＳＴと絶縁層ＳＴＯとの間には、導電層接続小領域ｒ１１０が設けられている。これらの領域は、ブロック間絶縁層ＳＴに沿ってＸ方向に延伸する。
絶縁層ＳＴＯは、例えば図１２に示す様に、Ｚ方向に延伸し、下端において導電層１１２に接している。絶縁層ＳＴＯは、例えば酸化シリコン（ＳｉＯ２）を含む。
コンタクト接続小領域ｒＣ４Ｔは、Ｚ方向に並ぶ複数の絶縁層１１０Ａと、Ｚ方向に延伸する複数のコンタクトＣ４と、を備える。
絶縁層１１０Ａは、Ｘ方向に延伸する略板状の絶縁層である。絶縁層１１０Ａは、窒化シリコン（ＳｉＮ）等の絶縁層を含んでいても良い。Ｚ方向に並ぶ複数の絶縁層１１０Ａの間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
コンタクトＣ４は、例えば図１１に示す様に、Ｘ方向に複数並んでいる。コンタクトＣ４は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。例えば図１２に示す様に、コンタクトＣ４の外周面は、それぞれ絶縁層１１０Ａ及び絶縁層１０１によって囲われており、これらの絶縁層１１０Ａ及び絶縁層１０１に接している。尚、例えば図６に示す様に、コンタクトＣ４はＺ方向に延伸し、上端において配線層Ｍ０中の配線ｍ０と接続され、下端において配線層Ｄ２中の配線ｄ２と接続されている。
導電層接続小領域ｒ１１０は、例えば図１２に示す様に、Ｚ方向に並ぶ複数の導電層１１０の幅狭部１１０Ｃ４Ｔを備える。例えば図１１に示す様に、Ｘ方向において隣り合う２つのメモリホール領域ＲＭＨに含まれる複数の導電層１１０は、この幅狭部１１０Ｃ４Ｔを介してお互いに導通している。
［メモリセルアレイ層ＬＭＣＡのフックアップ領域ＲＨＵにおける構造］
フックアップ領域ＲＨＵ（図５、図８）には、複数の導電層１１０の一部が設けられている。また、フックアップ領域ＲＨＵには、複数のコンタクトＣＣが設けられている。これら複数のコンタクトＣＣはＺ方向に延伸し、下端において導電層１１０と接している。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。これら複数のコンタクトＣＣは、配線層Ｍ０，Ｍ１，Ｍ２中の配線ｍ０，ｍ１，ｍ２、コンタクトＣ４、配線層Ｄ０，Ｄ１，Ｄ２中の配線ｄ０，ｄ１，ｄ２及びコンタクトＣＳを介して、トランジスタＴｒのドレイン電極に接続されている。
［メモリセルアレイ層ＬＭＣＡのコンタクト接続領域ＲＢＬＴにおける構造］
コンタクト接続領域ＲＢＬＴには、例えば図１３に示す様に、Ｚ方向に並ぶ複数の絶縁層１１０Ａと、Ｚ方向に延伸するコンタクトＣ４ＢＬと、が設けられている。
コンタクトＣ４ＢＬは、例えば図１１に示す様に、Ｘ方向及びＹ方向に複数並んでいる。コンタクトＣ４ＢＬは、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。例えば図１３に示す様に、コンタクトＣ４ＢＬの外周面は、それぞれ絶縁層１１０Ａ及び絶縁層１０１によって囲われており、これらの絶縁層１１０Ａ及び絶縁層１０１に接している。尚、例えば図１３に示す様に、コンタクトＣ４ＢＬはＺ方向に延伸し、上端においてビット線ＢＬと接続されている。また、図示は省略するものの、コンタクトＣ４ＢＬは、下端において配線層Ｄ２中の配線ｄ２（図６）と接続されている。
［メモリセルアレイ領域ＲＭＣＡに対してＹ方向にずれた領域の構成］
図６に示す様に、メモリセルアレイ領域ＲＭＣＡに対してＹ方向にずれた領域（図５のＢ－Ｂ´線に対応する領域）には、Ｚ方向に延伸するコンタクトＣ３が備えられている。コンタクトＣ３は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。コンタクトＣ３の外周面は、コンタクトＣ４（図６）及びコンタクトＣ４ＢＬ（図１３）とは異なり、導電層１１０や絶縁層１０１ではなく、酸化シリコン（ＳｉＯ２）等の絶縁層１０２によって囲われている。尚、例えば図６に示す様に、コンタクトＣ３はＺ方向に延伸し、上端において配線層Ｍ０中の配線ｍ０と接続され、下端において配線層Ｄ２中の配線ｄ２と接続されている。
［配線層Ｍ０，Ｍ１，Ｍ２の構造］
例えば図６に示す様に、配線層Ｍ０，Ｍ１，Ｍ２に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びトランジスタ層ＬＴＲ中の構成の少なくとも一方に、電気的に接続される。
配線層Ｍ０は、それぞれ、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
配線層Ｍ１は、それぞれ、複数の配線ｍ１を含む。これら複数の配線ｍ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
配線層Ｍ２は、それぞれ、複数の配線ｍ２を含む。これら複数の配線ｍ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びアルミニウム（Ａｌ）等の金属膜の積層膜等を含んでいても良い。
尚、複数の配線ｍ０のうち、メモリホール領域ＲＭＨの上方に設けられたものは、ビット線ＢＬ（図２，図６，図１３）として機能する。ビット線ＢＬは、図６に示す様にＸ方向に並ぶと共に、図１３に示す様にＹ方向に延伸する。また、これら複数のビット線ＢＬは、それぞれ、各ストリングユニットＳＵ（図２，図１３）に含まれる１の半導体柱１２０に接続されている。また、例えば図１３に示す様に、これら複数のビット線ＢＬは、それぞれ、コンタクトＣ４ＢＬに接続されている。
また、図１４及び図１５に示す様に、複数の配線ｍ１のうち、ラッチ回路領域ＲＸＤＬの上方に設けられたものの一部は、３２本の制御信号伝送配線ｍ１Ｌ０，ｍ１Ｒ０～ｍ１Ｌ１５，ｍ１Ｒ１５として機能する。制御信号伝送配線ｍ１Ｌ０，ｍ１Ｒ０～ｍ１Ｌ１５，ｍ１Ｒ１５は、Ｘ方向に延伸すると共に、所定の間隔を取ってＹ方向に並んでいる。
また、図１４及び図１５に示す様に、複数の配線ｍ１のうち、ラッチ回路領域ＲＸＤＬの上方に設けられたものの一部は、２本の反転制御信号伝送配線ｍ１ＩＮＶＬ，ｍ１ＩＮＶＲとして機能する。反転制御信号伝送配線ｍ１ＩＮＶＬ，ｍ１ＩＮＶＲは、制御信号伝送配線ｍ１Ｒ７と制御信号伝送配線ｍ１Ｌ８との間の位置に配置されており、Ｘ方向に延伸すると共に、所定の間隔を取ってＹ方向に並んでいる。つまり、Ｙ方向に関して言うと、２本の反転制御信号伝送配線ｍ１ＩＮＶＬ，ｍ１ＩＮＶＲは、３２本の制御信号伝送配線ｍ１Ｌ０，ｍ１Ｒ０～ｍ１Ｌ１５，ｍ１Ｒ１５の中央位置に配置されている。
制御信号伝送配線ｍ１Ｌ０は、配線層Ｍ２の配線ｍ２Ｌ０及びコンタクトＣ３Ｌ０（図１５）等を介してデータキャッシュ制御回路９０（図７）に電気的に接続される。また、制御信号伝送配線ｍ１Ｌ０は、コンタクトＣ４（図６）及び配線層Ｄ２，Ｄ１，Ｄ０の配線ｄ２，ｄ１，ｄ０等を介して変換回路８０（図３）に電気的に接続されている。
また、制御信号伝送配線ｍ１Ｒ０は、配線層Ｍ２の配線ｍ２Ｒ０及びコンタクトＣ３Ｒ０（図１５）等を介してデータキャッシュ制御回路９０（図７）に電気的に接続される。また、制御信号伝送配線ｍ１Ｒ０は、コンタクトＣ４（図６）及び配線層Ｄ２，Ｄ１，Ｄ０の配線ｄ２，ｄ１，ｄ０等を介して変換回路８０（図３）に電気的に接続されている。
以下同様に、制御信号伝送配線ｍ１Ｌ１，ｍ１Ｒ１～ｍ１Ｌ１５，ｍ１Ｒ１５は、配線層Ｍ２の配線ｍ２Ｌ１，ｍ２Ｒ１～ｍ２Ｌ１５，ｍ２Ｒ１５及びコンタクトＣ３Ｌ１，Ｃ３Ｒ１～Ｃ３Ｌ１５，Ｃ３Ｒ１５（図１５）等を介してデータキャッシュ制御回路９０（図７）に電気的に接続される。また、制御信号伝送配線ｍ１Ｌ１，ｍ１Ｒ１～ｍ１Ｌ１５，ｍ１Ｒ１５は、コンタクトＣ４（図６）及び配線層Ｄ２，Ｄ１，Ｄ０の配線ｄ２，ｄ１，ｄ０等を介して変換回路８０（図３）に電気的に接続されている。
また、反転制御信号伝送配線ｍ１ＩＮＶＬは、配線層Ｍ２の配線ｍ２ＩＮＶＬ及びコンタクトＣ３ＩＮＶＬ（図１５）等を介してデータキャッシュ反転制御回路９１（図７）に電気的に接続されている。
また、反転制御信号伝送配線ｍ１ＩＮＶＲは、配線層Ｍ２の配線ｍ２ＩＮＶＲ及びコンタクトＣ３ＩＮＶＲ（図１５）等を介してデータキャッシュ反転制御回路９１（図７）に電気的に接続されている。
尚、上述したように、制御信号伝送配線ｍ１Ｌ０，ｍ１Ｒ０～ｍ１Ｌ１５，ｍ１Ｒ１５及び反転制御信号伝送配線ｍ１ＩＮＶＬ，ｍ１ＩＮＶＲ（図１４、図１５）はＸ方向に延伸する。これに対して、ビット線ＢＬ（図６、図１３）はＹ方向に延伸する。このため、制御信号伝送配線ｍ１Ｌ０，ｍ１Ｒ０～ｍ１Ｌ１５，ｍ１Ｒ１５及び反転制御信号伝送配線ｍ１ＩＮＶＬ，ｍ１ＩＮＶＲと、ビット線ＢＬとは、Ｚ方向位置は異なるが、図１６に示す様に、Ｘ―Ｙ平面をＺ方向に沿い見た場合に交差する（重なる）。この結果、制御信号伝送配線ｍ１Ｌ０，ｍ１Ｒ０～ｍ１Ｌ１５，ｍ１Ｒ１５及び反転制御信号伝送配線ｍ１ＩＮＶＬ，ｍ１ＩＮＶＲと、これら配線に近接しつつ交差する（重なる）ビット線ＢＬとの間には、容量性カップリングが生起し得る。
［読出動作の説明］
図１７は、読出動作について説明するための模式的な断面図である。図１８は、読出動作について説明するための模式的な波形図である。尚、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬＳと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬＵと呼ぶ場合がある。また、以下の説明では、動作の対象となっているストリングユニットＳＵに含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬＳに接続されたもの（以下、「選択メモリセルＭＣ」と呼ぶ場合がある。）に対して読出動作を実行する例について説明する。
読出動作のタイミングｔ１０１では、非選択ワード線ＷＬＵに読出パス電圧ＶＲＥＡＤを供給して、全てのメモリセルＭＣをＯＮ状態とする。また、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電圧ＶＳＧを供給する。電圧ＶＳＧは、選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域に電子のチャネルが形成され、これによって選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）がＯＮ状態となる程度の大きさを有する。
読出動作のタイミングｔ１０２では、選択ワード線ＷＬＳに、所定の読出電圧ＶＣＧＲを供給する。これにより、一部の選択メモリセルＭＣはＯＮ状態となり、残りの選択メモリセルＭＣはＯＦＦ状態となる。
読出動作のタイミングｔ１０３では、ビット線ＢＬに電圧ＶＤＤを供給する。例えば、図４に示すセンスアンプＳＡにおいて、トランジスタ４４，４５，４６，４７，４９をＯＮ状態にすると共にトランジスタ４２，４３をＯＦＦ状態にする。これにより、ビット線ＢＬ及びセンスノードＳＥＮに電圧ＶＤＤが供給され、これらの充電が開始される。また、例えば、ソース線ＳＬに電圧ＶＳＲＣを供給して、これらの充電を開始する。電圧ＶＳＲＣは、例えば、接地電圧ＶＳＳと同程度の大きさを有する。電圧ＶＳＲＣは、例えば、接地電圧ＶＳＳより大きく、電圧ＶＤＤより小さい電圧でも良い。
読出動作のタイミングｔ１０４では、センス動作を開始する。センス動作では、例えば、センスアンプモジュールＳＡＭ（図３）によって、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、このメモリセルＭＣの状態を示すデータを取得する。例えば、センスアンプＳＡ（図４）において、トランジスタ４３，４４，４５をＯＮ状態にすると共にトランジスタ４２，４６，４９をＯＦＦ状態にして、センスアンプＳＡのセンスノードＳＥＮをビット線ＢＬと導通させる。
ここで、例えばメモリセルＭＣがＯＮ状態だった場合、図１８中に点線で示した通り、ビット線ＢＬ及びセンスノードＳＥＮの電圧は比較的低くなる。これにより、センストランジスタ４１はＯＦＦ状態となる。一方、例えばメモリセルＭＣがＯＦＦ状態だった場合、図中に実線で示した通り、ビット線ＢＬ及びセンスノードＳＥＮの電圧は比較的高くなる。従って、センストランジスタ４１はＯＮ状態となる。
読出動作のタイミングｔ１０５では、センス動作を終了する。例えば、センスアンプＳＡ（図４）において、トランジスタ４４，４５をＯＮ状態にすると共にトランジスタ４２，４３，４６，４９をＯＦＦ状態にして、センスアンプＳＡのセンスノードＳＥＮをビット線ＢＬから電気的に切り離す。
読出動作のタイミングｔ１０６では、選択ワード線ＷＬＳ、非選択ワード線ＷＬＵ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に、接地電圧ＶＳＳを供給する。また、ビット線ＢＬに、電圧ＶＳＲＣを供給する。
尚、センス動作の実行後には、トランジスタ４２（図４）をＯＮ状態にして、センストランジスタ４１を配線ＬＢＵＳ（図３、図４）と導通させる。上述の通り、センストランジスタ４１は、メモリセルＭＣのＯＮ状態／ＯＦＦ状態に応じてＯＦＦ状態又はＯＮ状態となる。従って、配線ＬＢＵＳの電荷は、メモリセルＭＣのＯＮ状態／ＯＦＦ状態に応じて放電又は維持される。また、センスアンプユニットＳＡＵ（図３、図４）内のラッチ回路ＳＤＬ，ＤＬ０~ＤＬｎのいずれかが配線ＬＢＵＳと導通し、このラッチ回路ＳＤＬ，ＤＬ０~ＤＬｎによって配線ＬＢＵＳのデータがラッチされる。
読出動作においては、上記メモリセルＭＣの状態を示すデータを読出データとしても良い。また、読出動作においては、上記メモリセルＭＣの状態を示すデータにＡＮＤ、ＯＲ等の演算処理を実行し、演算結果を読出データとしても良い。読出データは、図３、図４に示す、配線ＬＢＵＳ、スイッチトランジスタＤＳＷ、配線ＤＢＵＳを介して、キャッシュメモリＣＭ（図１、図３）に転送される。
尚、以下の説明では、図１８のタイミングｔ１０３からタイミングｔ１０４までの期間を、「充電期間Ｉ」と呼ぶ場合がある。また、タイミングｔ１０４からタイミングｔ１０５までの期間を、「センス動作期間ＩＩ」と呼ぶ場合がある。
［データ転送動作の説明］
読出動作によって取得された読出データをメモリダイＭＤから出力する場合、データ転送動作が実行される。データ転送動作は、例えば、キャッシュメモリＣＭ（図１）にラッチされた読出データ等のデータＤＡＴを入出力回路Ｉ／Ｏ（図１）に転送したり、入出力回路Ｉ／Ｏ（図１）から入力された書込データ等のデータＤＡＴをキャッシュメモリＣＭ（図１）に転送したりする動作である。
図１９は、データ転送動作について説明するための模式的な波形図である。
尚、読出動作及び書込動作の最小単位である１ページは、例えば、１６分割されている。以下、この様に１６分割された１つの分割単位を「ティア」と呼ぶ場合がある。また、これら１６個のティアは、更に、ティアＬとティアＲとに分割されている。データ転送動作に際しては、これら１６個のティアＬ、ティアＲが順次選択され、選択されたティアＬ、ティアＲに対応するデータが順次転送される。
また、図１９には、データキャッシュ制御回路９０（図３、図７）の出力信号として、データキャッシュ制御信号ＸＴＲＳ＿Ｌ＜０＞，ＸＴＲＳ＿Ｒ＜０＞～ＸＴＲＳ＿Ｌ＜１５＞，ＸＴＲＳ＿Ｒ＜１５＞を図示している。データキャッシュ制御信号ＸＴＲＳ＿Ｌ＜０＞～ＸＴＲＳ＿Ｌ＜１５＞は、それぞれ、１つ目～１６個目のティアＬに対応する信号である。データキャッシュ制御信号ＸＴＲＳ＿Ｒ＜０＞～ＸＴＲＳ＿Ｒ＜１５＞は、それぞれ、１つ目～１６個目のティアＲに対応する信号である。
尚、データキャッシュ制御回路９０（図７）から出力されたデータキャッシュ制御信号ＸＴＲＳ＿Ｌ＜０＞，ＸＴＲＳ＿Ｒ＜０＞～ＸＴＲＳ＿Ｌ＜１５＞，ＸＴＲＳ＿Ｒ＜１５＞は、図１４及び図１５を参照して説明した制御信号伝送配線ｍ１Ｌ０，ｍ１Ｒ０～ｍ１Ｌ１５，ｍ１Ｒ１５を介して、変換回路８０（図３）に伝送される。
また、図１９には、データキャッシュ反転制御回路９１（図３、図７）の出力信号として、データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｌ，ＸＴＲＳ＿ＩＮＶ＿Ｒを図示している。データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｌは、例えば、データキャッシュ制御信号ＸＴＲＳ＿Ｌ＜０＞～ＸＴＲＳ＿Ｌ＜１５＞の全ての信号をＯＲ演算したものを、反転した信号である。データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｒは、例えば、データキャッシュ制御信号ＸＴＲＳ＿Ｒ＜０＞～ＸＴＲＳ＿Ｒ＜１５＞の全ての信号をＯＲ演算したものを、反転した信号である。
尚、データキャッシュ反転制御回路９１（図７）から出力されたデータキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｌ，ＸＴＲＳ＿ＩＮＶ＿Ｒは、図１４及び図１５を参照して説明した反転制御信号伝送配線ｍ１ＩＮＶＬ，ｍ１ＩＮＶＲに伝送される。
図１９に示す様に、データ転送動作が開始される直前のタイミングでは、データキャッシュ制御信号ＸＴＲＳ＿Ｌ＜０＞，ＸＴＲＳ＿Ｒ＜０＞～ＸＴＲＳ＿Ｌ＜１５＞，ＸＴＲＳ＿Ｒ＜１５＞が低電位状態に設定されている。また、データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｌ，ＸＴＲＳ＿ＩＮＶ＿Ｒが高電位状態に設定されている。
データ転送動作のタイミングｔ２０１では、データキャッシュ制御信号ＸＴＲＳ＿Ｌ＜０＞が高電位状態に遷移すると共に、データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｌが低電位状態に遷移する。
データ転送動作のタイミングｔ２０１～ｔ２０３の間の期間においては、１つ目のティアＬに対応するデータを転送する。
例えば、１つ目のティアＬのデータを入出力回路Ｉ／Ｏ（図１）に転送する場合には、図３を参照して説明した配線ＸＢＵＳ０～ＸＢＵＳ１５を充電する。次に、変換回路８０によって制御信号ＸＴＬ０を高電位状態とし、制御信号ＸＴＬ１～ＸＴＬｎを低電位状態とする。これにより、キャッシュメモリＣＭ０のラッチ回路ＸＤＬ０～ＸＤＬ０１５のデータが、配線ＸＢＵＳ０～ＸＢＵＳ１５に転送される。次に、配線ＸＢＵＳ０～ＸＢＵＳ１５をバスＤＢ（図１）と導通させる。これにより、配線ＸＢＵＳ０～ＸＢＵＳ１５のデータが、入出力回路Ｉ／Ｏ（図１）に転送される。以下同様に、配線ＸＢＵＳ０～ＸＢＵＳ１５を順次充電し、制御信号ＸＴＬ１～ＸＴＬ１５のうちの一つを順次高電位状態とし、配線ＸＢＵＳ０～ＸＢＵＳ１５を順次バスＤＢ（図１）と導通させる。
また、例えば、１つ目のティアＬのデータを入出力回路Ｉ／Ｏ（図１）から取得する場合には、配線ＸＢＵＳ０～ＸＢＵＳ１５をバスＤＢ（図１）と導通させる。これにより、入出力回路Ｉ／Ｏ（図１）のデータが、配線ＸＢＵＳ０～ＸＢＵＳ１５に転送される。次に、変換回路８０によって制御信号ＸＴＬ０を高電位状態とし、制御信号ＸＴＬ１～ＸＴＬ１５を低電位状態とする。これにより、配線ＸＢＵＳ０～ＸＢＵＳ１５のデータが、ラッチ回路ＸＤＬ０に転送される。以下同様に、配線ＸＢＵＳ０～ＸＢＵＳ１５を順次バスＤＢ（図１）と導通させ、制御信号ＸＴＬ１～ＸＴＬ１５のうちの一つを順次高電位状態とする。
データ転送動作のタイミングｔ２０２では、データキャッシュ制御信号ＸＴＲＳ＿Ｒ＜０＞が高電位状態に遷移すると共に、データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｒが低電位状態に遷移する。
データ転送動作のタイミングｔ２０２～ｔ２０５の間の期間においては、１つ目のティアＲに対応するデータを転送する。
データ転送動作のタイミングｔ２０３では、データキャッシュ制御信号ＸＴＲＳ＿Ｌ＜０＞が低電位状態に遷移すると共に、データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｌが高電位状態に遷移する。
データ転送動作のタイミングｔ２０４では、データキャッシュ制御信号ＸＴＲＳ＿Ｌ＜１＞が高電位状態に遷移すると共に、データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｌが低電位状態に遷移する。
データ転送動作のタイミングｔ２０４～ｔ２０７の間の期間においては、２つ目のティアＬに対応するデータを転送する。
データ転送動作のタイミングｔ２０５では、データキャッシュ制御信号ＸＴＲＳ＿Ｒ＜０＞が低電位状態に遷移すると共に、データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｒが高電位状態に遷移する。
データ転送動作のタイミングｔ２０６では、データキャッシュ制御信号ＸＴＲＳ＿Ｒ＜１＞が高電位状態に遷移すると共に、データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｒが低電位状態に遷移する。
データ転送動作のタイミングｔ２０６～ｔ２０８の間の期間においては、２つ目のティアＲに対応するデータを転送する。
データ転送動作のタイミングｔ２０７では、データキャッシュ制御信号ＸＴＲＳ＿Ｌ＜１＞が低電位状態に遷移すると共に、データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｌが高電位状態に遷移する。
以下同様に、データキャッシュ制御信号ＸＴＲＳ＿Ｌ＜２＞～ＸＴＲＳ＿Ｌ＜１５＞が、順次高電位状態に遷移する。また、データキャッシュ制御信号ＸＴＲＳ＿Ｌ＜２＞～ＸＴＲＳ＿Ｌ＜１５＞のいずれかが高電位状態に遷移するタイミングで、データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｌが低電位状態に遷移する。また、データキャッシュ制御信号ＸＴＲＳ＿Ｒ＜２＞～ＸＴＲＳ＿Ｒ＜１５＞のいずれかが低電位状態に遷移するタイミングで、データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｌが高電位状態に遷移する。また、３つ目～１６個目のティアＬに対応するデータを転送する。
同様に、データキャッシュ制御信号ＸＴＲＳ＿Ｒ＜２＞～ＸＴＲＳ＿Ｒ＜１５＞が、順次高電位状態に遷移する。また、データキャッシュ制御信号ＸＴＲＳ＿Ｒ＜２＞～ＸＴＲＳ＿Ｒ＜１５＞のいずれかが高電位状態に遷移するタイミングで、データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｒが低電位状態に遷移する。また、データキャッシュ制御信号ＸＴＲＳ＿Ｒ＜２＞～ＸＴＲＳ＿Ｒ＜１５＞のいずれかが低電位状態に遷移するタイミングで、データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｒが高電位状態に遷移する。また、３つ目～１６個目のティアＲに対応するデータを転送する。
［読出動作時におけるカップリングノイズの影響］
読出動作とデータ転送動作とは、独立したタイミング（非同期のタイミング）で実行可能である。ここで、上述の通り、制御信号伝送配線ｍ１Ｌ０，ｍ１Ｒ０～ｍ１Ｌ１５，ｍ１Ｒ１５及び反転制御信号伝送配線ｍ１ＩＮＶＬ，ｍ１ＩＮＶＲと、これら配線に近接しつつ交差する（重なる）ビット線ＢＬとの間には、容量性カップリングが生起し得る（図１６参照）。従って、読出動作中にデータ転送動作が実行された場合、ＯＦＦ状態の選択メモリセルＭＣに接続されたビット線ＢＬの電圧が容量結合によって引き下げられ、選択メモリセルＭＣのデータがＯＮ状態であると判定されてしまう虞がある。また、ＯＮ状態の選択メモリセルＭＣに接続されたビット線ＢＬの電圧が容量結合によって引き上げられ、選択メモリセルＭＣのデータがＯＦＦ状態であると判定されてしまう虞がある。
［読出動作時におけるノイズ補償］
上述の通り、本実施形態に係る半導体記憶装置は、反転制御信号伝送配線ｍ１ＩＮＶＬ，ｍ１ＩＮＶＲを備える。また、本実施形態に係るデータ転送動作においては、制御信号伝送配線ｍ１Ｌ０，ｍ１Ｒ０～ｍ１Ｌ１５，ｍ１Ｒ１５を介して伝送されるデータキャッシュ制御信号ＸＴＲＳ＿Ｌ＜０＞，ＸＴＲＳ＿Ｒ＜０＞～ＸＴＲＳ＿Ｌ＜１５＞，ＸＴＲＳ＿Ｒ＜１５＞が反転するタイミングで、反転制御信号伝送配線ｍ１ＩＮＶＬ，ｍ１ＩＮＶＲに伝送されるデータキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｌ，ＸＴＲＳ＿ＩＮＶ＿Ｒを反転させる。この様な方法によれば、容量性カップリングに起因するビット線ＢＬへのノイズを抑制することが可能である。
尚、データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｌ，ＸＴＲＳ＿ＩＮＶ＿Ｒは、データ転送動作が実行される際に常に発生させても良いし、データ転送動作が特定のタイミングで実行される場合にのみ発生させても良い。例えば、図１８を参照して説明した充電期間Ｉ及びセンス動作期間ＩＩの少なくとも一方において、データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｌ，ＸＴＲＳ＿ＩＮＶ＿Ｒを発生させても良い。
例えば、図２０の例では、充電期間Ｉにおいて、図１９を参照して説明したタイミングｔ２０１の動作が実行されている。また、センス動作期間ＩＩにおいて、図１９を参照して説明したタイミングｔ２０２の動作が実行されている。
［第２実施形態］
次に第２実施形態について説明する。第２実施形態に係るメモリダイＭＤは、基本的には、第１実施形態に係るメモリダイＭＤと同様に構成されている。ただし、第１実施形態では、読出動作時において、ビット線に生ずるカップリングノイズを抑制することを目的としていたのに対して、第２実施形態では、書込動作時において、ビット線に生ずるカップリングノイズを抑制することを目的とする。
［書込動作の説明］
図２１は、書込動作について説明するための模式的な断面図である。図２２は、書込動作について説明するための模式的な波形図である。
書込動作のタイミングｔ３０１では、例えば、複数の選択メモリセルＭＣのうち閾値電圧の調整を行うもの（以下、「書込メモリセルＭＣ」と呼ぶ場合がある。）に接続されたビット線ＢＬＷに電圧ＶＳＲＣを供給し、複数の選択メモリセルＭＣのうち閾値電圧の調整を行わないもの（以下、「禁止メモリセルＭＣ」と呼ぶ場合がある。）に接続されたビット線ＢＬＰに電圧ＶＤＤを供給する。
書込動作のタイミングｔ３０２では、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに書込パス電圧ＶＰＡＳＳが供給される。また、ドレイン側選択ゲート線ＳＧＤに、電圧ＶＳＧＤが供給される。書込パス電圧ＶＰＡＳＳは、メモリセルＭＣの閾値電圧に拘わらずメモリセルＭＣがＯＮ状態となる程度の大きさを有する。電圧ＶＳＧＤは、ビット線ＢＬの電圧に応じてドレイン側選択トランジスタＳＴＤがＯＮ状態又はＯＦＦ状態となる程度の大きさを有する。
ここで、例えば図２１に示す様に、ビット線ＢＬＷには電圧ＶＳＲＣが供給されている。また、ドレイン側選択ゲート線ＳＧＤに供給される電圧ＶＳＧＤからビット線ＢＬＷに供給される電圧ＶＳＲＣを減じた電圧は、ドレイン側選択トランジスタＳＴＤの閾値よりも大きい。そのため、ドレイン側選択トランジスタＳＴＤはＯＮ状態となる。また、ビット線ＢＬＷに接続された半導体柱１２０のチャネルには、電圧ＶＳＲＣが供給される。
一方、ビット線ＢＬＰには電圧ＶＤＤが供給されている。また、ドレイン側選択ゲート線ＳＧＤに供給される電圧ＶＳＧＤからビット線ＢＬＰに供給される電圧ＶＤＤを減じた電圧は、ドレイン側選択トランジスタＳＴＤの閾値よりも小さい。そのため、ドレイン側選択トランジスタＳＴＤはＯＦＦ状態となる。また、ビット線ＢＬＰに接続された半導体柱１２０のチャネルは、電気的にフローティング状態となる。また、ビット線ＢＬＰに接続された半導体柱１２０のチャネルの電位は選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵとの容量結合によって、例えば書込パス電圧ＶＰＡＳＳ程度まで上昇する。
書込動作のタイミングｔ３０３では、選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳよりも大きい。
ここで、ビット線ＢＬＷに接続された半導体柱１２０のチャネルには、電圧ＶＳＲＣが供給されている。そのため、ビット線ＢＬＷに接続された半導体柱１２０のチャネルと選択ワード線ＷＬＳとの間には、比較的大きい電界が発生する。これにより、半導体柱１２０のチャネル中の電子がトンネル絶縁膜１３１（図１０）を介して電荷蓄積膜１３２（図１０）中にトンネルする。これにより、書込メモリセルＭＣの閾値電圧は増大する。
一方、ビット線ＢＬＰに接続された半導体柱１２０のチャネルの電位は、書込パス電圧ＶＰＡＳＳ程度となっている。そのため、ビット線ＢＬＰに接続された半導体柱１２０のチャネルと選択ワード線ＷＬＳとの間に発生する電界は、上記したビット線ＢＬＷに接続された半導体柱１２０のチャネルと選択ワード線ＷＬＳとの間に発生する電界よりも小さい。従って、半導体柱１２０のチャネル中の電子は電荷蓄積膜１３２（図１０）中にトンネルしない。従って、禁止メモリセルＭＣの閾値電圧は増大しない。
尚、以下の説明では、タイミングｔ３０２からタイミングｔ３０３までの期間を、「充電期間ＩＩＩ」と呼ぶ場合がある。また、タイミングｔ３０３からタイミングｔ３０４までの期間を、「プログラム動作期間ＩＶ」と呼ぶ場合がある。
［書込動作時におけるカップリングノイズの影響］
前述したように、書込動作とデータ転送動作とは、独立したタイミング（非同期のタイミング）で実行可能である。ここで、上述の通り、制御信号伝送配線ｍ１Ｌ０，ｍ１Ｒ０～ｍ１Ｌ１５，ｍ１Ｒ１５及び反転制御信号伝送配線ｍ１ＩＮＶＬ，ｍ１ＩＮＶＲと、これら配線に近接しつつ交差する（重なる）ビット線ＢＬとの間には、容量性カップリングが生起し得る（図１６参照）。従って、書込動作中にデータ転送動作が実行された場合、ビット線ＢＬＰの電圧が容量結合によって引き下げられ、ビット線ＢＬＰに接続されたドレイン側選択トランジスタＳＴＤがＯＮ状態となってしまい、禁止メモリセルＭＣの閾値電圧が増大してしまう虞がある。また、ビット線ＢＬＷの電圧が容量結合によって引き上げられ、ビット線ＢＬＷに接続されたドレイン側選択トランジスタＳＴＤがＯＦＦ状態となってしまい、禁止メモリセルＭＣの閾値電圧が増大しなくなってしまう虞がある。
［書込動作時におけるノイズ補償］
本実施形態においても、第１実施形態と同様の方法によって、容量性カップリングに起因するビット線ＢＬへのノイズを抑制することが可能である。
尚、データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｌ，ＸＴＲＳ＿ＩＮＶ＿Ｒは、データ転送動作が実行される際に常に発生させても良いし、データ転送動作が特定のタイミングで実行される場合にのみ、発生させても良い。例えば、図２１を参照して説明した充電期間ＩＩＩ及びプログラム動作期間ＩＶの少なくとも一方において、データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｌ，ＸＴＲＳ＿ＩＮＶ＿Ｒを発生させても良い。
例えば、図２３の例では、充電期間ＩＩＩにおいて、図１９を参照して説明したタイミングｔ２０３～ｔ２０６の動作が実行されている。また、プログラム動作期間ＩＶにおいて、図１９を参照して説明したタイミングｔ２０７以降の動作が実行されている。
また、第２実施形態に係る半導体記憶装置においては、第１実施形態に係る半導体記憶装置と同様に、図１８を参照して説明した充電期間Ｉ及びセンス動作期間ＩＩの少なくとも一方において、データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｌ，ＸＴＲＳ＿ＩＮＶ＿Ｒを発生させても良い。
［その他の実施形態］
以上、第１実施形態及び第２実施形態に係る半導体記憶装置について説明した。しかしながら、この様な半導体記憶装置はあくまでも例示に過ぎず、具体的な構成、動作等は適宜調整可能である。
例えば、上記第１実施形態及び第２実施形態に係る半導体記憶装置は、反転制御信号伝送配線ｍ１ＩＮＶＬ，ｍ１ＩＮＶＲ（２本の反転制御信号伝送配線）を１組備えていた。しかしながら、例えば、第１実施形態又は第２実施形態に係る半導体記憶装置に、複数組の反転制御信号伝送配線ｍ１ＩＮＶＬ，ｍ１ＩＮＶＲを設けても良い。この様な場合には、これら複数組の反転制御信号伝送配線ｍ１ＩＮＶＬ，ｍ１ＩＮＶＲを、分散して配置しても良い。例えば、第１実施形態又は第２実施形態に係る半導体記憶装置に７組の反転制御信号伝送配線ｍ１ＩＮＶＬ，ｍ１ＩＮＶＲが設けられる場合には、３２本の制御信号伝送配線ｍ１Ｌ０，ｍ１Ｒ０～ｍ１Ｌ１５，ｍ１Ｒ１５のうち、４本おきに、１組の反転制御信号伝送配線ｍ１ＩＮＶＬ，ｍ１ＩＮＶＲを備えるようにしても良い。
また、上記第１実施形態及び第２実施形態では、データ転送動作において、データキャッシュ制御信号ＸＴＲＳ＿Ｌ＜０＞，ＸＴＲＳ＿Ｒ＜０＞～ＸＴＲＳ＿Ｌ＜１５＞，ＸＴＲＳ＿Ｒ＜１５＞のいずれかが反転するタイミングと、データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｌ，ＸＴＲＳ＿ＩＮＶ＿Ｒのいずれかが反転するタイミングと、が一致していた。しかしながら、これらのタイミングは、厳密に一致していなくても良い。ただし、ノイズ抑制の観点からは、データキャッシュ制御信号ＸＴＲＳ＿Ｌ＜０＞，ＸＴＲＳ＿Ｒ＜０＞～ＸＴＲＳ＿Ｌ＜１５＞，ＸＴＲＳ＿Ｒ＜１５＞の反転が開始されてから終了するまでの期間の少なくとも一部と、データキャッシュ反転制御信号ＸＴＲＳ＿ＩＮＶ＿Ｌ，ＸＴＲＳ＿ＩＮＶ＿Ｒの反転が開始されてから終了するまでの期間の少なくとも一部と、が重なることが望ましい。
また、上記第１実施形態及び第２実施形態では、制御信号伝送配線ｍ１Ｌ０，ｍ１Ｒ０～ｍ１Ｌ１５，ｍ１Ｒ１５とビット線ＢＬとの間のカップリングノイズを抑制しているが、本発明はこれに限定するものではない。例えば、配線ｍ０，ｍ１，ｍ２のうち、任意の２本の配線の間のカップリングノイズを抑制する場合にも、本発明を適用することができる。
また、上記実施形態では、読出動作及び書込動作に対して非同期に信号状態（Ｈ状態、Ｌ状態）が変化するデータキャッシュ制御信号ＸＴＲＳにより生ずるカップリングノイズを抑制しているが、本発明はこれに限定するものではない。例えば、読出動作及び書込動作に対して同期して信号状態（Ｈ状態、Ｌ状態）が変化する信号により生ずるカップリングノイズを抑制する場合にも、本発明を適用することができる。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
９０・・・データキャッシュ制御回路、９１・・・データキャッシュ反転制御回路、１１０・・・導電層、１２０・・・半導体柱、ＭＤ・・・メモリダイ、ＭＣＡ・・・メモリセルアレイ、ＰＣ・・・周辺回路、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ｍ１Ｌ０，ｍ１Ｒ０～ｍ１Ｌ１５，ｍ１Ｒ１５・・・制御信号伝送配線、ｍ１ＩＮＶＬ，ｍ１ＩＮＶＲ・・・反転制御信号伝送配線。

Claims (5)

  1. 基板と、
    前記基板の表面と交差する第１方向に並び、前記第１方向と交差する第２方向に延伸する複数の第１導電層と、
    前記第１方向に延伸し、前記複数の第１導電層と対向する第１半導体柱と、
    前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第１方向から見て前記第１半導体柱と重なる位置に設けられた第１ビット線と、
    前記第１方向から見て前記第１ビット線と重なる部分を含む第１配線と、
    前記第１方向から見て前記第１ビット線と重なる部分を含む第２配線と
    を備え、
    前記第１配線の電圧が高電位状態から低電位状態に遷移するまでの所定の期間を第１期間とし、
    前記第２配線の電圧が低電位状態から高電位状態に遷移するまでの所定の期間を第２期間とすると、
    前記第２期間の少なくとも一部は、前記第１期間の少なくとも一部と重なる
    半導体記憶装置。
  2. 前記第１配線の電圧が低電位状態から高電位状態に遷移するまでの期間であって、前記第１期間よりも後の所定の期間を第３期間とし、
    前記第２配線の電圧が高電位状態から低電位状態に遷移するまでの期間であって、前記第２期間よりも後の所定の期間を第４期間とすると、
    前記第４期間の少なくとも一部は、前記第３期間の少なくとも一部と重なる
    請求項１記載の半導体記憶装置。
  3. 前記第１方向から見て前記第１ビット線と重なる部分を含む第３配線を備え、
    前記第３配線の電圧が高電位状態から低電位状態に遷移するまでの期間であって、前記第３期間よりも後の所定の期間を第５期間とし、
    前記第２配線の電圧が低電位状態から高電位状態に遷移するまでの期間であって、前記第４期間よりも後の所定の期間を第６期間とすると、
    前記第６期間の少なくとも一部は、前記第５期間の少なくとも一部と重なる
    請求項２記載の半導体記憶装置。
  4. 前記第１期間及び前記第２期間は、読出動作において、前記第１ビット線に対する充電が開始されてから、前記第１ビット線に対するセンス動作が終了するまでの間の期間に含まれる
    請求項１～３のいずれか１項記載の半導体記憶装置。
  5. 前記第１期間及び前記第２期間は、書込動作において、前記第１ビット線に対する充電が開始されてから、前記複数の第１導電層のいずれかに対するプログラム電圧の供給が終了するまでの間の期間に含まれる
    請求項１～３のいずれか１項記載の半導体記憶装置。
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