JP2015164083A - 半導体装置 - Google Patents

Abstract

【課題】レイアウト面積の増加を招くことなくカップリングノイズの影響を抑制して高速なデータ転送の品質向上が可能なデータバスを備える半導体装置を提供する。
【解決手段】本発明の半導体装置は、隣接する配線Ｌａ（１）、Ｌａ（２）を含むデータバスと、隣接する配線Ｌｂ（１）、Ｌｂ（２）を含むデータバスと、配線Ｌａ（１）、Ｌｂ（１）の間に接続され制御信号Ｓ１に応答して活性化されるバッファ回路１０（１）と、配線Ｌａ（２）、Ｌｂ（２）の間に接続され制御信号Ｓ２に応答して活性化されるバッファ回路１０（２）と、配線Ｌｂ（２）に接続され制御信号Ｓ３に応答して活性化されるバッファ回路１１を備える。制御信号Ｓ１は第１の期間にバッファ回路１０（１）を活性化し、制御信号Ｓ２は第１の期間より所定時間だけ遅延した第２の期間にバッファ回路１０（２）を活性化し、制御信号Ｓ３は第２の期間の開始前にバッファ回路１１を活性化する。
【選択図】図５

Description

本発明は、データを伝送する配線群を含むデータバスを備える半導体装置に関する。

近年、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置の大容量化と高速化に伴い、配線を高密度に配置したデータバスを経由して高速にデータを伝送可能な構成が要求されている。このような構成を有する半導体装置において、データバスの配線同士が互いに近接配置される状態で高速なデータ転送が行われると、隣接する配線から受けるカップリングノイズの影響が大きくなる。その結果、高速なデータ転送が可能なデータバスにおける伝送品質が劣化する恐れがある。従来から、このような問題への対策として、半導体装置内のデータバスを構成する複数の配線の伝送品質を良好にするための配線構造が提案されている（例えば、特許文献１参照）。

特開２０１２−１１４２１５号公報

特許文献１に開示された配線構造によれば、データバスを構成する複数の配線を上下２層の配線層に配置し、それぞれの配線にシールド線を隣接させ、積層方向で互いに重ならないように配置されている。このような配線構造により、隣接する配線同士のカップリング容量を低減でき、データバスのカップリングノイズの影響を抑制して伝送品質の向上を図ることができる。しかしながら、このような配線構造を採用する場合、本来必要な配線を配置するスペースに加えてシールド線を配置する余分なスペースが必要となる。特に、半導体装置の高速化に伴うデータバスの配線本数の増加を考慮すると、上記配線構造を採用した場合のレイアウト面積の大幅な増加という弊害は避けられない。このように、従来の半導体装置においては、高速なデータ転送に用いるデータバスに対し、レイアウト面積の増加を招くことなく良好な伝送性能を確保し得る構成を実現することは困難であった。

上記課題を解決するために、本発明の半導体装置は、互いに隣接する第１の配線及び第２の配線を含む第１のデータバスと、互いに隣接する第３の配線及び第４の配線を含む第２のデータバスと、前記第１の配線に接続された入力ノードと前記第３の配線に接続された出力ノードとを有し、第１の制御信号に応答して活性化される第１のバッファ回路と、前記第２の配線に接続された入力ノードと前記第４の配線に接続された出力ノードとを有し、第２の制御信号に応答して活性化される第２のバッファ回路と、前記第４の配線に接続された入出力ノードを有し、第３の制御信号に応答して活性化される第３のバッファ回路とを備えて構成され、前記第１の制御信号は、第１の期間に前記第１のバッファ回路を活性化し、前記第２の制御信号は、前記第１の期間より所定時間だけ遅延した第２の期間に前記第２のバッファ回路を活性化し、前記第３の制御信号は、前記第２の期間の開始前に、前記第３のバッファ回路を活性化することを特徴としている。

本発明の半導体装置においては、入力側の第１のデータバスを構成する第１及び第２の配線にそれぞれ接続される第１及び第２のバッファ回路は、互いに異なるタイミングで活性化される。そして、出力側の第２のデータバスを構成する第３及び第４の配線を駆動する際、最初に第１のバッファ回路を活性化して第１の期間に第３の配線を駆動するとともに、第４の配線の電圧レベルを保持する第３のバッファ回路を一定時間だけ活性化した後、第２のバッファ回路を活性化して第２の期間に第４の配線を駆動する。よって、先行する第１のバッファ回路の駆動に伴い第３の配線のデータ遷移時に隣接する第４の配線がカップリングノイズを受ける場合であっても、その影響を第３のバッファ回路によって抑制することができるため、レイアウト面積の増加を招くことなく、高速なデータ転送に用いるデータバスにおける良好な伝送性能を保つことができる。

以上述べたように本発明によれば、半導体装置の高速なデータ転送に用いるデータバスに対し、隣接する配線の駆動能力を高めることでカップリングノイズに起因する電圧レベルの変動を抑制するとともに、転送タイミングのデータパターンへの依存性の低減と、後段のデータラッチマージンの減少を可能とし、レイアウト面積を増加させることなく高速なデータ転送の品質向上を実現することができる。

本実施形態のＤＲＡＭの概略の全体構成を示すブロック図である。 図１の全体構成のうち、本発明に関連する主要部を模式的に示すブロック図である。 本実施形態のカップリング対策との対比のため、図２の複数のバッファ１０及び複数のキーパー回路２０とその周辺部の構成を示す比較例である。 本実施形態のカップリング対策との対比のため、図３の構成に対応する動作波形を示す比較例である。 本実施形態のカップリング対策に関し、図２の複数のバッファ１０及び複数のキーパー回路２０とその周辺部の構成を示す図である。 本実施形態のカップリング対策に関し、図５の構成に対応する動作波形を示す図である。 バッファ１１に供給される制御信号Ｓ３を生成する生成回路の一例を示す図である。 本実施形態の変形例に係る構成を示す図である。

以下、本発明の好ましい実施形態について説明する。以下では、半導体装置の一例であるＤＲＡＭ（Dynamic Random Access Memory）に対して本発明を適用する場合の実施形態について添付図面を参照しながら詳しく説明する。

図１は、本実施形態のＤＲＡＭの概略の全体構成を示すブロック図である。図１に示すＤＲＡＭは、メモリセル領域Ｒ１と、アンプ領域Ｒ２と、中央領域Ｒ３と、ＤＱ領域Ｒ４とに区分されている。メモリセル領域Ｒ１には、複数のワード線（不図示）と複数のビット線ＢＬとの交点に配置される複数のメモリセルＭＣと、それぞれのビット線ＢＬの一端に接続される複数のセンスアンプＳＡと、それぞれのセンスアンプＳＡと選択的に接続される複数の入出力線Ｉ／Ｏとが設けられている。なお、メモリセル領域Ｒ１には、ワード線延伸方向の端部に配置されるＸデコーダＸＤＥＣと、ビット線延伸方向の端部に配置されるＹデコーダＹＤＥＣとが付随している。

メモリセル領域Ｒ１において、アクセス対象のメモリセルＭＣの読み出し動作時は、メモリセルＭＣに電荷として保持される情報がビット線ＢＬに読み出されてセンスアンプＳＡによって増幅される。センスアンプＳＡによって増幅されたリードデータは入出力線Ｉ／Ｏに伝送される。一方、アクセス対象のメモリセルＭＣの書き込み動作時は、後述の経路で入出力線Ｉ／Ｏに伝送されるライトデータがセンスアンプＳＡ及びビット線ＢＬを経由してメモリセルＭＣに書き込まれる。

アンプ領域Ｒ２には、それぞれの入出力線Ｉ／ＯとデータバスＤＢａとの間に配置される複数のデータアンプＤＡ及び複数のライトアンプＷＡが設けられている。データアンプＤＡは、入出力線Ｉ／Ｏを経由して伝送されるリードデータを増幅して、データバスＤＢａに送出する。ライトアンプＷＡは、データバスＤＢａを経由して伝送されるライトデータを保持して増幅し、入出力線Ｉ／Ｏに送出する。

中央領域Ｒ３には、データバスＤＢｂとデータバスＤＢａとの間に配置されるデータバス間バッファ領域ＢＤＤが配置されている。すなわち、データバス間バッファ領域ＢＤＤは、データバスＤＢａから受け取ったリードデータをバッファリングしてデータバスＤＢｂに送出し、データバスＤＢｂから受け取ったライトデータをバッファリングしてデータバスＤＢａに送出する双方向バッファ群を含んでいる。

ＤＱ領域Ｒ４には、外部接続されるＤＱパッド群（不図示）と、データバスＤＢｂとＤＱパッド群との間に配置される入出力回路領域ＣＩＯと、中央領域Ｒ３の近傍に配置されるリード用バッファ領域ＢＲが設けられている。ＤＱパッド群は、ＤＲＡＭのＩ／Ｏ数に対応する複数のＤＱパッドを含む。入出力回路領域ＣＩＯは、各々のＤＱパッド付近に配置されるライト用バッファ回路（不図示）と、リードデータをＤＱパッド群に転送するリードデータ転送回路（不図示）を含む。中央領域Ｒ３のデータバス間バッファ領域ＢＤＤからデータバスＤＢｂに転送されるリードデータは、リード用バッファ領域ＢＲ、入出力回路領域ＣＩＯのリードデータ転送回路、ＤＱパッド群の順に転送され、ＤＱパッド群から外部転送される。また、外部から受け取ったライトデータは、ＤＱパッド群、入出力回路領域ＣＩＯのライト用バッファ回路、データバスＤＢｂの順に転送され、データバス間バッファ領域ＢＤＤに送られる。

図２は、図１の全体構成のうち、本発明に関連する主要部を模式的に示すブロック図である。図２では、理解の容易のため、メモリセル領域Ｒ１内の構成を簡略化して表し、４本のビット線ＢＬが、その並び順に従って上部からビット線ＢＬ（０）、ＢＬ（１）、ＢＬ（２）、ＢＬ（３）の順で配置される。また、メモリセル領域Ｒ１内には、１本のサブワード線ＳＷＬと、４本のビット線ＢＬ及びサブワード線ＳＷＬとの交差部の近傍に配置された４個のメモリセルＭＣと、４本のビット線ＢＬの各一端に接続された４個のセンスアンプＳＡとが示される。また、４個のセンスアンプＳＡは、４本の入出力線ＭＩＯと、４個のデータアンプＤＡと、データバスＤＢａ（図１）を構成する４本の配線Ｌａと、２個のデータセレクタ３０と、データバスＤＢｂ（図１）を構成する４本の配線Ｌｂと、４本の配線Ｌｂに付加された４個のキーパー回路２０と、ＦＩＦＯ部３１と、出力バッファ３２と、ＤＱパッドの順に接続される。なお、図２の構成要素には、末尾に番号（０〜３）や記号（Ｅ、Ｏ）が付加されているが、以下の説明では、並び順を区別する必要がある場合は、これらの番号や記号を付加して表すものとし、区別不要の場合は省略する。

ここで、図２の構成は、ＤＲＡＭの４ビットプリフェッチ動作に関連する。よって、サブワード線ＳＷＬにより選択された４個のメモリセルＭＣのデータは、ＦＩＦＯ部３１に至るまでパラレルに伝送され、ＦＩＦＯ部３１においてシリアルに変換された後、最終的にＤＱパッドから出力される。この場合、ビット線ＢＬの並び順に対応して、両側の２本ずつの入出力線ＭＩＯにそれぞれビット線ＢＬが交互に接続される配置になっている。かかる配置は、パラレルデータが同時に選択出力される際のカップリングノイズを抑制するためである。

左側の２本の入出力線ＭＩＯ（０）、ＭＩＯ（１）は、２個のデータアンプＤＡと、２本の配線Ｌａ（０）、Ｌａ（１）を経由して、左側のデータセレクタ３０（Ｅ）の出力段の２個のバッファ１０（０）、１０（１）に入力される。同様に、右側の２本の入出力線ＭＩＯ（２）、ＭＩＯ（３）は、２個のデータアンプＤＡと、２本の配線Ｌａ（２）、Ｌａ（３）を経由して、右側のデータセレクタ３０（Ｏ）の出力段の２個のバッファ１０（２）、１０（３）に入力される。実際には、２個のデータセレクタ３０は、入力段の回路やロジック回路を備える複雑な回路であるが、図２では省略している。

また、左側の２個のバッファ１０（０）、１０（１）は、２本の配線Ｌｂ（０）、Ｌｂ（１）と、２個のキーパー回路２０を経由して、ＦＩＦＯ部３１に接続される。同様に、右側の２個のバッファ１０（２）、１０（３）は、２本の配線Ｌｂ（２）、Ｌｂ（３）と、２個のキーパー回路２０を経由して、ＦＩＦＯ部３１に接続される。ここで、４本の配線Ｌｂの並び順は、上部からＬｂ（０）、Ｌｂ（２）、Ｌｂ（１）、Ｌｂ（３）となっている。なお、図２において、４個のバッファ１０と、４本の配線Ｌａと、４本の配線Ｌｂと、４個のキーパー回路２０を含む範囲の構成及び動作について詳しくは後述する。

ＦＩＦＯ部３１は、上述の４本の配線Ｌｂが接続される４個のＦＩＦＯバッファ３１ａと、選択信号ＳＥＬに基づいて４個のＦＩＦＯバッファ３１ａから出力される４つの信号の１つを選択的に出力するセレクタ３１ｂを含んで構成される。ＦＩＦＯ部３１のセレクタ３１ｂから出力される信号は、出力バッファ３２を経由してＤＱパッドに出力される。なお、図２において、２個のセレクタ１０及び４個のキーパー回路２０は、例えば、図１の中央領域Ｒ３内のデータバス間バッファ領域ＢＤＤ内に配置され、ＦＩＦＯ部３１は、例えば、図１のＤＱ領域Ｒ４内に配置される。

次に、本実施形態のカップリング対策のための構成及び制御について具体的に説明する。まず、図３及び図４を用いて、本実施形態のカップリング対策との対比のため、本願の発明者らが本実施形態とは異なるカップリング対策として事前に検討した構成及び制御を比較例として説明する。それぞれ、図３は、図２の４個のバッファ１０及び４個のキーパー回路２０とその周辺部の構成を示す比較例であり、図４は、図３の構成に対応する動作波形を示す比較例である。

図３の比較例においては、図２に示す４本の配線Ｌａと、４個のバッファ１０と、４本の配線Ｌｂと、それぞれの配線Ｌｂに設けられた４個のキーパー回路２０が示されている。実際には、上述の構成要素以外にも多くの回路要素が存在するが、図３では、リード用の４個のバッファ１０とその周囲部のみを含む部分的な範囲を示している。

ここで、図３において、理解の容易のため、入力側の４本の配線Ｌａは、図２と同様の番号を付加し、図３の上部からＬａ（０）、Ｌａ（２）、Ｌａ（１）、Ｌａ（３）の順に配列している。４個のバッファ１０（０）、１０（２）、１０（１）、１０（３）と出力側の４本の配線Ｌｂ（０）、Ｌｂ（２）、Ｌｂ（１）、Ｌｂ（３）ついても同様の並び順としているが、４個のキーパー回路２０は、並び順に関わらず同一の機能を有するので、番号を付加せずに表記している。

図３において、各々のバッファ１０の入力ノードＮａは配線Ｌａに接続され、バッファ１０の出力ノードＮｂは配線Ｌｂに接続されている。ここで、４個のバッファ１０は同様の回路構成を有するが、１個置きに２つの異なる制御信号Ｓ１、Ｓ２に基づいて制御される。すなわち、バッファ１０（０）、１０（１）は、入力ノードＮａの配線Ｌａ（０）、Ｌａ（１）の電圧レベルを保持し、一方の制御信号Ｓ１がハイレベルに活性化されたときに、保持した電圧レベルによって出力ノードＮｂの配線Ｌｂ（０）、Ｌｂ（１）を駆動する。また、バッファ１０（２）、１０（３）は、入力ノードＮａの配線Ｌａ（２）、Ｌａ（３）の電圧レベルを保持し、他方の制御信号Ｓ２がハイレベルに活性化されたときに、保持した電圧レベルによって出力ノードＮｂの配線Ｌｂ（２）、Ｌｂ（３）を駆動する。なお、各々のバッファ１０はトライステートバッファであるため、制御信号Ｓ１、Ｓ２が非活性（ローレベル）のときは、出力ノードＮｂがハイインピーダンス状態になる。

図３に示すように、各々のバッファ１０は、１個のＮＡＮＤゲートと、１個のＮＯＲゲートと、１個のＰＭＯＳトランジスタと、１個のＮＭＯＳトランジスタを含んで構成されている。このうち、バッファ１０の入力ノードＮａはＮＡＮＤゲート及びＮＯＲゲートの各一方の入力端子に接続され、ＮＡＮＤゲートの他方の入力端子に制御信号Ｓ１、Ｓ２が印加され、ＮＯＲゲートの他方の入力端子に制御信号Ｓ１、Ｓ２の反転信号が印加されている。また、ＮＡＮＤゲートの出力端子がＰＭＯＳトランジスタのゲートに接続され、ＮＯＲゲートの出力端子がＮＭＯＳトランジスタのゲートに接続されている。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、電源電圧とグランド電位の間に直列接続され、両者の中間ノードが出力ノードＮｂに接続されている。

一方、各々のキーパー回路２０は、配線Ｌｂ（バッファ１０の出力ノードＮｂ）に直接接続された１対のインバータからなり、各々の配線Ｌｂの電圧レベルを保持する回路である。すなわち、比較的駆動力が小さいキーパー回路２０を用いて配線Ｌｂのインピーダンスを下げ、配線Ｌｂの電圧レベルの安定化を図っている。ここで、図３に示すように、隣接する１対の配線Ｌｂの間には、カップリング容量Ｃａが存在するため、配線Ｌｂ相互間のカップリングノイズの影響を受けるが、この点については後述する。

次に、図３に示す構成に関し、データバスＤＢｂを駆動する際の動作について、図４を用いて説明する。図４の最上部に示すように、配線Ｌａ（１）、Ｌｂ（１）に対応するバッファ１０（１）に供給される制御信号Ｓ１がタイミングｔ１でハイレベルに立ち上がる。続いて、配線Ｌａ（２）、Ｌｂ（２）に対応するバッファ１０（２）に供給される制御信号Ｓ２がタイミングｔ１から所定時間Ｔｄだけ遅延したタイミングｔ２でハイレベルに立ち上がる。なお、それぞれの制御信号Ｓ１、Ｓ２は概ね同じパルス幅（第１及び第２の期間）であるため、ローレベルに立ち下がるタイミングについても両者は所定時間Ｔｄだけ異なる時間関係になる。

図４の下部に示すように、バッファ１０（１）の出力ノードＮｂに接続される配線Ｌｂ（１）の動作波形は、タイミングｔ１のバッファ１０（１）の活性化後、伝送データに応じて電圧レベルが遷移する。ここで、図４では、比較的長い時間にわたって計測された動作波形を重ね合わせているので、多様なデータパターン（ハイレベルとローレベルの組合せ）を反映した電圧レベルの遷移が確認できる。また、バッファ１０（２）の出力ノードＮｂに接続される配線Ｌｂ（２）の動作波形には、タイミングｔ２のバッファ１０（２）の活性化後、伝送データに応じて電圧レベルが遷移する。本比較例において、隣接する配線Ｌｂ（１）、Ｌｂ（２）のそれぞれの駆動タイミングを所定時間Ｔｄ（＝ｔ２−ｔ１）だけ異ならせている理由は、隣接する１対の配線Ｌｂのうち、一方が駆動されて電圧レベルが遷移する際、他方をシールドとみなすことができるからである。

しかしながら、配線Ｌｂ（１）と配線Ｌｂ（２）の電圧レベルが遷移する時間帯を比較すると、先行して駆動される配線Ｌｂ（１）の波形はカップリングノイズの影響が現れないのに対し、所定時間Ｔｄだけ遅れて駆動される配線Ｌｂ（２）の波形はカップリングノイズの影響により電圧レベルが大きく変動していることがわかる。この相違は、配線Ｌｂ（１）を駆動した後、配線Ｌｂ（２）の駆動を開始する前の時点では、バッファ１０（２）がハイインピーダンス状態であって、配線Ｌｂ（２）の電圧レベルはキーパー回路２０によって保持される状態にあることに由来する。すなわち、キーパー回路２０の駆動能力が小さいため、隣接する配線Ｌｂ（１）の電圧レベルの遷移がカップリング容量Ｃａを介して配線Ｌｂ（２）の電圧レベルを変動させ、かつ、配線Ｌｂ（２）の電圧レベルが遷移するタイミングはデータパターンに依存して変化することになる。逆に、配線Ｌｂ（２）を駆動する際は、隣接する配線Ｌｂ（１）のバッファ１０（１）の大きい駆動能力により、配線Ｌｂ（２）の電圧レベルの遷移による配線Ｌｂ（１）への影響は抑えられる。

以上のように、図３及び図４の比較例によれば、バッファ１０及びキーパー回路２０の駆動能力の違いに応じて、駆動タイミングが遅い配線Ｌｂのカップリングノイズの影響が大きくなることがわかる。その結果、駆動タイミングが遅い配線Ｌｂは、本来の駆動に先立ってカップリングノイズの影響によって電圧レベルの変動が増加し、その遷移タイミングがデータパターンに依存して変化するため、後段のデータラッチマージンの減少など、高速なデータ転送を阻害する要因となる。ここで、仮に複数のキーパー回路２０の駆動能力を一律に増大させれば、その分だけカップリングノイズの影響は軽減できるが、この方策は半導体装置の面積の制約から困難である。よって、本実施形態では、以下に説明する方策によって、駆動タイミングが遅い配線Ｌｂのカップリングノイズの影響による問題を克服している。

図５及び図６を用いて、本実施形態のカップリング対策を導入する場合の構成及び制御について具体的に説明する。それぞれ、図５は、図３と同様の範囲内の構成を示す図であり、図６は、図５の構成に対応する動作波形を示す図である。図５において、前段のデータバスＤＢａ（第１のデータバス）を構成する４本の配線Ｌａと、後段のデータバスＤＢｂ（第２のデータバス）を構成する４本の配線Ｌｂと、４本の配線Ｌｂにそれぞれ設けられた４個のキーパー回路２０については、図３と同様であるため説明を省略する。一方、図５において、４個のバッファ１０に関連する部分については、図３とは構成が異なっている。

図５において、２本の配線Ｌａ（０）、Ｌａ（１）に対応して、２個のバッファ１０（０）、１０（１）が配置される点は、図３と同様である。一方、他の２本の配線Ｌａ（２）、Ｌｂ（３）に対応して、２個のバッファ１０（２）、１０（３）が配置されるとともに、それぞれのバッファ１０（２）、１０（３）と隣接する２個のバッファ１１が配置されている。従って、図５に示すように、２個のバッファ１０と１個のバッファ１１とが交互に並ぶ配置となる。なお、例えば、バッファ１０の入力側で互いに隣接する１対の配線Ｌａ（１）、Ｌａ（２）は本発明の第１及び第２の配線に相当し、バッファ１０の出力側で互いに隣接する１対の配線Ｌｂ（１）、Ｌｂ（２）は本発明の第３及び第４の配線に相当する。また、バッファ１０（１）、１０（２）、１１は、この順に本発明の第１、第２、第３のバッファ回路に相当する。

バッファ１１において、配線Ｌｂに接続された入出力ノードＮｃは、バッファ１０（０）、１０（１）の出力ノードＮｂと共通である（Ｎｃ＝Ｎｂ）。また、各々のバッファ１１は、１個のＮＡＮＤゲートと、１個のＮＯＲゲートと、１個のＰＭＯＳトランジスタと、１個のＮＭＯＳトランジスタを含んで構成され、入出力ノードＮｃの接続部分を除いて、各々のバッファ１０とほぼ共通の回路構成を有している。具体的には、ＮＡＮＤゲート及びＮＯＲゲートの各一方の入力端子が入出力ノードＮｃに接続され、ＮＡＮＤゲートの他方の入力端子に制御信号Ｓ３が印加され、ＮＯＲゲートの他方の入力端子に制御信号Ｓ３の反転信号が印加されている。また、ＮＡＮＤゲートの出力端子がＰＭＯＳトランジスタのゲートに接続され、ＮＯＲゲートの出力端子がＮＭＯＳトランジスタのゲートに接続されている。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、電源電圧とグランド電位の間に直列接続され、両者の中間ノードが入出力ノードＮｃに接続されている。なお、制御信号Ｓ１、Ｓ２、Ｓ３は、この順に本発明の第１、第２、第３の制御信号に相当する。

各々のバッファ１１の動作は、制御信号Ｓ３に基づいて制御される。すなわち、制御信号Ｓ３がハイレベルに活性化されたとき、入出力ノードＮｃを介して配線Ｌｂ（２）、Ｌｂ（３）の電圧レベルを保持するキーパー回路として動作する。この場合、バッファ１１の駆動能力はバッファ１０と同等であり、キーパー回路２０に比べて十分に大きい駆動能力を有する。一方、バッファ１１はバッファ１０と同様、トライステートバッファであり、制御信号Ｓ３が非活性（ローレベル）のときは、入出力ノードＮｃがハイインピーダンス状態になる。

次に、図５に示す構成に関し、データバスＤＢｂを駆動する際の動作について、図６を用いて説明する。図６の最上部に示すように、配線Ｌａ（１）、Ｌｂ（１）に対応するバッファ１０（１）に供給される制御信号Ｓ１がタイミングｔ１でハイレベルに立ち上がる。このとき、同じタイミングｔ１で、配線Ｌａ（２）、Ｌｂ（２）に対応するバッファ１１に供給される制御信号Ｓ３がハイレベルに立ち上がる。バッファ１１には、それ以前の配線Ｌａ（２）のデータが保持されている。その後、配線Ｌａ（２）、Ｌｂ（２）に対応するバッファ１０（２）に供給される制御信号Ｓ２がタイミングｔ１から所定時間Ｔｄだけ遅延したタイミングｔ２でハイレベルに立ち上がる。このとき、同じタイミングｔ２で、上述の制御信号Ｓ３がローレベルに立ち下がる。つまり、上述の制御信号Ｓ３は、タイミングｔ１〜ｔ２の間の所定時間Ｔｄだけハイレベルに保たれ、この間、活性化されたバッファ１１によって配線Ｌｂ（２）の電圧レベルが安定に保持される状態にある。

図６の下部に示すように、先行して駆動される配線Ｌｂ（１）の動作波形は、比較例で説明したように、カップリングノイズの影響を受けないので、図４と同様となる。一方、所定時間Ｔｄだけ遅れて駆動される配線Ｌｂ（２）の動作波形は、カップリングノイズの影響による電圧レベルの変動が図４に比べて格段に小さくなっている。すなわち、配線Ｌｂ（１）を駆動した後、配線Ｌｂ（２）の駆動を開始する前の時点では、配線Ｌｂ（２）の電圧レベルが駆動能力の小さいキーパー回路２０に加えて、駆動能力の大きいバッファ１１によっても保持されるため、隣接する配線Ｌｂ（１）の電圧レベルの遷移の影響を抑制するように作用する。

従って、図６においては、駆動能力の大きいバッファ１１を設けたことにより、駆動タイミングが遅い配線Ｌｂに対し、本来の駆動に先立って図４に示すような電圧レベルの変動が生じることを確実に防止することができる。その結果、配線Ｌｂ（２）の電圧レベルの遷移タイミングがデータパターンに依存して変化することがなく、後段のデータラッチマージンを十分に確保し、比較例と比べて高速なデータ転送を実現することができる。また、隣接する配線Ｌａ、Ｌｂの間にシールド線を配置する従来の対策（例えば、特許文献１参照）に比べると、本実施形態では、２個のバッファ１０毎に１個のバッファ１１を設ければよいので、レイアウト面積は少なくて済む。なお、駆動能力の大きいバッファ１１を設けた結果、比較例と比べて、配線Ｌｂ（２）のシールドとしての能力も大幅に向上させることができる。

ここで、図７は、バッファ１１に供給される制御信号Ｓ３を生成する生成回路の一例を示している。図７には、セット端子Ｓに制御信号Ｓ１が入力され、リセット端子Ｒに制御信号Ｓ２が入力され、出力端子Ｑから制御信号Ｓ３が出力されるＲＳフリップフロップ４０を示している。すなわち、ＲＳフリップフロップ４０において、制御信号Ｓ１がハイレベルに立ち上がると、制御信号Ｓ３がセット状態（ハイレベル）に遷移し、制御信号Ｓ２がハイレベルに立ち上がると、制御信号Ｓ３がリセット状態（ローレベル）に遷移する。これにより、図６に示す動作波形を実現することができる。

次に、本実施形態の変形例について説明する。図８は、本実施形態の構成を示す図５のうち、バッファ１０（２）とバッファ１１あるいはバッファ１０（３）とバッファ１１を一体化して構成した変形例を示している。図８において、前段のデータバスＤＢａを構成する４本の配線Ｌａと、後段のデータバスＤＢｂを構成する４本の配線Ｌｂと、４本の配線Ｌｂにそれぞれ設けられた４個のキーパー回路２０と、偶数番目の配線Ｌａ（１）、Ｌｂ（１）に対応する複数のバッファ１０（１）については、いずれも図５と同様であるため説明を省略する。一方、図８において、図５とは異なるのは、奇数番目の配線Ｌａ（２）、Ｌｂ（２）に対応する複数のバッファ１０（２）に代え、複数のバッファ１２が配置されている点である。

バッファ１２は、配線Ｌａ（２）に接続された入力ノードＮｄと、配線Ｌｂ（２）に接続された入出力ノードＮｅとを有している。また、バッファ１２は、２個のＡＮＤゲートと、１個のＮＯＲゲートと、２個のＯＲゲートと、１個のＮＡＮＤゲートと、１個のＰＭＯＳトランジスタと、１個のＮＭＯＳトランジスタを含んで構成されている。このうち、一方のＡＮＤゲート及び一方のＯＲゲートの各一方の入力端子が入力ノードＮｄに接続され、他方のＡＮＤゲート及び他方のＯＲゲートの各一方の入力端子が入出力ノードＮｅに接続されている。また、上記一方のＡＮＤゲートの他方の入力端子に制御信号Ｓ２が印加され、上記一方のＯＲゲートの他方の入力端子に制御信号Ｓ２の反転信号が印加され、上記他方のＡＮＤゲートの他方の入力端子に制御信号Ｓ３が印加され、上記他方のＯＲゲートの他方の入力端子に制御信号Ｓ３の反転信号が印加される。さらに、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、電源電圧とグランド電位の間に直列接続され、両者の中間ノードが入出力ノードＮｅに接続されている。

上記の構成を有するバッファ１２は、配線Ｌａ（２）、Ｌｂ（２）及び制御信号Ｓ２、Ｓ３から見て、図５の構成と同じ論理で動作する。そのため、図８は、図５の２個のバッファ１０（２）、１１を１個のバッファ１２で置き換えた構成を有し、その動作については図５と同様である。よって、図６に示した動作波形は、図８の構成に対しても共通であり、その説明を省略する。このように、図８の変形例を採用することにより、バッファ回路の構成を共通化でき、それによりレイアウト面積の縮小が可能となる。また、図５では、配線Ｌｂ（２）がバッファ１０（２）、バッファ１１、キーパー回路２０の３つの回路に接続されるのと比べ、図８では、配線Ｌｂ（２）をバッファ１２とキーパー回路２０の２つの回路に接続すればよいので、配線Ｌｂ（２）の負荷容量の低減が可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。例えば、上記実施形態では、本発明を、図１の中央領域Ｒ３内のデータバス間バッファ領域ＢＤＤとその周辺部に適用する場合を説明したが、これに限られることなく、２本以上の配線からなるデータバスのうちバッファ回路を挿入した部分に対して、広く本発明を適用することができる。また、図５及び図８の構成においては、各配線Ｌｂにキーパー回路２０が接続されるが、各配線Ｌｂにキーパー回路２０を接続しない構成に対しても本発明を適用することができる。また、図５及び図８に示されるバッファ１０、１１、１２の回路構成は一例であって、本発明の構成と同様の役割を担う多様な回路構成を有するバッファ１０、１１、１２を用いることができる。

本実施形態では、本発明をＤＲＡＭに対して適用する場合を説明したが、本実施形態を適用可能な半導体装置は、ＤＲＡＭに加えて、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等の半導体装置全般が含まれる。

１０、１１、１２…バッファ
２０…キーパー回路
３０…データセレクタ
３１…ＦＩＦＯ部
３２…出力バッファ
４０…ＲＳフリップフロップ
ＢＤＤ…データバス間バッファ領域
ＢＬ…ビット線
ＢＲ…リード用バッファ領域
ＣＩＯ…入出力回路領域
ＤＡ…データアンプ
ＤＢａ、ＤＢｂ…データバス
Ｉ／Ｏ…入出力線
Ｌａ、Ｌｂ…配線
ＭＣ…メモリセル
Ｒ１…メモリセル領域
Ｒ２…アンプ領域
Ｒ３…中央領域
Ｒ４…ＤＱ領域
ＳＡ…センスアンプ
Ｓ１、Ｓ２、Ｓ３…制御信号
ＷＡ…ライトアンプ
ＸＤＥＣ…Ｘデコーダ
ＹＤＥＣ…Ｙデコーダ

Claims (11)

1. 互いに隣接する第１の配線及び第２の配線を含む第１のデータバスと、
   互いに隣接する第３の配線及び第４の配線を含む第２のデータバスと、
   前記第１の配線に接続された入力ノードと前記第３の配線に接続された出力ノードとを有し、第１の制御信号に応答して活性化される第１のバッファ回路と、
   前記第２の配線に接続された入力ノードと前記第４の配線に接続された出力ノードとを有し、第２の制御信号に応答して活性化される第２のバッファ回路と、
   前記第４の配線に接続された入出力ノードを有し、第３の制御信号に応答して活性化される第３のバッファ回路と、
   を備え、
   前記第１の制御信号は、第１の期間に前記第１のバッファ回路を活性化し、
   前記第２の制御信号は、前記第１の期間より所定時間だけ遅延した第２の期間に前記第２のバッファ回路を活性化し、
   前記第３の制御信号は、前記第２の期間の開始前に、前記第３のバッファ回路を活性化する、
   ことを特徴とする半導体装置。
2. 前記第３及び第４の配線の各々には、伝送データの電圧レベルを保持するキーパー回路が接続され、
   前記第３のバッファ回路の駆動能力は、前記キーパー回路の駆動能力よりも大きいことを特徴とする請求項１に記載の半導体装置。
3. 前記第１の期間及び前記第２の期間は、前記所定時間より長い同一の時間長に設定されることを特徴とする請求項１に記載の半導体装置。
4. 前記第３のバッファ回路を活性化する期間は、前記所定時間に一致することを特徴とする請求項３に記載の半導体装置。
5. 前記第３のバッファ回路は、非活性時にハイインピーダンス状態となるトライステートバッファであることを特徴とする請求項１に記載の半導体装置。
6. 前記第１及び第２のバッファ回路の各々は、非活性時にハイインピーダンス状態となるトライステートバッファであることを特徴とする請求項５に記載の半導体装置。
7. 前記第３のバッファ回路は、前記第１及び第２のバッファ回路と同一の回路構成及び同一の駆動能力を有することを特徴とする請求項６に記載の半導体装置。
8. 前記第２のバッファ回路と前記第３のバッファ回路は、前記入力ノードと前記入出力ノードとを共通に有する一体的なバッファ回路として構成されることを特徴とする請求項１に記載の半導体装置。
9. 第１の配線と、
   第２の配線と、
   その入力が前記第１の配線に接続され、その出力が前記第２の配線に接続されたトライステートバッファと、
   前記第２の配線に接続され前記第２の配線のノイズ変動を低減させる第１のキーパー回路と、
   前記トライステートバッファの出力がフローティング状態にあるときに活性化し前記第２の配線上のノイズ変動を低減させる第２のキーパー回路と、
   を備えることを特徴とする半導体装置。
10. 第１の配線と、
    第２の配線と、
    その入力が前記第１の配線に接続され、その出力が前記第２の配線に接続され、第１の制御信号のレベルが第１のレベルのとき前記第１の配線のレベルに応答して前記第２の配線を駆動し、前記第１の制御信号のレベルが第２のレベルのとき前記出力をフローティング状態にするトライステートバッファと、
    その入力が前記第２の配線に接続され、その出力が前記第２の配線に接続され、第２の制御信号が第１の状態であるときその出力をフローティング状態とし、前記第２の制御信号が第２の状態であるときその出力にその入力のレベルを伝えるキーパー回路と、
    を備えることを特徴とする半導体装置。
11. 複数の第１の配線と、
    前記複数の第１の配線と交互になるように配置された複数の第２の配線と、
    第１の制御信号に基づいて前記複数の第１の配線上伝達された第１のデータと第２の制御信号に基づいて前記複数の第２の配線上に伝達された第２のデータから構成されるパラレルデータをシリアルデータに変換して端子に出力するパラレルシリアル変換回路と、
    前記複数の第２の配線の少なくとも一つの第２の配線に接続され第３の制御信号を用いて前記複数の第２の配線上のノイズ変動を低減させるキーパー回路と、
    を備えることを特徴とする半導体装置。

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