CN110197686B - 半导体存储器件 - Google Patents

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Abstract

本发明提供一种半导体存储器件，包括：多个存储体，每个存储体具有专用线，并且共用全局线；多个子全局线，其由所述多个存储体之中的相邻的存储体共用；多个数据输入/输出电路，其分别经由专用线耦接到所述多个存储体，并且分别响应于存储体选通信号而将对应的存储体的专用线耦接到子全局线；以及多个数据干预块，其分别对应于所述多个子全局线，并且响应于读取选通信号或延迟写入选通信号而将全局线耦接到对应的子全局线。

Description

半导体存储器件
相关申请的交叉引用
本申请要求2018年2月26日提交的申请号为10-2018-0022737的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本发明的各种示例性实施例涉及一种半导体设计技术，更具体地，涉及一种包括共用全局线的多个存储体的半导体存储器件。
背景技术
当从存储器控制器输入激活命令时，存储器件可以激活由行地址选中的字线，而当输入写入命令或读取命令时，存储器件可以访问(读取或写入)与激活的行耦接的存储单元之中的、与由列地址选中的位线耦接的存储单元。
存储器件包括多个存储单元以行和列来布置的单元阵列。基于存储体地址选中的单元阵列被称为“存储体”(在下文中被称为“存储体”)。诸如动态随机存取存储器(DRAM)的存储器件通常包括多个存储体，所述多个存储体经由彼此共用的全局输入/输出(GIO)线来传输和接收数据。
由于存储体的物理位置不同，因此GIO线的长度在存储体中被不同地反映。因此，发生由不同的线负载引起的数据偏斜(data skew)，从而使CAS至CAS延迟时间tCCD特性劣化。tCCD是能够执行特定存储体的列访问和后续列访问的最小时间。已经尝试了各种研究来减少数据偏斜。
发明内容
本发明的各种实施例针对一种半导体存储器件，其可以通过在保持专用局部线的长度的同时减小全局线的长度来减小全局线的偏斜。
根据本发明的实施例，一种半导体存储器件包括：多个存储体，每个存储体具有专用线，并且共用全局线；多个子全局线，其由所述多个存储体之中的相邻的存储体共用；多个数据输入/输出电路，其分别经由所述专用线耦接到所述多个存储体，并且分别响应于存储体选通信号而将对应的存储体的所述专用线耦接到所述子全局线；以及多个数据干预块，其分别对应于所述多个子全局线，并且响应于读取选通信号或延迟写入选通信号而将所述全局线耦接到对应的子全局线。
根据本发明的实施例，一种半导体存储器件包括：多个存储体，其被划分为上部存储体组和下部存储体组，每个存储体具有专用线，并且共用全局线；多个子全局线，其由所述多个存储体之中的相邻的存储体共用；多个数据干预块，其分别对应于所述多个子全局线，并且适用于响应于读取选通信号而将对应的子全局线的数据传输到所述全局线；命令控制块，其设置为相比于所述上部存储体组更靠近所述下部存储体组，并且适用于响应于外部设备的请求而产生读取命令；上部列控制电路，其设置在所述上部存储体组的数据干预块之间，并且适用于响应于所述读取命令而产生用于所述上部存储体组的读取选通信号；以及下部列控制电路，其设置在所述下部存储体组的数据干预块之间，并且适用于响应于所述读取命令而产生用于所述下部存储体组的读取选通信号，以及比所述上部列控制电路更晚地接收所述读取命令。
根据本发明的实施例，一种半导体存储器件包括：多个存储体，其共用全局线，并且每个存储体具有专用线；多个子全局线，其由所述多个存储体之中的相邻的存储体共用；多个数据干预块，其分别对应于所述多个子全局线，并且适用于响应于延迟写入选通信号而将所述全局线的数据传输到对应的子全局线；命令控制块，其适用于根据外部设备的请求而产生写入命令，并且根据所述写入命令而产生写入选通信号；以及数据控制块，其适用于响应于所述写入选通信号而将写入数据传输到所述全局线，以及将所述写入选通信号延迟预定的时间以输出所述延迟写入选通信号。
附图说明
图1是示出半导体存储器件的一个示例的布局图。
图2是示出图1中所示的第一数据输入/输出电路的配置图。
图3是示出半导体存储器件的另一个示例的布局图。
图4A至4C是示出图1中所示的半导体存储器件的操作的时序图。
图5是示出根据本发明的实施例的半导体存储器件的一个示例的布局图。
图6是示出图5中所示的第一数据干预块的配置图。
图7是示出图5中所示的第一数据输入/输出电路的配置图。
图8是示出图5中所示的上部列控制电路和下部列控制电路的框图。
图9A和图9B是示出图5中所示的半导体存储器件的操作的时序图。
具体实施方式
下面将参考附图更详细地描述本发明的各种实施例。提供这些实施例使得本公开充分和完整。本公开中提及的所有“实施例”指的是本文中所公开的发明构思的实施例。所呈现的实施例仅是示例，而非意在限制本发明的范围。
此外，应注意，本文中所使用的术语仅用于描述实施例的目的，而非意在限制本发明。如本文中所使用的，单数形式也意在包括复数形式，除非上下文另外明确指出。还将理解的是，当在本说明书中使用时，术语“包括”、“包括有”、“包含”和/或“包含有”表示所陈述特征的存在，但不排除一个或更多个其它未陈述的特征的存在或添加。如本文中所使用的，术语“和/或”表示一个或更多个相关所列项目的任何组合和全部组合。还应注意，在本说明书中，“连接/耦接”不仅是指一个组件直接耦接另一个组件，而且还通过中间组件间接耦接另一个组件。
应当理解，尽管本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称为第二元件或第三元件。
附图不一定按比例绘制，并且在某些情况下，可能已经夸大了比例以便清楚地图示实施例的特征。
下面通过将半导体存储器件包括八个存储体的情况作为示例来进行描述。此外，在本发明的实施例中，省略对行控制配置和操作的描述，而主要描述与数据输入/输出操作有关的列控制配置和操作。
图1是示出传统的半导体存储器件100的示例的布局图。图2是示出图1中所示的第一数据输入/输出电路110的配置图。
参考图1，半导体存储器件100包括第一存储体BANK0至第八存储体BANK7、第一数据输入/输出电路110至第八数据输入/输出电路117、上部列控制电路120和下部列控制电路130。
第一存储体BANK0至第八存储体BANK7中的每一个包括专用局部线BIO。第一存储体BANK0至第八存储体BANK7共用全局线GIO。在图1中，代表性地示出了第一存储体BANK0和第三存储体BANK2的专用局部线BIO，而简要地示出了其余存储体的专用局部线BIO。第一存储体BANK0至第八存储体BANK7可以根据位置而被划分为上部存储体组UP_BG和下部存储体组DN_BG。例如，设置在上部的第一存储体BANK0至第四存储体BANK3可以担任为上部存储体组UP_BG，而设置在下部的第五存储体BANK4至第八存储体BANK7可以担任为下部存储体组DN_BG。
第一数据输入/输出电路110至第八数据输入/输出电路117分别对应于第一存储体BANK0至第八存储体BANK7，并且分别经由专用局部线BIO耦接至对应的存储体。第一数据输入/输出电路110至第八数据输入/输出电路117可以响应于第一存储体选通信号BIO_STB_B0至第八存储体选通信号BIO_STB_B7而将对应的存储体的专用局部线BIO耦接至全局线GIO。在图1中，“_Bx”表示用于每个存储体的信号，其中“x”对应于存储体的数目。例如，当存在八个存储体时，可以包括信号“_B0”至“_B7”。第一数据输入/输出电路110至第八数据输入/输出电路117中的每一个可以包括写入驱动器WDRV和输入/输出感测放大器IOSA。存储体选通信号BIO_STB_Bx可以包括用于控制写入驱动器WDRV的存储体写入选通信号WT_BIO_STB_Bx、和用于控制输入/输出感测放大器IOSA的存储体读取选通信号RD_BIO_STB_Bx。
例如，参考图2，第一数据输入/输出电路110包括写入驱动器WDRV和输入/输出感测放大器IOSA。写入驱动器WDRV可以响应于第一存储体写入选通信号WT_BIO_STB_B0而经由专用局部线BIO将全局线GIO的数据写入到第一存储体BANK0。输入/输出感测放大器IOSA可以响应于第一存储体读取选通信号RD_BIO_STB_B0而放大经由专用局部线BIO从第一存储体BANK0传输的读取数据RDATA，并且将放大的读取数据RDATA输出到全局线GIO。
返回参考图1，上部列控制电路120可以与上部存储体组UP_BG的第一存储体BANK0至第四存储体BANK3相邻地设置，并且根据写入命令WT和读取命令RD来产生用于控制与上部存储体组UP_BG相对应的第一数据输入/输出电路110至第四数据输入/输出电路113的第一存储体写入选通信号WT_BIO_STB_B0至第四存储体写入选通信号WT_BIO_STB_B3、以及第一存储体读取选通信号RD_BIO_STB_B0至第四存储体读取选通信号RD_BIO_STB_B3。下部列控制电路130可以与第五存储体BANK4至第八存储体BANK7相邻地设置，并且根据写入命令WT和读取命令RD来产生用于控制与下部存储体组DN_BG相对应的第五数据输入/输出电路114至第八数据输入/输出电路117的第五存储体写入选通信号WT_BIO_STB_B4至第八存储体写入选通信号WT_BIO_STB_B7、以及第五存储体读取选通信号RD_BIO_STB_B4至第八存储体读取选通信号RD_BIO_STB_B7。
尽管在附图中示出了上部列控制电路120和下部列控制电路130接收写入命令WT和读取命令RD，但是用于区分各个存储体的地址信号可以被额外地输入到上部列控制电路120和下部列控制电路130。写入命令WT和读取命令RD可以被配置为包括每个存储体的信息。
半导体存储器件100还可以包括命令控制块140和数据控制块150。命令控制块140根据诸如主机或控制器的外部设备(未示出)的请求REQ来产生写入命令WT和读取命令RD，并且根据写入命令WT来产生写入选通信号WT_GIO_STB。数据控制块150响应于写入选通信号WT_GIO_STB而将从外部设备提供的写入数据WDATA传输到全局线GIO。另外，数据控制块150将经由全局线GIO传输的读取数据RDATA传输到外部设备。由于命令控制块140和数据控制块150设置在下部存储体组DN_BG的底部，因此用于传输写入命令WT和读取命令RD的命令传输线CMD_L可以从命令控制块140经由下部列控制电路130向上部列控制电路120的方向延伸。
图3是示出传统的半导体存储器件200的示例的布局图。
参考图3，半导体存储器件200包括第一存储体BANK0至第八存储体BANK7、第一数据输入/输出电路210至第四数据输入/输出电路240、上部列控制电路250和下部列控制电路260。半导体存储器件200还可以包括命令控制块270和数据控制块280。
第一存储体BANK0至第八存储体BANK7中的每一个包括专用局部线BIO。第一存储体BANK0至第八存储体BANK7共用全局线GIO。在图3中，代表性地示出了第一存储体BANK0和第三存储体BANK2的专用局部线BIO，而简要地示出了其余存储体的专用局部线BIO。第一存储体BANK0至第八存储体BANK7可以根据位置而被划分为上部存储体组UP_BG和下部存储体组DN_BG。
与图1中所示的半导体存储器件100不同，第一数据输入/输出电路210至第四数据输入/输出电路240设置在第一存储体BANK0至第八存储体BANK7之中的相邻的存储体之间，并且分别经由专用局部线BIO耦接到对应的相邻存储体。例如，第一数据输入/输出电路210可以经由专用局部线BIO耦接到第一存储体BANK0，并且可以经由另外的专用局部线BIO耦接到第三存储体BANK2，该第三存储体BANK2在X轴方向上与第一存储体BANK0相邻设置。换言之，图1中所示的半导体存储器件100包括八个数据输入/输出电路110至117，而图3中所示的半导体存储器件200包括由相邻的存储体共用的四个数据输入/输出电路210至240。
第一数据输入/输出电路210至第四数据输入/输出电路240可以响应于第一存储体选通信号BIO_STB_B0至第四存储体选通信号BIO_STB_B3而将对应的相邻存储体的一个专用局部线BIO耦接至全局线GIO。除了图3中所示的第一数据输入/输出电路210至第四数据输入/输出电路240具有用于WDRV的2个存储体写入选通信号(图2中未示出)和用于IOSA的2个存储体读取选通信号(图2中未示出)之外，第一数据输入/输出电路210至第四数据输入/输出电路240的配置与图1中所示的第一数据输入/输出电路110至第八数据输入/输出电路117的配置相似。即，第一数据输入/输出电路210至第四数据输入/输出电路240中的每一个可以包括写入驱动器WDRV和输入/输出感测放大器IOSA。写入驱动器WDRV可以响应于存储体写入选通信号WT_BIO_STB_Bx而将全局线GIO的数据经由专用局部线BIO写入到对应的存储体，输入/输出感测放大器IOSA可以响应于存储体读取选通信号RD_BIO_STB_Bx而放大经由专用局部线BIO从对应的存储体传输的读取数据RDATA，并且将放大的读取数据RDATA输出到全局线GIO。
由于上部列控制电路250、下部列控制电路260、命令控制块270和数据控制块280与图1中所示的那些实质上相同，因此省略其详细描述。
在图1所示的半导体存储器件100中和图3所示的半导体存储器件200中，就每个存储体而言示出的全局线GIO的长度由Y轴方向上的第一长度yLG与X轴方向上的第二长度xLG之和构成。由于在相邻的存储体之间共用的第一数据输入/输出电路210至第四数据输入/输出电路240的缘故，图3中所示的半导体存储器件200的第二长度xLG明显短于图1所示的半导体存储器件100的第二长度xLG。因此，图3中所示的半导体存储器件200与图1中所示的半导体存储器件100的不同之处在于：半导体存储器件200的全局线GIO的长度可以在X轴方向上减小，从而减小全局线GIO的偏斜。
然而，如就每个存储体而言所示，图3中所示的半导体存储器件200的专用局部线BIO的长度xLB明显长于图1中所示的半导体存储器件100的专用局部线BIO的长度xLB。因此，图3中所示的半导体存储器件200与图1中所示的半导体存储器件100的不同之处在于：半导体存储器件200的专用局部线BIO的偏斜可增加。
参考图1至图4C，在下文中将描述半导体存储器件100和200的写入操作和读取操作。由于图1所示的半导体存储器件100的操作与图3所示的半导体存储器件200的操作实质上相似，因此将描述半导体存储器件100的操作作为示例。
图4A和图4B是示出图1中所示的传统的半导体存储器件100的写入操作的时序图。
参考图4A和图4B，在写入操作期间，命令控制块140根据外部设备的写入请求REQ来产生写入命令WT，并且根据写入命令WT来产生写入选通信号WT_GIO_STB。数据控制块150响应于写入选通信号WT_GIO_STB而将写入数据WDATA传输到全局线GIO。
上部列控制电路120和下部列控制电路130根据经由命令传输线CMD_L传输的写入命令WT来产生用于特定存储体的存储体写入选通信号WT_BIO_STB_Bx。与特定存储体相对应的写入驱动器WDRV可以响应于存储体写入选通信号WT_BIO_STB_Bx而将经由全局线GIO传输的写入数据WDATA通过专用局部线BIO写入到特定存储体。
由于存储体之间的物理位置的不同，因此加载到数据控制块150侧的全局线GIO上的写入数据WDATA与加载到每个存储体的写入驱动器WDRV侧的全局线GIO上的写入数据WDATA之间发生偏斜。可以将直到首先加载到全局线GIO上的写入数据GIOs和最后加载到全局线GIO上的写入数据GIOe中的每个到达写入驱动器WDRV为止的间隔定义为偏斜。因此，写入数据WDATA的有效窗口减小。
当时间tCCD如图4A所示为宽松时，写入驱动器WDRV可以驱动在有效窗口内的写入数据WDATA，不管存储体写入选通信号WT_BIO_STB_Bx的定时是快还是慢。然而，当时间tCCD如图4B所示为紧密时，如果存储体写入选通信号WT_BIO_STB_Bx的定时慢，则写入驱动器WDRV可能不能驱动在有效窗口内的写入数据WDATA。
图4C是示出图1中所示的传统的半导体存储器件100的读取操作的时序图。
参考图4C，在读取操作期间，命令控制块140根据外部设备的读取请求REQ来产生读取命令RD。
上部列控制电路120和下部列控制电路130响应于经由命令传输线CMD_L传输的读取命令RD而产生与特定存储体相对应的存储体读取选通信号RD_BIO_STB_Bx。与特定存储体相对应的输入/输出感测放大器IOSA可以响应于存储体读取选通信号RD_BIO_STB_Bx而放大经由专用局部线BIO从特定存储体传输的读取数据RDATA，并且将放大的读取数据RDATA输出到全局线GIO。数据控制块150可以将经由全局线GIO传输的读取数据RDATA提供给外部设备。
根据与产生读取命令RD的命令控制块140的距离，存储体BANK0至BANK7可以被划分为与下部存储体组DN_BG的第五存储体BANK4至第八存储体BANK7相对应的近存储体、以及与上部存储体组UP_BG的第一存储体BANK0至第四存储体BANK3相对应的远存储体。
由于存储体之间的物理位置的不同，从命令控制块140产生的读取命令RD到达与远存储体相对应的上部列控制电路120的时间比读取命令RD被传输到与近存储体相对应的下部列控制电路130的时间长。如图4C所示，上部列控制电路120产生与上部存储体组UP_BG相对应的存储体读取选通信号RD_BIO_STB_Bx所需的延迟时间D2比从读取命令RD产生的时刻起下部列控制电路130产生与下部存储体组DN_BG相对应的存储体读取选通信号RD_BIO_STB_Bx所需的延迟时间D1长。
另外，由于物理位置的不同，从远存储体输出的读取数据RDATA经由全局线GIO传输到数据控制块150的时间比从近存储体输出的读取数据RDATA经由全局线GIO传输到数据控制块150的时间长。如图4C所示，第二读取数据RDATA2从上部存储体组UP_BG侧的全局线GIO传输到数据控制块150侧的全局线GIO的延迟时间D4比第一读取数据RDATA1从下部存储体组DN_BG侧的全局线GIO传输到数据控制块150侧的全局线GIO的延迟时间D3长。
结果，在输入读取命令RD之后，要从远存储体输出第二读取数据RDATA2所需的时间(D2+D4)比要从近存储体输出第一读取数据RDATA1所需的时间(D1+D3)长，从而从远存储体输出的读取数据RDATA2的有效窗口减小。
如上所述，在写入操作期间，即使半导体存储器件100和200的作为传输端的数据控制块150和280将写入数据WDATA同时传输到全局线GIO，也可能在作为接收端的数据输入/输出电路110至117和210至240中发生偏斜。此外，在读取操作期间，即使作为传输端的数据输入/输出电路110至117和210至240将读取数据RDATA同时传输到全局线GIO，也可能在作为接收端的数据控制块150和280中发生偏斜。
根据本发明的实施例，下面将描述能够通过在保持专用局部线BIO的长度的同时减小全局线GIO的长度而降低全局线GIO的偏斜的半导体存储器件。
图5是示出根据本发明的实施例的半导体存储器件300的示例的布局图。
参考图5，半导体存储器件300可以包括第一存储体BANK0至第八存储体BANK7、第一数据输入/输出电路310至第八数据输入/输出电路317、第一数据干预块(dataintervention block)320至第四数据干预块326、上部列控制电路330和下部列控制电路340。
第一存储体BANK0至第八存储体BANK7中的每一个可以包括专用局部线BIO。第一存储体BANK0至第八存储体BANK7可以共用全局线GIO。在图5中，代表性地示出了第一存储体BANK0和第三存储体BANK2的专用局部线BIO，而简要地示出了其余存储体的专用局部线BIO。第一存储体BANK0至第八存储体BANK7可以根据位置而被划分为上部存储体组UP_BG和下部存储体组DN_BG。例如，设置在上部的第一存储体BANK0至第四存储体BANK3可以担任为上部存储体组UP_BG，而设置在下部的第五存储体BANK4至第八存储体BANK7可以担任为下部存储体组DN_BG。
在本发明的实施例中，半导体存储器件300可以包括由多个存储体BANK0至BANK7之中的相邻的存储体共用的多个子全局线GIO_DS。例如，在X轴方向上彼此相邻设置的第一存储体BANK0和第三存储体BANK2可以共用子全局线GIO_DS，在X轴方向上彼此相邻设置的第二存储体BANK1和第四存储体BANK3可以共用子全局线GIO_DS，在X轴方向上彼此相邻设置的第五存储体BANK4和第七存储体BANK6可以共用子全局线GIO_DS，以及在X轴方向上彼此相邻设置的第六存储体BANK5和第八存储体BANK7可以共用子全局线GIO_DS。在图5中，代表性地示出了第一存储体BANK0和第三存储体BANK2的子全局线GIO_DS，而简要地示出了其余存储体的子全局线GIO_DS。
第一数据输入/输出电路310至第八数据输入/输出电路317可以分别对应于第一存储体BANK0至第八存储体BANK7，并且分别经由专用局部线BIO耦接到对应的存储体。第一数据输入/输出电路310至第八数据输入/输出电路317可以响应于第一存储体选通信号BIO_STB_B0至第八存储体选通信号BIO_STB_B7而将对应的存储体的专用局部线BIO耦接至子全局线GIO_DS。例如，第一数据输入/输出电路310可以经由专用局部线BIO耦接到第一存储体BANK0，并且响应于第一存储体选通信号BIO_STB_B0而将第一存储体BANK0的专用局部线BIO耦接到与第一存储体BANK0对应的子全局线GIO_DS。在图5中，“_Bx”可以表示用于每个存储体的信号，其中“x”对应于存储体的数目。例如，当存在八个存储体时，可以包括信号“_B0”至“_B7”。
第一数据输入/输出电路310至第八数据输入/输出电路317中的每一个可以包括写入驱动器WDRV和输入/输出感测放大器IOSA。存储体选通信号BIO_STB_Bx可以包括用于控制写入驱动器WDRV的存储体写入选通信号WT_BIO_STB_Bx、和用于控制输入/输出感测放大器IOSA的存储体读取选通信号RD_BIO_STB_Bx。下面将参考图7提供第一数据输入/输出电路310至第八数据输入/输出电路317的结构的描述。
第一数据干预块320至第四数据干预块326可以分别对应于多个子全局线GIO_DS，并且响应于延迟写入选通信号WT_GIO_STB_DS或者第一读取选通信号RD_GIO_STB_B02至第四读取选通信号RD_GIO_STB_B57而将全局线GIO耦接到对应的子全局线GIO_DS。第一数据干预块320至第四数据干预块326可以设置在第一数据输入/输出电路310至第八数据输入/输出电路317之中的相邻的数据输入/输出电路之间，以经由对应的子全局线GIO_DS耦接到相邻的数据输入/输出电路。例如，第一数据干预块320可以设置在第一数据输入/输出电路310和与第一数据输入/输出电路310相邻的第三数据输入/输出电路312之间，以响应于延迟写入选通信号WT_GIO_STB_DS或第一读取选通信号RD_GIO_STB_B02而将全局线GIO耦接到对应的子全局线GIO_DS。在图5中，“_By”可以表示用于每个相邻的存储体的信号，其中“y”对应于将存储体的数目除以2而获得的值。例如，当存在8个存储体时，可以包括信号“_B02”至“_B57”。
第一数据干预块320至第四数据干预块326中的每一个可以包括写入锁存器WT_LAT和读取驱动器RD_DRV。下面将参考图6提供第一数据干预块320至第四数据干预块326的结构的描述。
上部列控制电路330可以与上部存储体组UP_BG的第一存储体BANK0至第四存储体BANK3相邻设置，并且根据写入命令WT和读取命令RD而产生用于控制与上部存储体组UP_BG相对应的第一数据输入/输出电路310至第四数据输入/输出电路313的第一存储体写入选通信号WT_BIO_STB_B0至第四存储体写入选通信号WT_BIO_STB_B3、以及第一存储体读取选通信号RD_BIO_STB_B0至第四存储体读取选通信号RD_BIO_STB_B3。下部列控制电路340可以与第五存储体BANK4至第八存储体BANK7相邻设置，并且根据写入命令WT和读取命令RD而产生用于控制与下部存储体组DN_BG相对应的第五数据输入/输出电路314至第八数据输入/输出电路317的第五存储体写入选通信号WT_BIO_STB_B4至第八存储体写入选通信号WT_BIO_STB_B7、以及第五存储体读取选通信号RD_BIO_STB_B4至第八存储体读取选通信号RD_BIO_STB_B7。
尽管在附图中示出了上部列控制电路330和下部列控制电路340接收写入命令WT和读取命令RD，但是用于区分各个存储体的地址信号可以被额外地输入到上部列控制电路330和下部列控制电路340。写入命令WT和读取命令RD可以被配置为包括每个存储体的信息。
在第一存储体读取选通信号RD_BIO_STB_B0至第四存储体读取选通信号RD_BIO_STB_B3产生的预定时间之后，上部列控制电路330可以产生用于控制与上部存储体组UP_BG相对应的第一数据干预块320和第二数据干预块322的第一读取选通信号RD_GIO_STB_B02和第二读取选通信号RD_GIO_STB_B13。所述预定时间可以对应于直到读取数据从第一数据输入/输出电路310至第四数据输入/输出电路313到达第一数据干预块320和第二数据干预块322为止所需的时间。在第五存储体读取选通信号RD_BIO_STB_B4至第八存储体读取选通信号RD_BIO_STB_B7产生的预定时间之后，下部列控制电路340可以产生用于控制与下部存储体组DN_BG相对应的第三数据干预块324和第四数据干预块326的第三读取选通信号RD_GIO_STB_B46和第四读取选通信号RD_GIO_STB_B57。类似地，所述预定时间可以对应于直到读取数据从第五数据输入/输出电路314至第八数据输入/输出电路317到达第三数据干预块324和第四数据干预块326为止所需的时间。
半导体存储器件300还可以包括命令控制块350和数据控制块360。命令控制块350可以设置在下部存储体组DN_BG的下部，根据诸如主机或控制器的外部设备(未示出)的请求REQ而产生写入命令WT和读取命令RD，并且根据写入命令WT而产生写入选通信号WT_GIO_STB。数据控制块360可以设置在下部存储体组DN_BG的下部，响应于写入选通信号WT_GIO_STB而将从外部设备提供的写入数据WDATA传输到全局线GIO，以及将写入选通信号WT_GIO_STB延迟预定的时间以输出延迟写入选通信号WT_GIO_STB_DS。另外，数据控制块360可以将经由全局线GIO传输的读取数据RDATA提供给外部设备。
半导体存储器件300还可以包括命令传输线CMD_L1和CMD_L2，所述命令传输线CMD_L1和CMD_L2用于将从命令控制块350产生的写入命令WT和读取命令RD传输到上部列控制电路330和下部列控制电路340。与图1和图3中所示的命令传输线CMD_L不同，图5中所示的命令传输线CMD_L1和CMD_L2可以包括从命令控制块350经由下部列控制电路340向上部列控制电路330的方向延伸的第一传输线CMD_L1、和从上部列控制电路330向下部列控制电路340的方向延伸的第二传输线CMD_L2。
当从命令控制块350产生的命令是写入命令WT时，写入命令WT可以经由第一传输线CMD_L1被传输到下部列控制电路340，并且随后被传输到上部列控制电路330。当从命令控制块350产生的命令是读取命令RD时，读取命令RD可以经由第一传输线CMD_L1和第二传输线CMD_L2被传输到上部列控制电路330，并且随后被传输到下部列控制电路340。即，根据本发明的实施例，下部列控制电路340可以比上部列控制电路330更晚地接收读取命令RD，而比上部列控制电路330更早地接收写入命令WT。
图6是示出图5中所示的第一数据干预块320的配置图。由于第一数据干预块320至第四数据干预块326具有实质上相同的结构，因此代表性地描述第一数据干预块320作为示例。
参考图6，第一数据干预块320可以包括写入锁存器WT_LAT和读取驱动器RD_DRV。
写入锁存器WT_LAT可以响应于延迟写入选通信号WT_GIO_STB_DS而将全局线GIO的数据传输到对应的子全局线GIO_DS。读取驱动器RD_DRV可以响应于第一读取选通信号RD_GIO_STB_B02而将对应的子全局线GIO_DS的数据传输到全局线GIO。
图7是示出图5中所示的第一数据输入/输出电路310的配置图。由于第一数据输入/输出电路310至第八数据输入/输出电路317具有实质上相同的结构，因此代表性地描述第一数据输入/输出电路310作为示例。
参考图7，第一数据输入/输出电路310可以包括写入驱动器WDRV和输入/输出感测放大器IOSA。写入驱动器WDRV可以响应于第一存储体写入选通信号WT_BIO_STB_B0而经由专用局部线BIO将子全局线GIO_DS的数据写入到第一存储体BANK0。输入/输出感测放大器IOSA可以放大经由专用局部线BIO从第一存储体BANK0传输的读取数据RDATA，并且将放大的读取数据RDATA输出到子全局线GIO_DS。
图8是示出图5中所示的上部列控制电路330和下部列控制电路340的框图。
参考图8，上部列控制电路330可以包括路由器332、第一多路复用器334和第一信号发生器336。
路由器332可以将第一传输线CMD_L1耦接到第二传输线CMD_L2。根据本发明的实施例，路由器332可以由金属线构成。第一多路复用器334可以选择并输出与第一传输线CMD_L1耦接的第一输入端子IN1和与第二传输线CMD_L2耦接的第二输入端子IN2中的一个。第一多路复用器334可以在写入命令WT经由第一传输线CMD_L1传输时选择第一输入端子IN1，而在读取命令RD经由第一传输线CMD_L1传输时选择第二输入端子IN2。第一信号发生器336可以基于第一多路复用器334的输出OUT1来产生与上部存储体组UP_BG相对应的第一存储体写入选通信号WT_BIO_STB_B0至第四存储体写入选通信号WT_BIO_STB_B3和第一存储体读取选通信号RD_BIO_STB_B0至第四存储体读取选通信号RD_BIO_STB_B3、以及与上部存储体组UP_BG相对应的第一读取选通信号RD_GIO_STB_B02和第二读取选通信号RD_GIO_STB_B13。
下部列控制电路340可以包括第二多路复用器342和第二信号发生器344。
第二多路复用器342可以选择并输出与第一传输线CMD_L1耦接的第一输入端子IN1和与第二传输线CMD_L2耦接的第二输入端子IN2中的一个。第二多路复用器342可以在写入命令WT经由第一传输线CMD_L1传输时选择第一输入端子IN1，而在读取命令RD经由第一传输线CMD_L1传输时选择第二输入端子IN2。第二信号发生器344可以基于第二多路复用器342的输出OUT2来产生与下部存储体组DN_BG相对应的第五存储体写入选通信号WT_BIO_STB_B4至第八存储体写入选通信号WT_BIO_STB_B7和第五存储体读取选通信号RD_BIO_STB_B4至第八存储体读取选通信号RD_BIO_STB_B7、以及与下部存储体组DN_BG相对应的第三读取选通信号RD_GIO_STB_B46和第四读取选通信号RD_GIO_STB_B57。
在上述结构下，当从命令控制块350产生写入命令WT时，下部列控制电路340可以经由第二多路复用器342的第一输入端子IN1来接收写入命令WT，并且随后，上部列控制电路330可以经由第一多路复用器334的第一输入端子IN1来接收写入命令WT。当从命令控制块350产生读取命令RD时，上部列控制电路330可以经由第一多路复用器334的第二输入端子IN2来接收读取命令RD，并且随后，下部列控制电路340可以经由第二多路复用器342的第二输入端子IN2来接收读取命令RD。
在图1所示的半导体存储器件100和图5所示的半导体存储器件300中，就每个存储体而言示出的全局线GIO的长度由Y轴方向上的第一长度yLG和X轴方向上的第二长度xLG之和构成。由于在相邻的存储体之间共用的第一数据干预块320至第四数据干预块326的缘故，图5所示的半导体存储器件300的第二长度xLG变得比图1所示的半导体存储器件100的第二长度xLG短。因此，图5所示的半导体存储器件300与图1所示的半导体存储器件100的不同在于：图5所示的半导体存储器件300的全局线GIO的长度可以在X轴方向上减小，从而减少全局线GIO的偏斜。
另外，在图3所示的半导体存储器件200和图5所示的半导体存储器件300中，图5所示的半导体存储器件300中的就每个存储体而言示出的专用局部线BIO的长度xLB变得明显比图3所示的半导体存储器件200的专用局部线BIO的长度xLB短。因此，图5所示的半导体存储器件300与图3所示的半导体存储器件200的不同在于：半导体存储器件300的专用局部线BIO的偏斜可以减少。
如上所述，根据本发明实施例的半导体存储器件可以在保持专用局部线BIO的长度的同时减小全局线GIO的长度，从而减少全局线GIO的偏斜。
在下文中，参考图5至图9B描述半导体存储器件300的操作。
图9A是示出图5所示的半导体存储器件300的写入操作的时序图。
参考图9A，在写入操作期间，命令控制块350根据外部设备的写入请求REQ而产生写入命令WT，并且根据写入命令WT而产生写入选通信号WT_GIO_STB。数据控制块360响应于写入选通信号WT_GIO_STB而将写入数据WDATA传输到全局线GIO，以及将写入选通信号WT_GIO_STB延迟预定的时间以输出延迟写入选通信号WT_GIO_STB_DS。
当从命令控制块350产生的命令是写入命令WT时，写入命令WT经由第一传输线CMD_L1被传输到下部列控制电路340，并且随后被传输到上部列控制电路330。上部列控制电路330和下部列控制电路340根据分别经由第一多路复用器334的第一输入端子IN1和第二多路复用器342的第一输入端子IN1输入的写入命令WT而产生用于特定存储体的存储体写入选通信号WT_BIO_STB_Bx。
由于存储体之间的物理位置的不同，加载到数据控制块360侧的全局线GIO上的写入数据WDATA与加载到每个存储体的写入锁存器WT_LAT侧的全局线GIO上的写入数据WDATA之间发生偏斜。可以将直到首先加载到全局线GIO上的写入数据GIOs和最后加载到全局线GIO上的写入数据GIOe中的每个到达写入锁存器WT_LAT为止的间隔定义为偏斜。因此，写入数据WDATA的有效窗口减小。
数据干预块320至326的写入锁存器WT_LAT可以响应于延迟写入选通信号WT_GIO_STB_DS而锁存全局线GIO的写入数据WDATA，并且将锁存的数据传输到对应的子全局线GIO_DS。随后，与特定存储体相对应的写入驱动器WDRV可以响应于存储体写入选通信号WT_BIO_STB_Bx而将经由子全局线GIO_DS传输的写入数据WDATA通过专用局部线BIO写入到特定存储体。
在如上所述的根据本发明的实施例的半导体存储器件300中，随着写入驱动器WDRV驱动由写入锁存器WT_LAT锁存、并传输到子全局线GIO_DS的写入数据WDATA，与写入驱动器WDRV驱动加载到全局线GIO上的写入数据WDATA相比，可以进一步确保定时余量。因此，如图9A所示，即使当时间tCCD为紧密时，写入驱动器WDRV也可以驱动在有效窗口内的写入数据WDATA，不管存储体写入选通信号WT_BIO_STB_Bx的定时是快还是慢。
图9B是图示图5中所示的半导体存储器件300的读取操作的时序图。
参考图9B，在读取操作期间，命令控制块350根据外部设备的读取请求REQ而产生读取命令RD。当从命令控制块350产生的命令为读取命令RD时，读取命令RD可以经由第一传输线CMD_L1和第二传输线CMD_L2被传输到上部列控制电路330，并且随后被传输到下部列控制电路340。
上部列控制电路330和下部列控制电路340响应于经由第一多路复用器334的第二输入端子IN2和第二多路复用器342的第二输入端子IN2输入的读取命令RD而产生与特定存储体相对应的存储体读取选通信号RD_BIO_STB_Bx。与特定存储体相对应的输入/输出感测放大器IOSA可以响应于存储体读取选通信号RD_BIO_STB_Bx而放大经由专用局部线BIO从特定存储体传输的读取数据RDATA，并且将放大的读取数据RDATA输出到子全局线GIO_DS。
在存储体读取选通信号RD_BIO_STB_Bx产生的预定时间之后，上部列控制电路330和下部列控制电路340可以产生与特定存储体相对应的读取选通信号RD_GIO_STB_By。与特定存储体相对应的数据干预块320至326的读取驱动器RD_DRV可以响应于读取选通信号RD_GIO_STB_By而将对应的子全局线GIO_DS的数据传输到全局线GIO。数据控制块360可以将经由全局线GIO传输的读取数据RDATA提供给外部设备。
根据与产生读取命令RD的命令控制块350的距离，存储体BANK0至BANK7可以被划分为与下部存储体组DN_BG的第五存储体BANK4至第八存储体BANK7相对应的近存储体、和与上部存储体组UP_BG的第一存储体BANK0至第四存储体BANK3相对应的远存储体。
根据本发明的实施例，从命令控制块350产生的读取命令RD到达与远存储体相对应的上部列控制电路330的时间变得比读取命令RD被传输到与近存储体相对应的下部列控制电路340的时间短。如图9B所示，上部列控制电路330产生与上部存储体组UP_BG相对应的读取选通信号RD_GIO_STB_By所需的延迟时间D6比从读取命令RD产生的时刻起下部列控制电路340产生与下部存储体组DN_BG相对应的读取选通信号RD_GIO_STB_By所需的延迟时间D5短。
由于存储体之间的物理位置的不同，从远存储体输出的读取数据RDATA经由全局线GIO传输到数据控制块360的时间变得比从近存储体输出的数据RDATA经由全局线GIO传输到数据控制块360的时间长。如图9B所示，第二读取数据RDATA2从上部存储体组UP_BG侧的全局线GIO传输到数据控制块360侧的全局线GIO的延迟时间D8比第一读取数据RDATA1从下部存储体组DN_BG侧的全局线GIO传输到数据控制块360侧的全局线GIO的延迟时间D7长。
结果，在输入读取命令RD之后，要从近存储体输出第一读取数据RDATA1所需的时间(D5+D7)和要从远存储体输出第二读取数据RDATA2所需的时间(D6+D8)基本相同，由此第一读取数据RDATA1和第二读取数据RDATA2的有效窗口可以保持一致的宽度。例如，当读取数据RDATA从第一存储体BANK0读取时，读取命令RD经过3个存储体的长度而被传输到上部列控制电路330，并且读取数据RDATA经过5个存储体的长度而被传输到数据控制块360。当从第七存储体BANK6输出读取数据RDATA时，读取命令RD经过6个存储体的长度而被传输到下部列控制电路340，并且读取数据RDATA经过2个存储体的长度而被传输到数据控制块360。
从以上描述明显的是，在根据本发明实施例的半导体存储器件300中，与用于传送读取数据RDATA的、具有相对短路径的全局线GIO的下部存储体组DN_BG相对应的下部列控制电路340比上部列控制电路330更晚地接收读取命令RD。因此，可以减少在读取操作期间由存储体之间的物理位置的不同引起的全局线GIO的偏斜。
根据本发明的实施例，存储器件具有减少在写入操作和读取操作期间由多个存储体之间的物理位置的不同引起的数据偏斜的效果。
虽然已经关于特定实施例描述了本发明，但是实施例并非意在是限制性的，而是描述性的。此外，应注意的是，在不脱离由所附权利要求所限定的本发明的精神和/或范围的情况下，本领域技术人员可以以通过替换、改变和修改的各种方式来实现本发明。
例如，尽管在本发明的实施例中描述了半导体存储器件包括两个存储体组，并且每个存储体组包括四个存储体，但这仅是为了便于描述。可以包括半导体存储器件中包括更少数量或更多数量的存储体组的情况和每个存储体组中包括的存储体的数量更大或更少的情况。

Claims (20)

1.一种半导体存储器件，包括：
多个存储体，每个存储体具有专用线，并且共用全局线；
多个子全局线，其由所述多个存储体之中的相邻的存储体共用；
多个数据输入/输出电路，其分别经由所述专用线耦接到所述多个存储体，并且分别响应于存储体选通信号而将对应的存储体的所述专用线耦接到所述子全局线；以及
多个数据干预块，其分别对应于所述多个子全局线，并且响应于读取选通信号或延迟写入选通信号而将所述全局线耦接到对应的子全局线。
2.根据权利要求1所述的半导体存储器件，其中，所述存储体被划分为上部存储体组和下部存储体组，并且所述半导体存储器件还包括：
上部列控制电路，其设置在所述上部存储体组的数据干预块之间，并且适用于根据写入命令和读取命令而产生用于所述上部存储体组的存储体选通信号和读取选通信号；以及
下部列控制电路，其设置在所述下部存储体组的数据干预块之间，并且适用于根据所述写入命令和所述读取命令而产生用于所述下部存储体组的存储体选通信号和读取选通信号。
3.如权利要求2所述的半导体存储器件，其中，所述下部列控制电路比所述上部列控制电路更晚地接收所述读取命令，而比所述上部列控制电路更早地接收所述写入命令。
4.如权利要求2所述的半导体存储器件，还包括：
命令传输线，其适用于传输所述写入命令和所述读取命令，包括：
第一传输线，其从所述下部列控制电路向所述上部列控制电路的方向延伸；以及
第二传输线，其从所述上部列控制电路向所述下部列控制电路的方向延伸。
5.如权利要求4所述的半导体存储器件，其中，所述上部列控制电路包括：
路由器，其适用于将所述第一传输线耦接到所述第二传输线；
第一多路复用器，其适用于选择并输出与所述第一传输线耦接的第一输入端子和与所述第二传输线耦接的第二输入端子中的一个；以及
第一信号发生器，其适用于基于所述第一多路复用器的输出来产生所述存储体选通信号和所述读取选通信号。
6.如权利要求5所述的半导体存储器件，其中，当经由所述第一传输线传输所述写入命令时，所述第一多路复用器选择所述第一输入端子，而当经由所述第一传输线传输所述读取命令时，所述第一多路复用器选择所述第二输入端子。
7.如权利要求4所述的半导体存储器件，其中，所述下部列控制电路包括：
第二多路复用器，其适用于选择并输出与所述第一传输线耦接的第一输入端子和与所述第二传输线耦接的第二输入端子中的一个；以及
第二信号发生器，其适用于基于所述第二多路复用器的输出来产生所述存储体选通信号和所述读取选通信号。
8.如权利要求7所述的半导体存储器件，其中，当经由所述第一传输线传输所述写入命令时，所述第二多路复用器选择所述第一输入端子，而当经由所述第一传输线传输所述读取命令时，所述第二多路复用器选择所述第二输入端子。
9.如权利要求2所述的半导体存储器件，还包括：
命令控制块，其设置为相比于所述上部存储体组更靠近所述下部存储体组，并且适用于响应于外部设备的请求而产生所述写入命令和所述读取命令，以及根据所述写入命令而产生写入选通信号；以及
数据控制块，其设置为相比于所述上部存储体组更靠近所述下部存储体组，并且适用于响应于所述写入选通信号而将写入数据传输到所述全局线，以及将所述写入选通信号延迟预定的时间以输出所述延迟写入选通信号。
10.根据权利要求1所述的半导体存储器件，其中，所述数据干预块设置在所述多个数据输入/输出电路之中的相邻的数据输入/输出电路之间，并且分别经由所述对应的子全局线耦接到所述相邻的数据输入/输出电路。
11.如权利要求1所述的半导体存储器件，其中，所述数据干预块中的每个包括：
写入锁存器，其适用于响应于所述延迟写入选通信号而将所述全局线的数据传输到所述对应的子全局线；以及
读取驱动器，其适用于响应于所述读取选通信号而将所述对应的子全局线的数据传输到所述全局线。
12.如权利要求1所述的半导体存储器件，其中，所述数据输入/输出电路中的每个包括：
写入驱动器，其适用于响应于所述存储体选通信号之中的存储体写入选通信号而经由所述专用线将所述对应的子全局线的数据写入到所述对应的存储体；以及
输入/输出感测放大器，其适用于响应于所述存储体选通信号之中的存储体读取选通信号而放大经由所述专用线从所述对应的存储体传输的读取数据，并且将放大的数据输出到所述对应的子全局线。
13.一种半导体存储器件，包括：
多个存储体，其被划分为上部存储体组和下部存储体组，每个存储体具有专用线，并且共用全局线；
多个子全局线，其由所述多个存储体之中的相邻的存储体共用；
多个数据干预块，其分别对应于所述多个子全局线，并且适用于响应于读取选通信号而将对应的子全局线的数据传输到所述全局线；
命令控制块，其设置为相比于所述上部存储体组更靠近所述下部存储体组，并且适用于响应于外部设备的请求而产生读取命令；
上部列控制电路，其设置在所述上部存储体组的数据干预块之间，并且适用于响应于所述读取命令而产生用于所述上部存储体组的读取选通信号；以及
下部列控制电路，其设置在所述下部存储体组的数据干预块之间，并且适用于响应于所述读取命令而产生用于所述下部存储体组的读取选通信号，以及比所述上部列控制电路更晚地接收所述读取命令。
14.如权利要求13所述的半导体存储器件，还包括：
多个输入/输出感测放大器，其分别对应于所述多个存储体，并且适用于响应于存储体选通信号而放大经由所述专用线从对应的存储体传输的读取数据，以及将放大的数据输出到所述多个子全局线中的一个。
15.如权利要求13所述的半导体存储器件，还包括：
命令传输线，其适用于传输所述读取命令，包括：
第一传输线，其从所述命令控制块经由所述下部列控制电路向所述上部列控制电路的方向延伸；以及
第二传输线，其从所述上部列控制电路向所述下部列控制电路的方向延伸。
16.如权利要求15所述的半导体存储器件，其中，所述上部列控制电路包括：
路由器，其适用于将所述第一传输线耦接到所述第二传输线；
第一多路复用器，其适用于选择并输出与所述第一传输线耦接的第一输入端子和与所述第二传输线耦接的第二输入端子中的一个；以及
第一信号发生器，其适用于基于所述第一多路复用器的输出来产生存储体选通信号和所述读取选通信号。
17.如权利要求15所述的半导体存储器件，其中，所述下部列控制电路包括：
第二多路复用器，其适用于选择并输出与所述第一传输线耦接的第一输入端子和与所述第二传输线耦接的第二输入端子中的一个；以及
第二信号发生器，其适用于基于所述第二多路复用器的输出来产生存储体选通信号和所述读取选通信号。
18.一种半导体存储器件，包括：
多个存储体，其共用全局线，并且每个存储体具有专用线；
多个子全局线，其由所述多个存储体之中的相邻的存储体共用；
多个数据干预块，其分别对应于所述多个子全局线，并且适用于响应于延迟写入选通信号而将所述全局线的数据传输到对应的子全局线；
命令控制块，其适用于响应于外部设备的请求而产生写入命令，并且根据所述写入命令而产生写入选通信号；以及
数据控制块，其适用于响应于所述写入选通信号而将写入数据传输到所述全局线，以及将所述写入选通信号延迟预定的时间以输出所述延迟写入选通信号。
19.根据权利要求18所述的半导体存储器件，其中，所述存储体被划分为上部存储体组和下部存储体组，并且所述命令控制块和所述数据控制块被设置为相比于所述上部存储体组更靠近所述下部存储体组。
20.如权利要求19所述的半导体存储器件，还包括：
多个写入驱动器，其分别对应于所述多个存储体，并且适用于响应于存储体选通信号而经由所述专用线将所述对应的子全局线的数据写入到对应的存储体；
上部列控制电路，其设置在所述上部存储体组的数据干预块之间，并且适用于根据所述写入命令而产生用于所述上部存储体组的存储体选通信号；以及
下部列控制电路，其设置在所述下部存储体组的数据干预块之间，并且适用于根据所述写入命令而产生用于所述下部存储体组的存储体选通信号，以及比所述上部列控制电路更早地接收所述写入命令。
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