KR20170034176A - 반도체 장치 - Google Patents

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박민수
김재일
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Abstract

본 발명은 반도체 장치에 관한 것으로, 더미 매트를 구비한 반도체 장치에 관한 기술이다. 이러한 본 발명은 패일 어드레스에 대응하여 리페어 정보를 저장하고 부트업 동작시 퓨즈 데이터를 출력하는 퓨즈부, 노말 셀 어레이의 일정 영역에 형성되어 부트업 동작시 상기 퓨즈 데이터를 저장하는 더미 매트 및 부트업 동작시 퓨즈 데이터를 저장하는 리페어 래치부를 포함하고, 리프레쉬 동작시 더미 매트에 저장된 퓨즈 데이터가 리페어 래치부에 업데이트 되어 저장된다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 더미 매트를 구비한 반도체 장치에 관한 기술이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 무수히 많은 메모리 셀을 구비하고 있으며, 공정 기술이 발달함에 따라 집적도가 증가하여 그 개수가 더욱 증가하고 있다. 이러한 메모리 셀 들 중 1개라도 페일이 발생하게 되면 이를 구비하는 반도체 메모리 장치는 원하는 동작을 수행하지 못하기 때문에 폐기 처분되어야 한다.
하지만, 요즈음 반도체 메모리 장치의 공정 기술이 발달함에 따라 확률적으로 소량의 메모리 셀에만 결함이 발생하며, 이러한 소량의 페일로 인하여 반도체 메모리 장치 전체를 불량품으로 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다.
따라서, 이를 보완하기 위하여 반도체 메모리 장치 내에는 노말 메모리 셀(normal memory cell)과 더불어 리던던시 메모리 셀(redundancy memory cell)을 추가적으로 구비한다.
리던던시 메모리 셀은 노말 메모리 셀에 페일(fail)이 발생하는 경우 이 페일이 발생한 메모리(이하, '리페어 대상 메모리 셀' 이라 칭함)를 리페어하기 위해 구비되는 회로이다.
보다 자세하게 설명하면, 예컨대 읽기 및 쓰기 동작시 리페어 대상 메모리 셀이 액세스 되는 경우 내부적으로 리페어 대상 메모리 셀이 아닌 정상적인 메모리 셀을 액세스하는데, 이때 액세스되는 메모리 셀이 리던던시 메모리 셀이다.
따라서, 반도체 메모리 장치는 리페어 대상 메모리 셀에 대응하는 어드레스가 입력되는 경우 리페어 대상 메모리 셀이 아닌 리던던시 메모리 셀을 액세스하기 위한 동작(이하, '리페어 동작'이라 칭함)을 수행하며, 이러한 리페어 동작을 통해 반도체 메모리 장치는 정상적인 동작을 보장받는다.
리페어 동작을 위한 리던던시 회로는 일반적으로 반도체 메모리 장치 내 포함된 다수의 뱅크 각각에 포함되어 있다. 각 뱅크는 다수의 단위 셀로 구성된 셀 매트, 로우(row) 액세스를 제어하기 위한 회로들이 구비된 로오(row) 제어영역, 컬럼(column) 액세스를 제어하기 위한 회로들이 구비된 컬럼(column) 제어영역을 포함한다.
리던던시 회로는 페일 단위 셀의 로오(row) 어드레스를 구제하기 위한 로오(row) 리던던시 회로와 페일 단위 셀의 컬럼(column) 어드레스를 구제하기 위한 컬럼(column) 리던던시 회로가 있으며, 이들 각각은 각 뱅크의 로오 제어영역과 컬럼 제어영역에 포함된다.
본 발명은 더미 매트를 이용하여 소프트 에러의 발생을 방지하거나 컬럼 리페어 정보를 저장할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 장치는, 패일 어드레스에 대응하여 리페어 정보를 저장하고 부트업 동작시 퓨즈 데이터를 출력하는 퓨즈부; 노말 셀 어레이의 일정 영역에 형성되어 부트업 동작시 상기 퓨즈 데이터를 저장하는 더미 매트; 및 부트업 동작시 퓨즈 데이터를 저장하는 리페어 래치부를 포함하고, 리프레쉬 동작시 더미 매트에 저장된 퓨즈 데이터가 상기 리페어 래치부에 업데이트 되어 저장되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 패일 어드레스에 대응하여 리페어 정보를 저장하고 부트업 동작시 퓨즈 데이터를 출력하는 퓨즈부; 노말 셀 어레이의 일정 영역에 형성되어 부트업 동작시 상기 퓨즈 데이터를 저장하는 더미 매트 및 액티브신호의 활성화시 리드신호에 대응하여 더미 매트로부터 인가되는 퓨즈 데이터가 특정 컬럼 리페어 단위로 저장되는 리페어 래치부를 포함하는 것을 특징으로 한다.
본 발명은 더미 매트를 이용하여 소프트 에러의 발생을 방지하거나 컬럼 리페어 정보를 저장할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 반도체 장치에 관한 동작 타이밍도.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 구성도.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 장치의 구성도.
도 5는 도 4의 액티브 제어부에 관한 상세 구성도.
도 6은 도 4의 리페어 래치부에 관한 상세 구성도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예는 복수의 셀 어레이 CA1, CA2와, 복수의 더미 매트 DMAT1~DMAT4와, 로오 디코더 XDEC1, XDEC2와, 래치부(100)와, 컬럼 디코더 YDEC1, YDEC2와, 센스앰프 IOSA1, IOSA2와, 라이트 구동부 WTDRV1, WTDRV2와, 리페어 래치부(110, 120)와 입출력 제어부(130)와, 명령/어드레스 제어부(140)와, 퓨즈부(150)와, 명령/어드레스 생성부(155) 및 리프레쉬 제어부(160)를 포함한다. 여기서, 리프레쉬 제어부(160)는 명령 디코더(161)와, 로오 어드레스 카운터(162) 및 리프레쉬 카운터(163)를 포함한다.
반도체 장치는 복수의 뱅크로 구분되어 구동된다. 복수의 뱅크 각각은 복수의 셀 어레이 CA1, CA2와, 복수의 더미 매트 DMAT1~DMAT4를 포함한다. 이들 복수의 셀 어레이 CA1, CA2는 행 방향 및 열 방향으로 복수 개가 나열되어 복수의 매트행 및 복수의 매트열을 이룬다. 그리고, 복수의 더미 매트 DMAT1~DMAT4는 복수의 셀 어레이 CA1, CA2의 최외곽 가장자리 영역에 배치될 수 있다.
이러한 복수의 셀 어레이 CA1, CA2는 복수의 워드라인을 포함하여 로오 디코더 XDEC1, XDEC2에 의해 로오 라인이 선택된다. 그리고, 복수의 셀 어레이 CA1, CA2는 복수의 비트라인을 포함하여 컬럼 디코더 YDEC1, YDEC2에 의해 컬럼 라인이 선택된다.
래치부(100)는 복수의 셀 어레이 CA1, CA2의 패일 셀을 리페어하기 위한 퓨즈 데이터를 저장한다. 이를 위해, 래치부(100)는 로오 어드레스 XADD, 퓨즈 데이터 FD_L, 래치 어드레스 LADD, 래치 인에이블신호 LEN 및 퓨즈 데이터 FD를 입력받는다. 여기서, 래치부(100)는 업데이트 동작시 더미 매트 DMAT1~DMAT4로부터 인가되는 퓨즈 데이터 FD_L가 저장된다.
본 발명의 실시예에서 래치부(100)가 로오 디코더 XDEC1, XDEC2와 별도로 구성된 것으로 도시하였으나, 본 발명의 실시예에서 래치부(100)는 로오 디코더 XDEC1, XDEC2의 내부에 포함될 수도 있다.
그리고, 센스앰프 IOSA1, IOSA2는 리드신호 RD에 대응하여 복수의 셀 어레이 CA1, CA2로부터 인가되는 데이터를 센싱 및 증폭한다. 또한, 라이트 구동부 WTDRV1, WTDRV2는 라이트신호 WT에 대응하여 입력되는 데이터를 구동하여 복수의 셀 어레이 CA1, CA2에 출력한다.
그리고, 리페어 래치부(110, 120)는 리페어 동작시 복수의 셀 어레이 CA1, CA2의 패일 셀을 리페어하기 위한 퓨즈 데이터를 저장한다. 이를 위해, 리페어 래치부(110, 120)는 글로벌 라인 GIO와 연결되며, 라이트신호 WT, 컬럼 어드레스 YADD, 래치 어드레스 LADD, 래치 인에이블신호 LEN 및 퓨즈 데이터 FD를 입력받는다. 그리고, 리페어 래치부(110, 120)는 업데이트 동작시 더미 매트 DMAT1~DMAT4로부터 인가되는 퓨즈 데이터 FD_L가 저장된다.
본 발명의 실시예에서 리페어 래치부(110, 120)는 컬럼 디코더 YDEC1, YDEC2와 별도로 구성된 것으로 도시하였으나, 본 발명의 실시예에서 리페어 래치부(110, 120)는 컬럼 디코더 YDEC1, YDEC2의 내부에 포함될 수도 있다.
또한, 입출력 제어부(130)는 퓨즈 데이터 FD를 입력받아 글로벌 라인 GIO을 통해 리페어 래치부(110, 120)에 전달한다. 이러한 입출력 제어부(130)는 선택부(131)를 구비하여 퓨즈부(150)로부터 인가되는 퓨즈 데이터 FD를 선택하여 글로벌 라인 GIO에 출력할 수 있다.
여기서, 선택부(131)는 노말 동작과 부트 업 동작을 선택하기 위한 선택신호 SEL1에 대응하여 동작하게 된다. 예를 들어, 노말 동작시에 선택신호 SEL1가 비활성화되면 선택부(131)가 외부 데이터 EDATA를 선택하여 글로벌 라인 GIO에 출력한다. 반면에, 부트 업 동작시 선택신호 SEL1가 활성화되면 선택부(131)가 퓨즈 데이터 FD를 선택하여 글로벌 라인 GIO에 출력한다.
그리고, 명령/어드레스 제어부(140)는 명령/어드레스 생성부(155)로부터 명령신호 CMD, 어드레스 ADD를 입력받는다. 그리고, 명령/어드레스 제어부(140)는 액티브 신호 ACT를 로오 디코더 XDEC1, XDCE2에 출력하고, 라이트 신호 WT를 리페어 래치부(110, 120), 컬럼 디코더 YDEC1, YDEC2 및 라이트 구동부 WTDRV1, WTDRV2에 출력한다. 이러한 명령/어드레스 제어부(140)는 선택부(141)를 구비하여 명령/어드레스 생성부(155)로부터 인가되는 명령신호 CMD, 어드레스 ADD를 선택하여 액티브 신호 ACT, 라이트 신호 WT를 생성한다.
여기서, 선택부(141)는 노말 동작과 부트 업 동작을 선택하기 위한 선택신호 SEL2에 대응하여 동작하게 된다. 예를 들어, 노말 동작시에 선택신호 SEL2가 비활성화되면 선택부(141)가 외부 명령신호 ECMD를 선택하여 액티브 신호 ACT, 라이트 신호 WT를 제어한다. 반면에, 부트 업 동작시 선택신호 SEL2가 활성화되면 선택부(141)가 명령신호 CMD, 어드레스 ADD를 선택하여 액티브 신호 ACT, 라이트 신호 WT를 제어한다.
퓨즈부(150)는 부트 업 동작시 저장된 퓨즈 데이터 FD를 래치부(100)와, 리페어 래치부(110, 120)에 출력한다. 그리고, 퓨즈부(150)는 래치 어드레스 LADD와, 래치 인에이블신호 LEN를 래치부(100)와, 리페어 래치부(110, 120)에 출력한다. 이러한 퓨즈부(150)는 퓨즈셋이 어레이 형태로 배열된 퓨즈 어레이(ARE; Array E-fuse)로 이루어질 수 있다.
그리고, 명령/어드레스 생성부(155)는 명령신호 CMD 및 어드레스 ADD를 생성하여 명령/어드레스 제어부(140)에 출력한다. 본 발명의 실시예에서 명령/어드레스 생성부(155)는 퓨즈부(150)의 외부에 구비된 것으로 설명하였지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 명령/어드레스 생성부(155)가 퓨즈부(150)의 내부에 포함될 수도 있다.
그리고, 명령 디코더(161)는 외부의 명령신호를 디코딩하여 리프레쉬 신호 REF와 리드신호 RD를 생성한다. 그리고, 로오 어드레스 카운터(162)는 리프레쉬 신호 REF를 카운팅하여 리프레쉬 어드레스 REFADD를 생성하고 이를 로오 디코더 XDEC1, XDEC2에 출력한다. 또한, 리프레쉬 카운터(163)는 리프레쉬 신호 REF를 카운팅하여 로오 어드레스 XADD와 컬럼 어드레스 YADD를 생성한다.
리프레쉬 카운터(163)는 퓨즈 데이터 FD가 저장된 셀의 어드레스를 액세스하기 위해 로오 어드레스 XADD와 컬럼 어드레스 YADD를 생성한다. 여기서, 리프레쉬 카운터(163)는 그 내부에 리프레쉬 신호 REF를 래치하는 래치를 포함할 수 있다.
그리고, 리프레쉬 카운터(163)는 로오 어드레스 XADD를 로오 디코더 XDEC1, XDEC2와 래치부(100)에 출력한다. 그리고, 리프레쉬 카운터(163)는 컬럼 어드레스 YADD를 리페어 래치부(110, 120), 컬럼 디코더 YDEC1, YDEC2, 센스앰프 IOSA1, IOSA2 및 라이트 구동부 WTDRV1, WTDRV2에 출력한다.
반도체 장치는 고집적화에 따라 미세패턴화로 발전하고 있다. 특히, 반도체 장치 중에서 메모리 장치는 고집적화에 따라 그의 용량이 매우 빠른 속도로 증가하고 있다. 기술 발전에 따른 메모리 용량의 증가는 한 칩이 포함하는 메모리 셀(Cell) 개수의 증가를 의미한다. 메모리 셀의 개수가 증가할수록 불량이 발생하는 메모리 셀의 개수 또한 증가하게 된다.
반도체 장치에서는 하나의 셀 불량도 허용되지 않기 때문에 메모리 셀에 불량이 발생하는 경우를 대비하여, 노말(Normal) 셀에 불량이 발생한 경우에 이를 대체하기 위한 정상적인 리던던트(Redundant) 셀을 구비하고 있다. 이러한 불량 노말 셀을 정상적인 리던던트 셀로 대체하는 동작을 리페어 동작이라고 한다.
보다 상세하게, 반도체 테스트 장치를 이용하여 불량 노말 셀의 위치를 나타내는 리페어 어드레스를 찾아내고, 리페어 퓨즈 회로에 구비된 퓨즈을 프로그램하여 리페어 어드레스를 저장할 수 있다.
리페어 퓨즈 회로에 리페어 어드레스가 저장된 이후에, 외부에서 불량 노말 셀에 접근하는 외부 입력 어드레스가 입력되면, 리페어 퓨즈 회로에 저장된 리페어 어드레스와 외부 입력 어드레스가 동일하다는 판단을 한다.
따라서, 로오 디코더 XDEC1, XDEC2 혹은 컬럼 디코더 YDEC1, YDEC2 등의 동작으로 실제 불량 노말 셀에 접근할 수 있는 노말 경로(Normal path)를 비활성화하고 리던던트 경로(Redundant path)를 활성화함으로써, 불량 노말 셀에 대한 접근을 차단하고 리던던트 셀에 대한 접근을 허용하는 방법으로 리페어 동작을 수행한다.
하나의 워드라인을 인에이블시키는 경우 저장 셀의 유지시간 대비 워드라인의 수를 계산하여 동 수의 커맨드를 인가하게 된다. 그러므로, 리페어된 워드라인이 리프레쉬 대상이 되면 리던던트 영역의 대체된 리던던트 워드라인이 인에이블 되어 리페어 동작 이후에 정상적인 동작이 이루어지게 된다.
도 2는 도 1의 반도체 장치에 관한 동작 타이밍도이다.
퓨즈부(150)는 부트업 동작시 내부의 E-퓨즈에 저장된 리페어 정보를 셀 어레이 CA1, CA2의 코어 영역에 복사하여 래치한다. 퓨즈부(150)에 저장된 퓨즈 데이터 FD는 부트업 동작시 래치부(100), 리페어 래치부(110, 120) 및 입출력 제어부(130)에 출력된다.
즉, 퓨즈부(150)로부터 인가되는 퓨즈 데이터 FD에 대응하여 불량 셀의 어드레스가 래치부(100), 리페어 래치부(110, 120)에 순차적으로 저장된다. 그리고, 셀 어레이 CA1, CA2의 셀을 액세스 하는 경우 래치부(100), 리페어 래치부(110, 120)에 저장된 퓨즈 데이터 FD를 참조하여 리던던시 셀을 액세스하게 된다.
이때, 리페어 어드레스를 저장하기 위한 다수의 래치부(100), 리페어 래치부(110, 120)가 존재하게 된다. 이러한 래치부(100), 리페어 래치부(110, 120)에 소프트 에러(Soft-Errors)가 발생할 수 있으므로, 래치부(100), 리페어 래치부(110, 120)가 CCL 타입의 래치로 이루어질 수 있다.
예를 들면, 소프트 에러는 주변 방사에 회로가 노출됨으로 인하여 저장된 데이터가 손상되어 에러가 발생하는 것을 의미한다. 그런데, 래치부(100), 리페어 래치부(110, 120)가 CCL 타입의 래치로 이루어지는 경우 일반적인 래치보다 면적이 커지게 된다.
그리고, 부트업 동작시 퓨즈 데이터를 래치부(100), 리페어 래치부(110, 120)에 저장하는 동작을 반도체 장치의 초기 동작에서만 이루어지게 된다. 이에 따라, 반도체 장치의 동작 중에 래치부(100), 리페어 래치부(110, 120)의 데이터에 소프트 에러가 발생하게 되면 이를 복구할 수 있는 방법이 없다.
이를 위해, 본 발명의 실시예는 퓨즈부(150)의 부트업 동작시 퓨즈 데이터를 래치부(100), 리페어 래치부(110, 120)에 순차적으로 저장할 뿐만 아니라, 더미 매트 DMAT1~DMAT4에도 저장을 하게 된다. 그리고, 리프레쉬 동작시 더미 매트 DMAT1~DMAT4에 저장된 데이터를 이용하여 래치부(100), 리페어 래치부(110, 120)의 데이터를 업데이트하여 소프트 에러가 발생하는 것을 방지할 수 있도록 한다.
예를 들어, 퓨즈부(150)에서 출력되는 래치 어드레스 LADD에 대응하여 래치부(100)와, 리페어 래치부(110, 120)에 포함된 래치를 선택하게 된다. 그리고, 퓨즈부(150)에서 출력되는 래치 인에이블신호 LEN에 대응하여 래치부(100)와, 리페어 래치부(110, 120)의 선택된 래치에 퓨즈 데이터 FD를 저장하게 된다.
또한, 퓨즈부(150)의 부트업 동작시 더미 매트 DMAT1~DMAT4에도 퓨즈 데이터 FD가 저장된다. 이를 위해, 명령/어드레스 생성부(155)는 명령/어드레스 제어부(140)에 명령신호 CMD 및 어드레스 ADD를 출력하게 된다.
그리고, 명령/어드레스 제어부(140)는 명령신호 CMD와 어드레스 ADD에 대응하여 액티브 신호 ACT와 라이트 신호 WT를 활성화시킨다. 이에 따라, 로오 디코더 XDEC1, XDCE2와, 컬럼 디코더 YDEC1, YDEC2 및 라이트 구동부 WTDRV1, WTDRV2가 동작하게 되어 더미 매트 DMAT1~DMAT4의 더미 셀에 퓨즈 데이터 FD가 저장될 수 있다.
즉, 본 발명의 실시예에서는 부트 업 동작시 외부에서 인가되는 명령신호와 어드레스를 입력받지 않는다. 그리고, 선택신호 SEL의 활성화시 명령/어드레스 생성부(155)로부터 인가되는 명령신호 CMD와 어드레스 ADD에 대응하여 액티브 신호 ACT, 라이트 신호 WT가 활성화되어 더미 매트 DMAT1~DMAT4에 퓨즈 데이터 FD를 저장한다.
또한, 로오 어드레스 XADD에 의해 로오 디코더 XDEC1, XDEC2가 활성화되고, 컬럼 어드레스 YADD에 의해 컬럼 디코더 YDEC1, YDEC2가 활성화된다. 여기서, 로오 어드레스 XADD와 컬럼 어드레스 YADD는 래치 어드레스 LADD에 동기하여 활성화될 수 있다. 그리고, 선택신호 SEL의 활성화시 입출력 제어부(130)가 동작하게 되어 글로벌 라인 GIO을 통해 퓨즈 데이터 FD를 더미 매트 DMAT1~DMAT4에 저장할 수 있는 경로를 활성화시킨다.
이후에, 리프레쉬 동작시 더미 매트 DMAT1~DMAT4에 저장된 데이터를 이용하여 래치부(100), 리페어 래치부(110, 120)의 데이터를 업데이트한다. 이에 따라, 소프트 에러가 발생하는 것을 방지하고, 소프트 에러가 발생하더라도 퓨즈 데이터 FD_L에 대응하여 정확한 퓨즈 정보를 통해 소프트 에러를 정정할 수 있도록 한다.
예를 들어, 명령 디코더(161)는 외부의 명령신호를 디코딩하여 리프레쉬 신호 REF를 로오 어드레스 카운터(162)와 리프레쉬 카운터(163)에 출력한다.
로오 어드레스 카운터(162)에 의해 리프레쉬 어드레스 REFADD가 활성화되면 로오 디코더 XDEC1, XDEC2와 래치부(100)가 활성화된다. 그리고, 리프레쉬 카운터(163)에 의해 로오 어드레스 XADD와 컬럼 어드레스 YADD가 활성화된다.
즉, 리프레쉬 동작시에는 리프레쉬 카운터(163)에 의해 데이터를 액세스하기 위한 로오 어드레스 XADD와 컬럼 어드레스 YADD를 생성한다. 그러면, 더미 매트 DMAT1~DMAT4, 리페어 래치부(110, 120), 컬럼 디코더 YDEC1, YDEC2 및 센스앰프 IOSA1, IOSA2가 활성화된다. 이때, 센스앰프 IOSA1, IOSA2는 명령 디코더(161)로부터 인가되는 리드명령 RD에 의해 더미 매트 DMAT1~DMAT4에 저장된 퓨즈 데이터 FD_L를 센싱하기 위한 동작이 수행된다.
그러면, 더미 매트 DMAT1~DMAT4에 저장된 데이터가 컬럼 디코더 YDEC1, YDEC2, 센스앰프 IOSA1, IOSA2를 통해 래치(100), 리페어 래치(110, 120)에 전달되어 래치(100), 리페어 래치(110, 120)에 저장된 래치 데이터가 업데이트된다.
이와 같이, 더미 매트 DMAT1~DMAT4에 의해 저장된 데이터를 래치(100), 리페어 래치(110, 120)에 업데이트하여 저장하는 경우 더미 매트 DMAT1~DMAT4와 셀 어레이 CA1, CA2가 서로 입출력 라인을 공유할 수 있다. 이러한 경우 리프레쉬 동작시 래치(100), 리페어 래치(110, 120)에 저장된 데이터를 주기적으로 업데이트 할 수 있다.
이에 따라, 본 발명의 실시예는 리프레쉬 동작시 더미 매트 DMAT1~DMAT4에 의해 저장된 데이터에 대응하여 래치(100), 리페어 래치(110, 120)의 데이터를 업데이트하여 소프트 에러를 방지할 수 있도록 한다. 그리고, 래치(100), 리페어 래치(110, 120)에 포함된 래치의 면적을 줄일 수 있게 된다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 구성도이다.
더미 매트 DMAT1~DMAT4에 의해 저장된 데이터를 래치(100), 리페어 래치(110, 120)에 업데이트하여 저장하는 경우 더미 매트 DMAT1~DMAT4와 셀 어레이 CA1, CA2가 서로 입출력 라인을 공유하지 않고 서로 다른 분리된 입출력 라인을 사용할 수 있다.
더미 매트 DMAT1~DMAT4와 셀 어레이 CA1, CA2가 서로 입출력 라인을 공유하는 경우 노말 리드 또는 노말 라이트 명령이 인가되지 않는 리프레쉬 동작시 퓨즈 데이터 FD_L를 업데이트 할 수 있다. 하지만, 더미 매트 DMAT1~DMAT4와 셀 어레이 CA1, CA2가 서로 다른 입출력 라인을 사용하는 경우 노말 리드 또는 노말 라이트 동작과는 별도로 퓨즈 데이터 FD_L를 리드할 수 있다.
이에 따라, 도 3에서와 같이 별도의 센스앰프 FIOSA1, FIOSA2를 포함하여 리프레쉬 동작 중이 아니더라도 주기적으로 퓨즈 데이터 FD_L를 리드하여 래치(100), 리페어 래치(110, 120)의 데이터를 업데이트 할 수도 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 장치의 구성도이다.
도 4의 실시예는 복수의 셀 어레이 CA1, CA2와, 복수의 더미 매트 DMAT1~DMAT4와, 로오 디코더 XDEC1, XDEC2와, 래치부(200)와, 컬럼 디코더 YDEC1, YDEC2와, 센스앰프 IOSA1, IOSA2와, 라이트 구동부 WTDRV1, WTDRV2와, 리페어 래치부(210, 220)와 입출력 제어부(230)와, 명령/어드레스 제어부(240)와, 퓨즈부(250)와, 명령/어드레스 생성부(255) 및 액티브 제어부(260)를 포함한다.
반도체 장치는 복수의 뱅크로 구분되어 구동된다. 복수의 뱅크 각각은 복수의 셀 어레이 CA1, CA2와, 복수의 더미 매트 DMAT1~DMAT4를 포함한다. 이들 복수의 셀 어레이 CA1, CA2는 행 방향 및 열 방향으로 복수 개가 나열되어 복수의 매트행 및 복수의 매트열을 이룬다. 그리고, 복수의 더미 매트 DMAT1~DMAT4는 복수의 셀 어레이 CA1, CA2의 최외곽 가장자리 영역에 배치될 수 있다.
이러한 복수의 셀 어레이 CA1, CA2는 복수의 워드라인을 포함하여 로오 디코더 XDEC1, XDEC2에 의해 로오 라인이 선택된다. 그리고, 복수의 셀 어레이 CA1, CA2는 복수의 비트라인을 포함하여 컬럼 디코더 YDEC1, YDEC2에 의해 컬럼 라인이 선택된다.
래치부(200)는 복수의 셀 어레이 CA1, CA2의 패일 셀을 리페어하기 위한 퓨즈 데이터를 저장한다. 이를 위해, 래치부(200)는 래치 어드레스 LADD, 래치 인에이블신호 LEN 및 퓨즈 데이터 FD를 입력받는다.
본 발명의 실시예에서 래치부(200)가 로오 디코더 XDEC1, XDEC2와 별도로 구성된 것으로 도시하였으나, 본 발명의 실시예에서 래치부(200)는 로오 디코더 XDEC1, XDEC2의 내부에 포함될 수도 있다.
그리고, 센스앰프 IOSA1, IOSA2는 리드신호 RD에 대응하여 복수의 셀 어레이 CA1, CA2로부터 인가되는 데이터를 센싱 및 증폭한다. 또한, 라이트 구동부 WTDRV1, WTDRV2는 라이트신호 WT에 대응하여 입력되는 데이터를 구동하여 복수의 셀 어레이 CA1, CA2에 출력한다. 여기서, 컬럼 디코더 YDEC1, YDEC2, 센스앰프 IOSA1, IOSA2 및 라이트 구동부 WTDRV1, WTDRV2는 컬럼 어드레스 YADD, 리드신호 RD를 입력받고, 글로벌 라인 GIO와 연결된다.
그리고, 리페어 래치부(210, 220)는 리페어 동작시 복수의 셀 어레이 CA1, CA2의 패일 셀을 리페어하기 위한 퓨즈 데이터를 저장한다. 이러한 리페어 래치부(210, 220)는 액티브신호 ACTP가 활성화된 이후에 리드신호 RD의 활성화에 대응하여 더미 매트 DMAT1~DMAT4로부터 퓨즈 데이터 FD를 입력아 저장한다.
본 발명의 실시예에서 리페어 래치부(210, 220)는 액티브신호 ACTP의 활성화된 이후에 리드신호 RD가 활성화되어 첫 번째 데이터 스트로브신호가 활성화되면 센스앰프 IOSA1, IOSA2를 통해 더미 매트 DMAT1~DMAT4로부터 퓨즈 데이터 FD를 입력받아 저장한다.
본 발명의 실시예에서 리페어 래치부(210, 220)는 컬럼 디코더 YDEC1, YDEC2와 별도로 구성된 것으로 도시하였으나, 본 발명의 실시예에서 리페어 래치부(210, 220)는 컬럼 디코더 YDEC1, YDEC2의 내부에 포함될 수도 있다. 그리고, 본원발명의 리페어 래치부(210, 220)는 센스앰프 IOSA1, IOSA2와 인접한 영역에 형성될 수 있다.
또한, 입출력 제어부(230)는 퓨즈 데이터 FD를 입력받아 글로벌 라인 GIO을 통해 컬럼 디코더 YDEC1, YDEC2에 전달한다. 이러한 입출력 제어부(230)는 선택부(231)를 구비하여 퓨즈부(250)로부터 인가되는 퓨즈 데이터 FD를 선택하여 글로벌 라인 GIO에 출력할 수 있다.
여기서, 선택부(231)는 노말 동작과 부트 업 동작을 선택하기 위한 선택신호 SEL3에 대응하여 외부 데이터 EDATA 또는 퓨즈 데이터 FD를 선택적으로 출력한다. 예를 들어, 노말 동작시에 선택신호 SEL3가 비활성화되면 선택부(231)가 외부 데이터 EDATA를 선택하여 입출력 제어부(230)가 외부 데이터 EDATA를 글로벌 라인 GIO로 출력한다. 반면에, 부트 업 동작시 선택신호 SEL3가 활성화되면 선택부(231)가 퓨즈 데이터 FD를 선택하여 입출력 제어부(230)가 퓨즈 데이터 FD를 글로벌 라인 GIO로 출력한다.
그리고, 명령/어드레스 제어부(240)는 명령/어드레스 생성부(255)로부터 명령신호 CMD, 어드레스 ADD를 입력받는다. 그리고, 명령/어드레스 제어부(240)는 액티브 신호 ACT를 로오 디코더 XDEC1, XDCE2에 출력하고, 라이트 신호 WT를 컬럼 디코더 YDEC1, YDEC2와 라이트 구동부 WTDRV1, WTDRV2에 출력한다. 이러한 명령/어드레스 제어부(240)는 선택부(241)를 구비하여 명령/어드레스 생성부(255)로부터 인가되는 명령신호 CMD, 어드레스 ADD를 선택하여 액티브 신호 ACT, 라이트 신호 WT를 생성한다.
여기서, 선택부(241)는 노말 동작과 부트 업 동작을 선택하기 위한 선택신호 SEL4에 대응하여 동작하게 된다. 예를 들어, 노말 동작시에 선택신호 SEL4가 비활성화되면 선택부(241)가 명령신호 CMD, 어드레스 ADD를 선택하여 액티브 신호 ACT, 라이트 신호 WT를 제어한다. 반면에, 부트 업 동작시 선택신호 SEL4가 활성화되면 선택부(241)가 외부 명령신호 ECMD를 선택하여 액티브 신호 ACT, 라이트 신호 WT를 제어한다.
퓨즈부(250)는 부트 업 동작시 저장된 퓨즈 데이터 FD를 래치부(200)와, 입출력 제어부(230)에 출력한다. 그리고, 퓨즈부(250)는 래치 어드레스 LADD와, 래치 인에이블신호 LEN를 래치부(100)에 출력한다. 이러한 퓨즈부(250)는 퓨즈셋이 어레이 형태로 배열된 퓨즈 어레이(ARE; Array E-fuse)로 이루어질 수 있다.
셀 어레이 CA1, CA2에 불량이 발생한 경우 불량이 발생한 어드레스를 래치에 저장한다. 그리고, 패일 어드레스가 인가되면 해당 어드레스를 액세스하지 않고 리던던시 어드레스로 교체하여 사용하게 된다. 퓨즈부(250)는 이와 같이 패일이 발생한 셀의 어드레스를 퓨즈셋에 저장하게 된다.
다수의 셀을 구제하기 위해서 많은 리던던시를 사용하게 된다. 부트업 동작시 퓨즈부(250)의 패일 어드레스를 래치(200), 리페어 래치부(210, 220)에 모두 저장하는 경우 수많은 래치가 필요하게 되어 면적이 증가하게 된다.
이에 따라, 본 발명의 실시예는 부트업 동작시 퓨즈부(250)에 저장된 퓨즈 데이터 정보를 래치부(200)와 더미매트 DMAT1~DMAT4에 저장한다. 그리고, 리페어 래치부(210, 220)의 면적을 줄이기 위해 리페어 래치부(210, 220)에 모든 리페어 정보를 저장하는 것이 아니라 특정 컬럼 리페어 단위의 퓨즈 데이터 정보만 저장한다.
예를 들어, 컬럼 어드레스가 10개이면 이 중에서 컬럼 라인을 액세스하는데 필요한 어드레스는 7개가 된다. 이에 따라, 패일 어드레스를 저장하기 위한 7개의 어드레스와, 퓨즈의 사용여부를 표시하는 비트신호인 1개의 인에이블 신호를 포함하여, 총 8개의 신호를 리페어 정보로 저장해야 한다.
만약, 리던던시 컬럼 선택신호가 3개 라고 가정하면, 8×3=24 개의 정보를 저장할 수 있는 공간이 필요하다. 또한, 컬럼 리페어는 액티브되는 매트를 기준으로 하여 리페어 동작이 수행된다.
즉, 제 1매트에 해당하는 컬럼 리페어 라인이 3개이면 제 1매트에서 컬럼 방향으로 3번 리페어 동작이 수행될 수 있다. 그리고, 제 2매트는 제 1매트와 독립적으로 컬럼 리페어 라인이 3개 있으므로, 제 2매트에서도 컬럼 방향으로 3번 리페어 동작이 수행될 수 있다. 따라서, 8비트×3리던던시×매트의 갯수(N 개) 만큼의 컬럼 리페어 정보를 저장할 수 있는 공간이 필요하다.
컬럼 리페어 라인이 물리적으로는 연결되어 있지만, 액티브 동작시 외부 선택신호에 의해 해당 매트의 퓨즈 정보만 유효하게 된다. 이에 따라, 본 발명의 실시예에서는 해당하는 매트에 해당하는 패일 어드레스 정보만을 리페어 래치부(210, 220)에 저장하여 래치의 수를 줄이고 면적을 줄일 수 있도록 한다. 즉, 본 말명의 실시예에 따른 리페어 래치부(210, 220)는 1 세트의 매트에 해당하는 컬럼 리페어 정보만(예를 들어, 24개의 비트 정보) 저장하게 된다.
그리고, 명령/어드레스 생성부(255)는 명령신호 CMD 및 어드레스 ADD를 생성하여 명령/어드레스 제어부(240)에 출력한다. 본 발명의 실시예에서 명령/어드레스 생성부(255)는 퓨즈부(250)의 외부에 구비된 것으로 설명하였지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 명령/어드레스 생성부(255)가 퓨즈부(250)의 내부에 포함될 수도 있다.
그리고, 액티브 제어부(260)는 외부의 명령신호와 어드레스에 대응하여 컬럼 어드레스 YADD, 리드신호 RD 및 액티브신호 ACTP의 액티브 상태를 제어한다.
이러한 구성을 갖는 도 4의 실시예에 대한 동작 과정을 설명하면 다음과 같다.
퓨즈부(250)는 부트업 동작시 내부의 E-퓨즈에 저장된 리페어 정보를 셀 어레이 CA1, CA2의 코어 영역에 복사하여 래치한다. 퓨즈부(250)에 저장된 퓨즈 데이터 FD는 부트업 동작시 래치부(200)와 입출력 제어부(230)에 출력된다.
즉, 퓨즈부(250)로부터 인가되는 퓨즈 데이터 FD에 대응하여 불량 셀의 어드레스가 래치부(200)와 더미 매트 DMAT1~DMAT4에 순차적으로 저장된다. 그리고, 셀 어레이 CA1, CA2의 셀을 액세스하는 경우 래치부(200)와 더미 매트 DMAT1~DMAT4에 저장된 퓨즈 데이터 FD를 참조하여 리던던시 셀을 액세스하게 된다. 이때, 리페어 어드레스를 저장하기 위한 다수의 래치부(200), 리페어 래치부(210, 220)가 존재하게 된다.
본 발명의 실시예는 퓨즈부(250)의 부트업 동작시 퓨즈 데이터 FD를 래치부(200)에 순차적으로 저장할 뿐만 아니라, 더미 매트 DMAT1~DMAT4에도 저장을 하게 된다. 그리고, 액티브 동작시 일정 시간 동안에만 더미 매트 DMAT1~DMAT4에 저장된 데이터를 리페어 래치부(210, 220)에 전달하여 저장한다
예를 들어, 퓨즈부(250)에서 출력되는 래치 어드레스 LADD에 대응하여 래치부(200)를 선택하게 된다. 그리고, 퓨즈부(250)에서 출력되는 래치 인에이블신호 LEN에 대응하여 래치부(200)에 퓨즈 데이터 FD를 저장하게 된다.
또한, 퓨즈부(250)의 부트업 동작시 더미 매트 DMAT1~DMAT4에도 퓨즈 데이터 FD가 저장된다. 이를 위해, 명령/어드레스 생성부(255)는 명령/어드레스 제어부(240)에 명령신호 CMD 및 어드레스 ADD를 출력하게 된다.
그리고, 명령/어드레스 제어부(240)는 명령신호 CMD와 어드레스 ADD에 대응하여 액티브 신호 ACT와 라이트 신호 WT를 활성화시킨다. 이에 따라, 로오 디코더 컬럼 디코더 YDEC1, YDEC2와 라이트 구동부 WTDRV1, WTDRV2가 동작하게 되어 더미 매트 DMAT1~DMAT4의 더미 셀에 퓨즈 데이터 FD가 저장될 수 있다.
즉, 본 발명의 실시예에서는 부트 업 동작시 외부에서 인가되는 명령신호와 어드레스를 입력받지 않는다. 그리고, 선택신호 SEL4의 활성화시 명령/어드레스 생성부(255)로부터 인가되는 명령신호 CMD와 어드레스 ADD에 대응하여 액티브 신호 ACT, 라이트 신호 WT가 활성화되어 더미 매트 DMAT1~DMAT4에 퓨즈 데이터 FD를 저장한다. 즉, 선택신호 SEL3의 활성화시 입출력 제어부(230)가 동작하게 되어 글로벌 라인 GIO을 통해 퓨즈 데이터 FD를 더미 매트 DMAT1~DMAT4에 저장할 수 있는 경로를 활성화시킨다.
이후에, 액티브신호 ACTP가 활성화되고 리드신호 RD가 인에이블 되면 센스앰프 IOSA1, IOSA2가 동작하게 된다. 그러면, 더미 매트 MAT1~DMAT4에 저장된 컬럼 리페어 정보가 리페어 래치부(210, 220)에 저장된다.
본 발명의 실시예에서 액티브신호 ACT는 퓨즈 데이터 FD가 더미 매트 DMAT1~DMAT4에 저장되는 부트 업 경로에서 활성화되는 신호이고, 액티브신호 ACTP는 더미 매트 DMAT1~DMAT4에 저장된 퓨즈 데이터를 리페어 래치(210, 220)에 저장하는 리드 경로에서 활성화되는 신호일 수 있다.
도 5는 도 4의 액티브 제어부(260)에 관한 상세 구성도이다.
액티브 제어부(260)는 어드레스 버퍼(261), 명령 디코더(262), 어드레스 생성부(263), 지연부(264, 265) 및 선택부(266, 267)를 포함한다.
여기서, 어드레스 버퍼(261)는 입력 어드레스를 버퍼링하여 로오 어드레스 RADD를 어드레스 생성부(263)에 출력한다. 그리고, 어드레스 생성부(263)는 로오 어드레스 RADD와 액티브신호 ACTP에 대응하여 어드레스를 생성한다.
또한, 지연부(264)는 어드레스 생성부(263)의 출력 어드레스를 일정시간 지연하여 출력한다. 여기서, 지연부(264)는 어드레스 생성부(263)의 출력 어드레스를 tRCD(RAS to CAS Delay) 시간만큼 지연할 수 있다.
그리고, 선택부(266)는 선택신호 SEL5에 대응하여 지연부(264)의 출력 또는 노말 어드레스 NADD를 선택하여 컬럼 어드레스 YADD로 출력한다. 여기서, 노말 어드레스 NADD는 노말 모드시 사용되는 컬럼 어드레스일 수 있다. 로오 어드레스 RADD가 활성화된 이후에 tRCD 시간만큼 지연된 후 컬럼 어드레스 YADD를 활성화시킨다.
예를 들어, 선택신호 SEL5가 하이 레벨인 경우 선택부(266)가 지연부(264)의 출력을 선택하여 로오 어드레스 RADD를 지연한 컬럼 어드레스 YADD를 출력하게 된다. 반면에, 선택신호 SEL5가 로우 레벨인 경우 선택부(266)가 노말 어드레스 NADD를 컬럼 어드레스 YADD로 출력한다.
그리고, 명령 디코더(262)는 외부의 명령신호를 디코딩하여 액티브신호 ACTP와 리드 명령신호 RD_CMD를 출력한다. 이러한 명령 디코더(262)는 액티브신호 ACTP를 어드레스 생성부(263), 로오 디코더 XDEC1, XDEC2 및 지연부(265)에 출력하고, 리드 명령신호 RD_CMD를 선택부(267)에 출력한다.
그리고, 지연부(265)는 액티브신호 ACTP를 일정시간 지연하여 출력한다. 여기서, 지연부(265)는 액티브신호 ACTP를 tRCD(RAS to CAS Delay) 시간만큼 지연할 수 있다. 즉, 지연부(265)는 라스신호가 활성화된 이후에 리드 동작이 가능한 시간만큼 액티브신호 ACTP를 지연하여 출력한다.
그리고, 선택부(267)는 선택신호 SEL6에 대응하여 지연부(265)의 출력 또는 리드 명령신호 RD_CMD를 선택하여 리드신호 RD로 출력한다. 리드 명령신호 RD_CMD는 노말 모드시 사용되는 신호일 수 있다. 액티브신호 ACTP가 활성화된 이후에 tRCD 시간만큼 지연된 후 리드신호 RD를 활성화시킨다.
예를 들어, 선택신호 SEL6가 하이 레벨인 경우 선택부(267)가 지연부(265)의 출력을 선택하여 액티브신호 ACTP를 지연한 리드신호 RD를 출력하게 된다. 반면에, 선택신호 SEL6가 로우 레벨인 경우 선택부(267)가 리드 명령신호 RD_CMD를 선택하여 리드신호 RD로 출력한다.
본 발명의 실시예는 컬럼 리페어 정보가 더미 매트 DMAT1~DMAT4에 저장되어 있다. 그러므로, 액티브신호 ACTP의 활성화시 컬럼 리페어 정보가 저장된 더미 매트 DMAT1~DMAT4의 어드레스를 함께 활성화시켜야 한다.
즉, 액티브 동작시 2개의 워드라인이 활성화되어야 한다. 예를 들어, 노말 셀 어레이 CA1의 워드라인 WL과 더미 매트 DMAT2)에 있는 더미 워드라인 WL_D이 동시에 활성화되어야 한다.
이와 같이, 2개의 워드라인 WL, WL_D이 동시에 인에이블시키기 위해 2개의 어드레스가 동시에 인에이블 되면 입출력 라인이 겹치게 된다. 이에 따라, 셀 어레이 CA1의 입출력 라인 IOSW과 더미 매트 DMAT2의 입출력 라인 IOSW_D이 인에이블 되는 타이밍을 분리시켜야 한다.
첫 번째 내부의 리드 명령신호 RD_CMD가 활성화되는 시점에서 리드신호 RD에 따라 동작하는 입출력 라인 IOSW_D이 인에이블 되도록 제어한다. 그리고, 첫 번째 내부의 리드 명령신호 RD_CMD가 비활성화된 이후에, 액티브 신호 ACTP를 지연한 리드신호 RD가 활성화되어 입출력 라인 IOSW이 인에이블 되도록 한다.
더미 매트 DMAT1~DMAT4에서 컬럼 리페어 정보를 리드하여 리페어 래치부(210, 220)에 저장한 이후에 더미 워드라인 WL_D을 프리차지 할 수 있다. 또한, 프리차지 명령이 인가된 이후에 워드라인 WL을 프리차지 할 때 더미 워드라인 WL_D을 함께 프리차지 할 수도 있다.
도 6은 도 4의 리페어 래치부(210, 220)에 관한 상세 구성도이다. 리페어 래치부(210, 220)의 구성은 동일하므로 도 6의 실시예에서는 리페어 래치부(210)의 구성을 일 예로 설명하기로 한다.
리페어 래치부(210)는 입력부(211), 조합부(212), 지연부(213) 및 래치(214)를 포함한다. 여기서, 입력부(211)는 액티브신호 ACTP를 래치하여 출력한다. 그리고, 지연부(213)의 출력이 하이 레벨인 경우 입력부(211)가 리셋된다.
그리고, 지연부 DLY는 리드신호 RD를 지연하여 조합부(212)와 센스앰프 IOSA에 출력한다. 그리고, 조합부(212)는 지연부 DLY의 출력과 입력부(211)의 출력을 조합하여 지연부(213)와 래치(214)에 출력한다.
이러한 조합부(212)는 지연부 DLY의 출력과 입력부(211)의 출력을 앤드 조합한다. 즉, 조합부(212)는 지연부 DLY의 출력과 액티브신호 ACTP가 모두 활성화 상태인 경우 래치(214)를 인에이블시킨다.
이를 위해, 조합부(212)는 낸드게이트 ND1와 인버터 IV1를 포함한다. 낸드게이트 ND1는 지연부 DLY의 출력과 입력부(211)의 출력을 낸드연산한다. 그리고, 인버터 IV1는 낸드게이트 ND1의 출력을 반전하여 래치(214)와 지연부(213)에 출력한다.
센스앰프 IOSA는 지연부 DLY의 출력이 활성화되면 셀 어레이 CA1, CA2에서 리드된 데이터를 센싱 및 증폭한다. 여기서, 센스앰프 IOSA는 로컬 입출력라인 LIOT, LIOB을 통해 CA1, CA2와 연결될 수 있다. 그리고, 글로벌라인 구동부(270)는 센스앰프 IOSA에서 리드된 데이터를 구동하여 출력데이터 DQ를 출력한다.
래치(214)가 활성화되는 시점으로부터 지연부(213)의 지연시간이 지나면 입력부(211)의 리셋신호(R)가 활성화된다. 이에 따라, 조합부(212)의 출력이 비활성화되어 래치(214)가 비활성화 상태가 된다.
즉, 액티브 동작 이후에 첫 번째 리드명령에 의해 더미 매트 DMAT1~DMAT4의 퓨즈 데이터가 리페어 래치(210)에 출력된다. 액티브신호 ACTP가 활성화되고 리드신호 RD가 활성화되기 이전에 래치(214)에 데이터를 저장하기 위한 준비를 하게 된다.
이후에, 액티브신호 ACTP가 활성화되고 리드 명령에 의해 첫 번째 리드신호 RD가 활성화되면 래치(214)가 인에이블되어 센스앰프 IOSA로부터 인가되는 데이터가 저장된다. 그 이후에, 지연부(213)의 지연시간이 지나면 입력부(211)가 리셋된다.
이에 따라, 래치(214)가 비활성화 상태가 되고 센스앰프 IOSA로부터 인가되는 데이터가 글로벌라인 구동부(270)로 전달되어 출력데이터 DQ로 외부에 출력된다. 그러면, 래치(214)에 저장된 데이터가 변하지 않고 유지된다.
여기서, 래치(214)와 글로벌라인 구동부(270)는 인버터 IV2에 의해 반전 구동된다. 이에 따라, 래치(214)가 활성화된 경우 글로벌라인 구동부(270)가 비활성화 상태가 되고, 래치(214)가 비활성화된 경우 글로벌라인 구동부(270)가 활성화 상태가 된다.
본 실시예가 속하는 기술분야의 당업자는 본 실시예가 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 실시예의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 실시예의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 패일 어드레스에 대응하여 리페어 정보를 저장하고 부트업 동작시 퓨즈 데이터를 출력하는 퓨즈부;
    노말 셀 어레이의 일정 영역에 형성되어 상기 부트업 동작시 상기 퓨즈 데이터를 저장하는 더미 매트; 및
    상기 부트업 동작시 상기 퓨즈 데이터를 저장하는 리페어 래치부를 포함하고,
    리프레쉬 동작시 상기 더미 매트에 저장된 상기 퓨즈 데이터가 상기 리페어 래치부에 업데이트 되어 저장되는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 리프레쉬 동작시 리드신호에 대응하여 더미 매트로부터 인가되는 상기 퓨즈 데이터를 상기 리페어 래치부에 전달하는 센스앰프; 및
    상기 부트업 동작시 라이트신호에 대응하여 상기 퓨즈 데이터를 상기 더미 매트에 전달하는 라이트 구동부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    로오 어드레스에 대응하여 상기 노말 셀 어레이와 상기 더미 매트의 로오 라인을 선택하는 로오 디코더;
    상기 부트업 동작시 퓨즈 데이터를 저장하고, 상기 리프레쉬 동작시 상기 더미 매트로부터 인가되는 퓨즈 데이터가 업데이트 되어 저장되는 래치부; 및
    컬럼 어드레스에 대응하여 상기 노말 셀 어레이와 상기 더미 매트의 컬럼 라인을 선택하는 컬럼 디코더를 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 퓨즈 데이터를 글로벌 라인을 통해 상기 리페어 래치부에 출력하는 입출력 제어부; 및
    상기 부트업 동작시 명령신호와 어드레스를 생성하는 명령/어드레스 생성부;
    상기 명령신호와 상기 어드레스에 대응하여 액티브신호를 상기 로오 디코더에 출력하고, 상기 라이트 신호를 라이트 구동부에 출력하는 명령/어드레스 제어부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 3항에 있어서,
    상기 로오 디코더를 제어하기 위한 리프레쉬 어드레스와 상기 로오 어드레스, 상기 컬럼 어드레스 및 리드신호를 생성하는 리프레쉬 리프레쉬 제어부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 5항에 있어서, 상기 리프레쉬 제어부는
    외부의 명령신호를 디코딩하여 상기 리프레쉬 동작시 활성화되는 상기 리프레쉬신호와 상기 리드신호를 출력하는 명령 디코더;
    상기 리프레쉬신호에 대응하여 상기 리프레쉬 어드레스를 생성하고 상기 래치부에 출력하는 로오 어드레스 카운터; 및
    상기 리프레쉬신호를 카운팅하여 상기 로오 어드레스와 상기 컬럼 어드레스를 생성하는 리프레쉬 카운터를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서, 상기 퓨즈부는
    퓨즈셋이 어레이 형태로 배열된 퓨즈 어레이(ARE; Array E-fuse)를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 더미 매트와 상기 노말 셀 어레이가 서로 다른 입출력 라인을 사용하는 경우 상기 퓨즈 데이터가 상기 리페어 래치에 전달되는 별도의 경로를 형성하는 센스앰프를 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 패일 어드레스에 대응하여 리페어 정보를 저장하고 부트업 동작시 퓨즈 데이터를 출력하는 퓨즈부;
    상기 노말 셀 어레이의 일정 영역에 형성되어 상기 부트업 동작시 상기 퓨즈 데이터를 저장하는 더미 매트; 및
    액티브신호의 활성화시 리드신호에 대응하여 상기 더미 매트로부터 인가되는 상기 퓨즈 데이터가 특정 컬럼 리페어 단위로 저장되는 리페어 래치부를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 9항에 있어서, 상기 리페어 래치부는
    1 세트의 더미 매트에 해당하는 컬럼 리페어 정보를 상기 특정 컬럼 리페어 단위로 저장하고, 컬럼 선택신호에 의해 다음 더미 매트의 컬럼 리페어 정보를 저장하는 것을 특징으로 하는 반도체 장치.
  11. 제 9항에 있어서,
    로오 어드레스에 대응하여 노말 셀 어레이와 상기 더미 매트의 로오 라인을 선택하는 로오 디코더;
    상기 부트업 동작시 퓨즈 데이터를 저장하는 래치부; 및
    컬럼 어드레스에 대응하여 상기 노말 셀 어레이와 상기 더미 매트의 컬럼 라인을 선택하는 컬럼 디코더를 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 퓨즈 데이터를 글로벌 라인을 통해 상기 컬럼 디코더에 출력하는 입출력 제어부; 및
    상기 부트업 동작시 명령신호와 어드레스를 생성하는 명령/어드레스 생성부;
    상기 명령신호와 상기 어드레스에 대응하여 상기 액티브신호를 상기 로오 디코더에 출력하고, 상기 라이트 신호를 라이트 구동부에 출력하는 명령/어드레스 제어부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 11항에 있어서,
    상기 컬럼 어드레스와 상기 리드신호 및 상기 액티브신호를 제어하는 액티브 제어부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 13항에 있어서, 상기 액티브 제어부는
    상기 액티브신호의 활성화시 상기 노말 셀 어레이와 상기 더미 매트의 워드라인과 입출력 라인을 일정 시간차를 두고 활성화시키는 것을 특징으로 하는 반도체 장치.
  15. 제 14항에 있어서, 상기 액티브 제어부는
    상기 더미 매트의 워드라인이 활성화되고 일정 지연시간 이후에 상기 노말 셀 어레이의 워드라인을 활성화시키는 것을 특징으로 하는 반도체 장치.
  16. 제 13항에 있어서, 상기 액티브 제어부는
    입력 어드레스를 버퍼링하여 로오 어드레스를 생성하는 어드레스 버퍼;
    상기 로오 어드레스와 상기 액티브신호에 대응하여 상기 컬럼 어드레스를 생성하는 어드레스 생성부;
    상기 어드레스 생성부에서 인가되는 상기 컬럼 어드레스를 일정시간 지연하는 제 1지연부; 및
    상기 액티브신호를 일정시간 지연하여 상기 리드신호를 출력하는 제 2지연부를 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제 16항에 있어서, 상기 액티브 제어부는
    상기 액티브신호와 리드 명령신호를 생성하는 명령 디코더를 더 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제 16항에 있어서, 상기 액티브 제어부는
    제 1선택신호에 대응하여 상기 제 1지연부의 출력 또는 노말 어드레스를 선택하는 제 1선택부; 및
    제 2선택신호에 대응하여 상기 제 2지연부의 출력 또는 리드 명령신호를 선택하는 제 2선택부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제 9항에 있어서, 상기 리페어 래치부는
    상기 액티브신호와 상기 리드신호가 활성화되는 경우 상기 퓨즈 데이터를 래치에 저장하고, 상기 리드신호가 활성화되고 일정시간이 지나면 상기 퓨즈 데이터가 상기 래치에 저장되는 경로가 차단되는 것을 특징으로 하는 반도체 장치.
  20. 제 19항에 있어서, 상기 리페어 래치는
    상기 액티브신호를 래치하고 리셋신호에 의해 리셋되는 입력부;
    상기 리드신호의 지연신호와 상기 입력부의 출력신호를 조합하여 상기 래치의 인에이블 동작을 제어하는 조합부; 및
    상기 조합부의 출력을 일정시간 지연하여 상기 리셋신호를 출력하는 지연부를 포함하는 것을 특징으로 하는 반도체 장치.
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