KR20100053203A - 디펙트 프리 블록을 부트 블록으로 설정하는 반도체 메모리장치 및 그 부트 블락 설정 방법 - Google Patents

디펙트 프리 블록을 부트 블록으로 설정하는 반도체 메모리장치 및 그 부트 블락 설정 방법 Download PDF

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Abstract

본 발명은 디펙트 프리 블록을 부트 블록으로 설정하는 반도체 메모리 장치 및 그 부트 블락 설정 방법에 대하여 개시된다. 반도체 메모리 장치의 부트 블락 설정 방법은, 메모리 블록들을 테스트하여 디펙트 프리 블록을 검증하는 단계, 디펙트 프리 블락을 어드레싱하는 퓨즈 정보를 저장하는 단계, 그리고 퓨즈 정보와 메모리 블록들을 어드레싱하는 어드레스 신호를 비교하여 디펙트 프리 블락을 부트 블락으로 변환하는 단계를 포함한다.
디펙트 프리 블록, 부트 블록, 퓨즈 정보, 전기 퓨즈부

Description

디펙트 프리 블록을 부트 블록으로 설정하는 반도체 메모리 장치 및 그 부트 블락 설정 방법{Semiconductor memory device for setting defect free block as boot block and method thereof}
본 발명은 불휘발성 메모리 장치에 관한 것으로, 특히 부트 블록 타입에 상관없이 임의의 디펙트 프리 블록을 부트 블록으로 설정하는 반도체 메모리 장치 및부트 블락 설정 방법에 관한 것이다.
플래쉬 메모리를 비롯한 각종의 메모리 장치들이 알려져 있다. 일반적으로, 시스템의 시동시 또는 리셋 조작 등에 있어서, 처음의 조작은 메모리 디바이스로부터 부트 코드 등이 판독되어 행해진다. 부트 코드는, 일반적으로 수 K바이트 정도의 크기를 갖기 때문에, 블록 단위에 개서를 금지하는 보호 기능이 높은 블록에 저장된다. 이러한 블록을 부트 블록이라 부른다.
부트 블록은 플래쉬 메모리 내 작은 섹터(small sector)에서 구성되고, 시스템의 요구 사양에 따라 플래쉬 메모리의 섹터 어드레스(또는 물리 어드레스)의 상위 또는 하위에 위치하여 톱 부트 타입 또는 바텀 부트 타입으로 불린다. 양 부트 타입의 제품은 플래쉬 메모리 벤더로부터 출하되는 때에 이미 어느 한쪽 타입으로 고정된다.
한편, 플래쉬 메모리의 소형화 및 고집적화는 제조 공정상 여러가지 어려움을 수반하는 데, 이 때문에 종종 수율 저하를 초래한다. 특히, 플래쉬 메모리 셀의 결함으로 인한 수율 저하가 대부분을 차지한다. 부트 블록은 플래쉬 메모리 내 결함 셀이 절대로 존재하지 않는, 즉 디펙트 프리 블록(defect free block)에 배치되어야 한다. 플래쉬 메모리가 톱 부트 타입으로 설정되는 경우, 상위 물리 어드레스에 의해 억세스되는 부트 블록은 디펙트 프리 블록일 것이 요구된다. 마찬가지로, 플래쉬 메모리가 바텀 부트 타입으로 설정되는 경우, 하위 물리 어드레스에 의해 억세스되는 부트 블록도 디펙트 프리 블록일 것이 요구된다.
그런데, 상위 물리 어드레스에 의해 억세스되는 부트 블록 또는 하위 물리 어드레스에 의해 억세스되는 부트 블록에 결함이 있는 경우, 플래쉬 메모리는 불량 처리된다. 따라서, 플래쉬 메모리 내 다른 디펙트 프리 블록으로 부트 블록을 특정하여 방법이 필요하다.
본 발명의 목적은 부트 블록 타입에 상관없이 임의의 디펙트 프리 블록을 부트 블록으로 설정하는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 반도체 메모리 장치의 부트 블락 설정 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 반도체 메모리 장치는, 메모리 블록들 내 디펙트 프리 블록을 어드레싱하는 퓨즈 정보들을 저장하는 전기 퓨즈부, 퓨즈 정보들을 래치하는 래치부, 그리고 래치부에 래치된 퓨즈 정보들과 메모리 블록들을 어드레싱하는 어드레스 신호들을 비교하여 부트 블락용 어드레스 신호를 발생하는 비교부를 포함한다.
본 발명의 실시예들에 따라, 디펙트 프리 블록은 반도체 메모리 장치의 조립후 패키지 상태에서의 테스트 결과로 얻어질 수 있다.
본 발명의 실시예들에 따라, 전기 퓨즈부는 반도체 메모리 장치의 조립후 패키지 상태에서 퓨즈 정보들을 저장할 수 있다.
본 발명의 실시예들에 따라, 전기 퓨즈부는 퓨즈 정보들을 저장하는 플래쉬 메모리 셀들로 구성될 수 있다.
본 발명의 실시예들에 따라, 퓨즈 정보는 메모리 블록들을 어드레싱하는 어드레스 신호들 중 상위 어드레스 신호들에 근거하여 발생될 수 있다.
본 발명의 실시예들에 따라, 비교부는 퓨즈 정보들 각각과 이에 대응되는 어드레스 신호들 각각을 입력하는 배타적 논리합 로직 회로로 구성될 수 있다.
본 발명의 실시예들에 따라, 부트 블락용 어드레스 신호는 반도체 메모리 장치의 부트 코드를 저장하는 부트 블록을 지정하도록 설정될 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 반도체 메모리 장치의 부트 블락 설정 방법은, 메모리 블록들을 테스트하여 디펙트 프리 블록을 검증하는 단계, 디펙트 프리 블락을 어드레싱하는 퓨즈 정보를 저장하는 단계, 그리고 퓨즈 정보와 메모리 블록들을 어드레싱하는 어드레스 신호를 비교하여 디펙트 프리 블락을 부트 블락으로 변환하는 단계를 포함한다.
상술한 본 발명의 반도체 메모리 장치에 의하면, 부트 블록 타입에 상관없이 임의의 디펙트 프리 블록을 부트 블록으로 설정할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1a 내지 도 1c는 본 발명의 일실시예에 따른 플래쉬 메모리 장치 내 디펙 트 프리 블록 관리 방법을 설명하는 도면이다. 도 1a 내지 도 1c의 플래쉬 메모리 장치(10)는 메인 메모리 셀 어레이(30)와 더미 메모리 셀 어레이(40)로 구성되는 메모리 어레이(20)를 포함한다. 메인 메모리 셀 어레이(30)는, 전기적으로 개서 가능한 복수의 불휘발성 메모리 셀들이 매트릭스 배열로 구성된 다수개의 메모리 블록들을 포함한다. 불휘발성 메모리 셀은 플로팅 게이트와 컨트롤 게이트가 적층되는 스태틱 게이트 구조의 MOS 트랜지스터로 구성된다. 더미 메모리 셀 어레이(40)는, 메인 메모리 셀 어레이(30)의 메모리 블록에서 발생되는 결함 셀을 대체하기 위한 불휘발성 메모리 셀들이 배열된 다수개의 더미 메모리 블록들을 포함한다.
플래쉬 메모리 장치(10)는 테스트 장비에 의해 양·불량 여부가 테스트된다. 테스트 결과, 도 1a에 도시된 바와 같이, 메인 메모리 셀 어레이(30) 내 메모리 블록의 최하위 어드레싱 블록들이 디펙트 프리 블록들로 나타나는 경우, 최하위 어드레싱 블록을 부트 블록으로 설정한다. 플래쉬 메모리 장치(10)의 테스트 결과, 도 1b에 도시된 바와 같이, 메인 메모리 셀 어레이(30) 내 메모리 블록의 중간 어드레싱 블록들이 디펙트 프리 블록들로 나타나는 경우, 중간 어드레싱 블록을 부트 블록으로 설정한다. 플래쉬 메모리 장치(10)의 테스트 결과, 도 1c에 도시된 바와 같이, 메인 메모리 셀 어레이(30) 내 메모리 블록의 최상위 어드레싱 블록들이 디펙트 프리 블록들로 나타나는 경우, 최상위 어드레싱 블록을 부트 블록으로 설정한다.
도 2는 도 1a 내지 도 1c의 디펙트 프리 블록 관리 방법을 구현하는 반도체 메모리 장치를 설명하는 도면이다. 도 2를 참조하면, 반도체 메모리 장치(200)는 전기 퓨즈부(210), 래치부(220), 그리고 비교부(230)를 포함한다.
전기 퓨즈부(210)는 메인 메모리 셀 어레이(30) 내 디펙트 프리 블록에 대한 정보를 저장하는 다수개의 전기 퓨즈들로 구성된다. 전기 퓨즈(e-fuse)는, 플래쉬 메모리 장치의 조립후 패키지 상태에서 퓨징 작업이 가능하다. 전기 퓨즈는 소자에 전기적인 바이어스를 가함으로써, 퓨즈 소자의 녹음 또는 일렉트로마이그레이션(Electromigration) 현상을 이용하여 퓨즈 소자를 단선시키거나 퓨즈 저항에 변화를 주는 원리를 이용한다. 예를 들어, 소정의 프로그램 시간동안 퓨즈 소자에 프로그램 전압(Vpgm)과 프로그램 전류(Ipgm)를 가함으로써, 퓨즈 소자 내의 전자들은 빠져나가게 하고 저항 물질만 남도록 하여 퓨즈를 단선시키거나 저항값을 변화시킨다. 본 실시예의 전기 퓨즈는 플래쉬 메모리 셀로 구현될 수 있다.
전기 퓨즈부(210)는 디펙트 프리 블록들을 포함하는 메모리 그룹들을 어드레싱하는 제1 내지 제3 퓨즈 정보들(E[m:m-2])을 저장한다. 제1 내지 제3 퓨즈 정보들(E[m:m-2])은, 메인 메모리 셀 어레이(30) 내 메모리 블록들을 예컨대, 8개의 메모리 그룹으로 나눈 경우에, 각 메모리 그룹들이 디펙트 프리 블록들을 포함하고 있는지에 대한 정보를 갖는다. 이에 따라, 메인 메모리 셀 어레이(30) 내 메모리 블록들을 어드레싱하는 어드레스 신호들(A[m:0]) 중 상위 3개 어드레스 신호들(A[m:m-2))에 근거하여 제1 내지 제3 퓨즈 정보들(E[m:m-2])이 제공된다.
래치부(220)는 전기 퓨즈부(210)에 저장된 제1 내지 제3 퓨즈 정보들(E[m:m-2])을 래치한다. 비교부(230)는 래치부(210)에 래치된 제1 내지 제3 퓨즈 정보들(E[m:m-2])과 상위 3개 어드레스 신호들(A[m:m-2))을 비교하여 부트 블락용 어드 레스 신호들(Boot_A[m:m-2])을 발생한다. 비교부(230)는 퓨즈 정보들(E[m:m-2]) 각각과 이에 대응되는 상위 3개 어드레스 신호들(A[m:m-2)) 각각을 입력하는 배타적 논리합 로직 회로로 구성된다.
도 2의 옵션 디코더(200)의 동작을 도 1a 및 도 1c와 연계하여 설명하면 다음과 같다. 도 1a에 도시된 바와 같이, 메인 메모리 셀 어레이(30) 내 메모리 블록의 최하위 어드레싱 블록들이 디펙트 프리 블록들일 때, 제1 내지 제3 퓨즈 정보들(E[m:m-2])은 "000" 비트들로 저장된다. 상위 3개 어드레스 신호들(A[m:m-2)) "000"은 최하위 어드레싱 블록들을 어드레싱한다. 부트 블락용 어드레스 신호들(Boot_A[m:m-2])은 "000"으로 발생된다. 이에 따라, 상위 3개 어드레스 신호들(A[m:m-2)) "000"이 어드레싱하는 최하위 어드레싱 블록들이 부트 블록으로 사용된다.
도 1c에 도시된 바와 같이, 메인 메모리 셀 어레이(30) 내 메모리 블록의 최상위 어드레싱 블록들이 디펙트 프리 블록들일 때, 제1 내지 제3 퓨즈 정보들(E[m:m-2])은 "111" 비트들로 저장된다. 상위 3개 어드레스 신호들(A[m:m-2)) "111"은 최상위 어드레싱 블록들을 어드레싱한다. 부트 블락용 어드레스 신호들(Boot_A[m:m-2])은 "000"으로 발생된다. 이에 따라, 상위 3개 어드레스 신호들(A[m:m-2)) "111"이 어드레싱하는 최상위 어드레싱 블록들이 부트 블록으로 사용된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1a 내지 도 1c는 본 발명의 일실시예에 따른 플래쉬 메모리 장치 내 디펙트 프리 블록 관리 방법을 설명하는 도면이다.
도 2는 도 1a 내지 도 1c의 디펙트 프리 블록 관리 방법을 구현하는 옵션 디코더를 설명하는 도면이다.

Claims (10)

  1. 메모리 블록들 내 디펙트 프리 블록을 어드레싱하는 퓨즈 정보들을 저장하는 전기 퓨즈부;
    상기 퓨즈 정보들을 래치하는 래치부; 및
    상기 래치부에 래치된 상기 퓨즈 정보들과 상기 메모리 블록들을 어드레싱하는 어드레스 신호들을 비교하여 부트 블락용 어드레스 신호를 발생하는 비교부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 디펙트 프리 블록은
    상기 반도체 메모리 장치의 조립후 패키지 상태에서의 테스트 결과로 얻어지는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 전기 퓨즈부는
    상기 반도체 메모리 장치의 조립후 패키지 상태에서 상기 퓨즈 정보들을 저장하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 전기 퓨즈부는
    상기 퓨즈 정보들을 저장하는 플래쉬 메모리 셀들로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 퓨즈 정보는
    상기 메모리 블록들을 어드레싱하는 어드레스 신호들 중 상위 어드레스 신호들에 근거하여 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 비교부는
    상기 퓨즈 정보들 각각과 이에 대응되는 상기 어드레스 신호들 각각을 입력하는 배타적 논리합 로직 회로로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 부트 블락용 어드레스 신호는
    상기 반도체 메모리 장치의 부트 코드를 저장하는 부트 블록을 지정하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 메모리 블록들을 테스트하여 디펙트 프리 블록을 검증하는 단계;
    상기 디펙트 프리 블락을 어드레싱하는 퓨즈 정보를 저장하는 단계; 및
    상기 퓨즈 정보와 상기 메모리 블록들을 어드레싱하는 어드레스 신호를 비교하여 상기 디펙트 프리 블락을 부트 블락으로 변환하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 부트 블락 설정 방법.
  9. 제8항에 있어서, 상기 퓨즈 정보는
    플래쉬 메모리 셀들로 구성되는 전기 퓨즈에 저장되는 것을 특징으로 하는 반도체 메모리 장치의 부트 블락 설정 방법.
  10. 제8항에 있어서, 상기 부트 블록은
    상기 반도체 메모리 장치의 부트 코드를 저장하는 것을 특징으로 하는 반도체 메모리 장치의 부트 블락 설정 방법.
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US9711242B2 (en) 2015-09-18 2017-07-18 SK Hynix Inc. Repair device
US10013308B2 (en) 2015-11-02 2018-07-03 SK Hynix Inc. Semiconductor device and driving method thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9633750B2 (en) 2015-09-18 2017-04-25 SK Hynix Inc. Semiconductor device for performing repair operations
US9711242B2 (en) 2015-09-18 2017-07-18 SK Hynix Inc. Repair device
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