JP2010165442A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】プログラム時間を短縮化した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的にプログラム可能なアンチフューズ素子を含む複数のメモリセルを有するメモリセルアレイ10と、メモリセルアレイを制御する制御回路20とを備える。制御回路20は、1本の第1ワード線WLBに沿って形成される複数の選択メモリセルsMCに同時にプログラム電圧を印加する(第1書込み動作)。制御回路20は、複数の選択メモリセルsMCの電気的状態を同時に読み出し、その電気的状態に基づき、第1書込み動作の実行後にプログラムされていない選択メモリセルsMCのみに同時に前記プログラム電圧を印加する(第2書込み動作)。
【選択図】図1
【解決手段】不揮発性半導体記憶装置は、電気的にプログラム可能なアンチフューズ素子を含む複数のメモリセルを有するメモリセルアレイ10と、メモリセルアレイを制御する制御回路20とを備える。制御回路20は、1本の第1ワード線WLBに沿って形成される複数の選択メモリセルsMCに同時にプログラム電圧を印加する(第1書込み動作)。制御回路20は、複数の選択メモリセルsMCの電気的状態を同時に読み出し、その電気的状態に基づき、第1書込み動作の実行後にプログラムされていない選択メモリセルsMCのみに同時に前記プログラム電圧を印加する(第2書込み動作)。
【選択図】図1
Description
本発明は、電気的にプログラム可能な不揮発性半導体記憶装置に関する。
半導体集積回路において、電源を落しても記憶されたデータが消失しない不揮発性のワンタイムプログラマブルメモリ(OTP:One-Time Programmable)は不可欠な要素となっている。OTPメモリは、DRAM、SRAMといった大容量のメモリのリダンダンシ用途、アナログ回路のチューニング用途、暗号キー等のコード格納用途、製造工程での履歴等、管理用の情報を記憶する為のチップID用途などで広く使用されている。
メモリのリダンダンシ用途には、最も安価な不揮発性メモリとして、レーザー光によりブロウすることにより、不可逆的に情報を記憶するレーザーフューズを用いたROMが使用されてきた。
レーザーフューズROMには、特別なフューズブロウ装置と、それを用いたブロウ工程が必要であり、その為のテストコストがかかる。レーザーフューズにおいて、その最小寸法は使用するレーザー光の波長で決る為、他の回路部分と微細化の歩調が合わず、次第に占有する面積の割合が大きくなってきている。レーザーフューズにおいては、そのプログラム方法の為、ウェファレベルでしかプログラムできず、パッケージ後の高速テストでの不良の救済、チップ内に搭載されたテスト回路による組込み自己修復(Built-in Self Repair)等に使用することはできない。従来レーザーフューズを用いていたシステムでも、電気的にプログラム可能な、不揮発性メモリを搭載したいという要求がある。
一方、従来複数チップから構成していたシステムでは、独立したEEPROMのチップに各種の情報を格納することも可能である。しかしながら、システムを一つのチップ上に集積するチップオンシステム(SoC:System on Chip) においては、不揮発性メモリも内部に持たなければならない。フローティングゲートに電荷を蓄積するタイプの不揮発性メモリを混載することは、その為の追加のマスク、プロセスを必要としコストの上昇を招く。
メモリのリダンダンシ情報をはじめ、不揮発性メモリに記憶される情報は、何回も書き変えが必要なものばかりではないので、現代の標準的なCMOSプロセスで搭載可能な、OTPメモリは広い需要を持つ。
以下、OTPメモリで使用される記憶素子で、素子特性を不可逆的に変化させることで情報を記憶するタイプの素子を総称してフューズ素子と呼ぶことにする。またフューズ素子の中で、電気的に素子特性を不可逆的に変化させるものを総称して、eFuse(Electrical Fuse)と呼ぶことにする。
標準CMOSプロセスにおいて使用できるeFuseの一つとして、MOSFETのゲート絶縁膜に高電圧を印加して、絶縁破壊を生じさせその際に伝導スポットが形成されることによる低抵抗化を用いたゲート絶縁膜破壊型アンチフューズ型OTPメモリがある。未プログラム状態で高抵抗状態、プログラム後に低抵抗状態となるフューズ素子は、アンチフューズとも呼ばれる。以下、アンチフューズにおいて、未プログラムの高抵抗状態では、データ”0” が、プログラム後の低抵抗状態では、データ”1” がそれぞれ記憶されていると定義する。
このような、ゲート絶縁膜破壊型アンチフューズ型OTPメモリを用いたOTPメモリの従来例が、非特許文献1に記載されている。非特許文献1では、PMOSFETのゲート絶縁膜をアンチフューズとして使用し、メモリアレイの外部に配置したプログラム用高電圧電源回路を備えている。
マイコンのプログラム等の比較的大きなデータは、これまで、マスクROMやフラッシュメモリに記憶されてきた。プログラムは、製品開発時には、頻繁に更新されるが、大量生産の段階では、変更されることは無い。また製品使用中も頻繁にソフトウェアアップデートが実行される製品はかなり高度なシステムに限られている。
マスクROMは、製造コストを最小にできるが、特定製品の専門部品化してしまう為、大規模な生産量でないとコストが下らない。また、ソフトウェアの変更する度に、マスク作成からチップ製造が必要であり、開発コスト、期間が膨らみ、タイムリーな製品投入時期を逃すことにもつながる。
フラッシュメモリは、追加プロセスが必要であり、その為のプロセス開発コスト、製造コストが必要であり、一部の高度なシステム以外では割高な選択となる。
このように、マスクROMやフラッシュメモリといった従来の不揮発メモリをOTPメモリに代替することができれば、多くの製品で、プロセス開発、製品開発、製造のコストを削減することが可能となる。
近年、チップに組み込まれるソフトウェアが複雑化しており、そのデータ規模はメガビットオーダーに達している。よって、製造工程におけるOTPメモリへのプログラム時間が問題となりうる。
従来のゲート絶縁膜破壊型アンチフューズ型OTPメモリでは、内蔵のチャージポンプによりプログラム用の高電圧を発生し、1ビットずつプログラムしていた。
このようなOTPメモリのプログラムは、高電圧を印加してからゲート絶縁膜のブレークダウン(破壊)に至るまでの段階と、その後のプログラム電流により発生するジュール熱効果に基づく低抵抗の電流パスの形成段階との2段階からなると理解されている。
プログラム電圧が高い方が早くブレークダウンするが、チャージポンプの昇圧能力の限界、トランジスタの耐圧の問題がある為、無闇にプログラム電圧を上げることはできない。また、プログラムしないメモリセルに対しても電圧ストレスがかかることによるリーク電流の増大を含む特性劣化を引き起こすプログラムディスターブの問題を考慮すると、直接の高電圧ストレスの時間は、1ビット毎(1メモリセル)にマイクロ秒オーダー程度が適当である。ゲート絶縁膜のブレークダウンは確率過程である。このため、例えばメモリセルの半数が1マイクロ秒以内でブレークダウンするようなプログラム電圧を印加しても、残りの半数には10マイクロ秒、100マイクロ秒を要するメモリセルも出現する可能性があるので、プログラム時間はマージンを含め長くする必要がある。また、最終的なデータのプログラムを保証する為、プログラム後、リード動作を実行し、未プログラムのメモリセルがあれば再プログラムするというベリファイ動作、またその為の回路が必要となる。
OTPメモリのプログラム時間は、数キロビットの容量であれば許容範囲内であったが、メガビットオーダーの容量になると、大量生産におけるボトルネックとなる。
先に述べたように、1メモリセルあたりのブレークダウン時間の短縮では限界があるので、複数のメモリセルを同時にプログラムすることで全体のプログラム時間を短縮すること(複数ビット同時プログラム)が必要となる。複数ビット同時プログラムにおいては、アンチフューズの共通端子側にプログラム電圧が印加される。他方、同時プログラムされる複数のメモリセルそれぞれの個別端子は、プログラムするデータ(”0”、”1”)に基づき、あるものは高電圧に、他のものは低電圧に保持される。
個別端子が高電圧に保持されたメモリセル(アンチフューズ素子)にかかるストレスは、より低電圧であり、プログラム時間内では問題となる程のリーク電流の増加等の特性劣化は無い。
一方、個別端子が低電圧に保持されたアンチフューズ素子は、高電圧ストレスにさらされブレークダウンし、その後は電流が流れ続ける。複数ビット同時プログラムが進行するにつれ、ブレークダウンするアンチフューズ素子の数は増えていき、それに従いプログラム電流も増大する。プログラム電流の増大は、共通端子側に印加されたプログラム電圧を低下させ、残りの未プログラム状態のアンチフューズ素子のブレークダウン時間の増大を引き起こす。すなわち、プログラム電流供給能力で同時プログラム可能なビット数が制限されてしまいプログラム時間の短縮が目論見通りに実現できないという問題がある。
"A 65nm Pure CMOS One-time Programmable Memory Using a Two-Port Antifuse Cell Implemented in a Matrix Structure", pp.211-215,IEEE Asian Solid-State Circuits Conference 2007
本発明は、プログラム時間を短縮化した不揮発性半導体記憶装置を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、複数のワード線と複数のビット線との交点に電気的にプログラム可能なアンチフューズ素子を含む複数のメモリセルを配列してなるメモリセルアレイと、前記メモリセルアレイを制御する制御回路とを備え、前記制御回路は、前記複数のワード線の1つにプログラム電圧を印加する一方プログラム動作の対象とする選択メモリセルに接続される前記ビット線に接地電圧を印加することにより、複数の前記選択メモリセルに同時にプログラム電圧を印加する第1ステップと、前記第1ステップの後、前記1つのワード線を前記プログラム電圧に保持したまま、複数の前記選択メモリセルの電気的状態を同時に読み出して、読み出された前記電気的状態に基づき、前記第1ステップの実行後においてもプログラムされていない前記選択メモリセルに接続された前記ビット線には再び接地電圧を印加する一方、前記第1ステップによりプログラムが完了した前記選択メモリセルに接続された前記ビット線には、前記接地電圧よりも大きい電圧を印加する第2ステップとを実行可能に構成されたことを特徴とする。
本発明によれば、プログラム時間を短縮化した不揮発性半導体記憶装置を提供することが可能となる。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
(実施形態に係る不揮発性半導体記憶装置の概略構成)
図1を参照して、実施形態に係る不揮発性半導体記憶装置の概略構成を説明する。図1は、実施形態に係る不揮発性半導体記憶装置の概略図を示す。以下に示す回路は、共通の電源電圧VDDで動作しているものとする。また、デジタル値を用いて、信号が電源電圧VDDとなった状態を”H”と表し、信号が接地電圧(VSS(0V))となった状態を”L”と表す。
図1を参照して、実施形態に係る不揮発性半導体記憶装置の概略構成を説明する。図1は、実施形態に係る不揮発性半導体記憶装置の概略図を示す。以下に示す回路は、共通の電源電圧VDDで動作しているものとする。また、デジタル値を用いて、信号が電源電圧VDDとなった状態を”H”と表し、信号が接地電圧(VSS(0V))となった状態を”L”と表す。
実施形態に係る不揮発性半導体記憶装置は、図1に示すように、メモリセルアレイ10、及び制御回路20を有する。メモリセルアレイ10は複数のメモリセルMCをマトリクス状に配列してなり、各メモリセルMCは、後述するようにゲート絶縁膜の破壊の有無により1ビットの情報を記憶する。制御回路20は、メモリセルアレイ10への情報の書き込み、メモリセルアレイ10からの情報の読み出しを実行する。
メモリセルアレイ10は、第1ワード線WLB[j](j=0〜n)、第2ワード線WLT[j](j=0〜n)、ビット線BL[k](k=0〜m)を配線されると共に、これらの配線の交点にメモリセルMC[j,k](j=0〜n,k=0〜m)を有する。なお、以下において、第1ワード線WLB[j]、第2ワード線WLT[j]、ビット線BL[k]、及びメモリセルMC[j,k]を個々に区別せず、総括的に、例えば第1ワード線WLB、第2ワード線WLT、ビット線BL、及びメモリセルMCのように呼称することがあるものとする。
1本の第1ワード線WLB、及び1本の第2ワード線WLTは、1つのメモリセルMCに対して対をなして設けられている。第1ワード線WLB、第2ワード線WLTはいずれも、カラム方向に所定ピッチをもって配列され、ロウ方向に延びる配線である。ビット線BLは、ロウ方向に所定ピッチをもって配列され、カラム方向(ロウ方向に直交する方向)に延びる配線である。
メモリセルMCは、ロウ方向に互いに平行に延びる第1ワード線WLB及び第2ワード線WLTとビット線BLとの交差箇所に設けられている。つまりメモリセルMCは、メモリセルアレイ10においてマトリクス状に配列されている。メモリセルMCは、アンチフューズ素子11a、及びアンチフューズ素子11aの一端にドレインを接続したN−MOSトランジスタ11bにて構成されている。アンチフューズ素子11aの他端は、第1ワード線WLBに接続されている。N−MOSトランジスタ11bのソースは、ビット線BLに接続されている。N−MOSトランジスタ11bの制御ゲートは、第2ワード線WLTに接続されている。N−MOSトランジスタ11bが導通することにより、メモリセルMCが選択され、データ読み出し又は書き込みのための電圧がメモリセルMCの両端に印加される。
アンチフューズ素子11aは、例えば、MOSトランジスタのドレイン、ソース及び基板端子を短絡して構成されている。そして、そのMOSトランジスタのゲート絶縁膜の破壊前はアンチフューズ素子11aは高い抵抗値(例えば数GΩ)を有している。
アンチフューズ素子11aのゲート絶縁膜は、その両端に所定のプログラム電圧が印加された場合に破壊され、これによりアンチフューズ素子11aは、その電気的状態を変化させる。すなわち、上記ゲート絶縁膜の破壊により、アンチフューズ素子11aの抵抗値は減少する(例えば数MΩ)。本実施形態に係る不揮発性半導体記憶装置は、アンチフューズ素子11aの抵抗値の不可逆的変化に基づき、1つのメモリセルMC中に1ビットの情報を記憶する。詳しくは、第1ワード線WLBにプログラム電圧VBPが印加され且つビット線BLが接地電圧VSSとされ、更に第2ワード線WLTにオン電圧VBTが印加されてN−MOSトランジスタ11bが導通することにより、アンチフューズ素子11aの両端にプログラム電圧VBPを印加され、この状態が所定期間継続することによりゲート絶縁膜が破壊され得る。これにより、メモリセルMCに”1”データがプログラムされ得る(情報が書き込まれる)。この破壊に至るまでの時間は、複数のメモリセルMC間で大きなバラツキがある。
制御回路20は、1本のワード線WLBに沿って形成される選択メモリセルsMCに同時にプログラムを実行する同時プログラムモードを実行可能に構成されている。ここで、選択メモリセルsMCは、複数のメモリセルMCのうち、"1"データの書込み(プログラム)対象(すなわち、ゲート絶縁膜を破壊する対象として)として選択されたメモリセルMCを意味する。
同時プログラムモードを実行する場合の動作は、次に説明する第1書込み動作と、これに続いて行われる第2書き込み動作とに分けられる。
第1の書込み動作では、1本のワード線WLBに沿って形成される複数の選択メモリセルsMCの端子間に同時にプログラム電圧VBPを印加する。
続いて行われる第2書込み動作では、制御回路20は、第1書込み動作の対象とされた複数の選択メモリセルsMC(1本のワード線WLBに沿って形成される”1”データを書き込むべきメモリセルMC)の電気的状態を同時に読み出し、その電気的状態に基づき、上記第1書込み動作の実行後においてもプログラムされていない選択メモリセルsMCのみに同時にプログラム電圧VBPを印加する。換言すれば、第2書き込み動作においては、第1書込み動作によりプログラムが完了した選択メモリセルsMCのアンチフューズ素子11aの端子間には、プログラム電圧VBPは印加しない。
ここで、第1書込み動作の概要を説明する。第1書込み動作においては、制御回路20は、まず特定のロウアドレスが選択されているのでない限り、全てのビット線BLの電圧をオン電圧VBTまで上昇させる(第1処理)。
次に、制御回路20は、この第1処理の実行後に、選択された第1ワード線WLB(以下、選択第1ワード線sWLBという)にプログラム電圧VBPを印加する(第2処理)。
その後、制御回路20は、第2処理の実行後に、選択メモリセルsMCに接続されるビット線BL(以下、選択ビット線sBLという)の電圧を接地電圧Vssに引き下げる。これにより、制御回路20は、選択第1ワード線WLBに沿って配列された複数の選択メモリセルsMCに対し同時にプログラム電圧VPPを印加し、同時プログラムを実行することができる。第1書込み動作の詳細は後述する。
次に、第2書込み動作の概要を説明する。第2書込み動作においては、制御回路20は、第1の書込み動作後においても未プログラム状態のメモリセルsMCを判定するため、最初に選択ビット線sBLをフローティングとする(第3処理)。続いて制御回路20は、各選択ビット線sBLの電圧を検知し、その電圧が基準電圧よりも小である選択ビット線sBLのみを接地し、上記電圧が基準電圧よりも大である選択ビット線sBLにオン電圧VBTを印加する(第4処理)。これにより、制御回路20は、第1書込み動作の実行後にプログラムされていない選択メモリセルsMCのみに同時にプログラム電圧VBPを印加することができ、第1ワード線WLBの電圧低下を抑制し、プログラム時間の短縮を図ることができる。
また、制御回路20は、選択した全ての選択メモリセルsMCに対する書き込みが完了するまでの間、第2書込み動作を所定周期で繰り返し実行する。制御回路20は、複数の選択メモリセルsMCから同時に情報を読み出す。
制御回路20は、図1に示すように、ローデコーダ回路30、複数の第1ワード線駆動回路40[j](j=0〜n)、複数の第2ワード線駆動回路50[j](j=0〜n)、複数の動作制御回路60[k](k=0〜m)、及び第1レベルシフタ70を有する。なお、以下において複数の第1ワード線駆動回路40[j]、複数の第2ワード線駆動回路50[j]、複数の動作制御回路60[k]を個別に区別する必要がない場合、これらを総称して例えば第1ワード線駆動回路40、第2ワード線駆動回路50、動作制御回路60のように表記することがあるものとする。
ローデコーダ回路30は、図1に示すように、各々の第2ワード線駆動回路50に対して、信号RDC[j](j=0〜n)を印加する。信号RDC[j]は、第2ワード線駆動回路50を活性化するための信号である。信号RDC[j]は、ロウ方向に並ぶメモリセルMC[j,k]に対して、書込み動作(第1書込み動作、第2書込み動作)、及び読み出し動作を実行する際に”H”となる。なお、以下において信号RDC[j](j=1〜n)を個別に区別する必要がない場合、これらを総称して「信号RDC」のように表記することがあるものとする。
第1ワード線駆動回路40は、図1に示すように、プログラム動作時において、第2ワード線駆動回路50からの出力信号に基づき、プログラム電圧VBPを生成する。また、第1ワード線駆動回路40は、リード動作時において、電源電圧VDDを第1ワード線WLBに印加する。プログラム動作時において第1ワード線WLBに印加されるプログラム電圧VBPは、メモリセルMCのアンチフューズ素子11aのゲート絶縁膜を破壊させるため(書込み動作のため)に用いられる。
第2ワード線駆動回路50は、図1に示すように、信号RDCに基づき、オン電圧VBTを生成して第2ワード線WLTに印加する。第2ワード線WLTに印加されるオン電圧VBTは、N−MOSトランジスタ11bの導通制御に用いられる。
動作制御回路60[k](k=1〜m)は、メモリセルアレイ10への情報の書き込み、及び情報の読み出しを制御する。動作制御回路60[k]は、図1に示すように、カラム方向に並ぶ1列のメモリセルMC[0,k]〜MC[n,k]に対して共通で1つずつ設けられている。
動作制御回路60は、図1に示すように、第1〜第3制御部61〜63を有する。第1制御部61は、メモリセルMCの電気的状態を判定し、その判定結果を第2制御部62に出力する。第2制御部62は、各動作における上記メモリセルMCの電気的状態を記憶し、第3制御部63及び外部に出力する。第3制御部63は、第2制御部62からの出力等に基づき、ビット線BLの電位を制御する。
第1制御部61は、図1に示すように、センスアンプ61a、及びn−MOSトランジスタ61bを有する。
センスアンプ61aは、信号SAEの入力によって動作を開始する。センスアンプ61aは、ビット線BLの電圧と参照電圧VSAREFとの比較に基づき、信号SAt[k](k=0〜m)、及び信号SAc[k](k=0〜m)を出力する。ビット線BLの電圧が参照電圧VSAREFより高い場合、信号SAt[k]=1、信号SAc[k]=0となる。ビット線BLの電圧が参照電圧VSAREFより低い場合、信号SAt[k]=0、信号SAc[k]=1となる。信号SAE、及び信号VSAREFは、全ての動作制御回路60[0]〜60[m]にて共通の信号である。なお、以下において信号SAt[k]、SAc[k]を個々に区別せず、総称して信号SAt、信号SAcのように表記することがあるものとする。
n−MOSトランジスタ61bのドレインは、ビット線BLに接続されている。n−MOSトランジスタ61bのソースは、接地されている。n−MOSトランジスタ61bの制御ゲートは、信号DCの入力を受け付ける。信号DCは、全ての動作制御回路60[0]〜60[m]に共通の信号であり、データ読み出し時においてビット線BLをディスチャージする場合に所定期間”H”となる信号である。
第2制御部62は、図1に示すように、NAND回路62a〜62d、及びフリップフロップ回路62eを有する。
NAND回路62a〜62dは全体として、信号DILD、SATLD、SACLD及びFCLKに基づいて信号DI[k]、信号SAt、SAcを選択的に入力させるセレクタ回路として機能する。NAND回路62aは、信号DI[k](k=0〜m)、及び信号DIDLを受け付け、それらに基づく信号Sg1をNAND回路62dに出力する。信号DILDは、全ての動作制御回路60[0]〜60[m]にて共通の信号であり、信号DI[k]をフリップフロップ回路62eに入力させる場合に”H”となる信号である。
NAND回路62bは、信号SATLD、及び信号SAtを受け付け、それらに基づく信号Sg2をNAND回路62dに出力する。信号SATLDは、全ての動作制御回路60[0]〜60[m]にて共通の信号であり、信号SAtをフリップフロップ回路62eに入力させる場合に”H”となる信号である。
NAND回路62cは、信号SACLD、及び信号SAcを受け付け、それらに基づく信号Sg3をNAND回路62dに出力する。信号SACLDは、全ての動作制御回路60[0]〜60[m]にて共通の信号であり、信号SAcをフリップフロップ回路62eに入力させる場合に”H”となる信号である。
NAND回路62dは、信号Sg1、信号Sg2、及び信号Sg3を受け付け、信号Sg4をフリップフロップ回路62eの入力端子Dに出力する。
フリップフロップ回路62eは、クロック入力端子CKに入力される同期クロック信号FCLKの立ち上がりエッジに応じて、入力端子Dに入力される信号ラッチして、そのラッチした信号を出力端子Qから信号DO[k](k=0〜m)として出力する。
第3制御部63は、図1に示すように、AND回路63a、第2レベルシフタ63b、N−MOSトランジスタ63c、及びP−MOSトランジスタ63d、63eを有する。
AND回路63aは、信号SENSEの反転信号、信号PCLK、及び信号DO[k]を受け付け、それら信号に基づき信号Sg5を第2レベルシフタ63bに出力する。信号SENSEは、全ての動作制御回路60[0]〜60[m]にて共通の信号であり、“L”の期間、フリップフロップ回路62eの出力信号に応じたプログラムが可能となる。信号PCLKは、データ書き込み動作の際、ビット線BLの電圧を接地電圧に落とす場合に所定期間”H”とされる。
第2レベルシフタ63bは、信号Sg5に基づき、オン電圧VBTの信号レベルを変換した信号PRG[k](k=0〜m)を生成し出力する。信号PRG[k]は、N−MOSトランジスタ63cの制御ゲート、及びP−MOSトランジスタ63dの制御ゲートに入力される。N−MOSトランジスタ63cのソースは接地され、そのドレインはビット線BLの一端に接続されている。N−MOSトランジスタ63cの制御ゲートは、信号PRG[k]の入力を受け付ける。
P−MOSトランジスタ63dのソースは、オン電圧VBTを印加され、そのドレインは、P−MOSトランジスタ63eのソースに接続されている。P−MOSトランジスタ63eのドレインは、ビット線BLの一端に接続され、その制御ゲートは、信号SENSEBTを受け付ける。信号SENSEBTは、全ての動作制御回路60[0]〜60[m]にて共通の信号であり、読み出し時にオン電圧VBTのレベルになり、ビット線BLのプリチャージを解除する。
(実施形態に係る不揮発性半導体記憶装置の書込み動作)
次に、図2、図3A、及び図3Bを参照して、実施形態に係る不揮発性半導体記憶装置の書込み(第1書込み動作、第2書込み動作)動作について説明する。図2は、制御回路20の書き込み動作を示すフローチャートである。図2中、ステップS11(ステップS101〜ステップS103)は、上述した第1書込み動作を示しており、ステップS12(ステップS104〜S106)は、上述した第2書込み動作を示している。また、図3A及び図3Bは、その動作を説明するための回路図である。なお、ここでは、説明を簡略化するため、1本の第1ワード線WLB[h]に沿ったメモリセルMC[h、k]のうち、2個のメモリセルMC[h、i−1]、MC[h,i]に同時にプログラム動作を実行する場合を例にとって説明するが、同時プログラムされるメモリセルの数は、3個、又はそれ以上であってもよく、その動作は以下に説明する2個の例から当業者であれば容易に理解されるものと思われる。
次に、図2、図3A、及び図3Bを参照して、実施形態に係る不揮発性半導体記憶装置の書込み(第1書込み動作、第2書込み動作)動作について説明する。図2は、制御回路20の書き込み動作を示すフローチャートである。図2中、ステップS11(ステップS101〜ステップS103)は、上述した第1書込み動作を示しており、ステップS12(ステップS104〜S106)は、上述した第2書込み動作を示している。また、図3A及び図3Bは、その動作を説明するための回路図である。なお、ここでは、説明を簡略化するため、1本の第1ワード線WLB[h]に沿ったメモリセルMC[h、k]のうち、2個のメモリセルMC[h、i−1]、MC[h,i]に同時にプログラム動作を実行する場合を例にとって説明するが、同時プログラムされるメモリセルの数は、3個、又はそれ以上であってもよく、その動作は以下に説明する2個の例から当業者であれば容易に理解されるものと思われる。
以下、ステップS11、及びステップS12について詳しく説明する。先ず、制御回路20は、全てのビット線BLをオン電圧VBTにプリチャージする(ステップS101)。例えば、図3Aの符号「a」に示すように、ビット線BL[0]、…、BL[i−1]、BL[i]…、BL[m]は、オン電圧VBTにプリチャージされる。
続いて、制御回路20は、選択された第2ワード線WLT(以下、選択第2ワード線sWLTという)にオン電圧VBTを印加し、選択された第1ワード線WLB(選択第1ワード線sWLB)にプログラム電圧VBPを印加する(ステップS102)。例えば、図3Aの符号「b」に示すように、第1ワード線WLB[h](選択第1ワード線sWLB)のみがプログラム電圧VBPを印加され、第2ワード線WLT[h](選択第2ワード線sWLT)のみがオン電圧VBTを印加される。
次に、制御回路20は、選択ビット線sBLを接地電圧Vssとする(ステップS103)。換言すると、制御回路20は、選択メモリセルsMCに対して同時にプログラム電圧VBPを印加する。例えば、図3Aの符号「c」に示すように、”1”データを書き込むべき選択メモリセルMC[h,i−1]、MC[h,i]に接続されるビット線BL[i−1]、BL[i](選択ビット線sBL)が接地される一方で、非選択メモリセルnsMC(例えばMC[h、m])に接続されるビット線BL[m]の電圧は電圧VBTに維持される。
続いて、制御回路20は、選択ビット線sBLをフローティングとする(ステップS104)。すなわち、図1に示すトランジスタ63cを非導通状態とする。
次に、制御回路20は、第1書込み動作にて”1”データのプログラムが完了されていない選択メモリセルsMC(以下、未書込みメモリセルnwMCという)が存在するか否かを判定する(ステップS105)。具体的に、ステップS105の判定は、選択メモリセルsMCに接続された選択ビット線sBLの電圧を検知することにより行われる。検知した選択ビット線sBLの電圧が基準電圧よりも小であれば、その選択ビット線sBLに接続された選択メモリセルsMCが未書込みメモリセルnwMCであると判定され(ステップS105、Y)、検知した選択ビット線sBLの電圧が基準電圧よりも大であれば、その選択ビット線sBLに接続された選択メモリセルsMCは未書込みメモリセルnwMCではなく、既書き込みメモリセルwMCであると判定される(ステップS105、N)。
ここで、図3Bの符号「d」に示すように、第1書込み動作の1サイクルが終了後、メモリセルMC[h、i−1]のアンチフューズ素子11aが破壊される一方、メモリセルMC[h、i]のアンチフューズ素子11aが破壊されていないものとする。すなわち、図3Bの符号「d」において、メモリセルMC[h、i−1]が、既書込みメモリセルwMC(第1書込み動作の実行後にプログラムされた選択メモリセルsMC)であり、メモリセルMC[h、i]が、未書込みメモリセルnwMCであるものとする。
この場合、アンチフューズ素子11aの破壊により、メモリセルMC[h、i−1]を介して第1ワード線WLB[h]からビット線BL[i−1]へと電流が流れるので、フローティング状態とされた選択ビット線BL[i−1]の電圧は上昇する(充電される)。一方、アンチフューズ素子11aが破壊されていないメモリセルMC[h、i]では、第1ワード線WLB[h]からビット線BL[i]へと電流は流れず、選択ビット線BL[i]の電圧は接地電位から変化することはない。
このように、ステップS105では、第1書込み動作後においてもプログラムが未完了であるか否か(すなわち、未書込みメモリセルnwMCであるかどうか)を、フローティング状態にされた選択ビット線sBLの電圧を検知することにより判定する。
次に、ステップS105において、未書込みメモリセルnwMCが存在すると判断した場合(ステップS105、Y)、制御回路20は、その未書込みメモリセルnwMCが接続される選択ビット線sBLの電圧を、再度接地電圧とする一方、書込みが完了した既書込みメモリセルwMCに接続される選択ビット線sBLの電圧は、オン電圧VBTに設定する(ステップS106)。換言すると、制御回路20は、第2書込み動作においては、選択第1ワード線sWLBをプログラム電圧VBPに保持したまま、未書込みメモリセルnwMCのみに同時にプログラム電圧VBPを印加する一方で、既書き込みメモリセルwMCにはプログラム電圧VBPを印加しない。例えば、図3Bの符号「e」で示すように、メモリセルMC[h、i−1]ではアンチフューズ素子11aのゲート絶縁膜が破壊され、”1”データの書込みが完了したと判定される場合には、選択ビット線BL[i−1]の電圧はオン電圧VBTにする。これにより、メモリセルMC[h、i−1]には電流は流れず、従って選択第1ワード線WLB[h]の電圧の低下は抑制される。一方、データ書込みが完了していないメモリセルMC[h、i]が接続されるビット線sBL[i]には、引き続き接地電圧が印加される。
ステップS106の後、制御回路20は、再びステップS104を実行する。このようにして、ステップS104〜S106を繰り返し、ステップS105において、未書込みメモリセルnwMCが存在しないと判断した場合(ステップS105、N)、制御回路20は、書込み動作を終了する。
次に、図4を参照して、本実施形態に係る不揮発性半導体記憶装置の書込み動作(第1書込み動作、第2書込み動作)を、各種信号の立ち上がり、立下りのタイミングと共にについてさらに詳しく説明する。図4は、書込み動作を示すタイミングチャートである。図4に示す例においては、ビット線BL[i−1]、ビット線BL[i]、及び第1ワード線WLT[h]の交点に配置されるメモリセルMC[h、i−1]、MC[h,i]に”1”データを書き込み、その他のメモリセルMC[h、k](k=0〜m、k≠)i−1,i)にはデータの書込みは行わず、”0”データのままとするものとする。
このため、書込み動作開始時には、信号DI[i−1]=信号DI[i]=1、信号DI[k](k=0〜m、k≠i−1、i)=0に設定される。また、メモリセルMC[h、i−1]は、書き込みが行われ易く、メモリセルMC[h、i]が書き込みが行われ難く、結果として未書込みメモリセルnwMCとなるものとする。
先ず、時刻t11にて、信号PRG[k]が”L”とされると共に、信号SENSEBTが”L”となり、これにより、P−MOSトランジスタ63d、63eを介して、全てのビット線BLがオン電圧VBTにプリチャージされる。
次に、時刻t12にて、信号DIDLが”H”となり、その後、信号FCLKが”H”に立ち上がる。これにより、フリップフロップ回路62eにて、信号DI[i−1]、DI[i]は、”H”とされて保持される。
続いて、時刻t13にて、信号RDC[h]は、”H”とされる(RDC[j](j=0〜n、j≠h)=0)。これにより、第1ワード線駆動回路40[h]、第2ワード線駆動回路50[h]が動作し、第2ワード線WLT[h]の電圧、及び第1ワード線WLB[h]の電圧が、オン電圧VBT、及びプログラム電圧VBPへと上げられる。
次に、時刻t14にて、信号PCLKは、”H”とされる。これにより、AND回路63aの出力信号Sg5が”H”となり、これに従ってレベルシフタ63bの出力信号である信号PRG[i−1]、PRG[i]が”H”となる。従って、トランジスタ63cが導通し、ビット線BL[h、i−1]、BL[h、i]は接地される。これにより、メモリセルMC[h、i−1]、[h、i]には電圧VBPが印加され、書込み動作が開始される。メモリセルMCは、書込みやすさ(ゲート絶縁膜の破壊のされやすさ)にばらつきがある。ここでは、メモリセルMC[h、i−1]ではアンチフューズ素子11aのゲート絶縁膜が破壊され書込みが完了したが、メモリセルMC[h、i]では、書込みが未完了であるものと仮定して説明を行う。
次に、時刻t15にて、信号SENSEが”H”とされる。これにより、信号Sg5が”L”となり、従って、N−MOSトランジスタ63cが非導通状態とされ、ビット線BL[i−1]、BL[i]は、フローティング状態とされる。この状態において、さらに第1ワード線WLB[h]に電圧VBPが印加された状態が継続されると、書込みが完了済み(既書き込みメモリセルwMC)のメモリセルMC[h、i−1]が接続されたビット線BL[i−1]では、その電圧が徐々に上昇する。一方、書込みが未完了(未書き込みメモリセルnwMC)のメモリセルMC[h、i]が接続されたビット線BL[i]の電圧は、殆ど変化しない。
次に、このビット線BLの電圧の変化を検知し、選択メモリセルsMCであるメモリセルMC[h、i−1]、メモリセルMC[h、i]における書込み動作の完了/未了を判定する。すなわち、時刻t16において、基準電圧としての信号VSAREFを”H”とし、続く時刻t17にて、信号SAEを”H”とする。これにより、センスアンプ61aは活性化され、信号Sat、信号Sacが、ビット線BLの電圧に応じて変化する。ビット線BLの電圧が信号VSAREFよりも高い場合には、Sat=1、信号Sac=0となり、逆に、ビット線BLの電圧が信号VSAREFよりも低い場合には、Sat=0、Sac=1となる。従ってこの例では、ここで、信号Sat[i−1]=1、信号Sac[i−1]=0、信号Sat[i]=0、信号Sac[i]=1となる。
続いて、時刻t18にて、信号SACLDが”H”となり、その後、信号FCLKが”H”に立ち上がる。これにより、信号Sacがフリップフロップ回路62eに取り込まれる。この図4の例の場合、信号DO[i−1]は、”L”とされて保持される。一方、信号DO[i]は、そのまま”H”に保持される。これにより、メモリセルMC[h,i]はデータ書込みが未完了であると判定され、再びビット線BL[i]の電圧が接地電圧とされる。すなわち、第2書込み動作が実行される。この図4に示す時刻t14からt18に示す動作が、全ての選択メモリセルsMCに書込み動作が完了するまで繰り返される。
(実施形態に係る不揮発性半導体記憶装置の読出動作)
次に、図5、及び図6を参照して、実施形態に係る不揮発性半導体記憶装置の読出動作の概略について説明する。図5は、制御回路20の読出動作を示すフローチャートであり、図6は、その動作を示す回路図である。
次に、図5、及び図6を参照して、実施形態に係る不揮発性半導体記憶装置の読出動作の概略について説明する。図5は、制御回路20の読出動作を示すフローチャートであり、図6は、その動作を示す回路図である。
なお、図6において、第1ワード線WLB[h]に沿ったメモリセルMC[h、k](k=1〜m)が同時に読み出し対象とされるものとし、そのうち、メモリセルMC[h、i−1]、メモリセル[h、i]に”1”データが書き込まれ、その他には”0”が書き込まれているものとする。
先ず、制御回路20は、選択第1ワード線sWLBの電圧を電源電圧VDDに上げ、且つ選択第2ワード線sWLTをオン電圧VBTに上げる(ステップS201)。例えば、図6の符号「g」に示すように、第1ワード線WLB[h]は、電源電圧VDDに上げられ、第2ワード線WLT[h]は、オン電圧VBTに上げられる。
次に、制御回路20は、全てのビット線BLを接地電圧Vssにプリチャージした後、フローティング状態に切り替える(ステップS202)。
続いて、制御回路20は、ビット線BLの電圧を検知して、この検知情報に基づきメモリセルMCの保持データを読み出す(ステップS203)。例えば、図6の符号「h」に示すように、ビット線BL[0]、…、BL[i−1]、BL[i]、…、BL[m]は、フローティングとされており、これにより、”1”データが書込まれているメモリセルMC[h、i−1]、MC[h,i]を介して第1ワード線WLB[h]からビット線BL[i−1]、ビット線BL[i]に電流が流れ、ビット線BL[i−1]、BL[i]は充電される。一方、書込みが行われていないメモリセルMC[h,k](k≠i−1、i)に接続されたビット線BL[k]に電流は流れず、ビット線BL[k]は充電されない。制御回路20は、このようなビット線BLに充電された電位を検知することで、情報を読み出す。
次に、図7を参照して、実施形態に係る不揮発性半導体記憶装置の読出動作についてさらに詳しく説明する。図7は、読出動作を示すタイミングチャートである。
先ず、時刻t21にて、信号SENSEが”H”とされる。これにより、トランジスタ63c〜63eは全て非導通状態とされ、各ビット線BLはフローティング状態とされる。
次に、時刻t22にて、信号RDC[h]は、”H”とされる。これにより、ワード線駆動回路40、50が動作して、第1ワード線WLB[h]は電源電圧VDDとなり、また、第2ワード線WLT[h]は、オン電圧VBTとされる。
次に、時刻t22にて、信号RDC[h]は、”H”とされる。これにより、ワード線駆動回路40、50が動作して、第1ワード線WLB[h]は電源電圧VDDとなり、また、第2ワード線WLT[h]は、オン電圧VBTとされる。
続いて、時刻t23にて、信号DCは、所定期間”H”とされる。これにより、トランジスタ61bが導通し、ビット線BLは接地電位まで放電される。そして、信号DCが再び”L”となることによって、ビット線BLは、再びフローティング状態となる。
この状態において、第1ワード線WLB[h]に電圧VDDを、第2ワード線WLT[h]に電圧VBTを印加した状態を継続すると、”1”データが書き込まれたメモリセルMC[h、i−1]、MC[h,i]に接続されたビット線BL[i−1]、BL[i]の電圧は上昇し、”0”データが書き込まれたメモリセルMC[h、k]に接続されたビット線BL[k]の電圧は上昇しない。
次に、時刻t24にて、信号VSAREFが”H”とされる。続いて、時刻t25にて、信号SAEが、”H”とされる。これにより、センスアンプ61は活性化され、ビット線BLの充電状態に応じた信号Sat、及び信号Sacを出力する。
続いて、時刻t26にて、信号SATLDは”H”とされ、その後、信号FCLKが立ち上がる。これにより、メモリセルMCの状態に応じた信号が、信号DO[j]として読み出される。
(実施形態に係る不揮発性半導体記憶装置の効果)
次に、実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記実施形態に係る不揮発性半導体記憶装置において、制御回路20は、一回の第1書込み動作によりロウ方向に並ぶ複数のメモリセルMCを同時並列にプログラムすることができる。さらに、制御回路20は、第1書込み動作の実行後に定期的にセンス動作を実行し、この結果に基づいて、第1書込み動作によってもデータ書込みが完了しないメモリセルのみに第2書込み動作を実行する。これにより、”H”データがプログラムされたメモリセルMC(既書込みメモリセルwMC)を流れるセル電流をカットし、第1ワード線WLBの電圧の低下を抑制することができる。このような第1ワード船WLBの電圧の低下を抑制することは、書込みが未完了のメモリセルMC(未書込みメモリセルnwMC)において、印加されるプログラム電圧が低下し、益々書き込み時間が長くなるといった事態を回避することに役立つ。すなわち、実施形態に係る不揮発性半導体記憶装置は、プログラム時間を短縮化することができる。
次に、実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記実施形態に係る不揮発性半導体記憶装置において、制御回路20は、一回の第1書込み動作によりロウ方向に並ぶ複数のメモリセルMCを同時並列にプログラムすることができる。さらに、制御回路20は、第1書込み動作の実行後に定期的にセンス動作を実行し、この結果に基づいて、第1書込み動作によってもデータ書込みが完了しないメモリセルのみに第2書込み動作を実行する。これにより、”H”データがプログラムされたメモリセルMC(既書込みメモリセルwMC)を流れるセル電流をカットし、第1ワード線WLBの電圧の低下を抑制することができる。このような第1ワード船WLBの電圧の低下を抑制することは、書込みが未完了のメモリセルMC(未書込みメモリセルnwMC)において、印加されるプログラム電圧が低下し、益々書き込み時間が長くなるといった事態を回避することに役立つ。すなわち、実施形態に係る不揮発性半導体記憶装置は、プログラム時間を短縮化することができる。
また、実施形態に係る不揮発性半導体記憶装置は、第2書込み時(ステップS12)、第1ワード線WLBをプログラム電圧VBPに保持したまま、メモリセルMCの状態を読み出すことができる(ステップS105、図4の時刻t15〜t18)。すなわち、通常の読み出し動作(ステップS201〜S203)のように、第1ワード線WLBを電源電圧VDDにする必要がなく、プログラム時の状態のままメモリセルMCの状態を読み出すことができる。よって、実施形態に係る不揮発性半導体記憶装置は、第2書込み時において、第1ワード線WLBの電圧を上げ下げする必要はない。
また、プログラム電圧VBPは、通常の読み出し時(ステップS201〜S203)に第1ワードWLBに印加される電源電圧VDDよりも高い。よって、実施形態に係る不揮発性半導体記憶装置において、第2書込み時の読み出しは、通常の読み出しよりも高速に実行することができる。
[他の実施形態]
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、第2書込み(ステップS12)における読み出し時(ステップS105)、及び通常の読み出し時(S201〜ステップS203)にて、参照電圧VSAREFは、異なる値としても良い。
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、第2書込み(ステップS12)における読み出し時(ステップS105)、及び通常の読み出し時(S201〜ステップS203)にて、参照電圧VSAREFは、異なる値としても良い。
10…メモリセルアレイ、 20…制御回路、 30…ロウでコーダ、 40…第1ワード線駆動回路、 50…第2ワード線駆動回路、 60…動作制御回路、 70…第1レベルシフタ。
Claims (5)
- 複数のワード線と複数のビット線との交点に電気的にプログラム可能なアンチフューズ素子を含む複数のメモリセルを配列してなるメモリセルアレイと、
前記メモリセルアレイを制御する制御回路と
を備え、
前記制御回路は、
前記複数のワード線の1つにプログラム電圧を印加する一方プログラム動作の対象とする選択メモリセルに接続される前記ビット線に接地電圧を印加することにより、複数の前記選択メモリセルに同時にプログラム電圧を印加する第1ステップと、
前記第1ステップの後、前記1つのワード線を前記プログラム電圧に保持したまま、複数の前記選択メモリセルの電気的状態を同時に読み出して、読み出された前記電気的状態に基づき、前記第1ステップの実行後においてもプログラムされていない前記選択メモリセルに接続された前記ビット線には再び接地電圧を印加する一方、前記第1ステップによりプログラムが完了した前記選択メモリセルに接続された前記ビット線には、前記接地電圧よりも大きい電圧を印加する第2ステップと
を実行可能に構成されたことを特徴とする不揮発性半導体記憶装置。 - 前記制御回路は、前記第2ステップにおいて、選択ビット線をフローティング状態とし、その後の前記選択ビット線の電圧に基づき、前記選択メモリセルへの前記第1ステップによる書込み動作が完了したか否かを判定する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記第2ステップは、所定周期で繰り返し実行される
ことを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。 - 前記メモリセルは、
複数の前記アンチフューズ素子の他端と前記ビット線とにソース/ドレインが接続されたトランジスタを備え、
前記メモリセルに対し書き込み動作又は読み出し動作が行われる場合において、前記トランジスタの制御ゲートには前記トランジスタを導通させるための所定の電圧が印加される
ことを特徴とする請求項1乃至請求項3のいずれか1項記載の不揮発性半導体記憶装置。 - 前記アンチフューズ素子は、MOSトランジスタのゲート絶縁膜にて構成されている
ことを特徴とする請求項1乃至請求項4のいずれか1項記載の不揮発性半導体記憶装置。
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