JP4818024B2

JP4818024B2 - 半導体記憶装置

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Publication number: JP4818024B2
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Inventors: 謙介松藤; 洋伊藤
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Description

本発明は、電気的にプログラム可能な不可逆性記憶素子を用いた半導体記憶装置に関する。

半導体集積回路において、電源を落としても記憶した情報を保持し続ける不揮発性ＯＴＰ（One Time Programmable）メモリが不可欠となっている。その用途は、ＤＲＡＭ，ＳＲＡＭといった大容量メモリのリダンダンシ用途、アナログ回路のチューニング用途、暗号キー等のコード格納用途、製造履歴を記憶する用途などに広がっている。

これまでメモリリダンダンシには、レーザヒューズを用いたＲＯＭが使用されてきた（特許文献１参照）。レーザヒューズＲＯＭは普通の配線をレーザ光で溶断することにより、情報を格納する。そのため、レーザヒューズを作成するための特別なプロセスは必要なく、最も安価な不揮発性メモリと考えられていた。しかし、レーザヒューズＲＯＭには、特別なヒューズブロウ装置とそれを用いたブロウ工程が必要であるため、プログラムコストが高いという弱点がある。また、レーザヒューズの最小寸法は、使用するレーザ光の波長で決まるため、他の回路部分と微細化の歩調が合わず、次第に占有する面積の割合が大きくなるという問題もある。さらに、レーザを用いてプログラムするため、ウェハー状態でしかプログラムできず、パッケージ後の高速テストにて発見される不良の救済には使用することはできない。そのため、レーザブロウ装置を用いないで、電気的にプログラム可能な不揮発性ＯＴＰメモリへの期待が大きくなっている。

電気的にプログラム可能な不揮発性ＯＴＰメモリとして、アンチヒューズを利用したものがある。アンチヒューズは薄いゲート酸化膜で構成されるＭＯＳＦＥＴであり、そのゲート酸化膜に高電圧を印加し、絶縁膜を破壊することで情報を記憶する。このようにアンチヒューズのプログラム機構は、データをプログラムするときにその両端に大きな電位差を発生させるだけという非常に単純なものであり、アンチヒューズは今後の利用が最も期待されている不揮発性ＯＴＰメモリの記憶素子である。

しかし、書き込み電源昇圧時には解決しなければならない問題がある。アンチヒューズの一端には書き込み電源が接続され、他端には書き込み回路及び読み出し回路が接続されている。そのため、書き込み電源昇圧時には、その一端のみが昇圧され、他端は低電位のままとなる。その結果、アンチヒューズのゲート酸化膜に高電圧がかかり、絶縁膜が破壊され、誤書き込みが行われる虞がある。
特開２００１−１６８１９６号公報

本発明は、書き込み電源昇圧時に発生するアンチヒューズ両端の電位差を緩和し、アンチヒューズの誤書き込みを防止することを目的とする。

本発明の一態様に係る半導体記憶装置は、書き込み電圧を印加可能な書き込み電圧源と、前記書き込み電圧源に接続され、その一端に前記書き込み電圧が供給されるアンチヒューズと、当該アンチヒューズの他端に一端を接続した第１トランジスタと、当該第１トランジスタのゲートにゲート信号を与え、前記第１トランジスタのオン／オフを制御する第１トランジスタ制御回路と、前記第１トランジスタの他端に一端を接続し、他端を接地した第２トランジスタと、当該第２トランジスタのゲートにゲート信号を与え、前記第２トランジスタのオン／オフを制御する第２トランジスタ制御回路と、前記第１トランジスタの他端に一端を接続したセンスノードと、当該センスノードに接続され、当該センスノードにかかる電位を参照電位と比較するセンスアンプと、前記センスノードに電荷を蓄積させ、前記アンチヒューズの両端にかかる電位差を制御する電位差制御回路とを備え、前記電位差制御回路は、前記センスノードに一端を接続し、前記第２トランジスタ制御回路にゲートを接続した第３トランジスタと、前記第３トランジスタの他端に一端を接続し、前記第１トランジスタ制御回路に他端を接続した第４トランジスタと、前記第４トランジスタのゲートにゲート信号を与え、前記第４トランジスタのオン／オフを制御するプリチャージ制御回路とを備えることを特徴とする。

この発明によれば、書き込み電源昇圧時に発生するアンチヒューズ両端の電位差を緩和し、アンチヒューズの誤書き込みを防止することができる。

以下、図面を参照して、本発明の一実施形態に係る半導体記憶装置について説明する。

［第１実施形態］
図１及び図２を参照して本発明の第１実施形態に係る半導体記憶装置を説明する。

（第１実施形態に係る半導体記憶装置の構成）
先ず、図１を参照して、本発明の第１実施形態に係る半導体記憶装置の概略構成を説明する。図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成図である。

図１に示すように、半導体記憶装置は、情報を記憶する記憶セル１ａと、その記憶セル１ａを制御する制御回路１ｂとを備える。半導体記憶装置は、記憶セル１ａ内に設けられたアンチヒューズ１０を備えている。このような記憶セル１ａが例えば、マトリクス状に複数配置されて不揮発性ＯＴＰメモリが形成される。例えば、アンチヒューズ１０は、ＭＯＳＦＥＴのゲート絶縁膜である。半導体記憶装置は、アンチヒューズ１０に高電圧を印加し、ゲート絶縁膜を破壊することにより、不可逆的にゲート絶縁膜の抵抗値を変化させ、情報を書き込む構成を有している。

記憶セル１ａにおいて、アンチヒューズ１０の一方には、書込み電圧源２が接続され、他方は、下端ノード（第１ノード）１１が接続されている。下端ノード１１には、第１ｎ型ＭＯＳトランジスタ１２の一端（ドレイン）が接続されている。第１ｎ型ＭＯＳトランジスタ１２の他端（ソース）には、第２ｎ型ＭＯＳトランジスタ１３の一端（ドレイン）及びセンスノード１４の一端が接続されている。センスノード１４の他端には、センスアンプ１５の入力端子が接続されている。また、第２ｎ型ＭＯＳトランジスタ１３の他端（ソース）は、接地端子１６に接続されている。センスノード１４には、第３ｎ型ＭＯＳトランジスタ１７の一端（ソース）と、他端を接地端子１６としたｎ型ＭＯＳトランジスタ１８の一端（ドレイン）とが接続されている。

詳細は後述するが、第１ｎ型ＭＯＳトランジスタ１２は、アンチヒューズ１０に情報が書き込まれている場合、すなわち、アンチヒューズ１０が導通状態の時に、後述する書き込み電圧源２が出力した所定の閾値以上の高電圧からセンスアンプ１５を保護する機能を有している。

また、第２ｎ型ＭＯＳトランジスタ１３は、下端ノード１１の一端を接地し、アンチヒューズ１０に高電圧をかけ、アンチヒューズ１０を書き込み状態とする書き込み制御トランジスタとして機能する。

また、第３ｎ型ＭＯＳトランジスタ１７は、センスノード１４に電荷を蓄積可能とするプリチャージ制御トランジスタとして機能する。

また、ｎ型ＭＯＳトランジスタ１８は、センスノード１４を接地して、センスノード１４に蓄積された電荷を放電可能とする接地トランジスタとして機能する。

以下、制御回路１ｂの構成を説明する。アンチヒューズ１０の他端には、アンチヒューズ１０に破壊をもたらす高電圧（書き込み電圧）を印加可能な書き込み電圧源２が接続されている。なお、書き込み電圧源２は、複数の記憶セル１ａ全てに対して共通に設けられている。

第１ｎ型ＭＯＳトランジスタ１２のゲートには、下端ノード１１へセンスノード１４を接続するか否かを制御するバリアトランジスタ制御電圧源３が設けられている。

第２ｎ型ＭＯＳトランジスタ１３のゲートには、下端ノード１１の電圧を接地して書き込み電圧の印加を制御する書き込み回路４が設けられている。

第３ｎ型ＭＯＳトランジスタ１７のドレインには、ゲート信号を与えて書き込み電圧に近い電圧（プリチャージ電圧）を印加可能なプリチャージ電圧源５が設けられている。また、第３ｎ型ＭＯＳトランジスタ１７のゲートには、ゲート信号を与えてプリチャージ電圧をセンスノード１４に印加するか否かを制御するプリチャージ制御回路６が設けられている。

ｎ型ＭＯＳトランジスタ１８のゲートには、ゲート信号を与えてセンスノード１４にかかる電圧を接地（ディスチャージ）するか否かを制御するディスチャージ制御回路７が設けられている。

センスアンプ１５の入力端子のもう一方には、センスアンプ１５に参照電圧を印加する参照電圧源８が設けられ、センスアンプ１５の出力側には、出力電圧をバッファリングする出力バッファ９が設けられている。

（第１実施形態に係る半導体記憶装置の書き込み電圧昇圧動作）
次に、図２を参照して、本発明の第１実施形態に係る半導体記憶装置の書き込み電圧昇圧動作について説明する。図２は、本発明の第１実施形態に係る半導体記憶装置の動作タイミング図である。なお、書き込み電圧源２は、すべての記憶セル１ａに対して、共通に設けられているため、書き込み動作を行わない記憶セル１ａであってもそのアンチヒューズ１０に対して書き込み電圧源２から書き込み電圧が供給される。

まず、半導体記憶装置は、書き込み電圧源２の昇圧動作の初期状態において、プリチャージ電圧源５にて、書き込み準備信号を受け付ける。すると、プリチャージ電圧源５は、例えば２．５Ｖのプリチャージ電圧を出力する。つづいて、プリチャージ制御回路６は、第３ｎ型ＭＯＳトランジスタ１７がオンするのに十分な電圧、例えば２．５Ｖのゲート信号（プリチャージ信号）を出力する。

このプリチャージ信号を受けた第３ｎ型ＭＯＳトランジスタ１７はオンとなり、プリチャージ電圧源５とセンスノード１４とが接続されることにより、センスノード１４の電位が上昇する。それと同時に、バリアトランジスタ制御電圧源３は、例えば、３Ｖに向かって昇圧を開始する。そして、バリアトランジスタ制御電圧源３が所定の電圧、例えば３Ｖに達することにより、第１ｎ型ＭＯＳトランジスタ１２がオンとなり、センスノード１４と下端ノード１１とが接続され、下端ノード１１の電位が上昇する。

このとき、上昇した下端ノード１１の電位は、アンチヒューズ１０の両端の電位差を緩和するのに十分な電位となっている。最後に、書き込み電圧源２の出力電圧は、アンチヒューズ１０のゲート絶縁膜破壊に必要な書き込み電圧、例えば７Ｖに昇圧する。この動作により、書き込み電圧源２が生成した書き込み電圧と下端ノード１１との電位差ΔＶを抑えることが可能となり、アンチヒューズ１０の破壊による誤書き込みを防ぐことができる。

また、このときに第１ｎ型ＭＯＳトランジスタ１２の一端には、書き込み電圧源２において生成した電圧に近い高電圧がかかる。そのため、センスアンプ１５及び第１ｎ型ＭＯＳトランジスタ１２自体の保護のため、第１ｎ型ＭＯＳトランジスタ１２のゲート端子の電位は、書き込み電圧源２において生成する電位の中間の電位、例えば、３Ｖが適当である。

（第１実施形態に係る半導体記憶装置の書き込み動作）
次に、図２を参照して、第１実施形態に係る半導体装置の書き込み動作について説明する。書き込み電圧源２の昇圧動作が完了した状態で、まず、書き込み回路４が第２ｎ型ＭＯＳトランジスタ１３をオンするのに十分な電圧、例えば、１．５Ｖのゲート信号を出力する。この書き込み回路４からのゲート信号に伴い、第２ｎ型ＭＯＳトランジスタ１３がオン状態となり、センスノード１４と接地端子１６とが接続される。そして、センスノード１４が、ＧＮＤレベルとなると共に、下端ノード１１の電位も低下する。これにより、アンチヒューズ１０の両端に大きな電位差が発生し、アンチヒューズ１０を構成するゲート絶縁膜が破壊され、情報の書き込みが行われる。このようにアンチヒューズ１０を構成するゲート絶縁膜が破壊された状態において、アンチヒューズ１０は導電性を有し、書き込み電圧源２と下端ノード１１は導通する。

（第１実施形態に係る半導体記憶装置の読み出し動作）
次に、第１実施形態における半導体記憶装置の読み出し動作について説明する。まず、バリアトランジスタ制御電圧源３は、第１ｎ型ＭＯＳトランジスタ１２をオンするのに十分な電圧、例えば３Ｖに昇圧し、ゲート信号を出力する。これに伴い、第１ｎ型ＭＯＳトランジスタ１２はオンとなり、下端ノード１１とセンスノード１４とが接続される。つづいて、書き込み電圧源２がアンチヒューズ１０を構成するゲート絶縁膜を破壊する虞のない程度の電圧、例えば、１．５Ｖを出力する。これに伴い、書き込みの行われた記憶セル１ａにおいて、センスノード１４の電位が上昇する。一方、書き込みの行われていない記憶セル１ａにおいては、センスノード１４の電位は上昇しない。

次に、ディスチャージ制御回路７は、ｎ型ＭＯＳトランジスタ１８をオンするのに十分な電圧、例えば１．５Ｖに昇圧し、ゲート信号を出力する。これに伴い、センスノード１４が接地端子１６と接続されＧＮＤレベルとなる。その後、ディスチャージ制御回路７の電圧を下げ、ｎ型ＭＯＳトランジスタ１８をオフに戻し、センスノード１４と接地端子１６との接続を切断する。すると、書き込みの行われた記憶セル１ａにおいては、センスノード１４の電位が上昇する。一方、書き込みの行われていない記憶セル１ａにおいては、センスノード１４の電位は上昇しない。つづいて、参照電圧源８が参照電圧を、例えば０．５Ｖに昇圧する。最後に、センスアンプ１５において、書き込みの行われた記憶セル１ａにおいては高電位の信号が出力され、書き込みの行われていない記憶セル１ａにおいては低電位の信号が出力バッファ９に出力される。

上記のような第１実施形態に係る半導体記憶装置の機能を踏まえ、上述した構成を換言すると、第３ｎ型ＭＯＳトランジスタ１７、プリチャージ電圧源５、プリチャージ制御回路６が、センスノード１４に電荷を蓄積させ、アンチヒューズ１０の両端にかかる電位差を制御する電位差制御回路として機能する。

このように本発明の第１実施形態によれば、アンチヒューズ１０に情報を書き込むための高電圧を生成している際に記憶素子の両端に発生する大きな電位差を緩和することにより、情報の誤書き込みを防ぐことが出来る。また、書き込み動作と記憶素子保護とを相補的に行うことにより、情報の誤書き込み防止の精度を上げることができる。すなわち、第１実施形態により、信頼性の高い半導体記憶装置の製造が可能となる。

上記第１実施形態に係る半導体記憶装置においては、各電圧源及び制御回路（符号２〜８）によって電圧及び制御信号を生成させる構成としている。しかしながら、本発明は、このような構成に限られるものではなく、電圧及び制御信号は外部電源及び外部の回路から供給される構成であってもよい。

また、第１実施形態の半導体記憶装置において、第１〜第３ｎ型ＭＯＳトランジスタ１２，１３，１７は、ｎ型ＭＯＳトランジスタ１８は、ｐ型ＭＯＳトランジスタであってもよい。

［第２実施形態］
次に、図３及び図４を参照して、本発明の第２実施形態に係る半導体記憶装置を説明する。

（第２実施形態に係る半導体記憶装置の構成）
先ず、図３を参照して、本発明の第２実施形態に係る半導体記憶装置の概略構成を説明する。図３は、本発明の第２実施形態に係る半導体記憶装置の概略構成図である。

図３に示すように、半導体記憶装置は、情報を記憶する記憶セル１ａ’と、その記憶セル１ａ’を制御する制御回路１ｂ’とを備える。なお、第２実施形態において、第１実施形態と同一の構成には、同一符号を付し、その説明を省略する。

記憶セル１ａ’は、第１実施形態の記憶セル１ａ’から第３ｎ型ＭＯＳトランジスタ１７を省略した構成を有している。その他第１実施形態とは異なり、記憶セル１ａ’は、センスノード１４に一端を接続した第１ｐ型ＭＯＳトランジスタ１９と、第１ｐ型ＭＯＳトランジスタ１９の他端に一端を接続した第２ｐ型ＭＯＳトランジスタ２０とを有する。

上記第１ｐ型ＭＯＳトランジスタ１９は、第２ｎ型トランジスタ１３がオン状態のときに、センスノード１４へのプリチャージ電圧の印加を防ぐ第１のプリチャージ制御トランジスタとして機能する。

また、第２ｐ型ＭＯＳトランジスタ２０は、バリアトランジスタ制御電圧源３からの電圧、すなわちプリチャージ電圧をセンスノード１４に印加可能とする第２のプリチャージ制御トランジスタとして機能する。

制御回路１ｂ’は、第１実施形態の制御回路１ｂからプリチャージ電圧源５を省略した構成を有している。その他第１実施形態とは異なり制御回路１ｂ’において、書き込み回路４は、第２ｎ型ＭＯＳトランジスタ１３のゲートだけではなく、第１ｐ型ＭＯＳトランジスタ１９のゲートにも接続されている。また、バリアトランジスタ制御電圧源３は、第１ｎ型ＭＯＳトランジスタ１２のゲートだけではなく、第２ｐ型ＭＯＳトランジスタ２０の他端（ソース）にも接続されている。プリチャージ制御回路６は、第２ｐ型ＭＯＳトランジスタ２０のゲートに接続されている。

（第２実施形態に係る半導体記憶装置の書き込み電圧昇圧動作）
次に、図４を参照して、第２実施形態の半導体記憶装置における書き込み電圧源２の昇圧動作について説明する。図４は、第２実施形態における半導体記憶装置の動作タイミング図である。なお、書き込み電圧源２は、すべての記憶セル１ａに対して、共通に設けられているため、書き込み動作を行わない記憶セル１ａであってもそのアンチヒューズ１０に対して書き込み電圧昇圧動作が実行される。

まず、半導体記憶装置は、バリアトランジスタ制御電圧源３にて、書き込み準備信号の入力を受け付ける。書き込み準備信号の入力に伴い、バリアトランジスタ制御電圧源３は、例えば３Vに向かって昇圧を開始する。そして、バリアトランジスタ制御電圧源３は、所定の電圧、例えば３V に達すると、第１ｎ型ＭＯＳトランジスタ１２がオンとなり、センスノード１４と下端ノード１１とが接続される。次に、プリチャージ制御回路６が第２ｐ型ＭＯＳトランジスタ２０をオンするのに十分低い電圧、例えば０Ｖのゲート信号（プリチャージ信号）を出力する。

これに伴い、第２ｐ型ＭＯＳトランジスタ２０がオンとなる。また、書き込み回路４は初期状態から高電圧を発生していないので第１ｐ型ＭＯＳトランジスタ１９はオンとなっている。そのため、バリアトランジスタ制御電圧源３とセンスノード１４とが接続されることになり、センスノード１４の電位が上昇する。また、センスノード１４と下端ノード１１は接続されているので、下端ノード１１の電位も上昇する。このとき、上昇した下端ノード１１の電位はアンチヒューズ１０両端の電位差を緩和するのに十分な電位となっている。

最後に、書き込み電圧源２がアンチヒューズ１０のゲート絶縁膜破壊に必要な書き込み電圧、例えば７V に昇圧する。この動作により、書き込み電圧源２が出力した書き込み電圧と下端ノード１１の電位差ΔＶを抑えることができ、アンチヒューズ１０の破壊による誤書き込みを防ぐことができる。

また、この時に第１ｎ型ＭＯＳトランジスタ１２の一端には書き込み電圧源２が出力した電圧に近い高電圧がかかる。そのため、センスアンプ１５および第１ｎ型ＭＯＳトランジス１２自体の保護のため第１ｎ型ＭＯＳトランジスタ１２のゲート端子の電位は、書き込み電圧源２の発生する電位の中間ほどの電位、例えば３V が適当である。

（第２実施形態に係る半導体記憶装置の書き込み動作）
次に、第２実施形態に係る半導体記憶装置における書き込み動作について説明する。書き込み電圧昇圧動作が完了した状態で、始めに、書き込み回路４が第２ｎ型ＭＯＳトランジスタ１３をオンするのに十分な電圧、例えば１.５Vに昇圧しゲート信号を出力する。すると、第２ｎ型ＭＯＳトランジスタ１３がオンすることによって、センスノード１４と接地端子１６とが接続される。そして、センスノード１４がＧＮＤレベルとなり、それに伴い下端ノード１１の電位も低下する。

これによりアンチヒューズ１０の両端に大きな電位差が発生し、アンチヒューズ１０を構成するゲート絶縁膜が破壊され、情報の書き込みが行われる。このアンチヒューズ１０を構成するゲート絶縁膜の破壊された状態において、アンチヒューズ１０は導電性を有し、書き込み電圧源２と下端ノード１１とは導通する。

（第２実施形態に係る半導体記憶装置の読み出し動作）
次に、第２実施形態に係る半導体記憶装置の読み出し動作について説明する。読み出し動作においては、書き込み回路４は常に低電位を出力し、プリチャージ制御回路６は常に高電位を出力する。始めに、バリアトランジスタ制御電圧源３が第１ｎ型ＭＯＳトランジスタ１２をオンするのに十分な電圧、例えば３Vに昇圧し、ゲート信号を出力する。このゲート信号に伴い、第１ｎ型ＭＯＳトランジスタ１２がオンとなり、下端ノード１１とセンスノード１４とが接続される。次に、書き込み電圧源２がアンチヒューズ１０を構成するゲート絶縁膜を破壊する恐れのない程度の電圧、例えば１.５V を発生する。

すると、書き込みの行われた記憶セル１ａ’においては、センスノード１４の電位が上昇する。一方、書き込みの行われていない記憶セル１ａ’においては、センスノード１４の電位は上昇しない。次に、ディスチャージ制御回路７は、ｎ型ＭＯＳトランジスタ１８をオンするのに十分な電圧、例えば１.５V に昇圧し、ゲート信号を出力する。すると、センスノード１４が接地端子１６と接続されＧＮＤレベルになる。その後、ディスチャージ制御回路７の電圧を下げ、ｎ型ＭＯＳトランジスタ１８をオフに戻し、センスノード１４と接地端子１６との接続を切断する。すると、書き込みの行われた記憶セル１ａ’においては、センスノード１４の電位が上昇する。

一方、書き込みの行われていない記憶セル１ａ’においては、センスノード１４の電位は上昇しない。そして、参照電圧源８が参照電圧、例えば０.５V を出力する。最後に、センスアンプ１５を動作させると、書き込みの行われた記憶セル１ａ’においては高電位の信号が、書き込みの行われていない記憶セル１ａ’においては低電位の信号が出力バッファ９に出力される。

上記のような第２実施形態に係る半導体記憶装置の機能を踏まえ、上述した構成を換言すると、第１ｐ型ＭＯＳトランジスタ１９、第２ｐ型ＭＯＳトランジスタ２０、プリチャージ制御回路６が、センスノード１４に電荷を蓄積させ、アンチユーズ１０の両端にかかる電位差を制御する電位差制御回路として機能する。

このように本発明の第２実施形態によれば、記憶素子（アンチヒューズ１０）に情報を書き込むための高電圧を生成している際に記憶素子の両端に発生する大きな電位差を緩和することにより、情報の誤書き込みを防ぐことが出来る。また、書き込み動作と記憶素子保護とを相補的に行うことにより、情報の誤書き込み防止の精度を上げることができる。すなわち、第２実施形態により、信頼性の高い半導体記憶装置の製造が可能となる。

上記第２実施形態に係る半導体記憶装置においては、各電圧源及び制御回路（符号２〜４，５〜８）によって電圧及び制御信号を生成させる構成としている。しかしながら、本発明は、このような構成に限られるものではなく、電圧及び制御信号は外部電源及び外部の回路から供給される構成であってもよい。また、第２実施形態の半導体記憶装置において、第１，第２ｎ型ＭＯＳトランジスタ１２，１３，ｎ型ＭＯＳトランジスタ１８は、ｐ型ＭＯＳトランジスタであってもよい。また、第１ｐ型ＭＯＳトランジスタ２０は、ｎ型ＭＯＳトランジスタであってもよい。また、第１ｎ型ＭＯＳトランジスタ１２をｐ型ＭＯＳトランジスタとすれば、第２ｐ型ＭＯＳトランジスタ２２をｎ型ＭＯＳトランジスタとしてもよい。

本発明の第１実施形態に係る半導体装置の構成概略図である。本発明の第１実施形態に係る半導体装置の動作タイミング図である。本発明の第２実施形態に係る半導体装置の構成概略図である。本発明の第２実施形態に係る半導体装置の動作タイミング図である。

符号の説明

１ａ，１ａ’…記憶セル、１ｂ，１ｂ’…制御回路、２…書き込み電圧源、３…バリアトランジスタ制御電圧源、４…書き込み回路、５…プリチャージ電圧源、６…プリチャージ制御回路、７…ディスチャージ制御回路、８…参照電圧源、９…出力バッファ、１０…アンチヒューズ、１１…下端ノード、１２…第１ｎ型ＭＯＳトランジスタ、１３…第２ｎ型ＭＯＳトランジスタ、１４…センスノード、１５…センスアンプ、１６…接地端子、１７…第３ｎ型ＭＯＳトランジスタ、１８…第４ｎ型ＭＯＳトランジスタ、１９…第１ｐ型ＭＯＳトランジスタ、２０…第２ｐ型ＭＯＳトランジスタ。

Claims

書き込み電圧を印加可能な書き込み電圧源と、
前記書き込み電圧源に接続され、その一端に前記書き込み電圧が供給されるアンチヒューズと、
当該アンチヒューズの他端に一端を接続した第１トランジスタと、
当該第１トランジスタのゲートにゲート信号を与え、前記第１トランジスタのオン／オフを制御する第１トランジスタ制御回路と、
前記第１トランジスタの他端に一端を接続し、他端を接地した第２トランジスタと、
当該第２トランジスタのゲートにゲート信号を与え、前記第２トランジスタのオン／オフを制御する第２トランジスタ制御回路と、
前記第１トランジスタの他端に一端を接続したセンスノードと、
当該センスノードに接続され、当該センスノードにかかる電位を参照電位と比較するセンスアンプと、
前記センスノードに電荷を蓄積させ、前記アンチヒューズの両端にかかる電位差を制御する電位差制御回路とを備え、
前記電位差制御回路は、
前記センスノードに一端を接続し、前記第２トランジスタ制御回路にゲートを接続した第３トランジスタと、
前記第３トランジスタの他端に一端を接続し、前記第１トランジスタ制御回路に他端を接続した第４トランジスタと、
前記第４トランジスタのゲートにゲート信号を与え、前記第４トランジスタのオン／オフを制御するプリチャージ制御回路と
を備えることを特徴とする半導体記憶装置。
前記センスノードに一端を接続すると共に他端を接地した接地トランジスタと、
当該接地トランジスタのゲートにゲート信号を与え、前記接地トランジスタのオン／オフを制御し、前記センスノードに蓄積された電荷の放電を制御するディスチャージ制御回路と
を備えることを特徴とする請求項１記載の半導体記憶装置。
前記アンチヒューズは、ＭＯＳＦＥＴのゲート絶縁膜であることを特徴とする請求項１又は請求項２記載の半導体記憶装置。