JP4302049B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関するもので、特に、情報を一度だけ書き込むことが可能な不可逆性の記憶素子を用いた不揮発性半導体記憶装置（いわゆる、Ｏｎｅ−Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ（ＯＴＰ）メモリ）に関する。

最近、不可逆性の記憶素子として、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の半導体素子に対して最大定格を超える高電圧を印加し、その素子のゲート絶縁膜を電気的に破壊することにより情報を記憶するような、絶縁膜破壊型の記憶素子（たとえば、ｅｌｅｃｔｒｉｃａｌ−ｆｕｓｅ素子（以下、ｅ−ｆｕｓｅ素子）またはａｎｔｉ−ｆｕｓｅ素子）を用いたＯＴＰメモリが提案されている。このｅ−ｆｕｓｅ素子を記憶素子に用いたＯＴＰメモリの場合、絶縁膜破壊前のｅ−ｆｕｓｅ素子には“０”という情報が蓄えられ、絶縁膜破壊後のｅ−ｆｕｓｅ素子には“１”という情報が蓄えられているものとして、主に利用されている。また、このようなｅ−ｆｕｓｅ素子を記憶素子に用いたＯＴＰメモリの用途としては、たとえばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などで、不良素子救済情報などを格納するのに使用されている。

従来、このような用途には、レーザ光で記憶ノードを破壊するｏｐｔｉｃａｌ−ｆｕｓｅ素子を記憶素子に用いたＯＴＰメモリがよく用いられている。ｅ−ｆｕｓｅ素子は、本来、このようなｏｐｔｉｃａｌ−ｆｕｓｅ素子の代替手段として提案されてきている。そのために、１つのｅ−ｆｕｓｅ素子に対し、その情報を読み出すためのセンス回路や情報を保持するためのラッチ回路などを含んで、１つの記憶セルを構成した例が、これまでに提案されている（たとえば、非特許文献１参照）。

ところで、ｅ−ｆｕｓｅ素子を記憶素子に用いたＯＴＰメモリは、電気的に情報を読み出す、情報の再書き込みが不可能な不揮発性の半導体記憶装置である。そのため、ｏｐｔｉｃａｌ−ｆｕｓｅ素子を記憶素子に用いたＯＴＰメモリの場合と同様に、テストが容易に行えないという問題があった。すなわち、ｅ−ｆｕｓｅ素子は電気的な特性を不可逆的に変化させることによって、情報の書き込みが１度だけ可能な記憶素子である。このため、ｅ−ｆｕｓｅ素子に書き込まれた情報を正常に読み出すことができるかどうかの読み出し可否試験、および、ｅ−ｆｕｓｅ素子に書き込むべき情報を正常に書き込むことができるかどうかの書き込み可否試験を、実際にｅ−ｆｕｓｅ素子に情報を書き込むことによって行うことができないという問題があった。

また、ｅ−ｆｕｓｅ素子を記憶素子に用いたＯＴＰメモリの場合、ｅ−ｆｕｓｅ素子の情報量（つまり、ゲート絶縁膜の破壊・非破壊に応じたｅ−ｆｕｓｅ素子の抵抗差）が、書き込み時の電圧（高電界）が非選択（非プログラム）状態のｅ-ｆｕｓｅ素子にも与えられることにより劣化（減少）しやすいという問題がある。

このように、不可逆性の記憶素子を用いたＯＴＰメモリ、特に、ｅ-ｆｕｓｅ素子を記憶素子に用いたＯＴＰメモリにあっては、情報量の劣化の抑制とともに、記憶素子の読み出し可否試験および書き込み可否試験を、実際に記憶素子に情報を書き込むことなしに可能とする、そのための有効な方法が模索されていた。
Ｈ．Ｉｔｏ ｅｔ ａｌ．，"Ｐｕｒｅ ＣＭＯＳ Ｏｎｅ−ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｍｅｍｏｒｙ ｕｓｉｎｇ Ｇａｔｅ−Ｏｘ Ａｎｔｉ−ｆｕｓｅ"，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ ２００４ Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， ｐｐ．４６９−４７２

本発明は、上記の問題点を解決すべくなされたもので、実際に記憶素子に情報を書き込むことなしに読み出し可否試験および書き込み可否試験を擬似的に行うことができ、記憶素子を容易にテストすることが可能な不揮発性半導体記憶装置を提供することを目的としている。

本願発明の一態様によれば、電気的特性を不可逆的に変化させることにより情報がプログラムされる記憶素子と、前記記憶素子に直列に接続された選択スイッチと、前記選択スイッチを活性化させる第１の活性化回路と、前記記憶素子に並列に接続され、非プログラム時に前記記憶素子を不可逆的な変化から保護するための保護素子と、前記保護素子を活性化させる第２の活性化回路と、前記記憶素子の試験を行うテストモード時には、前記第１の活性化回路により前記選択スイッチを活性化させると同時に、前記第２の活性化回路により前記保護素子を活性化させた状態で、前記記憶素子の試験を行う試験回路とを具備したことを特徴とする不揮発性半導体記憶装置が提供される。

上記の構成により、未プログラム状態の記憶素子より、あたかも記憶素子の電気的特性を不可逆的に変化させたかのような信号を出力させることが可能になる結果、実際に記憶素子に情報を書き込むことなしに読み出し可否試験および書き込み可否試験を擬似的に行うことができ、記憶素子を容易にテストすることが可能な不揮発性半導体記憶装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。

［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、ｅ−ｆｕｓｅ素子（ＭＯＳ構造の半導体素子）を記憶素子として用いた、情報を１度だけ書き込むことが可能な不揮発性半導体記憶装置（ＯＴＰメモリ）の構成を示すものである。ここでは、セルアレイの構成を、１０２４ビット（３２ビット×３２ビット）とした場合について説明する。

図１に示すように、このＯＴＰメモリは、セルアレイ（３２×３２ ｅ−ｆｕｓｅ ｂｌｏｃｋ）１０、行選択制御回路としてのロウデコーダ部（Ｒｏｗ ｄｅｃｏｄｅｒ）２０、センスおよびデータ線制御回路部（Ｓｅｎｓｅ／ＤＬ Ｃｏｎｔｒｏｌ）３０、バッファおよびデータレジスタ部（Ｄａｔａ ｂｕｆｆｅｒ／Ｒｅｇｉｓｔｅｒ）４０、内部電位発生回路およびロジック回路部（Ｌｏｇｉｃ Ｃｉｒｃｕｉｔｓ ＆ Ｉｎｔ．Ｖｏｌｔａｇｅ Ｇｅｎ．）５０、高電圧発生回路およびＯＴＰメモリの各部に印加する電圧を制御する電圧コントロールブロック（ＶＢＰ Ｇｅｎｅｒａｔｏｒ ＆ ＶＢＰ ＳＷ）６０、および、第１および第２の活性化回路としてのテスト制御回路部７０などを有している。

なお、本実施形態の場合、上記センスおよびデータ線制御回路部３０によって、後述する書き込み制御回路および読み出し制御回路（読み出し回路）を含む試験回路が構成されている。

図２は、図１に示した、ｅ−ｆｕｓｅ素子を記憶素子として用いたＯＴＰメモリの、要部の構成を示すものである。ここでは、テストモード時に保護トランジスタ（保護素子）を活性化させることにより、ｅ−ｆｕｓｅ素子に情報を書き込む前に、未プログラム状態のｅ-ｆｕｓｅ素子の書き込み可否試験および読み出し可否試験を実施できるように構成された、セルアレイ１０、ロウデコーダ部２０、テスト制御回路部７０、書き込み制御回路８０、および、読み出し制御回路９０の基本構成について示している。

すなわち、上記セルアレイ１０は、たとえば図２に示すように、複数の記憶セル（記憶単位）１１が格子状（この例の場合、３２ビット×３２ビット）に配列されている。各記憶セル１１は、２端子を有するｅ−ｆｕｓｅ素子１２、ｅ−ｆｕｓｅ素子１２への非プログラム時の電圧（高電界）を緩和するための保護トランジスタ（ｐ型ＭＯＳトランジスタ）１３、および、ｅ−ｆｕｓｅ素子１２および保護トランジスタ１３とデータ線ＤＬ（ＤＬ［３１：０］）との接続を制御する、選択トランジスタ（選択スイッチ）であるｎ型ＭＯＳトランジスタ１４を有して構成されている。上記保護トランジスタ１３は、上記ｅ−ｆｕｓｅ素子１２に並列に接続されるとともに、上記ｎ型ＭＯＳトランジスタ１４と直列に接続されて、相補に駆動される。

本実施形態の場合、各記憶セル１１において、上記ｅ−ｆｕｓｅ素子１２の一方の端子（基板およびソース／ドレイン）および上記保護トランジスタ１３のソース／ドレイン端子の一方には、上記電圧コントロールブロック６０からの電位ＶＢＰＤＤが印加されるようになっている。上記ｅ−ｆｕｓｅ素子１２の他方の端子（ゲート）は、上記保護トランジスタ１３のソース／ドレイン端子の他方と上記ｎ型ＭＯＳトランジスタ１４のソース／ドレイン端子の一方との接続点に接続されている。

上記ｎ型ＭＯＳトランジスタ１４の各ゲート端子は、３２本のワード線（行選択線）ＷＬ（ＷＬ［３１：０］）のいずれか１本に接続されている。また、上記ｎ型ＭＯＳトランジスタ１４のソース／ドレイン端子の他方は、上記各ワード線ＷＬにほぼ直交する、３２本のデータ線ＤＬのいずれか１本に接続されている。

すなわち、格子状に配列された１０２４ビット分の記憶セル１１のうち、行方向に配列されている３２ビット分の記憶セル１１は、それぞれ、共通のワード線ＷＬに接続されている。行方向の３２ビット分の記憶セル１１が共通に接続されるワード線ＷＬのそれぞれは、上記ロウデコーダ部２０を構成する各ロウデコーダ回路（選択器）２１により駆動される。したがって、あるロウデコーダ回路２１によりワード線ＷＬのいずれかを駆動させることによって、同じワード線ＷＬに接続されている３２ビット分の記憶セル１１が同時に選択される。

同様に、列方向に配列されている３２ビット分の記憶セル１１は、それぞれ、共通のデータ線ＤＬに接続されている。列方向の３２ビット分の記憶セル１１が共通に接続されるデータ線ＤＬのそれぞれは、上記書き込み制御回路８０および上記読み出し制御回路９０により制御される。したがって、上記書き込み制御回路８０および上記読み出し制御回路９０によりデータ線ＤＬのいずれかを制御することによって、行方向に配列されている３２ビット分の記憶セル１１のうちの、所望の記憶セル１１を選択できる。

一方、上記保護トランジスタ１３の各ゲート端子は、ワード線ＷＬのそれぞれに沿って設けられた、３２本の保護素子駆動線ＰＬ（ＰＬ［３１：０］）のいずれか１本に接続されている。本実施形態の場合、格子状に配列された１０２４ビット分の記憶セル１１のうち、行方向に配列されている３２ビット分の記憶セル１１の各保護トランジスタ１３が、それぞれ、共通の保護素子駆動線ＰＬに接続されている。そして、行方向の３２ビット分の記憶セル１１の各保護トランジスタ１３が共通に接続される保護素子駆動線ＰＬは、それぞれ、上記テスト制御回路部７０を構成する、たとえばアンド回路からなる選択駆動回路７１により駆動される。

各選択駆動回路７１の一方の入力端には、通常動作信号を供給するための通常動作信号線ＡＬが共通に接続されている。各選択駆動回路７１の他方の入力端には、それぞれ、ワード線ＷＬのいずれか１本が接続されている。したがって、通常動作モード時、つまり、情報の書き込み（プログラム動作）時および情報の読み出し（リード動作）時には、上記通常動作信号が活性の状態とされることによって、選択（活性化）されたワード線ＷＬに対応する保護素子駆動線ＰＬが選択駆動回路７１により活性化される。これにより、同じ保護素子駆動線ＰＬに接続されている３２ビット分の記憶セル１１の各保護トランジスタ１３は、いずれも非活性の状態となる。

また、通常動作モード時には、選択（活性化）されていないワード線ＷＬに対応する保護素子駆動線ＰＬは、選択駆動回路７１により非活性化される。これにより、同じ保護素子駆動線ＰＬに接続されている３２ビット分の記憶セル１１の各保護トランジスタ１３は、いずれも活性の状態となる。すなわち、ワード線ＷＬが非活性の状態にある記憶セル１１では、保護トランジスタ１３は活性の状態とされる。

上述したように、保護トランジスタ１３のソース／ドレイン端子は、ｅ−ｆｕｓｅ素子１２の一方の端子（基板およびソース／ドレイン）と他方の端子（ゲート）との間に接続されている。このため、保護トランジスタ１３が活性化することにより、非選択の記憶セル１１におけるｅ−ｆｕｓｅ素子１２の両端が短絡され、ｅ−ｆｕｓｅ素子１２に印加される電圧が緩和される。

これに対し、情報の書き込みおよび情報の読み出しを行わない、記憶セル１１の非選択時（たとえば、テストモード時）には、外部のテスタや内部のコントローラ（図示していない）などからのテスト信号ＴＥＳＴの入力に応じて、上記通常動作信号が非活性の状態とされる。すると、すべての保護素子駆動線ＰＬが、選択駆動回路７１によってそれぞれ非活性の状態とされる。これにより、各保護トランジスタ１３が同時に活性化される。

つまり、通常動作信号が活性の状態にあっては、上記保護素子駆動線ＰＬおよび上記ワード線ＷＬは同様に駆動され、記憶セル１１が選択される際には、常に保護トランジスタ１３は非活性の状態とされる。逆に、通常動作信号が非活性の状態（テスト信号ＴＥＳＴの入力時）にあっては、保護トランジスタ１３が常に活性化される。この構成により、書き込み時の電圧が非選択（非プログラム）状態のｅ-ｆｕｓｅ素子１２に与えられるのを制限できるようになる結果、寄生容量によるカップリングなどに起因する、ｅ−ｆｕｓｅ素子１２の情報量の劣化を抑制することが可能となる。

また、保護トランジスタ１３が活性化されている状態においては、ｅ−ｆｕｓｅ素子１２の両端が短絡され、ｅ−ｆｕｓｅ素子１２の他方の端子（ゲート）に電位ＶＢＰＤＤが供給される。この状態は、ｅ−ｆｕｓｅ素子１２のゲート絶縁膜が破壊された状態（ｅ−ｆｕｓｅ素子１２がプログラミングされた状態）と見なすことができる。このため、保護トランジスタ１３が活性化されている状態においては、選択された記憶セル１１に対して、電源電圧ＶＢＴ（データ読み出し時のワード線ＷＬの電位（中間電位））をｎ型ＭＯＳトランジスタ１４のゲート端子に与えることにより、テストモード、たとえば情報を書き込む前のｅ−ｆｕｓｅ素子１２の、読み出し可否試験を実施することが可能である。

同様に、保護トランジスタ１３が活性化されている状態においては、選択された記憶セル１１に対して、電位ＶＢＰＤＤを高電位ＶＢＰ（ｅ−ｆｕｓｅ素子１２の最大定格を超える高電圧）に設定することにより、テストモード、たとえば情報を書き込む前のｅ−ｆｕｓｅ素子１２の、書き込み可否試験を実施することが可能である。

上記ロウデコーダ部２０は、上記ワード線ＷＬごとに設けられた複数（この実施形態の場合、３２個）のロウデコーダ回路２１を有して構成されている。各ロウデコーダ回路２１には、複数本（少なくとも、４本）のロウアドレス線ＬＬが接続されている。各ロウデコーダ回路２１は、たとえば、上記ロウアドレス線ＬＬを介して入力される行アドレス信号ＡＤＤ［４：０］に応じて、対応する１つのワード線ＷＬを駆動する。なお、このロウデコーダ部２０には、たとえば図１に示すように、上記電圧コントロールブロック６０により電位ＶＢＰＢＴが印加されるようになっている。

上記センスおよびデータ線制御回路部３０は、たとえば図２に示すように、データ線ＤＬごとに設けられた、上記書き込み制御回路８０および上記読み出し制御回路９０を主体に構成されている。上記読み出し制御回路９０は、たとえば、記憶セル１１よりデータ線ＤＬ上に読み出された情報（たとえば、電圧値）を、基準電位発生回路９１からの基準値Ｒｅｆとの比較によりセンスするセンスアンプ（ＳＡ）である。上記書き込み制御回路８０は、たとえば、データ線ＤＬをプリチャージしたり、所望の記憶セル１１に情報をプログラムしたりする（ストレス印加の）ためのものである。たとえば、データ入力信号ＤＩである書き込みデータが「１」の場合、書き込み制御回路８０は、対応するデータ線ＤＬの電圧が低電圧になるように制御する。すなわち、高電圧にプリチャージされたデータ線ＤＬのうち、「１」を書き込むべき記憶セル１１にそれぞれ接続されたデータ線ＤＬの電圧を放電させる。これにより、行方向に配列された３２ビット分の記憶セル１１に対して、同時に情報を書き込むことが可能となる。

上記バッファおよびデータレジスタ部４０は、外部と上記センスおよびデータ線制御回路部３０や上記内部電位発生回路およびロジック回路部５０との間でデータのやり取りなどを行うためのもので、たとえば図１に示すように、データ入力信号ＤＩ［３１：０］およびデータ出力信号ＤＯ［３１：０］の入出力を制御する。

上記内部電位発生回路およびロジック回路部５０は、たとえば図１に示すように、図示していないコントローラ側からの各種の制御信号などを取り込んで、新たな制御信号を生成したり、上記読み出し制御回路９０の制御などに用いられる内部電位を発生したりするものである。

上記電圧コントロールブロック６０は、たとえば図１に示すように、電位ＶＢＰＤＤおよび電位ＶＢＰＢＴを生成・供給する電源回路から構成されている。この電圧コントロールブロック６０により、たとえば電位ＶＢＰＤＤは、プログラム動作時が電位ＶＢＰ（ｅ−ｆｕｓｅ素子１２の最大定格を超える高電圧）、データ読み出し時が電源電圧ＶＤＤ、スタンドバイ時が０Ｖとなるように、それぞれ制御される。また、たとえば電位ＶＢＰＢＴは、プログラム動作時が電位ＶＢＰ（ｅ−ｆｕｓｅ素子１２の最大定格を超える高電圧）、データ読み出し時が電源電圧ＶＢＴ（読み出し時のワード線ＷＬの電位（中間電位））、スタンドバイ時が０Ｖとなるように、それぞれ制御される。

本実施形態の構成とした場合、プログラム動作時にはすべての記憶セル１１に電位ＶＢＰＤＤが供給されるようにしているため、プログラム動作の対象でない非選択の記憶セル１１に対しても高電位ＶＢＰが印加される。しかしながら、電界緩和用の保護トランジスタ１３により、非選択の記憶セル１１におけるｅ−ｆｕｓｅ素子１２の両端には高電界（高電位ＶＢＰ）がかかることはない。

また、保護トランジスタ１３が活性化されている状態においては、データ読み出し動作を行うことによって、未プログラム状態のｅ−ｆｕｓｅ素子１２の、プログラム動作後の状態と同様の状態を擬似的に試験することが可能となる。すなわち、保護トランジスタ１３を活性化させることにより、ｅ−ｆｕｓｅ素子１２のゲート絶縁膜があたかも破壊状態にあるかのような、ｅ−ｆｕｓｅ素子１２が実際に保持している情報とは異なる情報を読み出すことが可能となる。したがって、実際にｅ−ｆｕｓｅ素子１２に情報の書き込みを行うことなしに、ｅ−ｆｕｓｅ素子１２に対する、書き込み前の書き込み可否試験および書き込み前の読み出し可否試験を実施できる。

図３は、上記したＯＴＰメモリの動作タイミングを示すものであり、本図を用いて、データ書き込み時の動作（プログラム動作）について簡単に説明する。なお、本実施形態のＯＴＰメモリの場合、論理回路などの電源電圧ＶＤＤ、リード動作（データ読み出し）時にｅ−ｆｕｓｅ素子１２の情報を効率よく転送するために、ワード線ＷＬの制御に用いられる中間電位ＶＢＴ、および、ｅ−ｆｕｓｅ素子１２のゲート絶縁膜を破壊するための高電位ＶＢＰの、少なくとも３種類の電源が電源系（図示していない）より供給される。

プログラム動作時には、たとえば図３に示すように、通常動作信号線ＡＬに与えられる通常動作信号が活性化される。次いで、情報の書き込みを行う記憶セル１１に対応する、ワード線ＷＬおよびデータ線ＤＬが活性化される。つまり、外部から入力される行アドレス信号ＡＤＤ［４：０］に応じた１本のワード線ＷＬが、ロウデコーダ回路２１により駆動される。また、このワード線ＷＬの活性化にともなって、対応する保護素子駆動線ＰＬが選択駆動回路７１によって活性化される。これにより、プログラム動作時には、同一の保護素子駆動線ＰＬにつながるすべての保護トランジスタ１３が非活性の状態となる。

この状態で、選択された記憶セル１１に対して、ｅ−ｆｕｓｅ素子１２のゲート絶縁膜を破壊するための高電位ＶＢＰが与えられることにより、情報の書き込みが行われる。その際、非選択の状態にある記憶セル１１の保護トランジスタ１３は活性状態となるため、非選択のｅ−ｆｕｓｅ素子１２への高電界を緩和できる。

同様にして、リード動作時には、選択された記憶セル１１に対して、中間電位ＶＢＴがそれぞれ与えられることにより、情報の読み出しが行われる。

図４は、上記したＯＴＰメモリの動作タイミングを示すものであり、本図を用いて、未プログラム状態のｅ−ｆｕｓｅ素子に対する、書き込み前の読み出し可否試験および書き込み前の書き込み可否試験について簡単に説明する。たとえば、未プログラム状態のｅ−ｆｕｓｅ素子に対して、実際に情報の書き込みを行うことなしに、情報の読み出しを正常に行うことができるかどうかのデータ読み出しの可否試験を行う場合、まず、テスト信号ＴＥＳＴの供給に応じて、通常動作信号線ＡＬの通常動作信号が非活性の状態となる。これにより、対応するワード線ＷＬの状態にかかわらず、すべての保護素子駆動線ＰＬが非活性の状態とされる。その結果、各保護素子駆動線ＰＬにつながるすべての保護トランジスタ１３が活性化される。

この状態において、通常のリード動作を行うことにより、選択された記憶セル１１からは、実際に保持している情報とは異なる情報が、データ線ＤＬ上に出力される。つまり、あたかもｅ−ｆｕｓｅ素子１２のゲート絶縁膜が破壊状態にあるかのような出力信号（たとえば、中間電位ＶＢＴに応じた高電圧または大電流）が、データ線ＤＬ上に出力される。よって、この出力信号を、たとえば読み出し制御回路９０を介して取り込むことにより、コントローラ側では、未プログラム状態のｅ−ｆｕｓｅ素子１２の読み出し可否を擬似的に試験できる。

同様にして、たとえば、未プログラム状態のｅ−ｆｕｓｅ素子に対して、実際に情報の書き込みを行うことなしに、情報の書き込みを正常に行うことができるかどうかのデータ書き込みの可否試験を行う場合には、すべての保護トランジスタ１３が活性化された状態において、通常のプログラム動作が行われる。これにより、選択された記憶セル１１からは、実際に保持している情報とは異なる情報が、データ線ＤＬ上に出力される。つまり、あたかもｅ−ｆｕｓｅ素子１２のゲート絶縁膜が破壊状態にあるかのような出力信号（たとえば、電位ＶＢＰに応じた大電圧または大電流）が、データ線ＤＬ上に出力される。よって、この出力信号を、たとえば読み出し制御回路９０を介して取り込むことにより、コントローラ側では、未プログラム状態のｅ−ｆｕｓｅ素子１２の書き込み可否を擬似的に試験できる。

すなわち、保護トランジスタ１３が活性化している状態においては、データ線ＤＬ上に現れる出力信号を検出することにより、たとえば読み出し可否試験時には、情報の読み出しに必要な電圧ＶＢＴが、未プログラム状態のｅ−ｆｕｓｅ素子１２に印加されるか否かに応じて、ｅ−ｆｕｓｅ素子１２の読み出しの可否を擬似的に試験することができる。同様に、たとえば書き込み可否試験時には、情報の書き込みに必要な電圧ＶＢＰが、未プログラム状態のｅ−ｆｕｓｅ素子１２に印加されるか否かに応じて、ｅ−ｆｕｓｅ素子１２の書き込みの可否を擬似的に試験することができる。

上記したように、未プログラム状態のｅ−ｆｕｓｅ素子より、あたかもｅ−ｆｕｓｅ素子のゲート絶縁膜が破壊状態にあるかのような信号を出力させることができるようにしている。すなわち、テストモードにおいて、読み出しに応じた電圧をｅ-ｆｕｓｅ素子に印加した際の記憶セルの出力、または、書き込みに応じた電圧をｅ−ｆｕｓｅ素子に印加した際の記憶セルの出力を取り出すようにしている。これにより、未プログラム状態のｅ−ｆｕｓｅ素子が実際に保持している情報とは異なる情報を読み出すことが可能となる。したがって、実際にｅ−ｆｕｓｅ素子に情報を書き込むことなしに擬似的に読み出し可否試験および書き込み可否試験を行うことが可能となり、テストを容易に行えるようになるものである。

［第２の実施形態］
図５は、この発明の第２の実施形態にしたがった、ｅ−ｆｕｓｅ素子を記憶素子として用いた不揮発性半導体記憶装置（ＯＴＰメモリ）の、要部の構成を示すものである。これは、読み出し制御回路９０におけるセンスアンプの動作点（閾値としての基準値Ｒｅｆ）を変更できるように構成した場合の例である。なお、図２と同一部分には同一符号を付して、ここでの詳しい説明は割愛する。

本実施形態の場合、たとえば図５に示すように、３つ以上の抵抗素子が直列に接続されて、基準電位発生回路（閾値発生回路）９２が構成されている。つまり、基準電位発生回路９２は、２つ以上の異なる設定値を有して構成されている。また、この基準電位発生回路９２は、その設定値の１つが、切り替えスイッチ９３によって選択されるように構成されている。切り替えスイッチ９３は、たとえば、通常動作信号線ＡＬにおける通常動作信号の状態に応じて制御される。

すなわち、通常動作信号が活性化されている場合には、たとえば、電源電圧ＶＤＤの分圧による第１の設定値が選択される。この選択された第１の設定値は、基準値Ｒｅｆとして、各読み出し制御回路９０に供給される。これにより、通常のリード動作時には、第１の設定値を基準値Ｒｅｆとするセンス動作が行われる。

一方、通常動作信号が非活性の状態にある場合には、たとえば、第１の設定値とは異なる第２の設定値が選択される。つまり、通常動作信号線ＡＬへのテスト信号ＴＥＳＴの供給に応じて、電源電圧ＶＤＤの分圧による第２の設定値が選択される。したがって、テストモード時には、第２の設定値を基準値Ｒｅｆとするセンス動作が行われる。

このような構成とした場合、テストモード時おいて、ただ単に、未プログラム状態のｅ−ｆｕｓｅ素子１２に対する読み出し可否試験および書き込み可否試験が行えるだけでなく、０／１の判別のための基準となる閾値を変更できるようにすることにより、読み出し可否試験および書き込み可否試験を要求に応じた異なるレベルにより実施することが可能となる。たとえば、第２の設定値を第１の設定値よりも大きくした場合には、判定の基準がより厳しいものとなるため、要求の高い試験が可能となる。逆に、第２の設定値を第１の設定値よりも小さくした場合には、判定の基準がより優しいものとなるため、要求の低い試験が可能となる。

また、上記したいずれの実施形態においても、電気的特性を不可逆的に変化させることにより情報がプログラムされる記憶素子としては、絶縁膜破壊型のｅ−ｆｕｓｅ素子に限らず、たとえば、導電膜破壊型のｅ−ｆｕｓｅ素子であってもよい。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった、ＯＴＰメモリの構成を示すブロック図。 図１に示したＯＴＰメモリの要部を示す回路構成図。 図１に示したＯＴＰメモリの、プログラム動作について説明するために示すタイミングチャート。 図１に示したＯＴＰメモリの、テストモード時の動作について説明するために示すタイミングチャート。 本発明の第２の実施形態にしたがった、ＯＴＰメモリの要部の構成を示す回路図。

符号の説明

１０…セルアレイ、１１…記憶セル、１２…ｅ−ｆｕｓｅ素子、１３…保護トランジスタ、１４…ｎ型ＭＯＳトランジスタ、２０…ロウデコーダ部、２１…ロウデコーダ回路、３０…センスおよびデータ線制御回路部、４０…バッファおよびデータレジスタ部、５０…内部電位発生回路およびロジック回路部、６０…電圧コントロールブロック、７０…テスト制御回路部、７１…選択駆動回路、８０…書き込み制御回路、９０…読み出し制御回路、ＷＬ…ワード線、ＤＬ…データ線、ＰＬ…保護素子駆動線、ＡＬ…通常動作信号線、ＬＬ…ロウアドレス線。

Claims (5)

1. 電気的特性を不可逆的に変化させることにより情報がプログラムされる記憶素子と、
   前記記憶素子に直列に接続された選択スイッチと、
   前記選択スイッチを活性化させる第１の活性化回路と、
   前記記憶素子に並列に接続され、非プログラム時に前記記憶素子を不可逆的な変化から保護するための保護素子と、
   前記保護素子を活性化させる第２の活性化回路と、
   前記記憶素子の試験を行うテストモード時には、前記第１の活性化回路により前記選択スイッチを活性化させると同時に、前記第２の活性化回路により前記保護素子を活性化させた状態で、前記記憶素子の試験を行う試験回路と
   を具備したことを特徴とする不揮発性半導体記憶装置。
2. 前記保護素子は、非プログラム時に前記記憶素子に印加される電圧を緩和させるものであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記記憶素子は、電圧の印加によって絶縁膜を破壊することにより、情報の書き込みが１度だけ可能な電気ヒューズ素子であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記試験回路は、実際に未プログラム状態の前記記憶素子に対する情報の書き込みを行うことなしに、前記記憶素子の試験を可能とするものであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
5. 前記試験回路は、
   前記記憶素子と接続され、前記記憶素子がプログラムされたか否かを判別するための読み出し回路と、
   前記読み出し回路に、判別のための閾値を与える閾値発生回路と
   を含み、
   前記閾値発生回路は、前記テストモード時に前記判別のための閾値を変更できることを特徴とする請求項１または４に記載の不揮発性半導体記憶装置。

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