KR101856383B1 - 재프로그램 가능한 소자를 사용하는 주소 비교기 - Google Patents

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박상규
이동기
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한양대학교 산학협력단
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Abstract

재프로그래밍 가능한 MTJ를 사용하는 주소 비교기가 개시된다. 상기 주소 비교기는 상기 주소 비교기의 활성화 여부를 결정하는 주소 비교기 인에이블 유닛 및 불량 셀의 주소를 저장하고, 상기 저장된 주소와 입력 주소의 동일 여부를 판단하는 적어도 하나의 주소 비교기 유닛을 포함한다. 여기서, 상기 주소 비교기 유닛은 상기 주소 비교기 인에이블 유닛의 활성화 결정에 따라 동작하고, 상기 주소 비교기 유닛은 재프로그램 가능한 소자를 사용한다.

Description

재프로그램 가능한 소자를 사용하는 주소 비교기{ADDRESS COMPARATOR USING A REPROGRAMMABLE ELEMENT}
본 발명은 재프로그램 가능한 소자, 예를 들어MTJ를 사용하는 주소 비교기에 관한 것이다.
주소 비교기는 불량 셀의 주소를 저장하고, 상기 저장된 주소와 입력 주소를 비교하여 불량 셀을 리던던트 셀로 대체할 지의 여부를 결정하는 소자이다.
가장 널리 사용되는 fuse, anti-fuse, EPROM, EEPROM 또는 몇 몇의 다른 비휘발성(non-volatile) 메모리들을 사용한 기존의 리던던시 회로들은 여러 가지 단점에 의해 고통 받고 있다. 예를 들어, 만약 fuse를 사용한 리던던시 회로를 사용하는 경우, 패키지가 완료된 이후에 여러 테스트 과정에서 불량이 발생할 경우 칩을 사용할 수 없게 된다. 또한 메모리 칩이 활용된 제품을 사용하면서 발생한 결함들은 리던던시로 고칠 수 없다. EEPROM을 사용한 리던던시 회로 경우에는 메모리의 접근 시간이 오래 걸린다. 그리고 프로그래머블한 장치에 정보를 쓰고 지우기 위해서 부가적인 전압 펌핑 회로가 필요하고 다량의 전력을 소모한다. 왜냐하면 그 것을 구동시키기 위해서 높은 전압이 필요하기 때문이다. 따라서 기존의 리던던시 회로들로 충분하지 않다.
KR 10-0487529 B
본 발명은 재프로그래밍 가능한 MTJ를 사용하는 주소 비교기를 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 주소 비교기는 상기 주소 비교기의 활성화 여부를 결정하는 주소 비교기 인에이블 유닛; 및 불량 셀의 주소를 저장하고, 상기 저장된 주소와 입력 주소의 동일 여부를 판단하는 적어도 하나의 주소 비교기 유닛을 포함한다. 여기서, 상기 주소 비교기 유닛은 상기 주소 비교기 인에이블 유닛의 활성화 결정에 따라 동작하고, 상기 주소 비교기 유닛은 재프로그램 가능한 소자를 사용한다.
본 발명의 일 실시예에 따른 주소 비교기에 사용되는 주소 비교기 유닛은 제 1 MTJ; 제 2 MTJ; 일단이 상기 제 1 MTJ에 연결되고 타단이 상기 제 2 MTJ에 연결되는 스위치 선택부; 및 상기 스위치 선택부에 연결되는 비트 동일 결정부를 포함한다. 여기서, 불량 셀의 주소 중 적어도 일부의 비트가 상기 MTJ들 중 적어도 하나에 저장되고, 상기 비트 동일 결정부는 상기 스위치 선택부의 동작에 응답하여 상기 비트들이 동일한 지의 여부를 나타내는 정보를 출력한다.
본 발명의 일 실시예에 따른 주소 비교기에 사용되는 주소 비교기 인에이블 유닛은 제 1 MTJ; 제 2 MTJ; 일단이 상기 제 1 MTJ에 연결되고 타단이 상기 제 2 MTJ에 연결되는 비트 선택부; 및 상기 비트 선택부에 연결되는 결정부를 포함한다. 여기서, 상기 결정부는 상기 비트 선택부의 동작에 응답하여 상기 주소 비교기를 활성화시킬 지의 여부를 나타내는 정보를 출력한다.
본 발명의 다른 실시예에 따른 주소 비교기는 상기 주소 비교기의 활성화 여부를 결정하는 주소 비교기 인에이블 유닛; 각기 불량 셀의 주소의 해당 비트와 입력 주소의 해당 비트를 비교하는 주소 비교기 유닛들; 및 상기 주소 비교기 유닛들의 출력들을 AND 게이팅하는 AND 게이트를 포함한다. 여기서, 상기 각 주소 비교기 유닛들은 상기 입력 주소의 해당 비트 또는 반전 비트를 인버팅하여 출력시킨다.
본 발명의 주소 비교기는 MTJ를 사용하므로, 리프로그래머블한 것은 물론이고 속도까지 빠른 어드레스 컴페레이터를 만들 수 있었다. 또한 작은 서플라이 전압으로도 충분히 저전력 그리고 고속의 읽고 쓰기가 가능하다.
도 1은 메모리 셀 어레이와 로우 리던던시 회로를 나타낸 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 주소 비교기를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 주소 비교기 유닛을 도시한 회로도이다.
도 4는 본 발명의 일 실시예에 따른 주소 비교기 인에이블 유닛을 도시한 회로도이다.
도 5는 본 발명의 주소 비교기에 사용되는 신호들을 도시한 타이밍다이어그램이다.
본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
본 발명은 예를 들어 스핀 전달 토크 자기 저항 랜덤 액세스 메모리(Spin Transfer Torque Magnetic Random Access Memory, STT-MRAM)의 불량 셀을 치환하기 위하여 불량 셀의 주소를 판별하여 리던던트 셀(redundant cell)을 사용할 지의 여부를 결정하는 주소 비교기(Address Comparator)에 관한 것이다.
상기 주소 비교기는 상기 불량 셀의 주소를 저장하기 위하여 재프로그래밍(reprogramming) 가능한 소자, 특히 비휘발성 메모리인 MTJ(Magnetic Tunnel Junction)를 사용할 수 있다. 따라서, 본 발명의 주소 비교기는 리프로그래머블한 것은 물론이고 속도까지 빠른 어드레스 컴페레이터를 만들 수 있었다. 또한 작은 서플라이 전압으로도 충분히 저전력 그리고 고속의 읽고 쓰기가 가능하다.
이하, 본 발명의 다양한 실시예들을 첨부된 도면을 참조하여 상술하겠다.
도 1은 메모리 셀 어레이와 로우 리던던시 회로를 나타낸 블록 다이어그램이고, 도 2는 본 발명의 일 실시예에 따른 주소 비교기를 도시한 도면이다. 도 3은 본 발명의 일 실시예에 따른 주소 비교기 유닛을 도시한 회로도이고, 도 4는 본 발명의 일 실시예에 따른 주소 비교기 인에이블 유닛을 도시한 회로도이다. 도 5는 본 발명의 주소 비교기에 사용되는 신호들을 도시한 타이밍다이어그램이다.
도 1에 도시된 바와 같이, 주소(Address)가 로우 어드레스 버퍼(low address buffer, 100)로 입력되고, 상기 입력된 주소는 로우 디코더(row decoder, 102)로 입력되며, 로우 디코더(102)는 상기 주소에 해당하는 메모리 셀을 메모리 셀 어레이(106)로부터 선택하여 데이터를 쓰거나 읽는다.
한편, 메모리 셀 어레이(106)의 메모리 셀들 중 일부에 불량 셀이 발생할 수 있으며, 이러한 불량 셀을 대체하기 위하여 스페어 셀 어레이(spare cell array, 108)의 리던던트 셀이 사용될 수 있다.
이러한 리던던트 셀이 사용되기 위해서는 불량 셀의 주소가 주소 비교기(104)에 미리 저장되어야만 한다. 주소 비교기(104)는 STT-MRAM이 제조된 후 출하 전에 불량 셀이 있는 경우 상기 불량 셀의 주소를 저장한다.
여기서, 하나의 주소 비교기(104)는 불량셀이 포함된 하나의 로우에 대응한다. STT-MRAM에는 복수의 불량 셀들이 존재할 수 있으므로, 존재 가능한 불량 셀이 포함된 로우의 수를 고려하여 복수의 주소 비교기들(104)이 존재하게 된다. 물론, 불량 셀들의 기설정된 수를 초과하는 경우에는 STT-MRAM 자체가 폐기처분될 것이다.
일 실시예에 따르면, 로우 어드레스 버퍼(100)는 메모리 셀들 중 불량 셀의 주소를 주소 비교기(104)로 제공하고, 주소 비교기(104)는 불량 셀의 주소를 저장한다.
일 실시예에 따르면, 주소 비교기들(104)은 각기 불량 셀의 주소의 적어도 일 비트를 저장하는 하나 이상의 MTJ를 포함할 수 있다. 이에 대한 자세한 설명은 후술하겠다.
각 주소 비교기(104)는 도 2의 회로 구조를 가질 수 있다. 주소 비교기(104)는 하나의 주소 비교기 인에이블 유닛(address comparator enable unit, 200) 및 적어도 하나의 주소 비교기 유닛(address comparator unit, 202), 2개의 AND 게이트들(204 및 206)을 포함할 수 있다.
주소 비교기 인에이블 유닛(200) 및 주소 비교기 유닛(202)의 각 출력들(VACE, VSR0 내지 VSRn-1)은 제 1 AND 게이트(204)의 입력으로 연결되고, 제 1 AND 게이트(204)의 출력은 제 2 AND 게이트(206)의 입력으로 연결된다.
주소 비교기 인에이블 유닛(200)은 주소 비교기(104)를 활성화시킬 지의 여부를 결정하며, 출력(VACE)을 제 1 AND 게이트(204)의 입력으로 제공한다.
예를 들어, 주소 비교기 인에이블 유닛(200)의 출력(VACE)이 1인 경우, 주소 비교기(104)가 활성화된다. 다만, 주소 비교기 유닛(202)의 출력들(VSR0 내지 VSRn-1)이 모두 1을 출력하는 경우에만, 주소 비교기(104)가 실질적으로 불량 셀을 해당 리던던트 셀로 대체하기 위한 동작을 수행할 수 있다.
반면에, 주소 비교기 인에이블 유닛(202)의 출력(VACE)이 0인 경우 제 1 AND 게이트(204)는 주소 비교기 유닛(202)의 출력들(VSR0 내지 VSRn-1)과 관계없이 0을 출력하게 되며, 그 결과 주소 비교기(104)는 동작하기 않는다.
이러한 주소 비교기 인에이블 유닛(200)으로는 신호들(WE, RE 및 SE)가 입력되며, WE, RE 및 SE에 응답하여 출력(VACE)을 발생시킨다.
주소 비교기 유닛(202)은 메모리 셀들 중 불량 셀의 주소를 저장하고, 저장된 주소와 추후 로우 어드레스 버퍼(100)로부터 입력되는 주소(사용자에 의해 선택된 주소, 입력 주소)를 비교하는 역할을 수행한다.
일 실시예에 따르면, 주소 비교기 유닛(202)은 불량 셀의 주소 중 하나의 비트만을 저장할 수 있다. 예를 들어, 불량 셀의 주소가 4비트로 이루어진 경우, 각 비트들이 4개의 주소 비교기 유닛들(202)로 나뉘어서 저장될 수 있다. 즉, 4개의 주소 비교기 유닛들(202)는 각기 한 비트를 저장한다. 일 예로, 불량 셀의 주소가 '0110'인 경우, 제 1 주소 비교기 유닛은 '0'을 저장하고, 제 2 주소 비교기 유닛은 '1'을 저장하며, 제 3 주소 비교기 유닛은 '1'을 저장하고, 제 4 주소 비교기 유닛은 '0'을 저장할 수 있다.
일 실시예에 따르면, 각 주소 비교기 유닛(202)으로는 주소의 일 비트(A), 반전 비트(
Figure 112016114609811-pat00001
), WE, RE 및 SE가 입력되며, 비트(A), 반전 비트(
Figure 112016114609811-pat00002
), WE, RE 및 SE를 이용하여 출력(VSR)을 발생시킬 수 있다. 구체적으로는, 주소 비교기 유닛(202)은 STT-MRAM 제조 후 테스트 공정에서 불량 셀의 주소 중 일 비트를 저장한다. 이어서, 주소 비교기 유닛(202)은 테스트 공정 후 실제 STT-MRAM 사용시(사용자가 특정 주소를 선택시) 로우 어드레스 버퍼(100)로부터 입력된 주소 중 해당 비트와 상기 저장된 비트를 비교하며, 비교 결과 비트들이 동일하면 1을 가지는 출력(VSR)을 발생시키고 비트들이 동일하지 않으면 0을 가지는 출력(VSR)을 발생시킨다.
주소 비교기 유닛들(202) 전체 동작을 살펴보면, 각 주소 비교기 유닛들(202)은 상기 저장된 비트와 상기 입력 비트가 동일한 경우 모두 1을 가지는 출력들(VSR0 내지 VSRn-1)을 발생시킬 수 있다. 모든 주소 비교기 유닛들(202)이 1을 가지는 출력들(VSR0 내지 VSRn-1)을 발생시킨다는 것은 미리 저장된 불량 셀의 주소와 동일한 주소가 입력되었다는 것을 의미한다. 즉, 사용자가 불량 셀로 데이터를 쓰거나 읽기위하여 상기 불량 셀의 주소를 지정한 것이며, 이 경우 주소 비교기(104)의 동작에 따라 불량 셀 대신 리던던트 셀로 데이터가 쓰여지거나 읽어지게 된다.
이 때, 주소 비교기 인에이블 유닛(200)이 1을 가지는 출력(VACE)을 발생시키면, 제 1 AND 게이트(204)가 1을 출력한다. 이어서, SE가 하이 로직을 출력하면, 제 2 AND 게이트(206)가 1을 가지는 출력(SRE0)을 발생시킨다. 한편, 주소 인에이블 유닛(202)이 저장된 비트와 입력된 비트를 비교할 때는 SE가 1을 가질 때이므로, 제 1 AND 게이트(204)가 1을 출력하면 제 2 AND 게이트(204)는 1을 가지는 출력(SRE0)을 발생시키게 된다.
제 2 AND 게이트(206)가 1을 가지는 출력(SRE0)을 발생시키면, STT-MRAM은 불량 셀을 선택하는 주소가 입력되었으므로 불량 셀을 해당 리던던트 셀로 대체하여 리던던트 셀로 데이터를 쓰기 또는 읽기 동작을 수행한다.
반면에, 주소 비교기 유닛들(202)의 출력들(VSR0 내지 VSRn-1) 중 적어도 하나가 0을 가지면, 즉 주소 비교기 유닛들(202) 중 적어도 하나로 입력된 비트가 해당 저장되 비트와 다르면, 제 1 AND 게이트(204)는 0을 출력하게 되며, 그 결과 불량 셀이 리던던트 셀로 대체되지 않는다. 이 경우는 주소 비교기 유닛들(202)에 저장된 불량 셀의 주소와 주소 비교기 유닛들(202)로 입력된 주소가 불일치하는 것이므로, 즉 불량 셀이 선택되지 않았으므로, 리던던트 셀이 불량 셀을 대체하기 위하여 사용될 필요가 없다.
이하, 주소 비교기 유닛(202) 및 주소 비교기 인에이블 유닛(200)의 상세 회로 구조 및 동작을 도 3 내지 도 5를 참조하여 상술하겠다.
도 3을 참조하면, 주소 비교기 유닛(202)은 제 1 스위칭부(300), 제 2 스위칭부(302), 제 1 MTJ(304), 제 2 MTJ(306), 스위치 선택부(308) 및 비트 동일 결정부(310)를 포함한다.
제 1 스위칭부(300) 및 제 2 스위칭부(302)는 스위칭 동작하며, 예를 들어 WE 및 RE에 응답하여 스위칭 동작한다.
제 1 스위칭부(300) 및 제 2 스위칭부(302)는 불량 셀의 주소 중 일 비트를 저장할 때 온되고, 추후 저장된 비트와 입력 비트가 동일한 지의 여부를 판단할 때는 오프될 수 있다.
일 실시예에 따르면, 제 1 스위칭부(300)는 P-MOS 트랜지스터(M6), 제 1 스위치(SW1), P-MOS 트랜지스터(M7) 및 제 2 스위치(SW2)를 포함한다. 여기서, P-MOS 트랜지스터(M6), 제 1 스위치(SW1), P-MOS 트랜지스터(M7) 및 제 2 스위치(SW2)는 순차적으로 연결되며, 상호 병렬로 연결된다.
제 2 스위칭부(302)는 N-MOS 트랜지스터(M8), 제 3 스위치(SW3), N-MOS 트랜지스터(M9) 및 제 4 스위치(SW4)를 포함한다. 여기서, N-MOS 트랜지스터(M8), 제 3 스위치(SW3), N-MOS 트랜지스터(M9) 및 제 4 스위치(SW4)는 순차적으로 연결되며, 상호 병렬로 연결된다.
제 1 MTJ(304)는 불량 셀의 주소 중 일 비트를 저장하기 위한 소자로서, 일단은 트랜지스터(M6)의 드레인에 연결되고 타단은 트랜지스터(M8)의 드레인에 연결될 수 있다.
제 2 MTJ(306)는 불량 셀의 주소 중 일 비트를 저장하기 위한 소자로서, 일단은 트랜지스터(M7)의 드레인에 연결되고 타단은 트랜지스터(M9)의 드레인에 연결될 수 있다.
스위치 선택부(308)는 저장된 비트와 상기 입력 비트의 비교에 따라 비트 동일 결정부(310)의 스위치들 중 일부를 선택하는 역할을 수행한다. 다시 말하면, 스위치 선택부(308)는 비트 동일 결정부(310)가 비교 결과에 따른 출력을 발생시키도록 경로를 선택하는 역할을 수행한다.
일 실시예에 따르면, 스위치 선택부(308)는 제 5 스위치(SW5), 제 6 스위치(SW6), 전원전압(VDD)에 연결된 P-MOS 트랜지스터(M5), 2개의 인버터들 및 상기 인버터들에 연결된 N-MOS 트랜지스터(M0)를 포함할 수 있다.
제 5 스위치(SW5)의 일단은 트랜지스터(M6)와 제 1 MTJ(304) 사이의 제 1 노드(n1)에 연결되고, 타단은 인버터(M3 및 M1)의 사이 제 3 노드(n3)에 연결된다.
제 6 스위치(SW6)의 일단은 트랜지스터(M7)와 제 1 MTJ(306) 사이의 제 2 노드(n2)에 연결되고, 타단은 인버터(M4 및 M2)의 사이 제 4 노드(n4)에 연결된다.
트랜지스터들(M3 및 M1)은 하나의 인버터를 형성하며, 트랜지스터(M3)의 소스는 트랜지스터(M5)의 드레인에 연결되고, 트랜지스터(M1)의 소스는 트랜지스터(M0)의 드레인에 연결된다.
트랜지스터들(M4 및 M2)은 하나의 인버터를 형성하며, 트랜지스터(M4)의 소스는 트랜지스터(M5)의 드레인에 연결되고, 트랜지스터(M2)의 소스는 트랜지스터(M0)의 드레인에 연결된다. 여기서, 인버터들은 상호 병렬로 연결된다.
비트 동일 결정부(310)는 저장된 비트와 상기 입력 비트가 동일한 지의 여부에 따라 해당 출력(VSR)을 발생시킨다.
일 실시예에 따르면, 비트 동일 결정부(310)는 XNOR 게이트를 구현하며, 상호 병렬로 연결된 N-MOS 트랜지스터들(M10, M11, M12 및 M13), 트랜지스터들(M11 및 M12) 사이의 제 5 노드(n5)에 연결된 인버터(320)를 포함한다.
트랜지스터(M11)의 게이트는 스위치 선택부(308)의 제 3 노드(n3)에 연결되고, 트랜지스터(M12)의 게이트는 스위치 선택부(308)의 제 4 노드(n4)에 연결된다.
한편, 주소의 비트(A)는 제 1 스위칭부(300) 및 비트 동일 결정부(310)로 입력되고, 반전 비트(
Figure 112016114609811-pat00003
)는 제 2 스위칭부(302) 및 비트 동일 결정부(310)로 입력된다.
이러한 구조의 주소 비교기 유닛(202)의 동작을 도 5의 신호 흐름을 참조하여 상술하겠다.
우선, 불량 셀의 주소 중 일 비트를 저장하는 과정이 수행된다(write 단계). 구체적으로는, WE는 하이 로직을 가지며, RE 및 SE는 로우 로직을 가질 수 있다. 이 때, 상기 불량 셀의 주소의 비트가 하이 로직인 1을 가진다고 가정하자.
이 경우, 제 1 스위칭부(300) 및 제 2 스위칭부(302)가 온되면서 제 1 MTJ(304)에 0이 기록(저장)되고 제 2 MTJ(306)에 비트와 동일한 로직인 1이 기록된다. 즉, 불량 셀의 주소 중 해당 비트가 MTJ들(304 및 306)에 기록된다.
이어서, STT-MRAM 테스트 공정 후 사용자가 주소를 선택하는 실제 동작시 주소 비교기(202)로 입력 비트가 입력된다. 이하, 상기 입력 비트가 하이 로직을 가진다고 가정한다.
이어서, STANDBY 단계 후 READ 단계가 수행되며, READ 단계에서 RE가 하이 로직을 가지고 WE 및 SE는 로우 로직을 가진다. 결과적으로, 스위치들(SW5 및 SW6)이 온되며, 따라서 MTJ들(304 및 306)에 대응하는 전압이 노드들(n3 및 n4)에 형성된다. 제 1 MTJ(304)가 0을 저장하고 제 2 MTJ(306)가 1을 저장하였기 때문에, 제 3 노드(n3)의 전압보다 제 4 노드(n4)의 전압이 높다.
계속하여, COMPARE 단계가 수행되며, 이 단계에서 SE가 하이 로직을 가지고, WE 및 RE는 로우 로직을 가진다. 결과적으로, 전원전압(VDD) 및 접지가 인버터들로 인가된다. 따라서, 제 3 노드(n3)의 전압은 접지전압으로 낮아지고, 제 4 노드(n4)의 전압은 전원전압(VDD)으로 상승한다.
이 경우, 제 3 노드(n3)에 연결된 비트 동일 결정부(310)의 트랜지스터(M11)는 오프되고, 제 4 노드(n4)에 연결된 비트 동일 결정부(310)의 트랜지스터(M12)는 온된다. 결과적으로, 반전 비트(
Figure 112016114609811-pat00004
)가 트랜지스터들(M13 및 M12)을 통하여 인버터(320)로 입력되며, 인버터(320)는 입력 비트(A)의 로직과 동일한 로직을 가지는 출력(VSR)을 발생시킨다.
즉, 입력 비트(A)가 1이면, 비트 동일 결정부(310)는 1을 가지는 출력(VSR)을 발생시킨다. 여기서, 불량 셀의 주소의 비트가 1을 가지고 상기 입력 비트가 1을 가지므로, 즉 저장된 비트와 상기 비트가 동일한 로직을 가지므로, 주소 비교기 유닛(202)은 1을 가지는 출력(VSR)을 발생시킨다.
반면에, 입력 비트(A)가 0이면, 비트 동일 결정부(310)는 0을 가지는 출력(VSR)을 발생시킨다. 여기서, 불량 셀의 주소의 비트가 1이고 입력된 비트가 0이므로, 즉 저장된 비트와 상기 입력 비트가 서로 다른 로직을 가지므로, 주소 비교기 유닛(202)은 0을 가지는 출력(VSR)을 발생시킨다.
정리하면, 본 실시예의 주소 비교기 유닛(202)은 재프로그래밍 가능한 MTJ를 사용하고, 불량 셀의 주소의 비트로서 MTJ에 저장된 비트와 추후 입력 비트가 동일하면 1을 가지는 출력(VSR)을 발생시키고 상기 저장된 비트와 추후 입력 비트가 다르면 0을 가지는 출력(VSR)을 발생시킬 수 있는 회로를 가진다.
위에서는 설명하지는 않았지만, 불량 셀의 주소의 비트가 0인 경우 제 1 MTJ(304)에 1이 기록되고 제 2 MTJ(306)에 0이 기록된다. 이 경우, 추후 비트가 입력될 때 비트 동일 결정부(310)의 트랜지스터(M11)는 온되고 트랜지스터(M12)는 오프된다. 따라서, 입력 비트(A)가 인버터(320)으로 입력되며, 비트 동일 결정부(310)의 출력은 반전 비트(
Figure 112016114609811-pat00005
)의 로직과 동일한 로직을 가지는 출력(VSR)을 발생시킨다.
결과적으로, 비트 동일 결정부(310)는 입력 비트가 0이면 1을 가지는 출력(VSR)을 발생시키고, 입력 비트가 1이면 0을 가지는 출력(VSR)을 발생시킨다. 즉, 비트 동일 결정부(310)는 불량 셀의 주소 중 일 비트로서 저장된 비트와 추후 입력 비트가 동일하면 1을 출력하고 다르면 0을 출력한다.
정리하면, 주소 비교기 유닛(202)은 불량 셀의 주소 중 일 비트로서 저장된 비트와 추후 입력 비트의 로직에 관계없이, 저장된 비트와 입력 비트가 동일하면 1을 가지는 출력(VSR)을 발생시키고 저장된 비트와 입력 비트가 다르면 0을 가지는 출력(VSR)을 발생시킨다.
이하, 도 4 및 도 5를 참조하여 주소 비교기 인에이블 유닛(200)의 구조 및 동작을 살펴보겠다. 다만, 주소 비교기 인에이블 유닛(200)의 구조 및 동작은 주소 비교기 유닛(202)과 상당히 유사하므로, 유사한 구조 및 동작은 생략하겠다.
주소 비교기 인에이블 유닛(200)은 제 1 스위칭부(400), 제 2 스위칭부(402), MTJ들(404 및 406), 비트 선택부(408) 및 결정부(410)를 포함한다.
결정부(410)를 제외한 나머지 구성요소들은 주소 비교기 유닛(202)의 구성요소들과 동일하므로, 이하 자세한 설명은 생략한다.
결정부(410)는 제 14 스위치(SW14)와 제 1 인버터(M3 및 M1) 사이의 제 8 노드(n8)에 연결되는 인버터(410)를 포함한다. 결과적으로, 결정부(410)는 제 8 노드(n8)의 로직과 반대되는 로직을 가지는 출력(VACE)을 발생시킨다.
구체적으로는, MA가 1이면 제 1 MTJ(404)에 0이 기록되고 제 2 MTJ(406)에 1이 기록된다. 이어서, SE가 하이 로직을 가지면 제 1 MTJ(404)에 해당하는 로직, 즉 0이 결정부(410)로 입력되며, 그 결과 결정부(410)는 1을 가지는 출력(VACE)을 발생시킨다.
반면에, MA가 0이면 제 1 MTJ(404)에 1이 기록되고 제 2 MTJ(406)에 0이 기록된다. 이어서, SE가 하이 로직을 가지면 제 1 MTJ(404)에 해당하는 로직, 즉 1이 결정부(410)로 입력되며, 그 결과 결정부(410)는 0을 가지는 출력(VACE)을 발생시킨다.
정리하면, 주소 비교기 인에이블 유닛(200)은 MA가 하이 로직을 가지면 주소 비교기(104)를 활성화시키라는 명령에 해당하는 1을 가지는 출력(VACE)을 발생시키고, MA가 로우 로직을 가지면 주소 비교기(104)를 비활성화시키라는 명령에 해당하는 0을 가지는 출력(VACE)을 발생시킨다. 다만, 주소 비교기 인에이블 유닛(200)은 주소 비교기(104)의 활성화 여부를 결정하는 한, 출력 로직 및 회로 구조가 다양하게 변형될 수 있다.
한편, 전술된 실시예의 구성 요소는 프로세스적인 관점에서 용이하게 파악될 수 있다. 즉, 각각의 구성 요소는 각각의 프로세스로 파악될 수 있다. 또한 전술된 실시예의 프로세스는 장치의 구성 요소 관점에서 용이하게 파악될 수 있다.
또한 앞서 설명한 기술적 내용들은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예들을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 하드웨어 장치는 실시예들의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 로우 어드레스 버퍼 102 : 로우 디코더
104 : 주소 비교기 106 : 메모리 셀 어레이
108 : 스페어 셀 어레이 200 : 주소 비교기 인에이블 유닛
202 : 주소 비교기 유닛 204, 206 : AND 게이트
300 : 제 1 스위칭부 302 : 제 2 스위칭부
304, 306 : MTJ 308 : 스위치 선택부
310 : 비트 동일 결정부 400 : 제 1 스위칭부
402 : 제 2 스위칭부 404, 406 : MTJ
408 : 비트 선택부 410 : 결정부

Claims (15)

  1. 삭제
  2. 삭제
  3. 주소 비교기에 있어서,
    상기 주소 비교기의 활성화 여부를 결정하는 주소 비교기 인에이블 유닛; 및
    불량 셀의 주소를 저장하고, 상기 저장된 주소와 입력 주소의 동일 여부를 판단하는 적어도 하나의 주소 비교기 유닛을 포함하되,
    상기 주소 비교기 유닛은,
    제 1 MTJ;
    제 2 MTJ;
    일단이 상기 제 1 MTJ와 연결되고 타단이 상기 제 2 MTJ와 연결되는 스위치 선택부; 및
    상기 스위치 선택부와 연결되는 비트 동일 결정부를 포함하되,
    상기 MTJ들은 상기 불량 셀의 주소 중 일 비트를 상보적으로 저장하고, 상기 스위치 선택부는 상기 MTJ들에 저장된 비트의 로직에 따라 상기 비트 동일 결정부의 스위치들 중 일부를 선택하며, 상기 비트 동일 결정부는 상기 선택된 스위치들을 통하여 상기 입력 주소 중 상기 불량 셀의 비트에 대응하는 입력 비트 또는 상기 입력 비트의 반전 비트를 반전시켜 출력시키는 것을 특징으로 하는 주소 비교기.
  4. 제3항에 있어서, 상기 스위치 선택부는,
    일단이 전원전압에 연결되고 타단이 접지에 연결되는 제 1 인버터;
    상기 제 1 인버터와 병렬로 연결되고, 일단이 상기 전원전압에 연결되며 타단이 상기 접지에 연결되는 제 2 인버터;
    상기 제 1 MTJ와 상기 제 1 인버터 사이에 연결되는 제 1 스위치; 및
    상기 제 2 MTJ와 상기 제 2 인버터 사이에 연결되는 제 2 스위치를 포함하는 것을 특징으로 하는 주소 비교기.
  5. 제4항에 있어서, 상기 비트 동일 결정부는,
    상기 제 1 스위치와 상기 제 1 인버터 사이의 제 1 노드와 연결되는 제 1 트랜지스터;
    상기 제 2 스위치와 상기 제 2 인버터 사이의 제 2 노드에 연결되는 제 2 트랜지스터; 및
    상기 트랜지스터들 사이의 노드와 연결되는 제 3 인버터를 포함하되,
    상기 스위치 선택부의 동작에 따라 상기 트랜지스터들 중 하나만 온되어 상기 입력 비트 또는 상기 반전 비트가 상기 제 3 인버터의 입력단으로 입력되는 것을 특징으로 하는 주소 비교기.
  6. 주소 비교기에 있어서,
    상기 주소 비교기의 활성화 여부를 결정하는 주소 비교기 인에이블 유닛; 및
    불량 셀의 주소를 저장하고, 상기 저장된 주소와 입력 주소의 동일 여부를 판단하는 적어도 하나의 주소 비교기 유닛을 포함하고,
    상기 주소 비교기 인에이블 유닛은,
    제 1 MTJ;
    제 2 MTJ;
    일단이 상기 제 1 MTJ와 연결되고 타단이 상기 제 2 MTJ와 연결되는 비트 선택부; 및
    상기 비트 선택부의 선택에 따라 상기 주소 비교기의 활성화 여부를 결정하는 결정부를 결정하는 것을 특징으로 하는 주소 비교기.
  7. 제6항에 있어서, 상기 비트 선택부는,
    일단이 전원전압에 연결되고 타단이 접지에 연결되는 제 1 인버터;
    상기 제 1 인버터와 병렬로 연결되고, 일단이 상기 전원전압에 연결되며 타단이 상기 접지에 연결되는 제 2 인버터;
    상기 제 1 MTJ와 상기 제 1 인버터 사이에 연결되는 제 1 스위치; 및
    상기 제 2 MTJ와 상기 제 2 인버터 사이에 연결되는 제 2 스위치를 포함하는 것을 특징으로 하는 주소 비교기.
  8. 제7항에 있어서, 상기 결정부는,
    입력단이 상기 제 1 스위치와 상기 제 1 인버터 사이의 노드에 연결되는 제 3 인버터를 포함하는 것을 특징으로 하는 주소 비교기.
  9. 주소 비교기에 사용되는 주소 비교기 유닛에 있어서,
    제 1 MTJ;
    제 2 MTJ;
    일단이 상기 제 1 MTJ에 연결되고 타단이 상기 제 2 MTJ에 연결되는 스위치 선택부; 및
    상기 스위치 선택부에 연결되는 비트 동일 결정부를 포함하되,
    불량 셀의 주소 중 적어도 일부의 비트가 상기 MTJ들 중 적어도 하나에 저장되고, 상기 비트 동일 결정부는 상기 스위치 선택부의 동작에 응답하여 비트들이 동일한 지의 여부를 나타내는 정보를 출력하는 것을 특징으로 하는 주소 비교기 유닛.
  10. 제9항에 있어서, 상기 스위치 선택부는,
    일단이 전원전압에 연결되고 타단이 접지에 연결되는 제 1 인버터;
    상기 제 1 인버터와 병렬로 연결되고, 일단이 상기 전원전압에 연결되며 타단이 상기 접지에 연결되는 제 2 인버터;
    상기 제 1 MTJ와 상기 제 1 인버터 사이에 연결되는 제 1 스위치; 및
    상기 제 2 MTJ와 상기 제 2 인버터 사이에 연결되는 제 2 스위치를 포함하는 것을 특징으로 하는 주소 비교기 유닛.
  11. 제10항에 있어서, 상기 비트 동일 결정부는,
    상기 제 1 스위치와 상기 제 1 인버터 사이의 제 1 노드와 연결되는 제 1 트랜지스터;
    상기 제 2 스위치와 상기 제 2 인버터 사이의 제 2 노드에 연결되는 제 2 트랜지스터; 및
    상기 트랜지스터들 사이의 노드와 연결되는 제 3 인버터를 포함하되,
    상기 스위치 선택부의 동작에 따라 상기 트랜지스터들 중 하나만 온되어 입력 비트 또는 상기 입력 비트의 반전 비트가 상기 제 3 인버터의 입력단으로 입력되는 것을 특징으로 하는 주소 비교기 유닛.
  12. 주소 비교기에 사용되는 주소 비교기 인에이블 유닛에 있어서,
    제 1 MTJ;
    제 2 MTJ;
    일단이 상기 제 1 MTJ에 연결되고 타단이 상기 제 2 MTJ에 연결되는 비트 선택부; 및
    상기 비트 선택부에 연결되는 결정부를 포함하되,
    상기 결정부는 상기 비트 선택부의 동작에 응답하여 상기 주소 비교기를 활성화시킬 지의 여부를 나타내는 정보를 출력하는 것을 특징으로 하는 주소 비교기 인에이블 유닛.
  13. 제12항에 있어서, 상기 비트 선택부는,
    일단이 전원전압에 연결되고 타단이 접지에 연결되는 제 1 인버터;
    상기 제 1 인버터와 병렬로 연결되고, 일단이 상기 전원전압에 연결되며 타단이 상기 접지에 연결되는 제 2 인버터;
    상기 제 1 MTJ와 상기 제 1 인버터 사이에 연결되는 제 1 스위치; 및
    상기 제 2 MTJ와 상기 제 2 인버터 사이에 연결되는 제 2 스위치를 포함하는 것을 특징으로 하는 주소 비교기 인에이블 유닛.
  14. 제13항에 있어서, 상기 결정부는,
    입력단이 상기 제 1 스위치와 상기 제 1 인버터 사이의 노드에 연결되는 제 3 인버터를 포함하는 것을 특징으로 하는 주소 비교기 인에이블 유닛.








  15. 삭제
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