JP2003051199A - 不良メモリセル救済回路を有する半導体記憶装置 - Google Patents
不良メモリセル救済回路を有する半導体記憶装置Info
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Abstract
(57)【要約】
【課題】面積オーバヘッドが小さく、かつ速度オーバヘ
ッドのない不良メモリセル救済回路を搭載した、チップ
歩留り及び信頼性の高い半導体記憶装置の提供。 【解決手段】複数のメモリセル(MC00〜MCij)で構成され
るメモリセルアレイに1カラム分（センスアンプ＋ビッ
ト線対）の冗長メモリセル（MC0j+1〜MCij+1）と、一行
分の置換情報記憶用メモリセル（MCRA0〜MCRAj+1）を設
け、チップに電源が入った最初の1回だけ、置換情報記
憶用メモリセルに対し読み出し動作を行い、データを制
御回路に転送し、置換情報の書き込み／読み出しは、通
常のメモリセルの書き込み回路／読み出し回路が用いら
れ、置換情報（DR0〜DRj）を基に、制御回路により生成
されるY選択回路制御信号（CS0〜CSj）は、0番目から不
良カラム−１番目までを”L”、それ以外を”H”とし、
不良メモリセル救済回路搭載によるチップ面積オーバヘ
ッドを小さくでき、また、不良メモリセル置換のための
アドレス比較回路を不要としており、アドレス置換動作
によるアクセス時間のオーバヘッドは生じない。
ッドのない不良メモリセル救済回路を搭載した、チップ
歩留り及び信頼性の高い半導体記憶装置の提供。 【解決手段】複数のメモリセル(MC00〜MCij)で構成され
るメモリセルアレイに1カラム分（センスアンプ＋ビッ
ト線対）の冗長メモリセル（MC0j+1〜MCij+1）と、一行
分の置換情報記憶用メモリセル（MCRA0〜MCRAj+1）を設
け、チップに電源が入った最初の1回だけ、置換情報記
憶用メモリセルに対し読み出し動作を行い、データを制
御回路に転送し、置換情報の書き込み／読み出しは、通
常のメモリセルの書き込み回路／読み出し回路が用いら
れ、置換情報（DR0〜DRj）を基に、制御回路により生成
されるY選択回路制御信号（CS0〜CSj）は、0番目から不
良カラム−１番目までを”L”、それ以外を”H”とし、
不良メモリセル救済回路搭載によるチップ面積オーバヘ
ッドを小さくでき、また、不良メモリセル置換のための
アドレス比較回路を不要としており、アドレス置換動作
によるアクセス時間のオーバヘッドは生じない。
Description
【０００１】
【発明の属する技術】本発明は、半導体記憶装置に関
し、特に、不良メモリセルの救済方法およびその回路を
搭載した半導体記憶装置に関するものである。
し、特に、不良メモリセルの救済方法およびその回路を
搭載した半導体記憶装置に関するものである。
【０００２】
【従来の技術】半導体記憶装置では、その製造段階で、
不良メモリセルが発生することがあり、検査工程で、不
良セルが見つかると、たとえ１ビットの不良であって
も、チップ全体が不良として廃棄されることになる。こ
のため、特に大容量の半導体記憶装置には、冗長メモリ
セルを用意しておき、不良セルを救済している。そし
て、不良メモリセルの救済には、チップテスト時の不良
メモリセルと正常な冗長メモリセルとの置換情報を記憶
するために、不揮発メモリをチップ上に搭載する必要が
ある。
不良メモリセルが発生することがあり、検査工程で、不
良セルが見つかると、たとえ１ビットの不良であって
も、チップ全体が不良として廃棄されることになる。こ
のため、特に大容量の半導体記憶装置には、冗長メモリ
セルを用意しておき、不良セルを救済している。そし
て、不良メモリセルの救済には、チップテスト時の不良
メモリセルと正常な冗長メモリセルとの置換情報を記憶
するために、不揮発メモリをチップ上に搭載する必要が
ある。
【０００３】従来、不良メモリセルと正常な冗長メモリ
セルとの置換情報の記憶は、多くの場合、半導体記憶装
置内に設けられたフューズ（の溶断の有無）により、実
現していた。
セルとの置換情報の記憶は、多くの場合、半導体記憶装
置内に設けられたフューズ（の溶断の有無）により、実
現していた。
【０００４】また、フューズの代わりに、強誘電体容量
を用いた救済回路も提案されている。強誘電体容量を用
いた救済回路として、例えば、特開２０００−２１５６
８７号公報、あるいは特開平９−１２８９９１号公報等
が参照される。
を用いた救済回路も提案されている。強誘電体容量を用
いた救済回路として、例えば、特開２０００−２１５６
８７号公報、あるいは特開平９−１２８９９１号公報等
が参照される。
【０００５】まず、上記特開平９−１２８９９１号公報
に開示された冗長救済回路について、図２２及び図２３
を参照して説明する。図２２において、チップ外部から
入力されたアドレス信号は、行及び列デコーダ回路２２
０５、２２０２に入力され、その後、不良メモリセル救
済回路２２０６、２２０３に入力される。アドレスが示
すメモリセルが不良メモリセルであった場合、不良メモ
リセル救済回路２２０６、２２０３によってアドレス変
換が行われ、正常な冗長メモリセルがアクセスされる。
に開示された冗長救済回路について、図２２及び図２３
を参照して説明する。図２２において、チップ外部から
入力されたアドレス信号は、行及び列デコーダ回路２２
０５、２２０２に入力され、その後、不良メモリセル救
済回路２２０６、２２０３に入力される。アドレスが示
すメモリセルが不良メモリセルであった場合、不良メモ
リセル救済回路２２０６、２２０３によってアドレス変
換が行われ、正常な冗長メモリセルがアクセスされる。
【０００６】図２３は不良メモリセル救済回路を示した
ものである。図２３において、救済アドレス記憶回路２
３０２は、n+1個の強誘電体記憶素子から構成されてお
り、強誘電体記憶素子ＦＥは、１つのnMOSトランジスタ
と１つの強誘電体容量から構成されている。救済アドレ
ス記憶回路２３０２には、ｎビットのアドレスと置換の
有無を表す１ビットが記憶される。救済アドレス書き込
み回路２３０１は、救済アドレス記憶回路２３０２に置
換情報を書き込むために使用される。
ものである。図２３において、救済アドレス記憶回路２
３０２は、n+1個の強誘電体記憶素子から構成されてお
り、強誘電体記憶素子ＦＥは、１つのnMOSトランジスタ
と１つの強誘電体容量から構成されている。救済アドレ
ス記憶回路２３０２には、ｎビットのアドレスと置換の
有無を表す１ビットが記憶される。救済アドレス書き込
み回路２３０１は、救済アドレス記憶回路２３０２に置
換情報を書き込むために使用される。
【０００７】救済アドレス読み出し回路２３０３は、救
済アドレス記憶回路２３０２から置換情報を読み出し、
冗長デコーダ２３１０に置換情報を供給する。
済アドレス記憶回路２３０２から置換情報を読み出し、
冗長デコーダ２３１０に置換情報を供給する。
【０００８】冗長デコーダ２３１０は、読み出された置
換情報とチップに入力されたアドレス信号を比較し、一
致した場合、すなわち、置換すべきアドレスであった場
合には、冗長メモリセルを選択し、一致しなかった場合
には、入力されたアドレスに相当するメモリセルを選択
する回路である。
換情報とチップに入力されたアドレス信号を比較し、一
致した場合、すなわち、置換すべきアドレスであった場
合には、冗長メモリセルを選択し、一致しなかった場合
には、入力されたアドレスに相当するメモリセルを選択
する回路である。
【０００９】上記特開平９−１２８９９１号公報に開示
された冗長救済回路は、フューズを用いた従来の救済ア
ドレス記憶回路と比較して、トリマー等の装置を使わ
ず、電気的な書き込みができるためテスト時の工程数を
削減することができる。また、上記特開平９−１２８９
９１号公報に開示された冗長救済回路は、救済回路全体
の占有面積を小さくすることができる。
された冗長救済回路は、フューズを用いた従来の救済ア
ドレス記憶回路と比較して、トリマー等の装置を使わ
ず、電気的な書き込みができるためテスト時の工程数を
削減することができる。また、上記特開平９−１２８９
９１号公報に開示された冗長救済回路は、救済回路全体
の占有面積を小さくすることができる。
【００１０】一方、上記特開２０００−２１５６８７公
報には、特に強誘電体記憶装置（ＦｅＲＡＭ）における
不良メモリセル救済回路として、冗長セルへの置換をす
べき不良セルかを示す置換情報を記憶する冗長ファイル
メモリを通常のメモリセルと同じ構成のメモリセルで構
成し、通常メモリセルへのアクセス時に同時に冗長ファ
イルメモリにアクセスし、通常メモリセルへのアクセス
時に冗長ファイルメモリに記憶された置換情報を読み出
し、置換情報に従って、不良セルから冗長セルへの置き
換えを行うメモリデバイスの構成が開示されている。
報には、特に強誘電体記憶装置（ＦｅＲＡＭ）における
不良メモリセル救済回路として、冗長セルへの置換をす
べき不良セルかを示す置換情報を記憶する冗長ファイル
メモリを通常のメモリセルと同じ構成のメモリセルで構
成し、通常メモリセルへのアクセス時に同時に冗長ファ
イルメモリにアクセスし、通常メモリセルへのアクセス
時に冗長ファイルメモリに記憶された置換情報を読み出
し、置換情報に従って、不良セルから冗長セルへの置き
換えを行うメモリデバイスの構成が開示されている。
【００１１】このメモリデバイスについて、図２４を用
いて説明する。図２４において、1カラム（COL0〜COL
7、RCOL）は、８ビット線対で構成され、置き換えは、
カラム単位で行われる。また、置換情報は強誘電体メモ
リセルに記憶される。さらに、置換情報記憶用メモリセ
ルは、通常のメモリセルと同一ワード線上に配置され
る。
いて説明する。図２４において、1カラム（COL0〜COL
7、RCOL）は、８ビット線対で構成され、置き換えは、
カラム単位で行われる。また、置換情報は強誘電体メモ
リセルに記憶される。さらに、置換情報記憶用メモリセ
ルは、通常のメモリセルと同一ワード線上に配置され
る。
【００１２】置換情報は、メモリセルがアクセスされた
ときに同時に読み出される。読み出された置換情報は、
入力されたカラムアドレスとの比較が行われ、一致した
場合、冗長メモリセル（カラム単位なので８ビット分）
が選択される。
ときに同時に読み出される。読み出された置換情報は、
入力されたカラムアドレスとの比較が行われ、一致した
場合、冗長メモリセル（カラム単位なので８ビット分）
が選択される。
【００１３】置換情報記憶セルを通常のメモリセルと同
一としたことにより、書き込み／読み出し回路が通常メ
モリセルと共用できるなど構成が単純になる。また、通
常メモリセルと置換情報記憶セルの読み出し／書き込み
動作も同じであるため、テストが容易となり、パッケー
ジ後に置換情報を書き込むことも可能となる。さらに、
同一ワード線上に配置したことにより、ワード線毎に不
良メモリセルの置換情報を設定できるため、置換の自由
度が非常に高い。
一としたことにより、書き込み／読み出し回路が通常メ
モリセルと共用できるなど構成が単純になる。また、通
常メモリセルと置換情報記憶セルの読み出し／書き込み
動作も同じであるため、テストが容易となり、パッケー
ジ後に置換情報を書き込むことも可能となる。さらに、
同一ワード線上に配置したことにより、ワード線毎に不
良メモリセルの置換情報を設定できるため、置換の自由
度が非常に高い。
【００１４】なお、特開２０００−６７５９４号公報に
は、不良メモリセルのアドレスを記憶する不良アドレス
記憶部のアドレスデータを、電源立ち上げ時にラッチす
るラッチ回路を備えた不揮発性半導体メモリ装置の構成
が開示されている。
は、不良メモリセルのアドレスを記憶する不良アドレス
記憶部のアドレスデータを、電源立ち上げ時にラッチす
るラッチ回路を備えた不揮発性半導体メモリ装置の構成
が開示されている。
【００１５】
【発明が解決しようとする課題】しかしながら、上記特
開平９−１２８９９１号公報等に記載されている、強誘
電体記憶素子に置換情報を記憶させる構成では、救済回
路全体の面積が大きい、アクセス時間が長くなる、とい
う問題がある。
開平９−１２８９９１号公報等に記載されている、強誘
電体記憶素子に置換情報を記憶させる構成では、救済回
路全体の面積が大きい、アクセス時間が長くなる、とい
う問題がある。
【００１６】すなわち、フューズが強誘電体記憶素子に
置き換わったことで、フューズ面積が大幅に減少した
が、専用の書き込み／読み出し回路が必要となり、ま
た、書き込みデータを入力するためのパッドをチップ上
に配置する必要があるため、救済回路搭載によるチップ
面積のオーバヘッドがそれほど小さくならない。
置き換わったことで、フューズ面積が大幅に減少した
が、専用の書き込み／読み出し回路が必要となり、ま
た、書き込みデータを入力するためのパッドをチップ上
に配置する必要があるため、救済回路搭載によるチップ
面積のオーバヘッドがそれほど小さくならない。
【００１７】また、不良メモリセルの置換のため、チッ
プに入力されたアドレスが一度不良メモリセル救済回路
に入力され、不良メモリセル救済回路内でアドレス比較
を行い、置換アドレスならば、アドレス変換を行い、そ
の後はじめてメモリセルの選択が行われる。従って、ア
クセス時間が遅くなってしまう。
プに入力されたアドレスが一度不良メモリセル救済回路
に入力され、不良メモリセル救済回路内でアドレス比較
を行い、置換アドレスならば、アドレス変換を行い、そ
の後はじめてメモリセルの選択が行われる。従って、ア
クセス時間が遅くなってしまう。
【００１８】そして、上記特開２０００−２１５６８７
公報に記載されたメモリデバイスにおいても、チップ面
積、およびアクセス時間の点で問題があり、さらに、強
誘電体容量の特性劣化という問題もある。すなわち、こ
の従来の構成においては、置換情報記憶セルが通常メモ
リセルと同一アレイ内の、さらに同一ワード線上に配置
されており、置換情報は不良メモリセルのカラムアドレ
スを記憶させるため、通常セルが８カラム分（８ビット
線対×８カラム＝６４ビット線対）で構成されるメモリ
セルアレイの場合では、冗長メモリセルで１カラム（８
ビット）、カラムアドレスを表現するために、少なくと
も３ビット、さらに置換の有無を示すビットが必要なの
で４ビットを必要とするため、置換のための周辺回路分
を除いたメモリセルアレイのみで、１８％上の面積オー
バヘッドがあり、冗長回路搭載のための面積オーバヘッ
ドが非常に大きい。
公報に記載されたメモリデバイスにおいても、チップ面
積、およびアクセス時間の点で問題があり、さらに、強
誘電体容量の特性劣化という問題もある。すなわち、こ
の従来の構成においては、置換情報記憶セルが通常メモ
リセルと同一アレイ内の、さらに同一ワード線上に配置
されており、置換情報は不良メモリセルのカラムアドレ
スを記憶させるため、通常セルが８カラム分（８ビット
線対×８カラム＝６４ビット線対）で構成されるメモリ
セルアレイの場合では、冗長メモリセルで１カラム（８
ビット）、カラムアドレスを表現するために、少なくと
も３ビット、さらに置換の有無を示すビットが必要なの
で４ビットを必要とするため、置換のための周辺回路分
を除いたメモリセルアレイのみで、１８％上の面積オー
バヘッドがあり、冗長回路搭載のための面積オーバヘッ
ドが非常に大きい。
【００１９】また、同一ワード線上に置換情報セルが配
置されているため、メモリセルから読み出された信号電
圧がセンスアンプにより増幅された時点では、まだ置換
ができない。読み出されたカラムアドレスをデコード
し、カラムアドレスとの比較動作を行って初めて置換動
作が行われ、カラム選択信号（S0〜SR）が生成されるた
め、置換を行わない場合に比較して、アクセス時間にオ
ーバヘッドを生じてしまう。さらに、置換情報が毎回読
み出されるため、強誘電体容量の特性劣化は避けられな
い。すなわち、置換情報セルの特性劣化によって、誤っ
た置換を行う可能性がある。
置されているため、メモリセルから読み出された信号電
圧がセンスアンプにより増幅された時点では、まだ置換
ができない。読み出されたカラムアドレスをデコード
し、カラムアドレスとの比較動作を行って初めて置換動
作が行われ、カラム選択信号（S0〜SR）が生成されるた
め、置換を行わない場合に比較して、アクセス時間にオ
ーバヘッドを生じてしまう。さらに、置換情報が毎回読
み出されるため、強誘電体容量の特性劣化は避けられな
い。すなわち、置換情報セルの特性劣化によって、誤っ
た置換を行う可能性がある。
【００２０】したがって、本発明は、このような点に鑑
みてなされたものであり、その目的とするところは、半
導体記憶装置において、不良メモリセル救済回路を搭載
することによる面積オーバヘッド、アクセス時間のオー
バヘッドに関する前記問題点を解決し、チップの歩留り
及び信頼性の高い半導体記憶装置を提供することであ
る。
みてなされたものであり、その目的とするところは、半
導体記憶装置において、不良メモリセル救済回路を搭載
することによる面積オーバヘッド、アクセス時間のオー
バヘッドに関する前記問題点を解決し、チップの歩留り
及び信頼性の高い半導体記憶装置を提供することであ
る。
【００２１】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、その一つの側面（アスペクト）におい
て、メモリセルが行方向、列方向に複数配置されるメモ
リセルアレイと、不良メモリセル救済回路を有する半導
体記憶装置において、前記メモリセルアレイには、通常
のメモリセルの他に少なくとも一行分の置換情報記憶セ
ル、及び少なくとも一列分の冗長メモリセルが設けられ
ており、前記不良メモリセル救済回路は、不良メモリセ
ルの代わりに隣接の正常なメモリセルを動作させる手段
を有することを特徴とする半導体記憶装置を提供する。
め、本発明は、その一つの側面（アスペクト）におい
て、メモリセルが行方向、列方向に複数配置されるメモ
リセルアレイと、不良メモリセル救済回路を有する半導
体記憶装置において、前記メモリセルアレイには、通常
のメモリセルの他に少なくとも一行分の置換情報記憶セ
ル、及び少なくとも一列分の冗長メモリセルが設けられ
ており、前記不良メモリセル救済回路は、不良メモリセ
ルの代わりに隣接の正常なメモリセルを動作させる手段
を有することを特徴とする半導体記憶装置を提供する。
【００２２】また、本発明は、別の側面（アスペクト）
において、メモリセルが行方向、列方向に複数配置され
るメモリセルアレイと、不良メモリセル救済回路を有す
る半導体記憶装置において、前記メモリセルアレイに
は、通常のメモリセルの他に少なくとも一行分の置換情
報記憶セル、及び少なくとも一列分の冗長メモリセルが
設けられており、前記不良メモリセル救済回路は、前記
置換情報記憶セルの内容に応じて不良メモリセルへのア
クセスを禁止する手段と、不良メモリセルの代わりに隣
接の正常なメモリセルを動作させる手段と、メモリセル
の不足分を冗長メモリセルで補わせる手段を有すること
を特徴とする半導体記憶装置を提供する。
において、メモリセルが行方向、列方向に複数配置され
るメモリセルアレイと、不良メモリセル救済回路を有す
る半導体記憶装置において、前記メモリセルアレイに
は、通常のメモリセルの他に少なくとも一行分の置換情
報記憶セル、及び少なくとも一列分の冗長メモリセルが
設けられており、前記不良メモリセル救済回路は、前記
置換情報記憶セルの内容に応じて不良メモリセルへのア
クセスを禁止する手段と、不良メモリセルの代わりに隣
接の正常なメモリセルを動作させる手段と、メモリセル
の不足分を冗長メモリセルで補わせる手段を有すること
を特徴とする半導体記憶装置を提供する。
【００２３】また、本発明は、別の側面（アスペクト）
において、前記不良メモリセル救済回路が、前記置換情
報記憶セルの内容に応じて制御信号を生成する制御回路
を含む。
において、前記不良メモリセル救済回路が、前記置換情
報記憶セルの内容に応じて制御信号を生成する制御回路
を含む。
【００２４】本発明は、さらに別の側面（アスペクト）
において、前記不良メモリセル救済回路が、前記置換情
報記憶セルの内容に応じて制御信号を生成する制御回路
と、Ｙ選択信号と前記制御信号によりメモリセルアレイ
の各列を選択してビット線をＩ／Ｏ線に接続する手段を
有するＹ選択回路とで構成されている。
において、前記不良メモリセル救済回路が、前記置換情
報記憶セルの内容に応じて制御信号を生成する制御回路
と、Ｙ選択信号と前記制御信号によりメモリセルアレイ
の各列を選択してビット線をＩ／Ｏ線に接続する手段を
有するＹ選択回路とで構成されている。
【００２５】本発明は、別の側面（アスペクト）におい
て、前記Ｙ選択回路が、第１のＹ選択信号と第１及び第
２の制御信号によって、前期ビット線を第１及び第２の
どちらかのＩ／Ｏ線に接続する手段を有する。
て、前記Ｙ選択回路が、第１のＹ選択信号と第１及び第
２の制御信号によって、前期ビット線を第１及び第２の
どちらかのＩ／Ｏ線に接続する手段を有する。
【００２６】本発明は、別の側面（アスペクト）におい
て、前記Ｙ選択回路が、前記第１及び第２の制御信号と
第２及び第３のＹ選択信号によって、前記ビット線を第
３のＩ／Ｏ線に接続する。
て、前記Ｙ選択回路が、前記第１及び第２の制御信号と
第２及び第３のＹ選択信号によって、前記ビット線を第
３のＩ／Ｏ線に接続する。
【００２７】また、本発明は、別の側面（アスペクト）
において、前記制御回路が、一行分の置換情報セルに記
憶されるｎビットの置換情報を保持するための、少なく
ともｎビット分の揮発性の記憶素子を含む。
において、前記制御回路が、一行分の置換情報セルに記
憶されるｎビットの置換情報を保持するための、少なく
ともｎビット分の揮発性の記憶素子を含む。
【００２８】また、本発明は、別の側面（アスペクト）
において、前記制御回路が、一行分の置換情報セルに記
憶されるｎビットの置換情報を保持するための、少なく
ともｎビット分の揮発性の記憶素子と、制御信号を生成
するデコーダ回路から構成される。
において、前記制御回路が、一行分の置換情報セルに記
憶されるｎビットの置換情報を保持するための、少なく
ともｎビット分の揮発性の記憶素子と、制御信号を生成
するデコーダ回路から構成される。
【００２９】また、本発明は、別の側面（アスペクト）
において、前記メモリセルアレイ２つを組にし、第１の
メモリセルアレイの置換情報を第２のメモリセルアレイ
の置換情報記憶セル内に記憶し、前記第１のメモリセル
アレイ内のメモリセルがアクセスされるときには、同時
に前記第２のメモリセルアレイ内の置換情報記憶セルか
ら前記置換情報を読み出し、前記第１のメモリセルアレ
イの不良メモリセル救済を行う。
において、前記メモリセルアレイ２つを組にし、第１の
メモリセルアレイの置換情報を第２のメモリセルアレイ
の置換情報記憶セル内に記憶し、前記第１のメモリセル
アレイ内のメモリセルがアクセスされるときには、同時
に前記第２のメモリセルアレイ内の置換情報記憶セルか
ら前記置換情報を読み出し、前記第１のメモリセルアレ
イの不良メモリセル救済を行う。
【００３０】また、本発明は、別の側面（アスペクト）
において、メモリセルが行方向、列方向に複数配置され
るメモリセルアレイと、不良メモリセル救済回路を有す
る半導体記憶装置において、メモリセルアレイは通常の
メモリセルと少なくとも一列分の冗長メモリセルで構成
され、前記不良セル救済回路は、ｎビットの置換情報を
保持するための、少なくともｎビット分の強誘電体を用
いた不揮発性の記憶素子を含む。
において、メモリセルが行方向、列方向に複数配置され
るメモリセルアレイと、不良メモリセル救済回路を有す
る半導体記憶装置において、メモリセルアレイは通常の
メモリセルと少なくとも一列分の冗長メモリセルで構成
され、前記不良セル救済回路は、ｎビットの置換情報を
保持するための、少なくともｎビット分の強誘電体を用
いた不揮発性の記憶素子を含む。
【００３１】また、本発明は、別の側面（アスペクト）
において、前記不良メモリセル救済回路において、前記
不揮発性の記憶素子の１ビット分は、２つの強誘電体容
量と少なくとも4つのトランジスタで構成されている。
において、前記不良メモリセル救済回路において、前記
不揮発性の記憶素子の１ビット分は、２つの強誘電体容
量と少なくとも4つのトランジスタで構成されている。
【００３２】前記置換情報記憶セルのみが不揮発性メモ
リセルとしてもよい。あるいは、前記半導体記憶装置に
おいて、前記メモリセル、前記置換情報記憶セル及び冗
長メモリセルは、不揮発性メモリセルとしてもよい。あ
るいは、前記メモリセル、前記置換情報記憶セル及び冗
長メモリセルは、強誘電体を用いた不揮発性メモリセル
としてもよい。
リセルとしてもよい。あるいは、前記半導体記憶装置に
おいて、前記メモリセル、前記置換情報記憶セル及び冗
長メモリセルは、不揮発性メモリセルとしてもよい。あ
るいは、前記メモリセル、前記置換情報記憶セル及び冗
長メモリセルは、強誘電体を用いた不揮発性メモリセル
としてもよい。
【００３３】
【発明の実施の形態】発明の実施の形態について説明す
る。本発明の半導体記憶装置は、その好ましい一実施の
形態において、メモリセルアレイが、通常のメモリセル
（MC00〜MCij）の他に、少なくとも一行分の置換情報記
憶用のメモリセル(MCRA0〜MCRAj)と、少なくとも一列分
の冗長メモリセル（MC0j+1〜MCij+1）と、を備え、置換
情報記憶用のメモリセル(MCRA0〜MCRAj)からチップ電源
投入時等に読み出されたデータ（DR0〜DRj）に基づき、
Ｙ選択回路（１１）に制御信号（CS0〜CSj）を供給し、
不良メモリセルの代わりに、隣接するカラムの正常なメ
モリセルを動作させる。
る。本発明の半導体記憶装置は、その好ましい一実施の
形態において、メモリセルアレイが、通常のメモリセル
（MC00〜MCij）の他に、少なくとも一行分の置換情報記
憶用のメモリセル(MCRA0〜MCRAj)と、少なくとも一列分
の冗長メモリセル（MC0j+1〜MCij+1）と、を備え、置換
情報記憶用のメモリセル(MCRA0〜MCRAj)からチップ電源
投入時等に読み出されたデータ（DR0〜DRj）に基づき、
Ｙ選択回路（１１）に制御信号（CS0〜CSj）を供給し、
不良メモリセルの代わりに、隣接するカラムの正常なメ
モリセルを動作させる。
【００３４】本発明の一実施の形態において、一行分の
置換情報記憶用のメモリセル(MCRA0〜MCRAj)としては、
例えば、一端がプレート線（PLR）に接続された強誘電
体キャパシタ（FC1、FC2）と、ビット線（BLT，BLN）と
強誘電体キャパシタの他端との間に挿入され、ゲートが
ワード線WLRに接続されたセルトランジスタ（TC1、TC
2）と、を備えた構成としてもよい。メモリセルアレイ
（MA）内の各メモリセル（MC00〜MCij，MC0j+1〜MCij+
1）も、強誘電体メモリ（FeRAM）で構成してもよい。
置換情報記憶用のメモリセル(MCRA0〜MCRAj)としては、
例えば、一端がプレート線（PLR）に接続された強誘電
体キャパシタ（FC1、FC2）と、ビット線（BLT，BLN）と
強誘電体キャパシタの他端との間に挿入され、ゲートが
ワード線WLRに接続されたセルトランジスタ（TC1、TC
2）と、を備えた構成としてもよい。メモリセルアレイ
（MA）内の各メモリセル（MC00〜MCij，MC0j+1〜MCij+
1）も、強誘電体メモリ（FeRAM）で構成してもよい。
【００３５】メモリセルが行方向及び列方向に複数配置
されるメモリセルアレイ（MA）内に、不良メモリセルの
置換情報を記憶するための置換情報記憶用メモリセル
（MCRA）を配置し、かつ同一行に置換情報のみを記憶す
ることにより、セルアレイの面積オーバヘッドを抑制
し、また、置換情報の読み出しがチップの電源投入時に
１回のみであるため置換情報セルの特性劣化による誤動
作を回避することができるようにしている。
されるメモリセルアレイ（MA）内に、不良メモリセルの
置換情報を記憶するための置換情報記憶用メモリセル
（MCRA）を配置し、かつ同一行に置換情報のみを記憶す
ることにより、セルアレイの面積オーバヘッドを抑制
し、また、置換情報の読み出しがチップの電源投入時に
１回のみであるため置換情報セルの特性劣化による誤動
作を回避することができるようにしている。
【００３６】さらに、不良メモリセルの置換は、Ｙ選択
信号（カラム選択信号）が入力される前に完了させるこ
とができるため、アクセス時間のオーバヘッドを生じる
こともない。従って、本発明は、面積オーバヘッドが小
さく、アクセス時間オーバヘッドのない、高い信頼性を
持った半導体記憶装置を提供できる。
信号（カラム選択信号）が入力される前に完了させるこ
とができるため、アクセス時間のオーバヘッドを生じる
こともない。従って、本発明は、面積オーバヘッドが小
さく、アクセス時間オーバヘッドのない、高い信頼性を
持った半導体記憶装置を提供できる。
【００３７】Ｙ選択回路（１１）は、置換情報記憶用メ
モリセル(MCRA0〜MCRAj)の内容に応じた制御信号に基づ
き、不良メモリセル（例えば図２のセル２）が接続する
カラムのセンスアンプをＩ／Ｏ線への接続を禁止する手
段（例えば図２のＹスイッチＮ２０１、Ｎ２１１、スイ
ッチＮ２０２、Ｎ２１２と、インバータＩ３、制御信号
ＣＳ１、ＣＳ２の回路構成）と、不良メモリセル（図２
のセル２）のカラムの代わりに該カラムに隣接するカラ
ムの正常なメモリセル（図２のセル３）を動作させる手
段（図２のＹスイッチＮ３０１、Ｎ３１１、スイッチＮ
３０２、Ｎ３１２とインバータＩ４、制御信号ＣＳ２、
ＣＳ３の回路構成）と、メモリセルの不足分を冗長メモ
リセル（図２）のカラムで補わせる手段（図２のＹスイ
ッチＮ４０１、スイッチＮ４０２、制御信号ＣＳ３）
と、を有する。
モリセル(MCRA0〜MCRAj)の内容に応じた制御信号に基づ
き、不良メモリセル（例えば図２のセル２）が接続する
カラムのセンスアンプをＩ／Ｏ線への接続を禁止する手
段（例えば図２のＹスイッチＮ２０１、Ｎ２１１、スイ
ッチＮ２０２、Ｎ２１２と、インバータＩ３、制御信号
ＣＳ１、ＣＳ２の回路構成）と、不良メモリセル（図２
のセル２）のカラムの代わりに該カラムに隣接するカラ
ムの正常なメモリセル（図２のセル３）を動作させる手
段（図２のＹスイッチＮ３０１、Ｎ３１１、スイッチＮ
３０２、Ｎ３１２とインバータＩ４、制御信号ＣＳ２、
ＣＳ３の回路構成）と、メモリセルの不足分を冗長メモ
リセル（図２）のカラムで補わせる手段（図２のＹスイ
ッチＮ４０１、スイッチＮ４０２、制御信号ＣＳ３）
と、を有する。
【００３８】本発明の実施の形態においては、読み出さ
れた置換情報記憶セルの内容に応じて、Ｙ選択回路（１
１）への制御信号（ＣＳ０〜ＣＳｊ）を生成する制御回
路（１２）を含む。
れた置換情報記憶セルの内容に応じて、Ｙ選択回路（１
１）への制御信号（ＣＳ０〜ＣＳｊ）を生成する制御回
路（１２）を含む。
【００３９】本発明の一実施の形態においては、Ｙ選択
回路（１１）は、一のＹ選択信号と、二つ制御信号（CS
0、CS1の反転信号）によって、ビット線（BL1）を第１
及び第２のＩ／Ｏ線（図６のI/O-0、I/O-1）のいずれか
に接続する手段を有する。
回路（１１）は、一のＹ選択信号と、二つ制御信号（CS
0、CS1の反転信号）によって、ビット線（BL1）を第１
及び第２のＩ／Ｏ線（図６のI/O-0、I/O-1）のいずれか
に接続する手段を有する。
【００４０】制御回路（１２）は、一行分の置換情報セ
ルに記憶されるｎビットの置換情報を保持するための、
少なくともｎビット分の揮発性の記憶素子（図３のRMC0
〜RMCj）を含む。
ルに記憶されるｎビットの置換情報を保持するための、
少なくともｎビット分の揮発性の記憶素子（図３のRMC0
〜RMCj）を含む。
【００４１】制御回路（１２）は、一行分の置換情報セ
ルに記憶されるｎビットの置換情報を保持するための、
少なくともｎビット分の揮発性の記憶素子（図８のRMC0
〜RMC63）と、制御信号を生成するデコーダ回路（図８
の１４）を備えている。
ルに記憶されるｎビットの置換情報を保持するための、
少なくともｎビット分の揮発性の記憶素子（図８のRMC0
〜RMC63）と、制御信号を生成するデコーダ回路（図８
の１４）を備えている。
【００４２】本発明の別の実施の形態においては、メモ
リセルが行方向、及び列方向に複数配置される、第１及
び第２のメモリセルアレイ（図１１のsubarray０、１）
を備え、第１及び第２のメモリセルアレイは、それぞ
れ、通常のメモリセルの他に、少なくとも一行分の置換
情報記憶セル（MCRA0〜MCRAj+1）と、少なくとも一列分
の冗長メモリセル（MC0j+1〜MCij+1）と、を備え、第１
のメモリセルアレイの置換情報は、第２のメモリセルア
レイの置換情報記憶メモリセル内に記憶され、第２のメ
モリセルアレイの置換情報は、前記第１のメモリセルア
レイの置換情報記憶メモリセル内に記憶され、第１のメ
モリセルアレイ内のメモリセルがアクセスされるときに
は、同時に、前記第２のメモリセルアレイ内の置換情報
記憶セルから前記置換情報が読み出されて、前記第１の
メモリセルアレイのＹ選択回路に供給され、不良メモリ
セルのカラムのＩ／Ｏ線との接続を禁止し、不良メモリ
セルのカラムに対応するカラム選択信号で隣のカラムが
アクセスされてＩ／Ｏ線との接続が行われ、さらに冗長
カラムが選択される。
リセルが行方向、及び列方向に複数配置される、第１及
び第２のメモリセルアレイ（図１１のsubarray０、１）
を備え、第１及び第２のメモリセルアレイは、それぞ
れ、通常のメモリセルの他に、少なくとも一行分の置換
情報記憶セル（MCRA0〜MCRAj+1）と、少なくとも一列分
の冗長メモリセル（MC0j+1〜MCij+1）と、を備え、第１
のメモリセルアレイの置換情報は、第２のメモリセルア
レイの置換情報記憶メモリセル内に記憶され、第２のメ
モリセルアレイの置換情報は、前記第１のメモリセルア
レイの置換情報記憶メモリセル内に記憶され、第１のメ
モリセルアレイ内のメモリセルがアクセスされるときに
は、同時に、前記第２のメモリセルアレイ内の置換情報
記憶セルから前記置換情報が読み出されて、前記第１の
メモリセルアレイのＹ選択回路に供給され、不良メモリ
セルのカラムのＩ／Ｏ線との接続を禁止し、不良メモリ
セルのカラムに対応するカラム選択信号で隣のカラムが
アクセスされてＩ／Ｏ線との接続が行われ、さらに冗長
カラムが選択される。
【００４３】本発明の一実施の形態において、メモリセ
ルアレイが、通常のメモリセルと、少なくとも一列分の
冗長メモリセルと、を備え、ｎビットの置換情報を保持
するための、少なくともｎビット分の強誘電体を用いた
不揮発性の記憶素子（図１９のRMC0〜RMCj）を含む。
ルアレイが、通常のメモリセルと、少なくとも一列分の
冗長メモリセルと、を備え、ｎビットの置換情報を保持
するための、少なくともｎビット分の強誘電体を用いた
不揮発性の記憶素子（図１９のRMC0〜RMCj）を含む。
【００４４】制御回路（１２）に設けられ、読み出され
た置換情報を記憶する不揮発性の記憶素子は、強誘電体
メモリ、あるいは、EEPROM(電気的に消去および書込み
可能なリードオンリメモリ)やフラッシュメモリ、MRAM
(Magnetic Random Access Memory)などの他の不揮発性
メモリで構成してもよい。
た置換情報を記憶する不揮発性の記憶素子は、強誘電体
メモリ、あるいは、EEPROM(電気的に消去および書込み
可能なリードオンリメモリ)やフラッシュメモリ、MRAM
(Magnetic Random Access Memory)などの他の不揮発性
メモリで構成してもよい。
【００４５】
【実施例】本発明の実施例について図面を参照して説明
する。図１は、本発明の半導体記憶装置の第１の実施例
の構成を示す図である。図１を参照すると、第１の実施
例において、複数のメモリセル（MC00〜MCij）で構成さ
れるメモリセルアレイ（MA）１０に、1カラム分の冗長
メモリセル（MC0j+1〜MCij+1）と、1ワード線分の置換
情報記憶用のメモリセル（MCRA0〜MCRAj+1）が設けられ
ている。
する。図１は、本発明の半導体記憶装置の第１の実施例
の構成を示す図である。図１を参照すると、第１の実施
例において、複数のメモリセル（MC00〜MCij）で構成さ
れるメモリセルアレイ（MA）１０に、1カラム分の冗長
メモリセル（MC0j+1〜MCij+1）と、1ワード線分の置換
情報記憶用のメモリセル（MCRA0〜MCRAj+1）が設けられ
ている。
【００４６】置換情報記憶用のメモリセル（例えばMCRA
0）は、２つの強誘電体キャパシタFC1、FC2と、２つの
セルトランジスタTC1、TC2とからなる。
0）は、２つの強誘電体キャパシタFC1、FC2と、２つの
セルトランジスタTC1、TC2とからなる。
【００４７】強誘電体キャパシタFC1、FC2の一方の端子
はプレート線PLRと接続され、FC1のもう一方の端子はセ
ルトランジスタTC1のソース端子と接続されており、FC2
のもう一方の端子はセルトランジスタTC2のソース端子
と接続される。
はプレート線PLRと接続され、FC1のもう一方の端子はセ
ルトランジスタTC1のソース端子と接続されており、FC2
のもう一方の端子はセルトランジスタTC2のソース端子
と接続される。
【００４８】また、セルトランジスタTC1、TC2のゲート
端子はワード線WLRに接続され、TC1のドレイン端子はビ
ット線BLT0と、TC2のドレイン端子はビット線BLN0と接
続される。
端子はワード線WLRに接続され、TC1のドレイン端子はビ
ット線BLT0と、TC2のドレイン端子はビット線BLN0と接
続される。
【００４９】また、この他のメモリセル（MC00〜MCij+
1、MCRA1〜MCRAj+1）も、同様の回路構成、同等の構造
及び素子サイズである。
1、MCRA1〜MCRAj+1）も、同様の回路構成、同等の構造
及び素子サイズである。
【００５０】センスアンプ（SA0〜SAj+1）は、複数のメ
モリセルが接続されるビット線対（BLT0、BLN0〜BLTj+
1、BLNj+1）に接続され、ビット線対とセンスアンプに
よりカラムが構成される。
モリセルが接続されるビット線対（BLT0、BLN0〜BLTj+
1、BLNj+1）に接続され、ビット線対とセンスアンプに
よりカラムが構成される。
【００５１】Ｙ選択回路１１は、少なくとも1つのセン
スアンプ（SA0〜SAj+1）を少なくとも1つのＹ選択信号
（Y0〜Ym）により、Ｉ／Ｏ線に接続する回路であり、メ
モリセルからの読み出しデータをＩ／Ｏ線を通じて外部
に出力、もしくは外部から入力されたデータをメモリセ
ルに書き込むことができる。
スアンプ（SA0〜SAj+1）を少なくとも1つのＹ選択信号
（Y0〜Ym）により、Ｉ／Ｏ線に接続する回路であり、メ
モリセルからの読み出しデータをＩ／Ｏ線を通じて外部
に出力、もしくは外部から入力されたデータをメモリセ
ルに書き込むことができる。
【００５２】制御回路１２は、置換情報記憶用セルの内
容に応じて、Ｙ選択回路１１を制御し、不良メモリセル
が接続されるカラムへのアクセスを禁止して、正常なセ
ルが接続されるカラムに置換する。
容に応じて、Ｙ選択回路１１を制御し、不良メモリセル
が接続されるカラムへのアクセスを禁止して、正常なセ
ルが接続されるカラムに置換する。
【００５３】この構成では、冗長メモリセルは１カラム
分であるため、1カラムの置換ができる。
分であるため、1カラムの置換ができる。
【００５４】通常、不良メモリセル救済回路は、チップ
内における数ビットの不良セルを救済するために用いら
れる。また、メガビット級以上の、チップサイズの大き
な大容量メモリでは、動作速度の低下と、消費電流増加
を防ぐために、メモリセルアレイがいくつかのサブアレ
イに分割される。
内における数ビットの不良セルを救済するために用いら
れる。また、メガビット級以上の、チップサイズの大き
な大容量メモリでは、動作速度の低下と、消費電流増加
を防ぐために、メモリセルアレイがいくつかのサブアレ
イに分割される。
【００５５】本発明は、サブアレイ毎に置き換えるカラ
ムを設定できるため、メモリ容量が増加しても、不良ビ
ットに対して柔軟に対応できる。
ムを設定できるため、メモリ容量が増加しても、不良ビ
ットに対して柔軟に対応できる。
【００５６】Ｙ選択回路１１は、例えば、図２に示す回
路構成で実現される。なお、図２では、あくまで説明の
簡単化のため、センスアンプは省かれており、またビッ
ト線、Ｉ／Ｏ線も相補ではなく1本としている。
路構成で実現される。なお、図２では、あくまで説明の
簡単化のため、センスアンプは省かれており、またビッ
ト線、Ｉ／Ｏ線も相補ではなく1本としている。
【００５７】センスアンプSA0が接続されるビット線BL0
は、nMOSトランジスタよりなるYスイッチN001と、スイ
ッチN002を介してＩ／Ｏ線に接続され、YスイッチN001
のゲートにはＹ選択信号YA0が接続され、スイッチN002
のゲートには制御信号CS0をインバータI1で反転した信
号が入力される。センスアンプSA1が接続されるビット
線BL1は、nMOSトランジスタよりなるYスイッチN101とス
イッチN102を介してＩ／Ｏ線に接続されるとともに、nM
OSトランジスタよりなるYスイッチN111とスイッチN112
を介してＩ／Ｏ線に接続される。YスイッチN101のゲー
トにはＹ選択信号YA0が接続され、スイッチN102のゲー
トには制御信号CS0が入力される。YスイッチN111のゲー
トにはＹ選択信号YA1が接続され、スイッチN112のゲー
トには制御信号CS1をインバータI2で反転した信号が入
力される。センスアンプSA2が接続されるビット線BL2
は、nMOSトランジスタよりなるYスイッチN201と、スイ
ッチN202を介してＩ／Ｏ線に接続されるとともに、nMOS
トランジスタよりなるYスイッチN211と、スイッチN212
を介してＩ／Ｏ線に接続される。YスイッチN201のゲー
トにはＹ選択信号YA１が接続され、スイッチN202のゲー
トには制御信号CS１が入力される。YスイッチN211のゲ
ートにはＹ選択信号YA2が接続され、スイッチN212のゲ
ートには制御信号CS2をインバータI３で反転した信号が
入力される。センスアンプSA3が接続されるビット線BL3
は、nMOSトランジスタよりなるYスイッチN301と、スイ
ッチN302を介してＩ／Ｏ線に接続されるとともに、nMOS
トランジスタよりなるYスイッチN311と、スイッチN312
を介してＩ／Ｏ線に接続される。YスイッチN301のゲー
トにはＹ選択信号YA2が接続され、スイッチN302のゲー
トには制御信号CS２が入力される。YスイッチN311のゲ
ートにはＹ選択信号YA3が接続され、スイッチN312のゲ
ートには制御信号CS3をインバータI4で反転した信号が
入力される。センスアンプSA4が接続されるビット線BL4
は、nMOSトランジスタよりなるYスイッチN401と、スイ
ッチN402を介してＩ／Ｏ線に接続され、YスイッチN401
のゲートにはＹ選択信号YA3が接続され、スイッチN402
のゲートには制御信号CS3が入力される。
は、nMOSトランジスタよりなるYスイッチN001と、スイ
ッチN002を介してＩ／Ｏ線に接続され、YスイッチN001
のゲートにはＹ選択信号YA0が接続され、スイッチN002
のゲートには制御信号CS0をインバータI1で反転した信
号が入力される。センスアンプSA1が接続されるビット
線BL1は、nMOSトランジスタよりなるYスイッチN101とス
イッチN102を介してＩ／Ｏ線に接続されるとともに、nM
OSトランジスタよりなるYスイッチN111とスイッチN112
を介してＩ／Ｏ線に接続される。YスイッチN101のゲー
トにはＹ選択信号YA0が接続され、スイッチN102のゲー
トには制御信号CS0が入力される。YスイッチN111のゲー
トにはＹ選択信号YA1が接続され、スイッチN112のゲー
トには制御信号CS1をインバータI2で反転した信号が入
力される。センスアンプSA2が接続されるビット線BL2
は、nMOSトランジスタよりなるYスイッチN201と、スイ
ッチN202を介してＩ／Ｏ線に接続されるとともに、nMOS
トランジスタよりなるYスイッチN211と、スイッチN212
を介してＩ／Ｏ線に接続される。YスイッチN201のゲー
トにはＹ選択信号YA１が接続され、スイッチN202のゲー
トには制御信号CS１が入力される。YスイッチN211のゲ
ートにはＹ選択信号YA2が接続され、スイッチN212のゲ
ートには制御信号CS2をインバータI３で反転した信号が
入力される。センスアンプSA3が接続されるビット線BL3
は、nMOSトランジスタよりなるYスイッチN301と、スイ
ッチN302を介してＩ／Ｏ線に接続されるとともに、nMOS
トランジスタよりなるYスイッチN311と、スイッチN312
を介してＩ／Ｏ線に接続される。YスイッチN301のゲー
トにはＹ選択信号YA2が接続され、スイッチN302のゲー
トには制御信号CS２が入力される。YスイッチN311のゲ
ートにはＹ選択信号YA3が接続され、スイッチN312のゲ
ートには制御信号CS3をインバータI4で反転した信号が
入力される。センスアンプSA4が接続されるビット線BL4
は、nMOSトランジスタよりなるYスイッチN401と、スイ
ッチN402を介してＩ／Ｏ線に接続され、YスイッチN401
のゲートにはＹ選択信号YA3が接続され、スイッチN402
のゲートには制御信号CS3が入力される。
【００５８】図３は、制御回路１２の構成の一例を示す
図である。置換情報用セルの内容を保持するための揮発
性のメモリセルを1個以上（RMC0〜RMCj）含む。制御回
路１２は、制御信号CS0〜CSjをＹ選択回路１１に出力す
る。メモリセルRMC０は、入力と出力ノードが接続され
た二つのインバータINV21、INV22と、DR0、/DR0（置換
情報用セルMCRA0に接続されるセンスアンプの出力）に
一端が接続され、他端が、インバータの接続点ノードに
それぞれ接続され、ゲートがWLCに接続されたｎMOSトラ
ンスファトランジスタN21、N22を備え、ｎMOSトランス
ファトランジスタＮ２１とインバータの入力と出力の接
続点ノードとの接続点から制御信号CS0が取り出され
る。DRk、/DRkを入力し、制御信号CSkを出力する他のメ
モリセルRMCk（k=1〜j）も同様な構成とされる。
図である。置換情報用セルの内容を保持するための揮発
性のメモリセルを1個以上（RMC0〜RMCj）含む。制御回
路１２は、制御信号CS0〜CSjをＹ選択回路１１に出力す
る。メモリセルRMC０は、入力と出力ノードが接続され
た二つのインバータINV21、INV22と、DR0、/DR0（置換
情報用セルMCRA0に接続されるセンスアンプの出力）に
一端が接続され、他端が、インバータの接続点ノードに
それぞれ接続され、ゲートがWLCに接続されたｎMOSトラ
ンスファトランジスタN21、N22を備え、ｎMOSトランス
ファトランジスタＮ２１とインバータの入力と出力の接
続点ノードとの接続点から制御信号CS0が取り出され
る。DRk、/DRkを入力し、制御信号CSkを出力する他のメ
モリセルRMCk（k=1〜j）も同様な構成とされる。
【００５９】図２に示すように、2番目のカラムに不良
メモリセル（セル2）が含まれている場合、制御信号0番
目から１番目ＣＳ０、ＣＳ１までが“L”（lowレベ
ル）、それ以外が“H”（highレベル）となるように、
置換情報を、予めプログラムしておく。
メモリセル（セル2）が含まれている場合、制御信号0番
目から１番目ＣＳ０、ＣＳ１までが“L”（lowレベ
ル）、それ以外が“H”（highレベル）となるように、
置換情報を、予めプログラムしておく。
【００６０】図４は、図１の回路の動作を示すタイミン
グ図である。図４には、図１の置換情報記憶用メモリセ
ルトランジスタに接続されたワード線WLR、メモリセル
トランジスタに接続されたワード線WLｘ、置換情報記憶
用メモリセルに接続されたプレート線PLR、プレート線P
Lｘ、センスアンプ活性化信号SAP、y番目のビット線BLT
y、BLNy、WLC（図３参照）、Ｙ選択信号の信号波形が示
されている。
グ図である。図４には、図１の置換情報記憶用メモリセ
ルトランジスタに接続されたワード線WLR、メモリセル
トランジスタに接続されたワード線WLｘ、置換情報記憶
用メモリセルに接続されたプレート線PLR、プレート線P
Lｘ、センスアンプ活性化信号SAP、y番目のビット線BLT
y、BLNy、WLC（図３参照）、Ｙ選択信号の信号波形が示
されている。
【００６１】チップに電源が投入され、電源が安定した
後に、一度だけ、置換情報記憶用メモリセルを読み出
す。置換情報記憶用メモリセル群に接続するワード線WL
Rを選択し、プレート線PLRを“H”レベルとすること
で、y番目のメモリセルの内容が、y番目のビット線BLT
y、BLNyに信号電圧として読み出される。
後に、一度だけ、置換情報記憶用メモリセルを読み出
す。置換情報記憶用メモリセル群に接続するワード線WL
Rを選択し、プレート線PLRを“H”レベルとすること
で、y番目のメモリセルの内容が、y番目のビット線BLT
y、BLNyに信号電圧として読み出される。
【００６２】センスアンプ活性化信号SAPを“H”とし
て、信号電圧を増幅する。
て、信号電圧を増幅する。
【００６３】増幅された読み出し信号電圧は、信号線DR
yにより制御回路１２に転送され、WLC信号を“H”とす
ることにより、制御回路１２の記憶回路RMCyに書き込ま
れ、保持される。
yにより制御回路１２に転送され、WLC信号を“H”とす
ることにより、制御回路１２の記憶回路RMCyに書き込ま
れ、保持される。
【００６４】2番目のサイクル以降は通常のメモリセル
がアクセスされ、置換情報セルにはアクセスされない。
がアクセスされ、置換情報セルにはアクセスされない。
【００６５】図２に示すようなカラムの置換の場合、制
御信号により３番目のカラムが２番目のカラムとして、
冗長カラムが３番目のカラムとして動作する。制御信号
CS1が'L'であるためスイッチN202がオフし、CS2が'H'で
あるためスイッチN212もオフし、セル２に接続するビッ
ト線BL2は、Ｉ／Ｏ線から切り離され、Ｙ選択信号YA2
が'H'のとき、YスイッチN301がオンし、ビット線BL3、
すなわち３番目のカラムが選択され、Ｙ選択信号YA3が'
H'のとき、YスイッチN401がオンし、ビット線BL4、すな
わち４番目のカラム（冗長カラム）が選択される。
御信号により３番目のカラムが２番目のカラムとして、
冗長カラムが３番目のカラムとして動作する。制御信号
CS1が'L'であるためスイッチN202がオフし、CS2が'H'で
あるためスイッチN212もオフし、セル２に接続するビッ
ト線BL2は、Ｉ／Ｏ線から切り離され、Ｙ選択信号YA2
が'H'のとき、YスイッチN301がオンし、ビット線BL3、
すなわち３番目のカラムが選択され、Ｙ選択信号YA3が'
H'のとき、YスイッチN401がオンし、ビット線BL4、すな
わち４番目のカラム（冗長カラム）が選択される。
【００６６】このように、従来、フューズで記録してい
た置換情報を、強誘電体メモリセル（MCRA0〜MCRAj+1）
に記録し、置換情報を記憶する強誘電体メモリセル(置
換情報セル)をメモリセルアレイ１０内に配置したこと
で、置換情報セルの読み出し／書き込みは、通常のメモ
リセルと同等にできる。よって、専用の書き込み／読み
出し回路の搭載による面積オーバヘッドを抑制できる。
た置換情報を、強誘電体メモリセル（MCRA0〜MCRAj+1）
に記録し、置換情報を記憶する強誘電体メモリセル(置
換情報セル)をメモリセルアレイ１０内に配置したこと
で、置換情報セルの読み出し／書き込みは、通常のメモ
リセルと同等にできる。よって、専用の書き込み／読み
出し回路の搭載による面積オーバヘッドを抑制できる。
【００６７】さらに、置換情報セル（MCRA0〜MCRAj+1）
を、一本のワード線ＷＬＲ上に配置し、置換情報を、チ
ップの電源が投入された最初の一回のみとすることによ
り、疲労やインプリントなどによる置換情報メモリセル
の特性劣化は起こらない。
を、一本のワード線ＷＬＲ上に配置し、置換情報を、チ
ップの電源が投入された最初の一回のみとすることによ
り、疲労やインプリントなどによる置換情報メモリセル
の特性劣化は起こらない。
【００６８】一般に、チップの電源が投入され、安定す
るまでは、数十us（マイクロ秒）から数百usかかる。強
誘電体メモリの読み出し／書き込みサイクルは、100ns
（ナノ秒）程度と高速であることから、最初の一回のア
クセス程度では、システム全体のパフォーマンス低下に
はつながらない。
るまでは、数十us（マイクロ秒）から数百usかかる。強
誘電体メモリの読み出し／書き込みサイクルは、100ns
（ナノ秒）程度と高速であることから、最初の一回のア
クセス程度では、システム全体のパフォーマンス低下に
はつながらない。
【００６９】また、不良カラムの置換に関して、予め置
換情報を読み出して、Ｙ選択回路１１を制御し、不良カ
ラムを置き換えておくので、Ｙ選択信号と不良カラムア
ドレスとを比較する必要はない。従って、アドレス比較
回路が不要とされ、アドレス置換動作によるアクセス時
間のオーバヘッドは生じない。
換情報を読み出して、Ｙ選択回路１１を制御し、不良カ
ラムを置き換えておくので、Ｙ選択信号と不良カラムア
ドレスとを比較する必要はない。従って、アドレス比較
回路が不要とされ、アドレス置換動作によるアクセス時
間のオーバヘッドは生じない。
【００７０】すなわち、本発明によれば、冗長回路搭載
によるチップ面積の増加が少なく、高速で高い信頼性を
持った不良メモリセル救済回路を実現でき、強誘電体メ
モリのチップ歩留りを大幅に向上させることができる。
によるチップ面積の増加が少なく、高速で高い信頼性を
持った不良メモリセル救済回路を実現でき、強誘電体メ
モリのチップ歩留りを大幅に向上させることができる。
【００７１】次に、本発明に係る半導体記憶装置の第２
の実施例について説明する。図５は、本発明に係る半導
体記憶装置の第２の実施例の構成を示すものである。第
２の実施例において、メモリアレイ１０の構成および制
御回路１２は、第１の実施例と同じである。また、不良
セルの置換動作も第１の実施例と同じである。ただし、
Ｙ選択回路１１の構成が異なっており、多ビットの入出
力に対応することができる。
の実施例について説明する。図５は、本発明に係る半導
体記憶装置の第２の実施例の構成を示すものである。第
２の実施例において、メモリアレイ１０の構成および制
御回路１２は、第１の実施例と同じである。また、不良
セルの置換動作も第１の実施例と同じである。ただし、
Ｙ選択回路１１の構成が異なっており、多ビットの入出
力に対応することができる。
【００７２】図６に示すように、Ｙ選択信号によって、
複数のビット線が同時に複数のＩ／Ｏ線に接続される。
なお、図６も、あくまで説明の簡単化のため、センスア
ンプは省かれており、またビット線、Ｉ/Ｏ線も相補で
はなく１本としている。
複数のビット線が同時に複数のＩ／Ｏ線に接続される。
なお、図６も、あくまで説明の簡単化のため、センスア
ンプは省かれており、またビット線、Ｉ/Ｏ線も相補で
はなく１本としている。
【００７３】センスアンプSA0が接続されるビット線BL0
は、nMOSトランジスタよりなるYスイッチN001と、スイ
ッチN002を介してI/O-0線に接続され、YスイッチN001の
ゲートにはＹ選択信号YA0が接続され、スイッチN002の
ゲートには制御信号CS0をインバータI1で反転した信号
が入力される。センスアンプSA1が接続されるビット線B
L1は、nMOSトランジスタよりなるYスイッチN101とスイ
ッチN102を介してI/O-0線に接続されるとともに、nMOS
トランジスタよりなるYスイッチN111とスイッチN112を
介してI/O-1線に接続される。YスイッチN101，N111のゲ
ートにはＹ選択信号YA0が接続され、スイッチN102のゲ
ートには制御信号CS0が入力され、スイッチN112のゲー
トには制御信号CS1をインバータI2で反転した信号が入
力される。センスアンプSA2が接続されるビット線BL2
は、nMOSトランジスタよりなるYスイッチN201と、スイ
ッチN202を介してI/O-1線に接続されるとともに、nMOS
トランジスタよりなるYスイッチN211と、スイッチN212
を介してI/O-0線に接続される。YスイッチN201のゲート
にはＹ選択信号YA0が接続され、スイッチN202のゲート
には制御信号CS１が入力される。YスイッチN２11のゲー
トはＹ選択信号YA1が接続され、スイッチN２12のゲート
には制御信号CS2をインバータI３で反転した信号が入力
される。センスアンプSA3が接続されるビット線BL3は、
nMOSトランジスタよりなるYスイッチN301と、スイッチN
302を介してI/O-0線に接続されるとともに、nMOSトラン
ジスタよりなるYスイッチN311と、スイッチN312を介し
てI/O-1線に接続される。YスイッチN301のゲートはＹ選
択信号YA1が接続され、スイッチN302のゲートには制御
信号CS2が入力される。YスイッチN311のゲートにはＹ選
択信号YA1が接続され、スイッチN312のゲートには制御
信号CS3をインバータI4で反転した信号が入力される。
センスアンプSA4が接続されるビット線BL4は、nMOSトラ
ンジスタよりなるYスイッチN401と、スイッチN402を介
してI/O-1線に接続され、YスイッチN401のゲートにはＹ
選択信号YA1が接続され、スイッチN402のゲートには制
御信号CS３が入力される。
は、nMOSトランジスタよりなるYスイッチN001と、スイ
ッチN002を介してI/O-0線に接続され、YスイッチN001の
ゲートにはＹ選択信号YA0が接続され、スイッチN002の
ゲートには制御信号CS0をインバータI1で反転した信号
が入力される。センスアンプSA1が接続されるビット線B
L1は、nMOSトランジスタよりなるYスイッチN101とスイ
ッチN102を介してI/O-0線に接続されるとともに、nMOS
トランジスタよりなるYスイッチN111とスイッチN112を
介してI/O-1線に接続される。YスイッチN101，N111のゲ
ートにはＹ選択信号YA0が接続され、スイッチN102のゲ
ートには制御信号CS0が入力され、スイッチN112のゲー
トには制御信号CS1をインバータI2で反転した信号が入
力される。センスアンプSA2が接続されるビット線BL2
は、nMOSトランジスタよりなるYスイッチN201と、スイ
ッチN202を介してI/O-1線に接続されるとともに、nMOS
トランジスタよりなるYスイッチN211と、スイッチN212
を介してI/O-0線に接続される。YスイッチN201のゲート
にはＹ選択信号YA0が接続され、スイッチN202のゲート
には制御信号CS１が入力される。YスイッチN２11のゲー
トはＹ選択信号YA1が接続され、スイッチN２12のゲート
には制御信号CS2をインバータI３で反転した信号が入力
される。センスアンプSA3が接続されるビット線BL3は、
nMOSトランジスタよりなるYスイッチN301と、スイッチN
302を介してI/O-0線に接続されるとともに、nMOSトラン
ジスタよりなるYスイッチN311と、スイッチN312を介し
てI/O-1線に接続される。YスイッチN301のゲートはＹ選
択信号YA1が接続され、スイッチN302のゲートには制御
信号CS2が入力される。YスイッチN311のゲートにはＹ選
択信号YA1が接続され、スイッチN312のゲートには制御
信号CS3をインバータI4で反転した信号が入力される。
センスアンプSA4が接続されるビット線BL4は、nMOSトラ
ンジスタよりなるYスイッチN401と、スイッチN402を介
してI/O-1線に接続され、YスイッチN401のゲートにはＹ
選択信号YA1が接続され、スイッチN402のゲートには制
御信号CS３が入力される。
【００７４】制御信号CS0〜CS3＝”LLLL"のとき、Ｙ選
択信号YA0が“H”のとき、ビット線BL0、BL1のカラムが
それぞれI/O-0，I/O-1線に接続し、YA1が“H”のとき、
BL2、BL3のカラムがI/O-0，I/O-1線に接続される。
択信号YA0が“H”のとき、ビット線BL0、BL1のカラムが
それぞれI/O-0，I/O-1線に接続し、YA1が“H”のとき、
BL2、BL3のカラムがI/O-0，I/O-1線に接続される。
【００７５】セル２が不良のとき、CS0〜CS3＝”LLHH"
とされ、YA1が“H”のときビット線BL2のカラムはＩ／
Ｏ線に接続されず、ビット線BL3、BLRのカラムがI/O-
0，I/O-1線に接続される。
とされ、YA1が“H”のときビット線BL2のカラムはＩ／
Ｏ線に接続されず、ビット線BL3、BLRのカラムがI/O-
0，I/O-1線に接続される。
【００７６】この構成は、多ビットの入出力端子を持つ
記憶装置において、同時に動作させるサブアレイの数を
１つのみに限定することができ、低消費電力を実現する
ことができる。
記憶装置において、同時に動作させるサブアレイの数を
１つのみに限定することができ、低消費電力を実現する
ことができる。
【００７７】次に本発明に係る半導体記憶装置の第３の
実施例について説明する。図７は、本発明の第３の実施
例の構成を示すものである。本実施例において、メモリ
アレイの構成は、前記第１及び第２の実施例とほぼ同じ
であるが、制御回路１２の構成が相違している。
実施例について説明する。図７は、本発明の第３の実施
例の構成を示すものである。本実施例において、メモリ
アレイの構成は、前記第１及び第２の実施例とほぼ同じ
であるが、制御回路１２の構成が相違している。
【００７８】図８は、本実施例の制御回路１２の構成を
示す図である。図８に示すように、制御回路１２は、置
換情報を記憶する揮発性のメモリセルRMC0〜RMC63とデ
コーダ１４とを備えて構成されている。RMC０は、入力
と出力ノードが接続された二つのインバータINV21、INV
22（ラッチをなす）と、相補信号DR0、/DR0（置換情報
用セルMCRA0に接続されるセンスアンプの出力）に一端
が接続され、他端が、インバータの接続点ノードにそれ
ぞれ接続され、ゲートがWLCに接続されたｎMOSトランス
ファトランジスタN21、N22を備え、インバータの入力と
出力の接続点ノードとデコーダ１４との間にXアドレス
のデコード信号XA0がゲートに接続されるｎMOSトランジ
スタN23、N24を備えている。DRj、/DRjを入力し、XAkを
入力とする他のメモリセルRMCj（j=１〜63）(K=0〜7)も
同様な構成とされる。デコーダ１４から、制御信号CS0
〜CS63が出力される。
示す図である。図８に示すように、制御回路１２は、置
換情報を記憶する揮発性のメモリセルRMC0〜RMC63とデ
コーダ１４とを備えて構成されている。RMC０は、入力
と出力ノードが接続された二つのインバータINV21、INV
22（ラッチをなす）と、相補信号DR0、/DR0（置換情報
用セルMCRA0に接続されるセンスアンプの出力）に一端
が接続され、他端が、インバータの接続点ノードにそれ
ぞれ接続され、ゲートがWLCに接続されたｎMOSトランス
ファトランジスタN21、N22を備え、インバータの入力と
出力の接続点ノードとデコーダ１４との間にXアドレス
のデコード信号XA0がゲートに接続されるｎMOSトランジ
スタN23、N24を備えている。DRj、/DRjを入力し、XAkを
入力とする他のメモリセルRMCj（j=１〜63）(K=0〜7)も
同様な構成とされる。デコーダ１４から、制御信号CS0
〜CS63が出力される。
【００７９】また、置換情報は、前記第１及び第２の実
施例では、Ｙ選択回路１１の制御信号（CS0〜CSｊ）そ
のものであったが、本実施例では、不良メモリセルを含
むカラムのアドレスを置換情報とする。
施例では、Ｙ選択回路１１の制御信号（CS0〜CSｊ）そ
のものであったが、本実施例では、不良メモリセルを含
むカラムのアドレスを置換情報とする。
【００８０】また、本実施例においては、メモリセルア
レイは、ワード線２５７本、ビット線対（BLT，BLN）の
数を６５として説明するが、他の構成であっても良い。
レイは、ワード線２５７本、ビット線対（BLT，BLN）の
数を６５として説明するが、他の構成であっても良い。
【００８１】図７において、冗長カラムを除く６４カラ
ムのアドレスを表現するには６ビットあればよいので、
置換情報は、アドレスと置換の有無を示す１ビットを加
えた７ビット分の領域があれば十分である。
ムのアドレスを表現するには６ビットあればよいので、
置換情報は、アドレスと置換の有無を示す１ビットを加
えた７ビット分の領域があれば十分である。
【００８２】置換情報を記録できる領域は、６４ビット
あるので、置換情報を８つ分記録できる。
あるので、置換情報を８つ分記録できる。
【００８３】そこで、図９に示すように、２５６本のワ
ード線を、３２本ずつ８つのグループに分け、これらを
置換情報と対応させる。すなわち、ワード線３２本ごと
に置き換えるカラムを変えることができ、不良メモリセ
ルが同じカラム上にない場合でも、救済が可能となる。
ード線を、３２本ずつ８つのグループに分け、これらを
置換情報と対応させる。すなわち、ワード線３２本ごと
に置き換えるカラムを変えることができ、不良メモリセ
ルが同じカラム上にない場合でも、救済が可能となる。
【００８４】図８に示す制御回路において、揮発性メモ
リセルは、６４ビットのうち、アクセスされるワード線
の領域に対応した８ビット分の置換情報が選択される。
リセルは、６４ビットのうち、アクセスされるワード線
の領域に対応した８ビット分の置換情報が選択される。
【００８５】置換情報の選択は、ワード線を選択するX
アドレスを利用する。XA0〜XA7は、ワード線の８つの領
域を示す３ビットのアドレス信号を、８ビットにデコー
ドし、タイミング信号と論理積（AND）を取った信号で
ある。また、デコーダ（DEC）１４は、８ビットの置換
情報を基に、制御信号CS0〜CS63を生成する。
アドレスを利用する。XA0〜XA7は、ワード線の８つの領
域を示す３ビットのアドレス信号を、８ビットにデコー
ドし、タイミング信号と論理積（AND）を取った信号で
ある。また、デコーダ（DEC）１４は、８ビットの置換
情報を基に、制御信号CS0〜CS63を生成する。
【００８６】制御信号は、前記第１及び第２の実施例と
同様、0番目から不良カラム番号−１番目までが“L”、
それ以外が“H”となる信号である。また、置き換えな
い場合は、全て“L”である。
同様、0番目から不良カラム番号−１番目までが“L”、
それ以外が“H”となる信号である。また、置き換えな
い場合は、全て“L”である。
【００８７】次に、図７に示した回路の動作について図
１０を用いて説明する。置換情報記憶セルの読み出し
は、前記第１及び第２の実施例と同様である。また、２
番目のサイクル以降は通常のメモリセルがアクセスさ
れ、置換情報セルには、アクセスされない。
１０を用いて説明する。置換情報記憶セルの読み出し
は、前記第１及び第２の実施例と同様である。また、２
番目のサイクル以降は通常のメモリセルがアクセスさ
れ、置換情報セルには、アクセスされない。
【００８８】RMC0〜RMC63に読み出された置換情報の選
択は、Xアドレスが確定した時点で可能となるため、デ
コーダDECは、ワード線WLxが活性化された時点で動作を
開始する。
択は、Xアドレスが確定した時点で可能となるため、デ
コーダDECは、ワード線WLxが活性化された時点で動作を
開始する。
【００８９】Ｙ選択信号が“H”となり、メモリセルか
ら読み出されたデータがＩ／Ｏ線を通じて外部に出力、
もしくは外部からの書き込みデータがＩ／Ｏ線を通じて
メモリセルに書き込まれ、再び“L”となった時点で、
制御回路１２の動作を終了する。
ら読み出されたデータがＩ／Ｏ線を通じて外部に出力、
もしくは外部からの書き込みデータがＩ／Ｏ線を通じて
メモリセルに書き込まれ、再び“L”となった時点で、
制御回路１２の動作を終了する。
【００９０】ワード線が“H”となってから、Ｙ選択信
号が“H”となるまでの間を制御信号のデコード時間と
して使う。
号が“H”となるまでの間を制御信号のデコード時間と
して使う。
【００９１】従って、本実施例によれば、ワード線のグ
ループ毎に置換可能なカラムを設定できるため、複数の
不良メモリセルが異なるカラムに存在していても救済可
能である。本実施例では、少なくとも各ワード線のグル
ープで１ビット、合計8ビットの不良メモリセルを救済
することができる。
ループ毎に置換可能なカラムを設定できるため、複数の
不良メモリセルが異なるカラムに存在していても救済可
能である。本実施例では、少なくとも各ワード線のグル
ープで１ビット、合計8ビットの不良メモリセルを救済
することができる。
【００９２】また、置換カラムアドレスから置換制御信
号への変換は、制御回路１２の動作がワード線の動作と
同時に開始できるため、Ｙ選択回路１１が動作開始する
までの時間を利用できる。
号への変換は、制御回路１２の動作がワード線の動作と
同時に開始できるため、Ｙ選択回路１１が動作開始する
までの時間を利用できる。
【００９３】さらに、制御信号を生成後のＹ選択回路１
１の動作は、前記第１及び第２の実施例と同じであるこ
とから、本実施例においても、カラム置換動作によるア
クセス時間のオーバヘッドは生じない。
１の動作は、前記第１及び第２の実施例と同じであるこ
とから、本実施例においても、カラム置換動作によるア
クセス時間のオーバヘッドは生じない。
【００９４】また、本実施例では、６４カラムのメモリ
セルアレイを想定したが、他の構成であってもよいこと
は勿論である。例えば１２８カラムのアレイの場合は、
置換情報として、８ビット必要となる。
セルアレイを想定したが、他の構成であってもよいこと
は勿論である。例えば１２８カラムのアレイの場合は、
置換情報として、８ビット必要となる。
【００９５】置換情報用メモリセルとして、１２８ビッ
ト利用できるので、ワード線を１６領域にまで分割でき
る。従って、少なくとも１６ビットの不良メモリセルが
救済できる。
ト利用できるので、ワード線を１６領域にまで分割でき
る。従って、少なくとも１６ビットの不良メモリセルが
救済できる。
【００９６】次に、本発明に係る半導体記憶装置の第４
の実施例について説明する。図１１は、本発明の第４の
実施例の構成を示す図である。図１１を参照すると、本
実施例において、サブアレイsubarray0は、メモリセル
アレイMA1と、複数のセンスアンプ(SA0〜SAj+1)から構
成されており、メモリセルアレイMA1は、複数のメモリ
セル（MC00〜MCij）と、1カラム分の冗長メモリセル（M
C0j+1〜MCij+1）と、1ワード線分の置換情報記憶用のメ
モリセル（MCRA0〜MCRAj+1）を含んでいる。
の実施例について説明する。図１１は、本発明の第４の
実施例の構成を示す図である。図１１を参照すると、本
実施例において、サブアレイsubarray0は、メモリセル
アレイMA1と、複数のセンスアンプ(SA0〜SAj+1)から構
成されており、メモリセルアレイMA1は、複数のメモリ
セル（MC00〜MCij）と、1カラム分の冗長メモリセル（M
C0j+1〜MCij+1）と、1ワード線分の置換情報記憶用のメ
モリセル（MCRA0〜MCRAj+1）を含んでいる。
【００９７】また、トランスファゲート（TG00、TG10〜
TG0j+1、TG1j+1）が、置換情報記憶用メモリセルと、メ
モリセル（MC00〜MCij）及び冗長メモリセル（MC0j+1〜
MCij+1）との間に設けられており、信号ETGにより、メ
モリセル（MC00〜MCij）、及び冗長メモリセル（MC0j+1
〜MCij+1）をセンスアンプ（SA0〜SAj+1）から切り離す
ことができる。
TG0j+1、TG1j+1）が、置換情報記憶用メモリセルと、メ
モリセル（MC00〜MCij）及び冗長メモリセル（MC0j+1〜
MCij+1）との間に設けられており、信号ETGにより、メ
モリセル（MC00〜MCij）、及び冗長メモリセル（MC0j+1
〜MCij+1）をセンスアンプ（SA0〜SAj+1）から切り離す
ことができる。
【００９８】ビット線は、接続されるメモリセル数に応
じた寄生容量を持っており、（Cbb00、Cbb10）〜（Cbb0
j+1、Cbb1j+1）は、（Cba00、Cba10）〜（Cba0j+1、Cba
1j+1）に比べてずっと小さい。
じた寄生容量を持っており、（Cbb00、Cbb10）〜（Cbb0
j+1、Cbb1j+1）は、（Cba00、Cba10）〜（Cba0j+1、Cba
1j+1）に比べてずっと小さい。
【００９９】また、Ｙ選択回路11-0、11-1は、前記第１
及び第２の実施例のY選択回路１１と同じものである。
また、サブアレイsubarray1もsubarray0と同じ構成であ
る。
及び第２の実施例のY選択回路１１と同じものである。
また、サブアレイsubarray1もsubarray0と同じ構成であ
る。
【０１００】図１１に示すように、本実施例では、カラ
ムの入れ換えを制御する制御回路はない。Ｙ選択回路１
１の制御信号CS00〜CS0j及びCS10〜CS1jは、隣接のサブ
アレイより供給される。
ムの入れ換えを制御する制御回路はない。Ｙ選択回路１
１の制御信号CS00〜CS0j及びCS10〜CS1jは、隣接のサブ
アレイより供給される。
【０１０１】すなわち、サブアレイを２つペアにし、置
換情報記憶用セルは、隣のサブアレイの置換情報を記憶
する。制御信号を隣のサブアレイに供給するために、２
つのサブアレイ間でのみ使用するローカルなj+1ビット
の幅を持つバス（bus）１３を設け、２つのサブアレイ
を接続する。
換情報記憶用セルは、隣のサブアレイの置換情報を記憶
する。制御信号を隣のサブアレイに供給するために、２
つのサブアレイ間でのみ使用するローカルなj+1ビット
の幅を持つバス（bus）１３を設け、２つのサブアレイ
を接続する。
【０１０２】次に、図１１に示した回路の動作について
図１２を用いて説明する。なお、図１２では、サブアレ
イsubarray0側のメモリアクセスを行った場合を説明し
ている。すなわち、カラムの置換情報は、サブアレイsu
barray1より供給される。
図１２を用いて説明する。なお、図１２では、サブアレ
イsubarray0側のメモリアクセスを行った場合を説明し
ている。すなわち、カラムの置換情報は、サブアレイsu
barray1より供給される。
【０１０３】subarray0側のx番目のワード線WLxがアク
セスされる場合、それと同時に、subarray1の置換情報
セルに接続されるワード線WLRが“H”となる。
セスされる場合、それと同時に、subarray1の置換情報
セルに接続されるワード線WLRが“H”となる。
【０１０４】トランスファゲート制御信号ETGは、subar
ray0側は“H”とし、subarray1側は“L”とする。subar
ray0側のメモリセルは、プレート線PLx、センスアンプ
活性化信号SAPの順で“H”とすることで、読み出しが行
われるのに対し、subarray1側では、プレート線PLRを
“L”のままで、センスアンプ活性化信号SAPを“H”と
する。
ray0側は“H”とし、subarray1側は“L”とする。subar
ray0側のメモリセルは、プレート線PLx、センスアンプ
活性化信号SAPの順で“H”とすることで、読み出しが行
われるのに対し、subarray1側では、プレート線PLRを
“L”のままで、センスアンプ活性化信号SAPを“H”と
する。
【０１０５】図１３に示すように、２トランジスタ２キ
ャパシタ型メモリセルでは、一方の強誘電体容量はＡの
状態、もう一方の容量はＢの状態でデータを記憶する。
ャパシタ型メモリセルでは、一方の強誘電体容量はＡの
状態、もう一方の容量はＢの状態でデータを記憶する。
【０１０６】センスアンプ活性化信号SAPが“H”となっ
て容量に電圧が印加され始めると、Ａの状態の容量は容
量値が小さく（Cfa）、Ｂの状態の容量は容量値が大き
い（Cfb）。
て容量に電圧が印加され始めると、Ａの状態の容量は容
量値が小さく（Cfa）、Ｂの状態の容量は容量値が大き
い（Cfb）。
【０１０７】センスアンプが、図１４に示すようなラッ
チ型センスアンプである場合（センスアンプ活性化信号
SAPとGND間に直列接続されたpMOSおよびnMOSトランジス
タMP1、MN1のCMOSインバータと、pMOSおよびnMOSトラン
ジスタMP2、MN2のCMOSインバータの入力と出力が互いに
接続され、ビット線対BLT、BLN接続される）、２つのpM
OSおよびnMOSトランジスタは、サイズが互いに等しく、
また、ビット線BLN、BLTは初期状態がGND（グランド電
位）であるため、２つのpMOSトランジスタMP1、MP2に流
れる電流は等しい。しかしながら、両ビット線に接続さ
れる強誘電体容量の容量値が異なるため、容量値の小さ
い側のビット線の方が、より早く電圧が上昇する。
チ型センスアンプである場合（センスアンプ活性化信号
SAPとGND間に直列接続されたpMOSおよびnMOSトランジス
タMP1、MN1のCMOSインバータと、pMOSおよびnMOSトラン
ジスタMP2、MN2のCMOSインバータの入力と出力が互いに
接続され、ビット線対BLT、BLN接続される）、２つのpM
OSおよびnMOSトランジスタは、サイズが互いに等しく、
また、ビット線BLN、BLTは初期状態がGND（グランド電
位）であるため、２つのpMOSトランジスタMP1、MP2に流
れる電流は等しい。しかしながら、両ビット線に接続さ
れる強誘電体容量の容量値が異なるため、容量値の小さ
い側のビット線の方が、より早く電圧が上昇する。
【０１０８】より詳しくは、センスアンプのpMOSトラン
ジスタが充電する容量値は、一方のビット線では、Cfa+
Cbb、もう一方では、Cfb+Cbbであることから、V=It/Cよ
り、ある時点でのビット線の電位は、容量の小さい側が
より高く、従って、ビット線間に電圧差（信号電圧）が
生成される。
ジスタが充電する容量値は、一方のビット線では、Cfa+
Cbb、もう一方では、Cfb+Cbbであることから、V=It/Cよ
り、ある時点でのビット線の電位は、容量の小さい側が
より高く、従って、ビット線間に電圧差（信号電圧）が
生成される。
【０１０９】ビット線電圧が次第に上昇し、nMOSトラン
ジスタのVtを超え、nMOSトランジスタ側も動作し始める
と、信号電圧は増幅され読み出しが完了する。この読み
出し方法では、ビット線の寄生容量はむしろ小さい方が
よい。subarray1側ではビット線容量が、非常に小さい
ので、センスアンプの動作は非常に速くなる。
ジスタのVtを超え、nMOSトランジスタ側も動作し始める
と、信号電圧は増幅され読み出しが完了する。この読み
出し方法では、ビット線の寄生容量はむしろ小さい方が
よい。subarray1側ではビット線容量が、非常に小さい
ので、センスアンプの動作は非常に速くなる。
【０１１０】読み出し時にプレート線を駆動しないこ
と、センスアンプの動作が速いことから、置換情報セル
の読み出しは、通常セルの読み出しよりも、tだけ早く
完了する。
と、センスアンプの動作が速いことから、置換情報セル
の読み出しは、通常セルの読み出しよりも、tだけ早く
完了する。
【０１１１】subarray1側で読み出された置換情報DR10
〜DR1jを、subarray0側のＹ選択回路１１−０に供給
し、subarray0側のＹ選択回路１１−０は、供給された
制御信号CS00〜CS0jによって、不良カラムを置換、正常
なカラムを選択する。
〜DR1jを、subarray0側のＹ選択回路１１−０に供給
し、subarray0側のＹ選択回路１１−０は、供給された
制御信号CS00〜CS0jによって、不良カラムを置換、正常
なカラムを選択する。
【０１１２】なお、subarray1側のメモリセルをアクセ
スする場合は、置換情報は、subarray0が供給する。
スする場合は、置換情報は、subarray0が供給する。
【０１１３】従って、本実施例によれば、置換情報セル
の内容を一時的に保持するための揮発性のメモリセルが
必要ないため、不良メモリセル置換回路搭載によるチッ
プ面積の増加をさらに抑制することができる。
の内容を一時的に保持するための揮発性のメモリセルが
必要ないため、不良メモリセル置換回路搭載によるチッ
プ面積の増加をさらに抑制することができる。
【０１１４】また、チップの電源投入時に、置換情報を
読み出す動作が必要ない。
読み出す動作が必要ない。
【０１１５】前記第１〜第３の実施例では、置換情報の
読み出し動作は、電源が投入されたことを検出して読み
出し動作を行わせる回路を強誘電体記憶装置に組み込
む、もしくはCPUと混載してソフトウェアで実行する方
法を取る必要がある。
読み出し動作は、電源が投入されたことを検出して読み
出し動作を行わせる回路を強誘電体記憶装置に組み込
む、もしくはCPUと混載してソフトウェアで実行する方
法を取る必要がある。
【０１１６】しかしながら、本実施例においては、いず
れも必要ないため、システムが簡単になる。
れも必要ないため、システムが簡単になる。
【０１１７】また、置換情報記憶用メモリセルの読み出
しでは、強誘電体の容量値に比較してビット線容量値は
無視できる程度でしかないため、ビット線容量のアンバ
ランスや、長配線のビット線が受けるカップリングノイ
ズを最小限に抑制できる。
しでは、強誘電体の容量値に比較してビット線容量値は
無視できる程度でしかないため、ビット線容量のアンバ
ランスや、長配線のビット線が受けるカップリングノイ
ズを最小限に抑制できる。
【０１１８】すなわち、置換情報記憶用メモリセルの特
性劣化が起きても、十分に読み出しを行うことが可能で
あるため、毎サイクル読み出すことによって、信頼性が
低下することはない。
性劣化が起きても、十分に読み出しを行うことが可能で
あるため、毎サイクル読み出すことによって、信頼性が
低下することはない。
【０１１９】次に、本発明に係る半導体記憶装置の第５
の実施例について説明する。図１５は、本発明の第５の
実施例の構成を示す図である。本実施例では、メモリア
レイの構成は、ワード線257本、ビット線対数65とし
た。他の構成であっても良い。トランスファゲートの配
置は、第４の実施例と同じである。
の実施例について説明する。図１５は、本発明の第５の
実施例の構成を示す図である。本実施例では、メモリア
レイの構成は、ワード線257本、ビット線対数65とし
た。他の構成であっても良い。トランスファゲートの配
置は、第４の実施例と同じである。
【０１２０】制御回路１２は、図１６に示すように、置
換情報を選択する選択回路（S0〜S7）１５０〜１５
７と、デコーダ（DEC）１６から構成されている。選択
回路（S0）１５０は、置換情報記憶用メモリセルの読出
しデータ線DR0〜DR7とバス１３の間に挿入されている８
個のｎMOSトランジスタＮ161〜N168を備え、ｎMOSトラ
ンジスタＮ161〜N168のゲートは、Xアドレスのデコード
信号XA0〜XA7が接続されている。他の選択回路（S１〜S
7）１５１〜１５７も、置換情報記憶用メモリセルの読
出しデータ線が異なる以外、同様な構成とされる。
換情報を選択する選択回路（S0〜S7）１５０〜１５
７と、デコーダ（DEC）１６から構成されている。選択
回路（S0）１５０は、置換情報記憶用メモリセルの読出
しデータ線DR0〜DR7とバス１３の間に挿入されている８
個のｎMOSトランジスタＮ161〜N168を備え、ｎMOSトラ
ンジスタＮ161〜N168のゲートは、Xアドレスのデコード
信号XA0〜XA7が接続されている。他の選択回路（S１〜S
7）１５１〜１５７も、置換情報記憶用メモリセルの読
出しデータ線が異なる以外、同様な構成とされる。
【０１２１】置換情報は、前記第３の実施例と同様、不
良メモリセルを含むカラムのアドレスとする。また、ワ
ード線のグループ分け、及び置換情報の割り当ても、前
記第３の実施例と同様である。
良メモリセルを含むカラムのアドレスとする。また、ワ
ード線のグループ分け、及び置換情報の割り当ても、前
記第３の実施例と同様である。
【０１２２】本実施例においても、前記第４の実施例と
同様に、置換情報は、ペアとなる隣のサブアレイに記録
されており、メモリセル読み出し時に、置換情報の読み
出しも同時に行う。
同様に、置換情報は、ペアとなる隣のサブアレイに記録
されており、メモリセル読み出し時に、置換情報の読み
出しも同時に行う。
【０１２３】前記第４の実施例と異なるところは、置換
情報を、不良カラムのアドレスとしたことにより、バス
（bus）１３の本数が少なくできる点である。
情報を、不良カラムのアドレスとしたことにより、バス
（bus）１３の本数が少なくできる点である。
【０１２４】次に、図１５に示した回路の動作につい
て、図１７を用いて説明する。
て、図１７を用いて説明する。
【０１２５】通常メモリセルの読み出し及び置換情報セ
ルの読み出しに関しては、前記第４の実施例と同様であ
る。相違する点は、６４ビットの置換アドレスの内、選
択信号X0〜X7によって選択された８ビット分のみが、バ
ス（bus）１３上に出力される点である。
ルの読み出しに関しては、前記第４の実施例と同様であ
る。相違する点は、６４ビットの置換アドレスの内、選
択信号X0〜X7によって選択された８ビット分のみが、バ
ス（bus）１３上に出力される点である。
【０１２６】選択信号X0〜X7は、前記第３の実施例と同
様、ワード線を選択するXアドレスを利用する。
様、ワード線を選択するXアドレスを利用する。
【０１２７】バス（bus）上に出力された置換アドレス
は、時間tのうちに、デコーダ（DEC）１６により制御信
号CS0〜CS63に変換され、Ｙ選択回路に出力される。
は、時間tのうちに、デコーダ（DEC）１６により制御信
号CS0〜CS63に変換され、Ｙ選択回路に出力される。
【０１２８】Ｙ選択回路１１−０、１１−１は、制御信
号とＹ選択信号により、読み出しもしくは書き込みされ
るカラムを選択し、Ｉ／Ｏ線に接続する。
号とＹ選択信号により、読み出しもしくは書き込みされ
るカラムを選択し、Ｉ／Ｏ線に接続する。
【０１２９】従って、本実施例によれば、前記第４の実
施例と同様、チップの電源投入時に、置換情報を読み出
す動作が必要ないため、システムがより簡単になる。
施例と同様、チップの電源投入時に、置換情報を読み出
す動作が必要ないため、システムがより簡単になる。
【０１３０】また、置換情報セルの内容を一時的に保持
するための揮発性のメモリセルが必要ないため、不良メ
モリセル救済回路搭載によるチップ面積の増加は少な
い。さらに、置換情報を供給するバスの本数を減らせる
ため、配線領域が少なくて済む。
するための揮発性のメモリセルが必要ないため、不良メ
モリセル救済回路搭載によるチップ面積の増加は少な
い。さらに、置換情報を供給するバスの本数を減らせる
ため、配線領域が少なくて済む。
【０１３１】また、置換情報の読み出しが、通常のメモ
リセルの読み出しよりも高速にできるため、置換カラム
アドレスから制御信号への変換を行う本実施例において
も、アクセス時間のオーバヘッドは生じることはない。
リセルの読み出しよりも高速にできるため、置換カラム
アドレスから制御信号への変換を行う本実施例において
も、アクセス時間のオーバヘッドは生じることはない。
【０１３２】次に本発明に係る半導体記憶装置の第６の
実施例について説明する。図１８は、本発明の第６の実
施例の構成を示す図である。図１８を参照すると、本実
施例において、メモリセルアレイMA2は、複数のメモリ
セル（MC00〜MCij）と、1カラム分の冗長メモリセル（M
C0j+1〜MCij+1）を備えて構成されている。
実施例について説明する。図１８は、本発明の第６の実
施例の構成を示す図である。図１８を参照すると、本実
施例において、メモリセルアレイMA2は、複数のメモリ
セル（MC00〜MCij）と、1カラム分の冗長メモリセル（M
C0j+1〜MCij+1）を備えて構成されている。
【０１３３】センスアンプは、各ビット線対毎に接続さ
れており、また、Ｙ選択回路１１は、図６に示す構成の
ものである。
れており、また、Ｙ選択回路１１は、図６に示す構成の
ものである。
【０１３４】制御回路１２は、j+1個の不揮発性の記憶
素子で構成されており、例えば図１９に示すような回路
からなる。図１９を参照すると、この記憶素子は、図３
に示した、揮発性メモリセルRMC0に、強誘電体容量を付
加し、プレート線PLCを付加した不揮発性SRAM（スタテ
ィックＲＡＭ）である。すなわち、メモリセルRMC０
は、入力と出力ノードが接続された二つのインバータIN
V21、INV22と、DR0、/DR0（置換情報用セルMCRA0に接続
されるセンスアンプの出力）に一端が接続され、他端
が、インバータの入出力の接続点ノードにそれぞれ接続
され、ゲートがWLCに接続されたｎMOSトランスファトラ
ンジスタN21、N22と、インバータの入出力の接続点ノー
ドとプレート線PLC間に接続された強誘電体容量FC11、F
C12を備え、ｎMOSトランスファトランジスタＮ２１とイ
ンバータの入力と出力の接続点ノードとの接続点から制
御信号CS0が取り出される。DRk、/DRkを入力し、制御信
号CSkを出力する他のメモリセルRMCk（k=1〜j）も同様
な構成とされる。
素子で構成されており、例えば図１９に示すような回路
からなる。図１９を参照すると、この記憶素子は、図３
に示した、揮発性メモリセルRMC0に、強誘電体容量を付
加し、プレート線PLCを付加した不揮発性SRAM（スタテ
ィックＲＡＭ）である。すなわち、メモリセルRMC０
は、入力と出力ノードが接続された二つのインバータIN
V21、INV22と、DR0、/DR0（置換情報用セルMCRA0に接続
されるセンスアンプの出力）に一端が接続され、他端
が、インバータの入出力の接続点ノードにそれぞれ接続
され、ゲートがWLCに接続されたｎMOSトランスファトラ
ンジスタN21、N22と、インバータの入出力の接続点ノー
ドとプレート線PLC間に接続された強誘電体容量FC11、F
C12を備え、ｎMOSトランスファトランジスタＮ２１とイ
ンバータの入力と出力の接続点ノードとの接続点から制
御信号CS0が取り出される。DRk、/DRkを入力し、制御信
号CSkを出力する他のメモリセルRMCk（k=1〜j）も同様
な構成とされる。
【０１３５】強誘電体容量は、メモリセルの直上に形成
することができるので、強誘電体容量を付加したことに
よる面積の増加はない。
することができるので、強誘電体容量を付加したことに
よる面積の増加はない。
【０１３６】また、置換情報の書き込みは、WLCを“H”
レベルとし、DR0〜DRj（/DR0〜/DRj）を通してセンスア
ンプにより行う。
レベルとし、DR0〜DRj（/DR0〜/DRj）を通してセンスア
ンプにより行う。
【０１３７】図１８及び図１９の回路について、図２０
のタイミング波形図を用いて説明する。チップに電源が
投入され、メモリセルRMC0に電源が供給され始めると、
ほぼ同時に置換情報の読み出しが開始される。
のタイミング波形図を用いて説明する。チップに電源が
投入され、メモリセルRMC0に電源が供給され始めると、
ほぼ同時に置換情報の読み出しが開始される。
【０１３８】RMC0内の２つのインバータは、図１４に示
すセンスアンプと同じであるため、前記第４の実施例で
の置換情報の読み出しと同様の方法によって行われる。
すセンスアンプと同じであるため、前記第４の実施例で
の置換情報の読み出しと同様の方法によって行われる。
【０１３９】置換情報が読み出されたら、プレート線PL
Cを一度“H”レベル(VDD)にした後、VDD/2にする。
Cを一度“H”レベル(VDD)にした後、VDD/2にする。
【０１４０】これにより強誘電体容量に再書き込みが行
われる。再書き込み終了後は、通常のメモリセルの読み
出し／書き込み動作が可能となる。制御信号CS0〜CSjに
よる不良カラムの置換動作は、前記した実施例と同様で
ある。
われる。再書き込み終了後は、通常のメモリセルの読み
出し／書き込み動作が可能となる。制御信号CS0〜CSjに
よる不良カラムの置換動作は、前記した実施例と同様で
ある。
【０１４１】従って、本実施例によれば、置換情報の読
み出しの手順が特段に簡易化される。また、制御回路１
２の面積は、強誘電体容量をメモリセルの直上に形成す
ることで、強誘電体容量付加による面積増加がないた
め、他の実施例のものと同等にでき、置換情報記憶セル
がメモリセルアレイ内に必要ない分、全体の面積を削減
できる。
み出しの手順が特段に簡易化される。また、制御回路１
２の面積は、強誘電体容量をメモリセルの直上に形成す
ることで、強誘電体容量付加による面積増加がないた
め、他の実施例のものと同等にでき、置換情報記憶セル
がメモリセルアレイ内に必要ない分、全体の面積を削減
できる。
【０１４２】本実施例においても、前記第３の実施例の
ように，置換情報を置き換えるカラムのアドレスとして
も良い。
ように，置換情報を置き換えるカラムのアドレスとして
も良い。
【０１４３】その場合、制御回路１２は、図２１に示す
ように、置換情報記憶用メモリセル（RMC0〜RMC63）
と、制御信号CS0〜CS63生成用のデコーダ（DEC）１４と
で構成される。この構成は、本発明の第７の実施例をな
すものである。
ように、置換情報記憶用メモリセル（RMC0〜RMC63）
と、制御信号CS0〜CS63生成用のデコーダ（DEC）１４と
で構成される。この構成は、本発明の第７の実施例をな
すものである。
【０１４４】本実施例においても、前記第３の実施例と
同様、制御信号へのデコードは、ワード線の動作開始か
らＹ選択信号が入力されるまでの間で実行できるので、
アクセス時間へのオーバヘッドは発生しない。
同様、制御信号へのデコードは、ワード線の動作開始か
らＹ選択信号が入力されるまでの間で実行できるので、
アクセス時間へのオーバヘッドは発生しない。
【０１４５】また、前述した実施例では、２トランジス
タ２キャパシタ型のメモリセルを用いた強誘電体記憶装
置について説明したが、1トランジスタ1キャパシタ型メ
モリセルを用いた強誘電体記憶装置であってもよい。
タ２キャパシタ型のメモリセルを用いた強誘電体記憶装
置について説明したが、1トランジスタ1キャパシタ型メ
モリセルを用いた強誘電体記憶装置であってもよい。
【０１４６】さらに、強誘電体記憶装置のみならず、EE
PROM（電気的に消去及び書き込み可能なリードオンリメ
モリ）やフラッシュメモリ、MRAM（Magnetic Random
Access Memory）などの他の不揮発性記憶装置や、DRAM
（ダイナミックランダムアクセスメモリ）やSRAM（スタ
ティックランダムアクセスメモリ）などの揮発性記憶装
置であってもよい。
PROM（電気的に消去及び書き込み可能なリードオンリメ
モリ）やフラッシュメモリ、MRAM（Magnetic Random
Access Memory）などの他の不揮発性記憶装置や、DRAM
（ダイナミックランダムアクセスメモリ）やSRAM（スタ
ティックランダムアクセスメモリ）などの揮発性記憶装
置であってもよい。
【０１４７】
【発明の効果】以上説明したように、本発明によれば、
従来フューズで置換情報をプログラムしていたものはも
ちろんのこと、強誘電体容量を用いてプログラムをして
いたものに比較しても面積の増加を抑制することができ
るとともに、メモリセルの読み出し／書き込み動作に対
するアクセス速度のオーバヘッドの発生を抑止する、と
いう顕著な効果を奏する。
従来フューズで置換情報をプログラムしていたものはも
ちろんのこと、強誘電体容量を用いてプログラムをして
いたものに比較しても面積の増加を抑制することができ
るとともに、メモリセルの読み出し／書き込み動作に対
するアクセス速度のオーバヘッドの発生を抑止する、と
いう顕著な効果を奏する。
【０１４８】また、本発明によれば、置換情報セルの疲
労やインプリントといった特性劣化の問題も生じること
がなく、半導体記憶装置のチップ歩留り及び信頼性を大
幅に向上することができる。
労やインプリントといった特性劣化の問題も生じること
がなく、半導体記憶装置のチップ歩留り及び信頼性を大
幅に向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例のＹ選択回路と置換動作
を説明するための図である。
を説明するための図である。
【図３】本発明の第１の実施例における制御回路の構成
を示す図である。
を示す図である。
【図４】本発明の第１の実施例の動作タイミングを示す
図である。
図である。
【図５】本発明の第２の実施例の構成を示す図である。
【図６】本発明の第２の実施例におけるＹ選択回路の構
成を示す図である。
成を示す図である。
【図７】本発明の第３の実施例の構成を示す図である。
【図８】本発明の第３の実施例における制御回路の構成
を示す図である。
を示す図である。
【図９】本発明の第３の実施例を説明するための図であ
る。
る。
【図１０】本発明の第３の実施例の動作タイミングを示
す図である。
す図である。
【図１１】本発明の第４の実施例の構成を示す図であ
る。
る。
【図１２】本発明の第４の実施例の動作タイミングを示
す図である。
す図である。
【図１３】本発明の第４の実施例を説明するための図で
ある。
ある。
【図１４】本発明の第４の実施例を説明するための図で
ある。
ある。
【図１５】本発明の第５の実施例の構成を示す図であ
る。
る。
【図１６】本発明の第５の実施例における制御回路の構
成を示す図である。
成を示す図である。
【図１７】本発明の第５の実施例の動作タイミングを示
す図である。
す図である。
【図１８】本発明の第６の実施例の構成を示す図であ
る。
る。
【図１９】本発明の第６の実施例における制御回路の構
成を示す図である。
成を示す図である。
【図２０】本発明の第６の実施例の動作タイミングを示
す図である。
す図である。
【図２１】本発明の第７の実施例の構成を示す図であ
る。
る。
【図２２】従来の不良メモリセル救済回路を説明するた
めの図である。
めの図である。
【図２３】従来の不良メモリセル救済回路を説明するた
めの図である。
めの図である。
【図２４】従来の不良メモリセル救済回路の回路構成を
示す図である。
示す図である。
MA メモリセルアレイ
SA センスアンプ
WL，WLR ワード線
PL，PLR プレート線
BLT，BLN ビット線
MC メモリセル
MCRA 置換情報記憶用メモリセル
RMC 制御回路内メモリセル
FC 強誘電体キャパシタ
TC セルトランジスタ
SAP センスアンプ活性化信号
YA Ｙ選択信号
XA Ｘ選択信号
Cb ビット線寄生容量
Cfa，Cfb 強誘電体キャパシタ容量値
CS 制御信号
DR 置換情報信号
１０ メモリセルアレイ
１１ Ｙ選択回路
１２ 制御回路
１３ バス
１４ デコーダ
１５ 選択回路
１６ デコーダ
２２０１ アドレスレジスタ
２２０２ 列デコーダ
２２０３、２２０６ 不良メモリセル救済回路
２２０４ メモリ領域
２２０５ 行デコーダ
２３０１ 救済アドレス書き込み回路
２３０２ 救済アドレス記憶回路
２３０３ 救済アドレス読み出し回路
２３１０ 冗長デコーダ
Claims (33)
- 【請求項１】メモリセルが行方向及び列方向に複数配置
されるメモリセルアレイと、 不良メモリセル救済回路と、を有する半導体記憶装置に
おいて、 前記メモリセルアレイが、通常のメモリセルの他に、少
なくとも一行分の置換情報記憶セルと、少なくとも一列
分の冗長メモリセルと、を備え、 前記不良メモリセル救済回路が、不良メモリセルの代わ
りに、隣接する正常なメモリセルを動作させる手段を備
えている、ことを特徴とする半導体記憶装置。 - 【請求項２】メモリセルが行方向及び列方向に複数配置
されるメモリセルアレイと、 不良メモリセル救済回路と、を有する半導体記憶装置に
おいて、 前記メモリセルアレイが、通常のメモリセルの他に、少
なくとも一行分の置換情報記憶セルと、少なくとも一列
分の冗長メモリセルと、を備え、 前記不良メモリセル救済回路が、前記置換情報記憶セル
の内容に応じて不良メモリセルへのアクセスを禁止する
手段と、 不良メモリセルの代わりに隣接の正常なメモリセルを動
作させる手段と、 メモリセルの不足分を冗長メモリセルで補う手段と、 を備えている、ことを特徴とする半導体記憶装置。 - 【請求項３】前記不良メモリセル救済回路が、前記置換
情報記憶セルの内容に応じて、制御信号を生成する制御
回路を含む、ことを特徴とする請求項１又は２記載の半
導体記憶装置。 - 【請求項４】前記不良メモリセル救済回路が、前記置換
情報記憶セルの内容に応じて制御信号を生成する制御回
路と、 Ｙ選択信号と前記制御信号により、メモリセルアレイの
各列を選択してビット線をＩ／Ｏ線に接続する手段を有
するＹ選択回路と、 を備えている、ことを特徴とする請求項１又は２記載の
半導体記憶装置。 - 【請求項５】前記Ｙ選択回路が、第１のＹ選択信号と第
１及び第２の制御信号によって、前記ビット線を第１及
び第２のＩ／Ｏ線のいずれかに接続する手段を有する、
ことを特徴とする請求項４記載の半導体記憶装置。 - 【請求項６】前記Ｙ選択回路が、前記第１及び第２の制
御信号と第２及び第３のＹ選択信号によって、前記ビッ
ト線を第３のＩ／Ｏ線に接続する、ことを特徴とする請
求項４記載の半導体記憶装置。 - 【請求項７】前記制御回路が、一行分の置換情報セルに
記憶されるｎビットの置換情報を保持するための、少な
くともｎビット分の揮発性の記憶素子を含む、ことを特
徴とする請求項３又は４記載の半導体記憶装置。 - 【請求項８】前記制御回路が、一行分の置換情報セルに
記憶されるｎビットの置換情報を保持するための、少な
くともｎビット分の揮発性の記憶素子と、制御信号を生
成するデコーダ回路を備えている、ことを特徴とする請
求項３又は４記載の半導体記憶装置。 - 【請求項９】メモリセルが行方向、及び列方向に複数配
置される、第１及び第２のメモリセルアレイと、不良メ
モリセル救済回路と、を有する半導体記憶装置におい
て、 前記第１及び第２のメモリセルアレイは、それぞれ、通
常のメモリセルの他に、少なくとも一行分の置換情報記
憶セルと、少なくとも一列分の冗長メモリセルと、を備
え、 前記第１のメモリセルアレイの置換情報は、前記第２の
メモリセルアレイの置換情報記憶セル内に記憶され、 前記第２のメモリセルアレイの置換情報は、前記第１の
メモリセルアレイの置換情報記憶セル内に記憶され、 前記第１のメモリセルアレイ内のメモリセルがアクセス
されるときには、同時に、前記第２のメモリセルアレイ
内の置換情報記憶セルから前記置換情報が読み出され、 前記第１のメモリセルアレイの不良メモリセル救済を行
う、ことを特徴とする半導体記憶装置。 - 【請求項１０】メモリセルが行方向、列方向に複数配置
されるメモリセルアレイと、 不良メモリセル救済回路と、を有する半導体記憶装置に
おいて、 前記メモリセルアレイが、通常のメモリセルと、少なく
とも一列分の冗長メモリセルと、を備え、 前記不良メモリセル救済回路は、ｎビットの置換情報を
保持するための、少なくともｎビット分の強誘電体を用
いた不揮発性の記憶素子を含む、 ことを特徴とする半導体記憶装置。 - 【請求項１１】前記不良メモリセル救済回路において、
前記不揮発性の記憶素子の１ビット分は、２つの強誘電
体と少なくとも４つのトランジスタを備えている、こと
を特徴とする請求項１０記載の半導体記憶装置。 - 【請求項１２】前記置換情報記憶セルのみが不揮発性メ
モリセルである、ことを特徴とする請求項１乃至９のい
ずれか一に記載の半導体記憶装置。 - 【請求項１３】前記メモリセル、前記置換情報記憶セル
及び前記冗長メモリセルは、不揮発性メモリセルであ
る、ことを特徴とする請求項１乃至９のいずれか一に記
載の半導体記憶装置。 - 【請求項１４】前記メモリセル、前期置換情報記憶セル
及び前記冗長メモリセルは、強誘電体を用いた不揮発性
メモリセルである、ことを特徴とする請求項１乃至９の
いずれか一に記載の半導体記憶装置。 - 【請求項１５】複数のメモリセルを含むメモリセルアレ
イに、少なくとも１列分の冗長メモリセルと、少なくと
も１行分の置換情報記憶用メモリセルと、をさらに設
け、 前記置換情報記憶用メモリセルは、書き換え可能な不揮
発性のメモリセルよりなり、 各列の前記置換情報記憶用メモリセルから、通常動作前
に読み出された置換情報が、該当する列に不良メモリセ
ルが接続されており置換を指示するものである場合、Ｙ
選択回路を制御して、前記不良メモリセルが接続される
列へのアクセスを禁止して、冗長メモリセルを含む列を
含めて、正常なメモリセルが接続される列に置換するた
めの制御信号を出力する制御回路を備え、 前記Ｙ選択回路が、Ｙ選択信号により対応する列のビッ
ト線をＩ／Ｏ線（入出力線）に接続するにあたり、前記
制御回路からの制御信号に基づき、前記Ｙ選択信号で選
択される一の列とこれに隣接する列の一方を選択して、
前記Ｉ／Ｏ線に接続する手段を備えている、ことを特徴
とする半導体記憶装置。 - 【請求項１６】前記Ｙ選択回路が、前記制御回路からの
制御信号に基づき、不良セルが接続される列の直前まで
は、それぞれ、Ｙ選択信号に対応した列を選択し、不良
セルが接続される列以降の列については、Ｙ選択信号に
該当する列とは一つずれた列を選択して、前記Ｉ／Ｏ線
に接続する手段を備えている、ことを特徴とする請求項
１５記載の半導体記憶装置。 - 【請求項１７】前記メモリセルアレイが、０乃至ｊ＋１
の列を備え、このうち、ｊ＋１の列は前記冗長メモリセ
ルの列とされており、 前記Ｙ選択回路において、 前記メモリセルアレイの両端の列をなす列０と、列ｊ＋
１を除く列ｋ（ただし、ｋは１〜ｊの整数）のビット線
と、前記Ｉ／Ｏ線との間に、 列ｋ−１に対応するＹ選択信号ＹＡｋ−１が制御端子に
入力されるＹスイッチと、前記列ｋ−１に対応する前記
置換情報記憶用メモリセルの読出しデータに基づき生成
された制御信号ＣＳｋ−１が制御端子に入力されるスイ
ッチとからなる第１の直列回路と、 列ｋに対応するＹ選択信号ＹＡｋが制御端子に入力され
るＹスイッチと、前記列ｋに対応する前記置換情報記憶
用メモリセルの読出しデータに基づき生成された制御信
号ＣＳｋの反転信号が制御端子に入力されるスイッチと
からなる第２の直列回路と、 が並列に接続されており、 前記列０のビット線と、前記Ｉ／Ｏ線との間には、前記
列０に対応するＹ選択信号ＹＡ０が制御端子に入力され
るＹスイッチと、前記列に対応する前記置換情報記憶用
メモリセルの読出しデータに基づき生成された制御信号
ＣＳ０の反転信号が制御端子に入力されるスイッチとの
直列回路が接続されており、 前記列ｊ＋１のビット線と、前記Ｉ／Ｏ線との間には、
前記列ｊに対応するＹ選択信号ＹＡｊが制御端子に入力
されるＹスイッチと、前記列ｊに対応する前記置換情報
記憶用メモリセルの読出しデータに基づき生成された前
記制御信号ＣＳｊが制御端子に入力されるスイッチとの
直列回路が接続されて構成されている、ことを特徴とす
る請求項１５記載の半導体記憶装置。 - 【請求項１８】前記置換情報記憶用セルの読み出し及び
書き込みは、通常のメモリセルの書き込み回路・読み出
し回路が用いられる、ことを特徴とする請求項１５記載
の半導体記憶装置。 - 【請求項１９】前記メモリセルアレイ内の前記置換情報
記憶用メモリセルが、一端がプレート線に接続された強
誘電体キャパシタと、ビット線と前記強誘電体キャパシ
タの他端との間に挿入され、ゲートにワード線が接続さ
れているセルトランジスタと、を備えている、ことを特
徴とする請求項１５記載の半導体記憶装置。 - 【請求項２０】前記メモリセルアレイ内の前記メモリセ
ルが、一端がプレート線に接続された強誘電体キャパシ
タと、ビット線と前記強誘電体キャパシタの他端との間
に挿入され、ゲートにワード線が接続されているセルト
ランジスタと、を備えている、ことを特徴とする請求項
１５記載の半導体記憶装置。 - 【請求項２１】前記制御回路が、半導体記憶装置の通常
動作前に、１行線分の前記置換情報記憶用メモリセルか
ら読み出された置換情報データを記憶保持する記憶回路
を備えるとともに、前記置換情報に基づき、前記制御信
号を生成し、前記制御信号を前記Ｙ選択回路に出力す
る、ことを特徴とする請求項１５記載の半導体記憶装
置。 - 【請求項２２】一のＹ選択信号によって、複数のビット
線が、同時に、複数のＩ／Ｏ線にそれぞれ接続される構
成とされ、不良メモリセルの列は選択されず、隣の列が
選択される、ことを特徴とする請求項１５記載の半導体
記憶装置。 - 【請求項２３】置換情報が、前記メモリセルアレイの列
から冗長列を除く列のアドレスを表すビットと、置換の
有無を示す情報ビットを加えたビット情報からなり、 前記メモリセルアレイのワード線から前記置換情報記憶
用のメモリセルのワード線を除くワード線を複数のグル
ープに分け、これらを、前記置換情報と対応させ、ワー
ド線のグループごとに置き換える列を変え、複数の不良
メモリセルが同じ列上にない場合でも、救済を可能とし
ている、ことを特徴とする請求項１５記載の半導体記憶
装置。 - 【請求項２４】前記制御回路において、前記メモリセル
アレイの列から冗長列を除く列数分のビットのうち、ア
クセスされるワード線の領域に対応した、置換情報が選
択され、前記Ｙ選択回路に制御信号が供給される構成と
されてなる、ことを特徴とする請求項２３記載の半導体
記憶装置。 - 【請求項２５】Ｘアドレスのうちワード線の複数の領域
を示すビットのアドレス信号を、前記複数の領域数分の
信号にデコードされた信号に基づき、アクセスされるワ
ード線の領域に対応した、置換情報が選択されてデコー
ダ回路に供給され、 前記デコーダ回路の出力が、前記Ｙ選択回路に前記制御
信号として供給される構成とされてなる、ことを特徴と
する請求項２３記載の半導体記憶装置。 - 【請求項２６】前記制御回路は、前記メモリセルアレイ
の列から冗長列を除く列数分の記憶素子を備え、 前記記憶素子は、対応する前記置換情報記憶用のメモリ
セルから読み出されたデータを格納する記憶回路であ
り、 前記Ｘアドレスのうちワード線の複数の領域を示すビッ
トのアドレス信号を、前記複数の領域数分の信号にデコ
ードした信号に基づき、前記記憶回路に格納される置換
情報のうち、アクセスされるワード線の領域に対応した
置換情報が選択され、前記デコーダ回路に供給する構成
とされてなる、ことを特徴とする請求項２５記載の半導
体記憶装置。 - 【請求項２７】前記置換情報記憶用メモリセルからのデ
ータの読み出しを電源投入時に行う、ことを特徴とする
請求項１５記載の半導体記憶装置。 - 【請求項２８】複数のサブアレイを備え、各サブアレイ
は、メモリセルアレイと、各列のビット線対毎にセンス
アンプを備え、 前記メモリセルアレイは、複数のメモリセルと、少なく
とも１列分の冗長メモリセルと、少なくとも１ワード線
分の置換情報記憶用のメモリセルを備え、 各列のビット線において、前記置換情報記憶用メモリセ
ルと、前記メモリセル及び前記冗長メモリセルとの間に
は、トランスファゲートが挿入されており、トランスフ
ァゲートの制御端子に入力される信号により、前記メモ
リセル、及び前記冗長メモリセルがセンスアンプから切
り離し自在とされ、 Ｙ選択信号により、対応する列のビット線をＩ／Ｏ線に
接続するＹ選択回路が、入力される制御信号に基づき、
Ｙ選択信号で選択される一の列とこれに隣接する列の一
方を選択してＩ／Ｏ線に接続する手段を備え、 サブアレイを２つペアにし、一のサブアレイの置換情報
記憶用メモリセルは、隣のサブアレイの置換情報を記憶
し、 前記Ｙ選択回路への制御信号は隣のサブアレイより供給
され、 前記制御信号を隣のサブアレイに供給するために複数の
サブアレイ間に設けられるバスを備えている、ことを特
徴とする半導体記憶装置。 - 【請求項２９】Ｘアドレスのうちワード線の複数の領域
を示すビットのアドレス信号を、前記複数の領域数分の
信号にデコードされた信号に基づき、アクセスされるワ
ード線の領域に対応した、置換情報を選択する選択回路
と、 前記選択回路の出力を入力とするデコーダ回路と、 を備え、 前記デコーダ回路の出力が前記バスを介して、隣の前記
Ｙ選択回路に制御信号として供給される構成とされてな
る、ことを特徴とする請求項２８記載の半導体記憶装
置。 - 【請求項３０】メモリセルアレイは、複数のメモリセル
と、少なくとも１列分の冗長メモリセルを備え、 センスアンプは、各ビット線対毎に接続されており、 前記置換情報記憶用セルの読み出し内容に応じて、前記
Ｙ選択回路を制御する制御信号を出力し、不良メモリセ
ルが接続される列へのアクセスを禁止して、冗長メモリ
セルを含む列を含め、正常なセルが接続される列に置換
する制御回路を備え、 Ｙ選択信号により、対応する列のビット線をＩ／Ｏ線に
接続するＹ選択回路が、前記制御回路からの制御信号に
基づき、Ｙ選択信号で選択される一の列とこれに隣接す
る列の一方を選択してＩ／Ｏ線に接続する手段を備え、 前記制御回路は、メモリセルアレイの列から冗長メモリ
セルの列を差し引いた分の記憶素子で構成されており、 電源の供給開始時、前記置換情報記憶用メモリセルから
置換情報の読み出しが開始され、 前記置換情報が、前記記憶素子に読み出されると、前記
Ｙ選択回路では、前記制御信号による不良メモリセルの
置換動作が行われる、ことを特徴とする半導体記憶装
置。 - 【請求項３１】前記制御回路の前記記憶素子が、強誘電
体容量がメモリセルトランジスタの直上に設けられた強
誘電体メモリよりなる、ことを特徴とする請求項３０記
載の半導体記憶装置。 - 【請求項３２】Ｘアドレスのうちワード線の複数の領域
を示すビットのアドレス信号を、前記複数の領域数分の
信号にデコードされた信号に基づき、アクセスされるワ
ード線の領域に対応した、置換情報が選択されてデコー
ダ回路に供給され、 前記デコーダ回路の出力が、前記Ｙ選択回路に制御信号
として供給される、ことを特徴とする請求項３０記載の
半導体記憶装置。 - 【請求項３３】前記制御回路は、前記メモリセルアレイ
の列から冗長メモリセルの列を除く列数分の記憶素子を
備え、 前記記憶素子は、対応する前記置換情報記憶用のメモリ
セルから読み出されたデータを格納する記憶回路であ
り、 前記Ｘアドレスのうちワード線の複数の領域を示すビッ
トのアドレス信号を、前記複数の領域数分の信号にデコ
ードした信号に基づき、前記記憶回路に格納される置換
情報のうち、アクセスされるワード線の領域に対応した
置換情報が選択され、前記デコーダ回路に供給する構成
とされてなる、ことを特徴とする請求項３２記載の半導
体記憶装置。
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