JP2002008390A

JP2002008390A - 冗長セルを有するメモリデバイス

Info

Publication number: JP2002008390A
Application number: JP2000181891A
Authority: JP
Inventors: Chikau Ono; 誓大野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-06-16
Filing date: 2000-06-16
Publication date: 2002-01-11
Also published as: KR20010113460A; US6826712B2; TW558721B; US20010054165A1

Abstract

(57)【要約】【課題】強誘電体メモリ（ＦＣＲＡＭ）等の冗長メモリ
と冗長ファイルメモリの構成を簡素化する。【解決手段】本発明は、冗長セルへの置換をすべき不良
セルのアドレスを有する第１の置換情報S0-2を記録する
冗長ファイルメモリRFLを、通常のメモリセルと同じ構
成のメモリセルで構成し、通常のメモリセルへのアクセ
ス時に同時に冗長ファイルメモリにアクセス可能にす
る。更に、冗長ファイルメモリには、前記アドレスに対
応する通常セルが不良か否かを示す第２の置換情報Finf
が記録される。そして、通常メモリセルへのアクセス時
に冗長ファイルメモリに記録された第１及び第２の置換
情報を同時に読み出し、その置換情報に従って不良セル
から冗長セルへの置き換えを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、冗長セルを有する
メモリデバイスに関し、特に冗長セルへの置換情報を記
録する冗長ファイルを通常セルと同等の構成にし、例え
ば、ウエハプロセス段階でも、パッケージに収納された
後でも不良セルを冗長セルに置き換えることが可能なメ
モリデバイスに関する。

【０００２】

【従来の技術】半導体を利用したメモリデバイスは、大
容量化に伴い不良セルの救済のために冗長セルを有す
る。コンピュータのキャッシュメモリとして利用される
ＤＲＡＭは、冗長セルを有し、冗長セルに置換された不
良セルのアドレス情報をフューズＲＯＭ（冗長ＲＯＭ）
内に記憶する。そして、供給されるアドレスと冗長ＲＯ
Ｍの記憶アドレスとを比較し、一致する場合に通常セル
へのアクセスを禁止し、冗長セルへのアクセスを許可す
る。

【０００３】一方、半導体を利用したメモリデバイスの
一つである、強誘電体材料の残留分極作用を利用した強
誘電体メモリ（以下単にFeRAMと称する。）は、ＤＲＡ
Ｍなみの高速書き込みが可能な不揮発性メモリとして注
目されている。ＤＲＡＭのメモリセルと同様に、FeRAM
のメモリセルも選択トランジスタとキャパシタからなる
簡単な構成であり、大容量化の可能性を有する。キャパ
シタの誘電体は、上記の通り強誘電体材料が使用され、
キャパシタの電極間に一定方向の電界を印加すると強誘
電体が分極し、その電界がなくなっても残留分極が残っ
てデータを記憶することができる。従って、FeRAMは、
電源を切っても記憶データが保持される不揮発性メモリ
である。しかも、FeRAMは、現在普及しているEEPROMや
フラッシュメモリに比較して、書き込みや消去に要する
時間が短く、ＤＲＡＭに変わる大容量の不揮発性メモリ
として期待されている。

【０００４】

【発明が解決しようとする課題】FeRAMは、未だ開発が
始まったばかりであり、現在のところそれほど大きな容
量のデバイスは開発されていない。従って、冗長セルと
冗長セルへの置換構成についての提案はない。しかし、
将来の大容量化に伴いFeRAMにおいても冗長セル構成が
必要になることは明らかであり、そのための冗長セルと
置換構成について提案することが必要である。

【０００５】FeRAMがDRAMなどと異なる点は、次の通り
である。第1に、製造プロセスが未だ初期段階にあり、
冗長セル構成をできるだけ簡単な回路構成にする必要が
ある。第2に、FeRAMは、ウエハ試験によって不良セルが
検出されるとともに、パッケージ内にメモリチップが収
納された後に行われる加速試験の後で不良セルが検出さ
れる頻度が少なくなく、パッケージに収納した後でも不
良セルを冗長セルに置換することができる必要がある。

【０００６】従って、DRAMで採用されているレーザによ
って切断されるヒューズＲＯＭを冗長ＲＯＭに使用する
ことは、メモリセルと異なる構造のメモリを冗長ＲＯＭ
としてチップ内に形成する必要がある。また、ウエハ段
階でしか不良セルを救済できず、パッケージ内に収納さ
れた後に不良セルを救済することはできない。

【０００７】また、DRAMにおいても、現在のヒューズＲ
ＯＭによって冗長ＲＯＭを構成する限りにおいては、第
1にパッケージに収納した後に検出された不良セルを救
済することはできない。また、通常のＤＲＡＭでは不良
セルを含むコラムは冗長コラムと置き換えることが一般
的である。かかる置換方法では、不良セルがチップ内で
分散的に発生した場合、置換可能な冗長コラムの数に限
界があり、救済不能になる場合がある。従って、救済確
率にはおのずと限界がある。

【０００８】そこで、本発明の目的は、冗長セルと冗長
セルへの置換情報を記録する冗長ファイルメモリを簡単
な構成で実現したメモリデバイスを提供することにあ
る。

【０００９】また、本発明の目的は、メモリチップがパ
ッケージに収納された後であっても不良セルを冗長セル
に置き換えることができるメモリデバイスを提供するこ
とにある。

【００１０】さらに、本発明の目的は、冗長セルへの置
換情報を記録する冗長ファイルメモリを簡単な構成で実
現したFeRAMを提供することにある。

【００１１】また、本発明の目的は、メモリチップがパ
ッケージに収納された後であっても不良セルを冗長セル
に置き換えることができるFeRAMを提供することにあ
る。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の側面は、冗長セルへの置換をすべ
き不良セルのアドレスを有する第１の置換情報を記録す
る冗長ファイルメモリを、通常のメモリセルと同じ構成
のメモリセルで構成し、通常のメモリセルへのアクセス
時に同時に冗長ファイルメモリにアクセス可能にする。
更に、冗長ファイルメモリには、前記アドレスに対応す
る通常セルが不良か否かを示す第２の置換情報が記録さ
れる。そして、通常メモリセルへのアクセス時に冗長フ
ァイルメモリに記録された第１及び第２の置換情報を同
時に読み出し、その置換情報に従って不良セルから冗長
セルへの置き換えを行う。

【００１３】かかる構成にすることで、冗長ファイルメ
モリの構成を通常メモリセル及び冗長セルと同じにする
ことができ、冗長回路構成を簡単にすることができる。
また、冗長ファイルメモリには通常のメモリセルと同様
に書き込みを行うことができるので、メモリチップがパ
ッケージ内に収納された後であっても不良セルから冗長
セルへの置換とその置換情報の記録を行うことができ
る。すなわち、メモリチップがパッケージ内に収納され
た後であっても、不良セルを救済することができる。更
に、冗長ファイルメモリには、不良セルか否かの置換情
報が記録されるので、その置換情報をワード線毎に変更
することが可能である。従って、かかる構成にすると、
不良セル単位で冗長セルへの置換を行うことができる。
従って、かかる構成の場合は、コラム単位、ワード単位
で冗長セルに置き換えるよりも不良セルの救済確率を高
めることができる。

【００１４】更に、上記の構成では、不良ファイルメモ
リには、不良セルのアドレスを示す第１の置換情報が記
録されるだけである。従って、２ⁿ個の置換単位を有す
る通常メモリ領域に対して、第１の置換情報はｎビット
で構成が可能であり、置換される不良セルの情報量を少
なくすることができる。そして、不良ファイルメモリに
は、第１の置換情報に加えて、アドレスに対応する通常
セルが不良セルか否かを示す第２の置換情報も記録され
る。

【００１５】上記目的を達成するために、本発明の第２
の側面は、通常セルを有する通常セル領域と冗長セル領
域とを有する複数のブロックを有するメモリ回路におい
て、冗長ファイルメモリが複数のブロックに共通に設け
られる。そして、この冗長ファイルメモリには、ブロッ
ク内の不良セルのアドレスと当該不良セルを有するブロ
ックアドレスとを有する第１の置換情報と、その第１の
置換情報に対応するセルが不良セルか否かを示す第２の
置換情報とが記録される。

【００１６】より好ましい実施例では、上記第２の側面
において、メモリセルがワード線に接続されるトランジ
スタと、トランジスタに接続され強誘電体膜を有するキ
ャパシタとを有し、ワード線が前記複数のブロックに共
通に設けられ、前記キャパシタに接続されるソース線
が、ブロック毎に設けられる。そして、選択されたブロ
ックのソース線が駆動されると共に、冗長ファイルメモ
リのソース線はワード線と共に駆動される。

【００１７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。

【００１８】本発明は、強誘電体膜を利用したFeRAMに
限定されず、他の種類のメモリデバイスにも適用できる
が、以下の実施の形態例は、FeRAMを例にして説明す
る。また、本発明は、強誘電体膜を利用したFeRAMに適
用される場合に以下に示される通り特に有用である。

【００１９】図１は、本実施の形態例におけるFeRAMの
メモリセル構成を示す図である。FeRAMのメモリセルMC
は、ワード線WLとビット線BLに接続された選択用のトラ
ンジスタQと、強誘電体膜を有する記憶用キャパシタCF
とで構成される。キャパシタCFの一方の電極はトランジ
スタQに接続され、他方の電極はプレート線PLに接続さ
れる。トランジスタQに接続されたビット線BLは、反対
側のビット線／ＢＬと共にセンスアンプＳＡに接続され
る。

【００２０】図２は、強誘電体膜のヒステリシス特性図
である。横軸が強誘電体膜の膜方向に印加される電界
（電圧）を示し、縦軸が分極作用による電荷Ｑを示す。
図２に示される通り、点Ｈ２の状態から強誘電体膜に正
の電界を印加すると矢印の方向に沿って分極の方向が変
化し、点Ｈ３の状態になり、その後電界がかからなくな
ると、点Ｈ４の状態で残留分極を維持する。また、点Ｈ
４の状態から強誘電体膜に負の電界を印加すると矢印の
方向に沿って分極の方向が変化し、点Ｈ１の状態にな
り、その後電界がかからなくなると、点Ｈ２の状態で残
留分極を維持する。従って、点Ｈ２の状態をデータ
「１」の状態、点Ｈ４の状態をデータ「０」の状態とす
ることで、２値のデータを記録することができる。

【００２１】上記の原理を利用して、図１のメモリセル
ＭＣへの書き込みは、ビット線ＢＬをＨレベルにしてプ
レート線ＰＬをＬレベルにし、ワード線ＷＬをＨレベル
にしてトランジスタＱを導通させると、キャパシタＣＦ
の強誘電体膜に第１の方向の電界が印加され、たとえば
点Ｈ１の状態にされる。その後、ワード線ＷＬをＬレベ
ルにしてトランジスタＱを非導通にしてキャパシタＣＦ
の強誘電体膜の電界がなくなっても、強誘電体膜は、状
態Ｈ２のデータ「１」を記憶した分極状態を維持する。
また、ビット線ＢＬをＬレベルにプレート線ＰＬをＨレ
ベルにしてワード線をＨレベルにし、キャパシタの強誘
電体膜に上記と逆の第２の方向の電界を印加し、その後
ワード線をＬレベルにすると、強誘電体膜は状態Ｈ４の
データ「０」を記憶した分極状態を維持する。

【００２２】図３は、FeRAMの読み出し動作波形図であ
る。図１のメモリセルＭＣの読み出しは、ビット線ＢＬ
をＬレベル（グランドレベル）にリセットし、ワード線
ＷＬをＨレベルにすると共にプレート線ＰＬもＨレベル
にすることで行われる。プレート線ＰＬをＨレベルにし
た結果、キャパシタＣＦの強誘電体膜には上記のデータ
「０」を書き込む場合の電界が印加され、図２の状態Ｈ
３になる。その結果、データ「１」が記憶されている場
合は、状態Ｈ２から状態Ｈ３に変化し、大きな電荷ΔＱ
１がビット線ＢＬに流出する。また、データ「０」が記
憶されている場合は、状態Ｈ４から状態Ｈ３に変化し、
小さい電荷ΔＱ０がビット線ＢＬに流出する。従って、
記憶データに応じて、ビット線ＢＬのレベルは、大きく
上昇するしたり（データ「１」）、小さく上昇したり
（データ「０」）する。この変化したレベルを、センス
アンプＳＡが基準電圧Ｖrefとの比較により、検出す
る。

【００２３】FeRAMは、上記の通り破壊読出しであるの
で、ビット線ＢＬのレベルがＨレベルまたはＬレベルに
十分増幅された後で、プレート線ＰＬがＬレベルに引き
下げられ、それぞれの検出したデータに対応する書き込
み状態の電界が強誘電体膜に印加される。その後、ワー
ド線ＷＬを引き下げることで、それぞれのデータを記憶
した状態に戻り、再書き込みが終了する。

【００２４】図４は、FeRAMにおけるメモリセルの別の
構成例を示す図である。この例のメモリセルＭＣは、図
１のセルを１対にした２トランジスタ・２キャパシタ型
である。このタイプのメモリセルＭＣの場合は、１対の
キャパシタＣＦ０，ＣＦ１に互いに反転するデータを書
き込むことにより、読み出し動作時のビット線対間の差
動電圧を利用してデータ検出を容易にしている。

【００２５】図５は、図４のメモリセルの読み出し動作
を示す波形図である。読み出し時に両ビット線ＢＬ，／
ＢＬをＬレベルにリセットした後、ワード線ＷＬをＨレ
ベルに立ち上げると共にプレート線ＰＬもＨレベルに駆
動する。それにより、図３の場合と同様にして、データ
「１」を記憶するキャパシタＣＦ０側のビット線ＢＬの
レベルは大きく上昇するのに対して、データ「０」を記
憶するキャパシタＣＦ１側のビット線ＢＬのレベルはわ
ずかに上昇するのみである。これらのビット線の電位の
差がセンスアンプＳＡにより検出され、増幅される。そ
の後の再書き込みの動作は、上記と同様である。

【００２６】図６は、FeRAMのメモリ領域でのコラムの
構成例を示す図である。コラムは、８対のビット線BL
0、/BL0〜BL7、/BL7と、複数のワード線WL0〜WL511を有
し、８対のビット線対は、それぞれコラム選択信号Ｃ０
により同時に導通するコラムゲートCL0、/CL0〜CL7、/C
L7を介して、８対のデータバス線DB0、/DB0〜DB7、/DB7
に同時に接続される。ビット線とワード線との交差位置
にメモリセルＭＣが配置される。プレート線PL0は、偶
数側ワード線WL0と奇数側ワード線WL1とで共用される。
従って、偶数側ワード線WL0が選択される場合は、読み
出しデータはビット線BL0側に出力され、更にデータバ
ス線DB0側に出力される。また、偶数側ワード線WL1が選
択される場合は、読み出しデータはビット線/BL0側に出
力され、更にデータバス線/DB0側に出力される。従っ
て、データバス線対は、駆動されるワード線が奇数側か
偶数側かに応じて、いずれか一方の出力が有効化され
る。

【００２７】以上の通り、FeRAMのコラム構成は、８対
のビット線ＢＬが、同時に８対のデータバス線ＤＢに接
続される。従って、コラム内に不良セルが存在する場合
は、コラム全体が冗長メモリ領域内のコラムと置換され
る。但し、必ずしも８対のビット線からなるコラムが冗
長メモリとの置換単位になる必要はなく、別の置換単位
でも良い。

【００２８】図７は、実施の形態例における冗長セルを
有するメモリデバイスの全体構成図である。図７のメモ
リデバイスは、通常メモリ領域内に８個のコラムCOL0〜
COL7が設けられ、通常メモリ領域内の不良セルを救済す
るための冗長コラムRCOLが１コラム分設けられる。ま
た、不良セルを冗長セルに置き換えるための置換情報を
記録する冗長ファイルメモリRFLは、不良セルを有する
コラムのアドレスを記憶する３ビットの第１の冗長ファ
イルメモリRFL0〜RFL2(Feil File)と、その第１の冗長
ファイルメモリが有効か否かを示す不良情報を記憶する
第２の冗長ファイルメモリFIFL（Feil Information Fil
e)とで構成される。

【００２９】即ち、第１の冗長ファイルメモリRFL0〜RF
L2には、３ビットの不良セルコラムのアドレスが記録さ
れ、第２の冗長ファイルメモリFIFLには、そのアドレス
が有効か否か、つまり対応するワード線上に不良セルを
含むコラムが存在するか否かの情報が記録される。

【００３０】図７の例では、同じワード線ＷＬに沿っ
て、冗長ファイルメモリRFL内に置換情報が記録され
る。仮に、ワード線WL0について述べると、コラムCOL0
内のワード線WL0に接続されるメモリセルのいずれかが
不良セルの場合、ワード線WL0が選択された場合は、通
常メモリ領域内のコラムCOL0に代わって、冗長メモリ領
域の冗長コラムRCOLが選択される。その置き換えを有効
にするために、第１の冗長ファイルメモリRFL0〜RFL2内
の同じワード線上に位置し、冗長ファイルメモリＲＦＬ
内のコラムCOL0に対応するメモリセルに置き換えるべき
ことを示す置換情報が記録される。つまり、第１の冗長
ファイルメモリRFL0〜RFL2内に、コラムCOL0のアドレス
「１００」が記録される。それと共に、第２の冗長ファ
イルメモリFIFLには、第１の冗長ファイルメモリの情報
が有効であることを示す「１」が記録される。図７中の
丸印は、データ「１」が記録されていることを示す。

【００３１】従って、ワード線WL0が選択され駆動され
ると、冗長ファイルメモリ領域RFL内の第１の置換情報
（アドレス）を記録するセルRMC₀₀ 〜RMC₀₂が選択さ
れ、置換すべきコラムアドレスを示す第１の置換情報信
号S0〜S2が冗長ファイルメモリRFL0〜RFL2から出力され
る。同時に、その情報が有効であることを示す第２の置
換情報信号Finfも出力される。この第１の置換情報信号
S0〜S2と第２の置換情報信号Finfがコラム選択回路CS0
に供給され、コラム選択信号C0を非選択状態にする。同
時に、第１、第２の置換情報信号S0〜S2、Finfが冗長選
択回路RCSにも供給され、冗長メモリ領域のコラムRCOL
の選択信号RCを選択状態にする。その結果、不良セルを
有するコラムCOL0は、冗長メモリ領域のコラムRCOLに置
換される。

【００３２】通常メモリ領域のコラムCOL1内に不良セル
が存在する場合は、図７の例に示される通り、同じワー
ド線WL1上であって対応する第１の冗長ファイルメモリR
FL0〜RFL2内のメモリセルRMC₁₀ 〜RMC₁₂に、不良セルの
コラムアドレスを示す第１の置換情報「０１０」が記録
される。そして、第２の冗長ファイルメモリFIFL内にそ
の第１の置換情報が有効であることを示す第２の置換情
報「１」が記録される。従って、ワード線WL1が選択さ
れ駆動されると、第１の冗長ファイルメモリRFL0〜RFL2
内のメモリセルRMC₁₀ 〜RMC₁₂も選択され、置換すべき
コラムアドレスを示す第１の置換情報信号S0〜S2が冗長
ファイルメモリRFL0〜RFL2から出力される。同時に、第
２の置換情報信号Finfも出力される。これらの置換情報
信号S0〜S2、Finfに応答して、コラム選択回路CS1はそ
のコラムの選択を禁止し、冗長選択回路RCSは冗長メモ
リ領域の冗長コラムRCOLの選択を許可する。

【００３３】ワード線ＷＬ511に対応するコラムCOL7に
不良セルが存在する場合は、第１の置換情報「１１１」
とそれが有効であることを示す第２の置換情報「１」
が、第１及び第２の冗長ファイルメモリRFL0〜RFL2,FIF
L内に記録される。

【００３４】尚、置換すべきコラムが存在しない場合
は、そのワード線に対応する第２の冗長ファイルメモリ
FIFLには、第２の置換情報「０」が記録され、冗長選択
回路ＲＣＳは、冗長コラムRCOLへのアクセスを禁止す
る。

【００３５】図７の冗長ファイルメモリ構成は、コラム
内の不良セルをワード線毎に冗長メモリ領域内の冗長コ
ラムに置き換えることを可能にする。しかも、ワード線
を選択して駆動すると、それに対応する冗長ファイルメ
モリから第１及び第２の置換情報が読み出されるので、
その置換情報の信号を利用して、通常メモリ領域の選択
を禁止し、冗長メモリ領域の選択を許可することができ
る。従って、冗長メモリ領域に１つの冗長コラムしか設
けなくても、通常メモリ領域内の複数のコラムに発生す
る不良セルを救済することができる。但し、同一ワード
線上に複数のコラム内に不良セルが発生する場合は、図
７の構成例では救済することはできない。

【００３６】更に、第１の冗長メモリファイルには、置
換すべきコラムのアドレスを記録するのみであるので、
その記憶容量を小さくすることができる。置換単位のコ
ラム数が２ⁿの場合は、冗長メモリファイルの第１の冗
長メモリファイルはｎビットで良く、それに第２の冗長
メモリファイルの１ビットが追加されるだけである。

【００３７】図８は、実施の形態例におけるメモリデバ
イスを示す詳細回路図である。図８に示される通り、通
常メモリ領域１００内には、図６で示したコラムが８個
COL0〜COL7設けられる。それぞれのコラム内には、図６
と同様に８対のビット線BL0、/BL0〜BL7、/BL7と５１２
本のワード線WL0〜WL511及び２５６本のプレート線PL0
〜PL255が設けられる。そして、８対のビット線は、そ
れぞれのコラム選択信号C0、C1によって導通するコラム
ゲートCL0、/CL0〜CL7、/CL7を介して、８対のデータバ
ス線DB0、/DB0〜DB7、/DB7に接続される。

【００３８】また、コラム選択回路CS0、CS1は、６本の
第１の置換情報信号S0〜S2（不良コラムのアドレス）の
組み合わせ３本と第２の置換情報信号Finfとを入力し
て、コラム置換信号CI0,CI1を生成するNANDゲート１０
Ｂ、１２Ｂと、それらコラム置換信号CI0,CI1と図示し
ないコラムデコーダから供給されるコラムアドレス選択
信号CA0、CA1とを入力して、コラム置換信号CI0,CI1が
非置換状態の時に、コラム選択信号C0、C1を選択状態に
するNANDゲート１０Ａ，１２Ａ及びインバータ１１，１
３とを有する。即ち、コラム選択回路CS0の場合は、コ
ラムアドレス選択信号CA0が選択状態のＨレベルであ
り、コラム置換信号ＣＩ０が非置換状態のＨレベルであ
ると、NANDゲート１０Ａの出力がＬレベルになり、イン
バータ１１によりコラム選択信号Ｃ０がＨレベルにな
り、コラムゲートトランジスタCL0、/CL0が導通する。
また、コラムアドレス選択信号CA0が選択状態のＨレベ
ルであっても、コラム置換信号Ｃ０が置換状態のＬレベ
ルであると、NANDゲート１０Ａの出力がＨレベルにな
り、インバータ１１によりコラム選択信号Ｃ０がＬレベ
ルになり、コラムゲートトランジスタCL0、/CL0が非導
通となり、コラムCOL0からの出力または入力（コラムの
選択）が禁止される。

【００３９】図８に示される通り、冗長メモリ領域の冗
長コラムRCOLは、通常メモリ領域１００内のコラムと同
じ構成である。そして、この冗長コラムRCOLの８対のビ
ット線対RBL0、/RBL0〜RBL7、/RBL7は、冗長選択回路RC
Sからの冗長選択信号ＲＣに応答して、８対のデータバ
ス線対DB〜/DB7に接続される。

【００４０】冗長ファイルメモリは、通常メモリ領域１
００内と同じセル構成であり、３対のビット線RFBL0、/
RFBL0〜RFBL2、/RFBL2からなる第１の冗長ファイルメモ
リRFL0-2と、１対のビット線RIBL0、/RIBL0からなる第
２の冗長ファイルメモリFIFLとを有する。これらのビッ
ト線は、冗長ファイルメモリ選択信号RFCLに応答して導
通するトランジスタを介してデータバス線ＤＢに接続さ
れる。これにより、冗長ファイルメモリへの置換情報の
書込が行われる。また、これらのビット線は、インバー
タ２１〜２４と第２置換情報信号生成部２００に接続さ
れる。

【００４１】メモリセル領域において偶数ワード線と奇
数ワード線とがプレート線を共有して、偶数ワード線が
選択される時はメモリセルからのデータは左側のビット
線（例えばBL0）に出力され、奇数ワード線が選択され
る時はメモリセルからのデータは右側のビット線（例え
ば/BL0）に出力される。そのため、第２の冗長ファイル
メモリFIFLにおいても、選択ワード線が奇数か偶数かに
応じて、読み出すべき第２の置換情報の選択を行う必要
がある。従って、第２置換情報信号生成部２００は、そ
れらのビット線RIBL0、/RIBL0からの信号を、偶数ワー
ド線選択信号WLeによって適宜選択して、第２の置換情
報信号Finfを生成する。そのために、第２置換情報信号
生成部２００は、NANDゲート２６，２７，２８及びイン
バータ３０を有する。NANDゲート２６、２７は、偶数ワ
ード線選択信号WLeに応じてビット線RIBL0又は／RIBL0
からのデータを出力し、NANDゲート２８から第２の置換
情報信号Finfが生成される。

【００４２】今仮に、通常メモリ領域のコラムCOL0にあ
るセルＭＣeが不良セルとすると、冗長ファイルメモリR
FL0-2のセルにそのコラムアドレスが記録され、第２の
冗長ファイルメモリFIFLの左側のビット線に接続される
メモリセルにそのコラムアドレスが有効であることを示
すデータが記録される。そして、ワード線WL0が選択さ
れ駆動されると、ビット線RFBL0,/RFBL0〜RFBL2,/RFBL2
にコラムアドレスが読み出され、ビット線RIBL0に第２
の置換情報信号が読み出される。そして、第２置換情報
信号生成部２００のNANDゲート２６から、ビット線RIBL
0の信号が読み出される。

【００４３】逆に、図８の通常メモリ領域のコラムCOL0
にあるセルＭＣoが不良セルとすると、冗長ファイルメ
モリRFL-02のセルにコラムアドレスが記録され、第２の
冗長ファイルメモリFIFLの右側のビット線に接続される
メモリセルに有効であることを示すデータが記録され
る。そして、ワード線WL1が選択されると、偶数ワード
線選択信号ＷＬeがＬレベルになり、奇数ワード線選択
信号WLoがＨレベルになり、同様にして第２置換情報信
号Finfが読み出される。

【００４４】冗長選択回路RCSは、NANDゲート１６，１
８，２０とインバータ１７，１９により構成され、コラ
ム置換信号CI0〜CI8のいずれかが置換状態のＬレベルの
時、冗長選択信号ＲＣをＨレベルにし、冗長コラムRCOL
からの読み出しまたは書込が許可される。コラム置換信
号CI0〜CI8が全て非置換状態のＨレベルであれば、冗長
選択信号ＲＣはＬレベルになり、冗長コラムの選択は行
われない。

【００４５】以上の様に、上記の実施の形態例では、冗
長ファイルメモリRFL内に、不良セルを含む置換対象コ
ラムのアドレスが第１の置換情報信号として記録され、
冗長ファイルメモリFIFLにそのアドレスが有効か否かの
データが第２の置換情報信号として記録される。従っ
て、通常メモリに対するワード線が選択され駆動される
と、それに伴い冗長ファイルメモリから第１及び第２の
置換情報信号が読み出され、それに基づいてコラム置換
信号CI0〜CI8が出力され、不良セルを冗長セルに置き換
える。

【００４６】図９は、実施の形態例の変形例のメモリデ
バイス構成図である。図中、通常メモリ領域ＭＣＡ０−
３と冗長メモリ領域ＲＣＯＬとからなる４つのメモリブ
ロックＭＢ０−３と、それら４つのメモリブロックに共
通に設けられた冗長ファイルメモリＲＦＬとが示され
る。４つのメモリブロックＭＢ０−３と、冗長ファイル
メモリＲＦＬに共通にワード線ＷＬが設けられ、そのワ
ード線ＷＬは、共通の行デコーダ・ドライバ回路４０内
のワードドライバＷＤＲにより駆動される。また、４つ
のメモリブロックＭＢ０−３には、それぞれ別のプレー
ト線ＰＬ０−３が設けられ、図示しないブロック選択信
号に応答して、それぞれのプレート線ドライバＰＤＲ０
−３が対応するプレート線ＰＬ０−３を駆動する。ま
た、冗長ファイルメモリＲＦＬにもプレート線ＲＰＬが
設けられ、冗長用ドライバ回路４３内のプレート線ドラ
イバＲＰＤＲにより駆動される。

【００４７】図９の構成にすることで、ワード線ＷＬは
４つのメモリブロックＭＢ０−３と冗長ファイルメモリ
ＲＦＬに対して共通に駆動されるが、選択されたメモリ
ブロックのプレート線のみが駆動される。その結果、選
択されたメモリブロックのメモリセルのみが駆動され、
そのデータが読み出される。

【００４８】また、冗長ファイルメモリＲＦＬは、４つ
のメモリブロックに共通に設けられるので、不良セルを
含む置換対象コラムのアドレスを示す第１の置換情報信
号は、メモリブロックのアドレスＳ３，Ｓ４と、その中
のコラムアドレスＳ０−２とが必要であり、全部で５ビ
ットになっている。また、第２の置換情報信号Finfは１
ビットである。

【００４９】以上の構成により、冗長ファイルメモリＲ
ＦＬは、複数のコラムだけでなく、複数のメモリブロッ
クにも共通に設けることができるので、メモリデバイス
全体に対する冗長ファイルメモリの領域を少なくするこ
とができる。

【００５０】図１０は、図９のメモリデバイス例の冗長
用ドライバ回路４３の詳細回路図である。図１０の例
は、隣接するワード線に１本のプレート線ＲＰＬが共通
に設けられる例である。冗長用ドライバ回路４３は、複
数のメモリブロックに共通に設けられたワード線ＷＬ０
−３が選択されると、対応する冗長用プレート線ＲＰＬ
を駆動させる必要がある。しかも、プレート線は、読み
出しと書き込みで異なる駆動が必要である。

【００５１】そこで、図１０に示される通り、冗長用ド
ライバ回路４３は、ワード線ＷＬ０とＷＬ１が入力され
るＮＯＲゲート５０と、その出力と読み出し書き込み制
御信号Ｒ／Ｗが入力されるＮＯＲゲート５１とから構成
される。ワード線ＷＬ２，ＷＬ３に対しても、同様の回
路構成である。かかる構成では、いずれのメモリブロッ
クが選択されても、共通のワード線の信号を利用するこ
とにより、冗長ファイルメモリＲＦＬが同時に選択され
る。そのとき、読み出しと書き込みに応じて、読み出し
書き込み制御信号Ｒ／Ｗにより、冗長プレート線ＲＰＬ
がそれぞれの対応する波形に駆動される。

【００５２】読み出し時は、読み出し書き込み制御信号
Ｒ／ＷはＬレベルにされる。そして、ワード線ＷＬ０又
はＷＬ１がＨレベルに駆動されると、冗長プレート線Ｒ
ＰＬ０も同様にＨレベルに駆動される。また、「０」の
書き込み時は、読み出し時と同様に制御信号Ｒ／ＷをＬ
レベルにして、同時に対応するビット線をＬレベルにす
ると、冗長プレート線ＲＰＬはＨレベルになるので、メ
モリセルのキャパシタにはプレート線からビット線方向
に電界が印加される。一方、「１」の書き込み時は、制
御信号Ｒ／ＷをＨレベルにして、同時に対応するビット
線をＨレベルにすると、冗長プレート線ＲＰＬはＬレベ
ルになるので、メモリセルのキャパシタにはビット線か
らプレート線方向に電界が印加される。

【００５３】以上の様に、ワード線の信号を利用すると
共に、読み出し書き込み制御信号Ｒ／Ｗを利用すること
により、冗長ファイルメモリＲＦＬ内の冗長プレート線
を適切に駆動することができる。

【００５４】図１１は、図９のメモリデバイス例の冗長
用ドライバ回路４３の別の詳細回路図である。図１１の
例は、１本のワード線に１本のプレート線ＲＰＬが設け
られる例である。冗長用ドライバ回路４３は、複数のメ
モリブロックに共通に設けられたワード線ＷＬ０−３が
選択されると、対応する冗長用プレート線ＲＰＬを駆動
させるために、ワード線ＷＬ０の信号と読み出し書き込
み制御信号Ｒ／Ｗとを入力するＮＡＮＤゲート６０とイ
ンバータ６１で構成される。

【００５５】かかる構成にすると、共通ワード線ＷＬ０
が選択されてＨレベルになると、冗長ファイルメモリＲ
ＦＬ内の冗長プレート線ＲＦＬ０も制御信号Ｒ／Ｗに応
じて駆動される。読み出し時は、制御信号Ｒ／ＷはＨレ
ベルになる。それにより、対応する冗長プレート線ＲＦ
Ｌ０もワード線ＷＬ０と同様に駆動される。また、
「０」の書き込み時は、制御信号Ｒ／ＷをＨレベルにし
ビット線をＬレベルにする。また、「１」の書き込み時
は、制御信号Ｒ／ＷをＬレベルにしビット線をＨレベル
にする。それにより、書き込みたいデータの方向の電界
が、セルのキャパシタに印加される。

【００５６】図１０，１１の構成において、冗長ファイ
ルメモリＲＦＬ内の冗長プレート線ＲＰＬは、他のメモ
リブロックのプレート線に比較して短く、配線容量が少
ない。その理由は、冗長ファイルメモリに置換対象コラ
ムのアドレス等しか記録しないからである。従って、冗
長プレート線の負荷容量が小さいので、比較的駆動能力
の小さいドライバ回路４３で実現することが可能にな
る。従って、これらのワード線の信号を冗長プレート線
のドライバに利用することで、冗長プレート線用のドラ
イバ回路を小規模の回路構成にすることができる。その
結果、通常メモリセル領域に対して、冗長ファイルメモ
リとそのドライバ回路の領域を最小限にすることができ
る。

【００５７】図１２は、実施の形態例における別の改良
例のメモリデバイス構成図である。図９のメモリデバイ
スでは、冗長メモリ領域ＲＣＯＬが各メモリブロックＭ
Ｂ０−３に設けられ、冗長ファイルメモリＲＦＬが４つ
のメモリブロックに共通に設けられている。それに対し
て、図１２の例では、冗長ファイルメモリＲＦＬに加え
て、冗長メモリ領域ＲＣＯＬも４つのメモリブロックに
共通に設けられる。そして、冗長メモリ領域ＲＣＯＬ
は、４つのメモリブロック内の不良セルに対して置き換
えられる。図１２の構成にすることにより、各メモリブ
ロック内に冗長メモリ領域を設ける必要がなくなり、メ
モリデバイス全体の面積効率を上げることができる。

【００５８】また、冗長メモリ領域ＲＣＯＬと冗長ファ
イルメモリＲＦＬとは一対に設けられ、冗長メモリ領域
ＲＦＬが２つ設けられる場合は、それに合わせて冗長フ
ァイルメモリＲＦＬも２つ設けられる。メモリデバイス
の不良セルの発生確率と救済確率との関係から、複数の
メモリブロックに共通に設けられる１対の冗長メモリ領
域と冗長メモリファイルの数が適宜決定される。

【００５９】図１２の例は、１対の冗長メモリ領域ＲＣ
ＯＬと冗長メモリファイルＲＦＬが設けられた例であ
る。図９と同じ引用番号が与えられる。ワードドライバ
WDRによりワード線ＷＬが駆動されて、読み出し動作が
行われる場合は、ワード線ＷＬの駆動に応答して、複数
メモリブロックに共通に設けられた冗長メモリ領域ＲＣ
ＯＬと冗長ファイルメモリＲＦＬのプレート線ＲＰＬも
冗長プレート線ドライバＲＰＤＲにより駆動される。そ
の場合は、読み出し・書き込み信号Ｒ／Ｗに応じて、冗
長プレート線ＲＰＬが駆動される。

【００６０】冗長ファイルメモリＲＦＬに記録されてい
る不良セルを含むメモリブロックとコラムのアドレスで
ある第１の置換情報信号Ｓ０−４、及びそのアドレスが
有効であることを示す第２の置換情報信号Finfとが、各
メモリブロックのコラム選択回路CS0-7及び冗長選択回
路RCSに供給される。そして、いずれかの冗長選択回路R
CSが、第１の置換情報信号Ｓ０−４と一致する時に、冗
長選択信号ＲＣ０−３をＨレベルにする。従って、ＯＲ
ゲート７０の出力がＨレベルになり、冗長メモリ領域Ｒ
ＣＯＬのコラムゲートが選択され、冗長セル内のデータ
が通常セルのデータに代わって出力される。

【００６１】図１２の実施例においても、ワード線毎に
不良セルのブロックアドレスとコラムアドレスを異なら
せて冗長メモリファイルＲＦＬ内に記録することができ
る。そして、複数メモリブロックに共通に冗長メモリフ
ァイルと冗長メモリ領域とを設けているので、面積効率
を高くすることができる。

【００６２】上記の実施の形態例では、FeRAMを例にし
て説明したが、かかる冗長構成は、他の不揮発性メモリ
であるフローティングゲートを利用したメモリデバイス
においても利用することができる。更に、DRAMにおいて
も適用することができる。但し、DRAMの場合は、冗長フ
ァイルメモリの記録情報が不揮発性ではないので、電源
起動時などに他の不揮発性メモリからローディングする
などの構成を必要とする。また、上記実施の形態例で
は、１トランジスタと１キャパシタからなるメモリセル
構成のFeRAMで説明したが、図４の如き２トランジスタ
及び２キャパシタからなるメモリセル構成のFeRAMにお
いても、同様に適用することができる。

【００６３】上記の実施の形態例において、置換すべき
不良セルの情報を記録する冗長ファイルメモリを、通常
メモリ及び冗長メモリと同じメモリセルで構成した。そ
れにより、一種類のメモリセルを提供するだけでよく、
ヒューズROMなどを利用する方式に比べて、メモリデバ
イスの構成を簡単にすることができる。しかも、冗長フ
ァイルメモリへの置換情報の記録は、電気的に行われる
ので、メモリチップをパッケージ内に格納した後でも不
良セルの救済処置を可能にする。

【００６４】

【発明の効果】以上、本発明によれば、冗長セルへの置
換情報を記録するメモリの構成を簡単にすることができ
る。また、メモリチップをパッケージ内に収納した後で
も、不良セルの救済を行うことができる。また、冗長フ
ァイルメモリの構成を簡素化できる。

【図面の簡単な説明】

【図１】本実施の形態例におけるFeRAMのメモリセル構
成を示す図である。

【図２】強誘電体膜のヒステリシス特性図である。

【図３】FeRAMの読み出し動作波形図である。

【図４】FeRAMにおけるメモリセルの別の構成例を示す
図である。

【図５】FeRAMの読み出し動作波形図である。

【図６】FeRAMのメモリ領域でのコラムの構成例を示す
図である。

【図７】実施の形態例の冗長セルを有するメモリデバイ
スの全体構成図である。

【図８】実施の形態例におけるメモリデバイスを示す詳
細回路図である。

【図９】実施の形態例の変形例のメモリデバイス構成図
である。

【図１０】図９のメモリデバイス例の冗長用ドライバ回
路４３の詳細回路図である。

【図１１】図９のメモリデバイス例の冗長用ドライバ回
路４３の別の詳細回路図である。

【図１２】実施の形態例における別の改良例のメモリデ
バイス構成図である。

【符号の説明】

１００通常メモリ領域 COL0〜COL7 通常メモリ領域内のコラム RCOL 冗長メモリ領域のコラム RFL 冗長ファイルメモリ領域 RFL0-2 第１の冗長ファイルメモリ領域 FIFL 第２の冗長ファイルメモリ領域 CS0〜CS7 コラム選択回路 RCS 冗長選択回路２００置換情報信号発生部 S0〜S2 第１の置換情報信号 Finf 第２の置換情報信号

Claims

【特許請求の範囲】

【請求項１】不良状態の通常セルを冗長セルに置き換え
可能にしたメモリデバイスにおいて、置換単位毎の複数のコラムを有する通常メモリ領域と、前記置換単位の冗長セルを有する冗長メモリ領域と、前記通常メモリ領域及び冗長メモリ領域内のセルと同じ
構成のセルを有し、前記通常メモリ領域における前記複
数のコラムのうち置換されるコラムのアドレスを含む第
１の置換情報と、前記アドレスに対応するコラムが不良
か否かを示す第２の置換情報とを記録し、前記通常メモ
リ領域がアクセスされる時に同時にアクセスされ、前記
第１及び第２の置換情報の信号を出力する冗長ファイル
メモリと、前記第１及び第２の置換情報の信号に応答して、前記第
２の置換情報が不良状態の時、前記第１の置換情報のア
ドレスに対応する通常メモリ領域のコラム選択を禁止
し、前記冗長メモリ領域の選択を許可する選択回路を有
することを特徴とするメモリデバイス。
【請求項２】請求項１において、前記通常メモリ領域、冗長メモリ領域及び前記冗長ファ
イルメモリは、同時に駆動されるワード線を有し、前記
ワード線の駆動に従って前記冗長ファイルメモリから前
記第１及び第２の置換情報信号が出力されることを特徴
とするメモリデバイス。
【請求項３】請求項１において、前記通常メモリ領域と冗長メモリ領域とを有するブロッ
クが複数設けられ、前記複数のブロックに対して、前記冗長ファイルメモリ
が共通に設けられ、更に、前記冗長ファイルメモリに、
前記冗長メモリ領域への置換対象ブロックのアドレスを
含む第３の置換情報が記録されていることを特徴とする
メモリデバイス。
【請求項４】請求項１において、前記通常メモリ領域を有するブロックが複数設けられ、前記複数のブロックに対して、前記冗長メモリ領域と前
記冗長ファイルメモリの対が共通に設けられ、更に、前
記冗長ファイルメモリに、前記冗長メモリ領域への置換
対象ブロックのアドレスを含む第３の置換情報が記録さ
れていることを特徴とするメモリデバイス。
【請求項５】請求項３または４において、更に、前記複数のブロックにおける前記通常メモリ領域
と、前記冗長メモリ領域と、前記冗長ファイルメモリに
共通に設けられ、同時に駆動されるワード線と、前記ブロック毎に設けられ、選択されたブロックに対応
して駆動される複数のブロック用プレート線と、前記共通の冗長ファイルメモリに設けられ、前記ワード
線と共に駆動される冗長ファイル用プレート線とを有す
ることを特徴とするメモリデバイス。
【請求項６】請求項５において、前記冗長ファイル用プレート線は、読み出し時に前記ワ
ード線と共に駆動され、書き込み時に書き込みデータに
応じて駆動されることを特徴とするメモリデバイス。
【請求項７】請求項１乃至６のいずれかにおいて、前記通常メモリ領域、冗長メモリ領域及び冗長ファイル
メモリ内のセルは、強誘電体膜を用いたセルで構成され
ることを特徴とするメモリデバイス。
【請求項８】不良状態の通常セルを冗長セルに置き換え
可能にしたメモリデバイスにおいて、強誘電体膜を用いた通常セルを有し、置換単位毎の複数
のコラムを有する通常メモリ領域と、前記強誘電体膜を用いた冗長セルであって、前記置換単
位の冗長セルを有する冗長メモリ領域と、前記通常メモリ領域及び冗長メモリ領域内のセルと同じ
構成のセルを有し、前記通常メモリ領域における前記複
数のコラムのうち置換されるコラムのアドレスを含む第
１の置換情報と、前記アドレスに対応するコラムが不良
か否かを示す第２の置換情報とを記録し、前記通常メモ
リ領域がアクセスされる時に同時にアクセスされ、前記
第１及び第２の置換情報の信号を出力する冗長ファイル
メモリと、前記第１及び第２の置換情報の信号に応答して、前記第
２の置換情報が不良状態の時、前記第１の置換情報のア
ドレスに対応する通常メモリ領域のコラム選択を禁止
し、前記冗長メモリ領域の選択を許可する選択回路を有
することを特徴とするメモリデバイス。