KR100673669B1 - 메모리 셀 및 기준 셀을 포함하는 집적 메모리 - Google Patents

메모리 셀 및 기준 셀을 포함하는 집적 메모리 Download PDF

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Abstract

메모리 셀(MC)은 워드 라인(WLi)과 비트 라인(BL, /BL)의 교차점에 배치된다. 제 1 기준 셀(RC1)은 적어도 하나의 제 1 기준 워드 라인(RWL1, RWL1')과 비트 라인(BL, /BL)의 교차점에 배치되고 정상 동작 모드에서 메모리 셀(MC)의 판독 전에 비트 라인에 기준 전위를 발생시키기 위해 사용된다. 제 2 기준 셀(RC2, RC3)은 적어도 하나의 제 2 기준 워드 라인(RWL2, RWL2', RWL3)과 비트 라인(BL, /BL)의 교차점에 배치되고 테스트 동작 모드에서 기준 셀(RC1)의 판독 전에 비트 라인에 기준 전위를 발생시키기 위해 사용된다.

Description

메모리 셀 및 기준 셀을 포함하는 집적 메모리 {INTEGRATED MEMORY WITH MEMORY CELLS AND REFERENCE CELLS}
도 1은 집적 메모리의 실시예.
*도면의 주요 부분에 대한 부호의 설명*
A: 제어 신호 BL, /BL: 비트 라인
MC: 메모리 셀 RADR: 행 어드레스
RC1, RC2, RC3: 기준 셀 RDEC: 행 디코더
RWL2, RWL2', RWL3: 기준 워드 라인
WLi: 워드 라인
본 발명은 워드 라인과 비트 라인의 교차점에 배치된 메모리 셀, 및 기준 워드 라인과 비트 라인의 교차점에 배치되어 메모리 셀의 판독 전에 비트 라인에 기준 전위를 발생시키기 위해 사용되는 기준 셀을 포함하는 집적 메모리에 관한 것이다.
강유전 메모리 또는 FRAM(Ferroelectric Random Access Memory) 형태의 이러한 집적 메모리는 미국 특허 제 5,844,832호에 공지되어 있다. 기준 셀은 메모리 셀에 대한 판독 액세스 전에 일정한 전위로 기록된 다음, 비트 라인으로 판독된다. 그 다음에, 상이한 레벨을 가진 기준 셀로 판독되었던 각각 2개의 인접한 비트 라인이 서로 단락됨으로써, 2개의 상이한 레벨의 평균값에 상응하는 기준 전위가 상기 2개의 비트 라인에 세팅된다. 기준 셀은 정상 메모리 셀과 동일하게 구성된다. 메모리 셀의 판독 전에, 즉 예컨대 메모리 셀의 테스트 동안, 기준 셀에 의해 전술한 방식으로 기준 전위가 비트 라인에 발생되므로, 상기 비트 라인에 접속된 판독 증폭기에 상기 증폭기에 의해 수행되는 비트 라인 전위의 평가 전에 일정한 기준 전위가 공급된다.
전술한 메모리에서 메모리 셀 중 하나를 판독할 때 에러는 2가지 상이한 원인에 기인할 수 있다. 한편으로는 금방 판독한 메모리 셀 및 그것에 접속된 워드 라인이 에러를 가질 수 있다. 다른 한편으로는 관련 기준 셀의 에러가 있으므로, 기준 전위가 정확한 방식으로 발생되지 않기 때문에, 판독 증폭기에 의한 비트 라인 전위의 에러 없는 평가가 방해받는다. 따라서, 메모리 셀 중 하나의 판독시 발생한 에러가 기준 셀의 오동작에 의한 것인지 또는 아닌지의 여부가 확인되는 것이 바람직하다.
본 발명의 목적은 기준 셀의 동작 가능성에 대한 테스트가 간단한 방식으로 이루어지는 집적 메모리를 제공하는 것이다.
상기 목적은 청구항 제 1항에 띠른 집적 메모리에 의해 달성된다. 본 발명의 바람직한 실시예는 청구범위 종속항에 제시된다.
본 발명에 따른 메모리는 워드 라인과 비트 라인의 교차점에 배치된 메모리 셀, 및 적어도 하나의 제 1 기준 워드 라인과 비트 라인의 교차점에 배치되어 정상 동작 모드에서 메모리 셀의 판독 전에 비트 라인에 기준 전위를 발생시키기 위해 사용되는 제 1 기준셀을 포함한다. 또한, 본 발명에 따른 메모리는 적어도 하나의 제 2 기준 워드 라인과 비트 라인의 교차점에 배치되어 테스트 동작 모드 동안 제 1 기준 셀의 판독 전에 비트 라인에 기준 전위를 발생시키기 위해 사용되는 제 2 기준 셀을 포함한다.
제 2 기준 셀은 테스트 동작 모드에서 제 1 기준 셀의 동작 가능성 테스트를 가능하게 한다. 테스트 동작 모드에서 상기 제 2 기준 셀에 의해 상응하는 기준 전위가 비트 라인에 발생된다. 따라서, 제 1 기준 셀이 테스트 동작 모드에서, 정상 메모리 셀에 의해 정상 동작 모드에서 이루어지는 것과 동일한 방식으로 판독될 수 있다. 제 2 기준 셀의 에러가 배제되는 경우, 제 1 기준 셀 중 하나의 판독시 동작 장애가 나타나면 제 1 기준 셀의 에러가 있는 것이 추론될 수 있다. 이에 반해, 제 2 기준 셀이 인액티브한지의 여부를 알 수 없고 테스트 동작 모드에서 제 1 기준 셀 중 하나의 판독시 에러가 검출되면, 상응하는 제 1 기준 셀이 에러를 갖는지 또는 상기 기준 전위의 발생을 위해 사용되는 제 2 기준 셀이 에러를 갖는지가 검출된다.
본 발명의 바람직한 실시예에 따르면, 적어도 하나의 제 2 기준 워드 라인이 워드 라인 중 하나와 동일하고 제 2 기준 셀이 상기 워드 라인에 접속된 메모리 셀과 동일하다. 즉, 정상 동작 모드에서 제 1 기준 셀이 정상 메모리 셀 중 하나의 판독 전에 기준 전위를 발생시키기 위해 사용되는 한편, 테스트 동작 모드에서 제 2 기준 워드 라인의 정상 메모리 셀이 제 1 기준 셀 중 하나의 판독 전에 기준 전위를 발생시키기 위해 사용된다. 상기 실시예에서는, 정상 메모리 셀 및 제 1 기준 셀에 부가해서 부가 셀이 필요 없기 때문에, 비교적 작은 표면을 가진 메모리가 구현될 수 있다.
본 발명의 또 다른 실시예에서, 메모리는 행 어드레스를 공급하기 위한 어드레스 입력을 포함한다. 상기 어드레스에 의해 워드 라인이 어드레싱된다. 또한, 메모리는 행 디코더를 포함한다. 상기 디코더를 통해 제 2 기준 워드 라인이 정상 동작 모드에서 행 어드레스 중 특정 어드레스에 의해 어드레싱될 수 있으며 제 1 기준 워드 라인이 테스트 동작 모드에서 특정 행 어드레스에 의해 어드레싱될 수 있다. 이것은 정상 동작 모드에서 워드 라인 중 임의의 워드 라인이 어드레싱되는 것과 동일한 방식으로, 테스트 동작 모드에서 제 1 기준 워드 라인의 어드레싱을 가능하게 한다.
본 발명의 또다른 실시예에서 메모리는 다수의 제 2 기준 워드 라인, 및 제어 신호를 공급하기 위한 제어 입력을 포함한다. 상기 제어 신호를 통해 제 2 기준 워드 라인 중 적어도 하나가 선택되고, 그것의 제 2 기준 셀이 테스트 동작 모드에서 제 1 기준 셀의 판독 전에 비트 라인에 기준 전위를 발생시키기 위해 사용된다. 상기 실시예에서 테스트 동작 모드 동안 제 1 기준 셀 중 하나가 여러번 판 독될 수 있고, 상기 판독시 비트 라인에 필요한 기준 전위가 상이한 제 2 기준 셀에 의해 발생된다. 따라서, 판독 동안 에러의 발생이 상응하는 제 1 기준 셀 또는 제 2 기준 셀의 오동작의 원인이 되는지의 여부가 확인될 수 있다. 제 1 기준 셀이 에러를 가지면, 그것의 판독시 사용된 제 2 기준 셀과 무관하게 항상 잘못된 결과가 나타난다. 이에 반해, 상이한 제 2 기준 워드 라인에 할당된 다수의 제 2 기준 셀이 동시에 에러를 갖는 것은 있을 수 없는 일이다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 1은 FRAM 타입 집적 메모리의 메모리 셀 필드를 나타낸다. 비트 라인 쌍(BL, /BL)은 판독 증폭기(SA)에 접속된다. 메모리는 제 1 기준 워드 라인(RWL1, RWL1') 및 워드 라인(WLi)을 포함한다. 상기 워드 라인은 다수가 존재하지만 도면에는 단 3개만이 도시된다. 워드 라인(WLi)과 비트 라인(BL, /BL)의 교차점에 정상 메모리 셀(MC)이 배치되고, 제 1 기준 라인(RWL1, RWL1')과 비트 라인의 교차점에는 제 1 기준 셀(RC1)이 배치된다. 메모리 셀(MC) 및 제 1 기준 셀(RC1)은 동일하게 구성된다. 상기 셀 각각은 강유전체를 가진 메모리 커패시터(C) 및 선택 트랜지스터(T)를 포함한다. 메모리 커패시터(C)의 전극 중 하나는 플레이트 전위(VP)에 접속되고 다른 전극은 선택 트랜지스터(T)의 제어 가능한 구간을 통해 상응하는 비트 라인(BL, /BL)에 접속된다. 선택 트랜지스터(T)의 게이트는 상응하는 워드 라인(WLi) 또는 기준 워드 라인(RWL1),(RWL1')에 접속된다.
2개의 비트 라인(BL, /BL)은 단락 트랜지스터(SH)를 통해 서로 접속된다. 단락 트랜지스터(SH)의 게이트는 단락 신호(EQ)에 접속된다. 또한, 메모리는 행 어드레스(RADR)가 공급되는 행 디코더(RDEC)를 포함한다. 상기 행 어드레스(RADR)를 통해 워드 라인(WLi)이 메모리의 정상 동작 모드에서 어드레싱될 수 있다. 메모리가 정상 동작 모드인지 또는 테스트 동작 모드인지의 여부를 지시하는 동작 모드 신호(TEST)가 상기 행 디코더(RDEC)에 공급된다. 또한, 제어 신호(A)가 행 디코더(RDEC)에 공급된다.
메모리 셀(MC) 중 하나에 대한 판독 액세스 동안 도면에 도시된 회로의 동작은 하기와 같다: 판독 액세스 전에 먼저 2개의 제 1 기준 셀(RC1) 중 하나에 논리 0이 그리고 다른 하나에는 논리 1이 저장된다. 그리고 나서, 2개의 비트 라인(BL, /BL)이 방전된 다음, 2개의 제 1 기준 셀이 비트 라인으로 판독된다. 그에 따라 먼저, 단락 트랜지스터(SH)가 차단되고 판독 증폭기(SA)가 인액티브하게 된다. 그러면, 단락 트랜지스터(SH)가 도통 접속됨으로써, 2개의 비트 라인 사이의 전하 보상이 이루어진다. 2개의 비트 라인(BL, /BL)에 기준 전위가 세팅된다. 상기 기준 전위는 비트 라인에 먼저 세팅된 2개의 전위의 평균값에 대략 상응한다. 이제, 단락 트랜지스터(SH)가 다시 차단된다. 그리고 나서야 워드 라인(WLi) 중 하나의 활성화에 의해 메모리 셀(MC) 중 하나의 선택이 행 디코더(RDEC)에 공급된 행 어드레스(RADR)에 따라 이루어진다. 예컨대, 워드 라인(WL1)이 활성화되므로, 이것에 접속된 메모리 셀(MC)의 내용이 좌측 비트 라인(BL)으로 판독된다. 그리고 나서, 판독 증폭기(SA)가 활성화되어 2개의 비트 라인 사이의 전위차를 증폭시킨다. 이 경우, 우측 비트 라인(/BL)에 항상 존재하는 기준 전위에 비한 좌측 비트 라인(BL)의 전위가 평가된다.
테스트 동작 모드에서 제 1 기준 셀(RC1)의 동작 가능성이 테스트된다. 상기 테스트는 제 1 기준 셀에 데이터의 기록 및 후속하는 재판독에 의해 이루어진다. 이 경우에도 판독 증폭기(SA)가 정확한 평가를 위해 기준 전위를 필요로하기 때문에, 기준 전위가 테스트 동작 모드에서 2개의 정상 메모리 셀(MC)에 의해 발생된다. 이 실시예에서는 제 1 워드 라인(WL1) 및 제 2 워드 라인(WL2)이 제 2 기준 워드 라인(RWL2), (RWL2')이고, 이것에 접속된 메모리 셀(MC)은 제 2 기준 셀(RC2)이다. 테스트 동작 모드에서 제 2 기준 셀(RC2)은, 정상 동작 모드에서 제 1 기준 셀(RC1)과 마찬가지로 비트 라인(BL, /BL)에 기준 전위를 발생시키기 위해 사용된다. 따라서, 테스트 동작 모드에서 제 1 기준 셀(RC1) 중 하나에 대한 액세스 전에 제 1 논리 레벨이 제 1 워드 라인(WL1)에 접속된 제 2 기준 셀(RC2)에 기록되고, 제 2 논리 레벨은 제 2 워드 라인(WL2)에 접속된 제 2 기준 셀(RC2)에 기록된다. 비트 라인의 방전 후에, 두 정보의 판독 및 후속하는 단락이 단락 트랜지스터(SH)에 의해 이루어짐으로써, 기준 전위가 발생된다. 후속해서, 2개의 제 1 기준 워드 라인(RWL1), (RWL1') 중 하나의 활성화에 의해 이전에 기록된 데이터가 2개의 제 1 기준 셀(RC1) 중 하나로부터 판독될 수 있다. 그리고 나서, 판독 증폭기(SA)가 활성화되고 비트 라인 쌍(BL, /BL)의 전위 차를 평가한다.
상기 실시예의 메모리는 2개의 정상 워드 라인(WLi)으로 형성된 다른 쌍의 제 2 기준 워드 라인을 포함한다. 상기 기준 워드 라인 중 단 하나의 부가 제 2 기준 워드 라인(RWL3)만이 도시된다. 메모리는 도면에 도시된 것과는 달리 2중 기능을 수행하지 않는, 즉 동시에 2개의 다른 기준 워드 라인이 아닌 많은 수의 정상 워드 라인(WLi)을 포함한다. 테스트 동작 모드에서, 제 2 기준 워드 라인(RWL2, RWL2', RWL3)의 쌍 중 임의의 것이 제 1 기준 셀(RC1) 중 하나의 판독 전에 비트 라인(BL, /BL)에 기준 전위를 발생시키기 위해 사용된다. 예컨대, 하부 제 2 기준 워드 라인(RWL3)이 상부 제 2 기준 워드 라인(RWL2) 대신에 기준 전위를 발생시키기 위해 중간 기준 워드 라인(RWL2')과 함께 사용될 수도 있다. 따라서, 제 1 워드 라인(WL1) 또는 이것에 접속된 메모리 셀(MC)이 에러를 갖는 경우에도 테스트 동작 모드에서 기준 전위가 정확히 발생될 수 있다. 제어 신호(A)는 다수의 비트 폭을 가진 디지탈 제어 신호이다. 상기 제어 신호(A)는 테스트 동작 모드에서 비트 라인에 기준 전위를 발생시키기 위해 제 2 기준 워드 라인(RWL2, RWL2', RWL3) 중 2개를 선택하기 위해 사용된다.
본 발명의 또다른 실시예에서는 단 2개의 기준 워드 라인(RWL2, RWL2')만이 존재할 수도 있다.
테스트 동작 모드에서 기준 전위가 제 1 워드 라인(WL1) 및 제 2 워드 라인(WL2)에 의해 제 2 기준 워드 라인(RWL2, RWL2')으로서 발생되면, 본 발명의 실시예에서 제 1 기준 워드 라인(RWL1, RWL1')의 후속 제어가 정상 동작 모드에서 제 1 워드 라인(WL1) 또는 제 2 워드 라인(WL2)에 할당된 행 어드레스(RADR)에 의해 이루어진다. 이것은 정상 동작 모드에서와 동일한 방식으로 테스트 동작 모드에서 메모리의 동작을 가능하게 한다. 다만, 정상 동작 모드에서는 메모리 셀(MC) 중 하나의 판독시 기준 전위의 발생을 위해 제 1 기준 셀(RC1)이 사용되고, 테스트 동작 모드에서는 임의의 다른 메모리 셀(MC) 및 제 1 기준 셀(RC1)의 기준 전위를 발생시키기 위해 제 2 기준 셀(RC2)이 사용된다.
도면에 도시된 메모리는 폴디드(folded)-비트 라인 원리에 따른 비트 라인을 포함한다. 물론, 본 발명이 예컨대 전술한 미국 특허 제 5 844 832호에 도시된 바와 같은 다른 비트 라인 아키텍처를 가진 메모리에도 적용될 수 있다.
본 발명이 여기서는 FRAM의 실시예로 설명되었지만, 메모리 셀의 판독 전에 상응하는 기준 전위가 비트 라인에 발생되어야 하는 다른 메모리에도 적용될 수 있다.
여기에 설명된 실시예에서는 몇개의 워드 라인(WLi)이 제 2 기준 워드 라인(RWL2, RWL2', RWL3)과 동일하지만, 다른 실시예에서는 제 2 기준 워드 라인이 정상 워드 라인(WLi)에 부가해서 존재할 수 있다.
도면에 도시된 실시예에서, 제 1 기준 셀(RC1)이 상이한 제 1 기준 워드 라인(RWL1, RWL1')에 접속된다. 또한, 제 2 기준 셀(RC2)이 상이한 제 2 기준 워드 라인(RWL2, RWL2')에 접속된다. 다른 실시예에서는 2개의 제 1 기준 셀(RC1)이 공동 제 1 기준 워드 라인(RWL1)에 접속되고, 2개의 제 2 기준 셀(RC2)이 공동 제 2 기준 워드 라인(RWL2)에 접속될 수 있다.
본 발명에 의해, 기준 셀의 동작 가능성에 대한 테스트가 간단한 방식으로 이루어지는 집적 메모리가 제공된다.

Claims (4)

  1. - 워드 라인(WLi)과 비트 라인(BL, /BL)의 교차점에 배치된 메모리 셀(MC);
    - 적어도 하나의 제 1 기준 워드 라인(RWL1, RWL1')과 상기 비트 라인(BL, /BL)의 교차점에 배치되어 정상 동작 모드에서 메모리 셀(MC)의 판독 전에 상기 비트 라인에 기준 전위를 발생시키기 위해 사용되는 제 1 기준 셀(RC1); 및
    - 적어도 하나의 제 2 기준 워드 라인(RWL2, RWL2', RWL3)과 상기 비트 라인(BL, /BL)의 교차점에 배치되어 테스트 동작 모드 동안 제 1 기준 셀(RC1)의 판독 전에 상기 비트 라인에 기준 전위를 발생시키기 위해 사용되는 제 2 기준 셀(RC2, RC3)
    을 포함하는 집적 메모리.
  2. 제 1항에 있어서,
    상기 제 2 기준 워드 라인(RWL2, RWL2', RWL3)이 워드 라인(WL1, WL2) 중 하나와 동일하고, 상기 제 2 기준 셀(RC2, RC3)이 상기 워드 라인에 접속된 메모리 셀(MC)과 동일한 것을 특징으로 하는 집적 메모리.
  3. 제 2항에 있어서,
    - 워드 라인(WLi)의 어드레싱을 위한 행 어드레스(RADR)를 공급하기 위한 어드레스 입력; 및
    - 행 디코더(RDEC)를 포함하고,
    - 상기 행 디코더(RDEC)를 통해 제 2 기준 워드 라인(RWL2, RWL2', RWL3)이 정상 동작 모드에서 행 어드레스(RADR) 중 특정 어드레스에 의해 어드레싱될 수 있으며,
    - 상기 행 디코더(RDEC)를 통해 제 1 기준 워드 라인(RWL1, RWL1')이 테스트 동작 모드에서 특정 행 어드레스(RADR)에 의해 어드레싱 될 수 있는 것을 특징으로 하는 집적 메모리.
  4. 제 1항 내지 3항 중 어느 한 항에 있어서,
    - 다수의 제 2 기준 워드 라인(RWL2, RWL2', RWL3); 및
    - 제어 신호(A)를 공급하기 위한 제어 입력을 포함하고, 상기 제어 신호(A)를 통해 제 2 기준 워드 라인 중 적어도 하나의 선택이 이루어지고, 그 다음에 상기 제 2 기준 워드 라인의 제 2 기준 셀(RC2, RC3)이 테스트 동작 모드에서 제 1 기준 셀(RC1)의 판독 전에 상기 비트 라인(BL, /BL)에 기준 전위를 발생시키기 위해 사용되는 것을 특징으로 하는 집적 메모리.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6707715B2 (en) * 2001-08-02 2004-03-16 Stmicroelectronics, Inc. Reference generator circuit and method for nonvolatile memory devices
US6920060B2 (en) 2002-08-14 2005-07-19 Intel Corporation Memory device, circuits and methods for operating a memory device
DE10310570B3 (de) * 2003-03-11 2004-09-30 Infineon Technologies Ag Verfahren und Testschaltung zum Testen einer dynamischen Speicherschaltung
US8094493B2 (en) * 2004-11-12 2012-01-10 Macronix International Co., Ltd. Memory devices and methods using improved reference cell trimming algorithms for accurate read operation window control
US8406072B2 (en) 2010-08-23 2013-03-26 Qualcomm Incorporated System and method of reference cell testing
CN104298571B (zh) * 2013-07-17 2017-10-03 群联电子股份有限公司 数据保护方法、存储器储存装置与存储器控制器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5163021A (en) * 1989-04-13 1992-11-10 Sundisk Corporation Multi-state EEprom read and write circuits and techniques
JPH0734314B2 (ja) * 1989-07-13 1995-04-12 株式会社東芝 半導体記憶装置
US5265056A (en) * 1989-12-28 1993-11-23 International Business Machines Corporation Signal margin testing system for dynamic RAM
JPH05325600A (ja) * 1992-05-20 1993-12-10 Nec Ic Microcomput Syst Ltd 半導体読み出し専用メモリ
JP3397452B2 (ja) * 1994-07-06 2003-04-14 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
JPH10209387A (ja) * 1996-08-22 1998-08-07 Samsung Electron Co Ltd 強誘電体メモリのセルアレイ構造及びデータ感知方法
JPH10233100A (ja) * 1997-02-20 1998-09-02 Matsushita Electron Corp 半導体メモリ装置及びその検査方法
KR100268444B1 (ko) * 1997-08-30 2000-10-16 윤종용 강유전체 랜덤 액세스 메모리 장치
KR100303056B1 (ko) * 1998-11-07 2001-11-22 윤종용 온-칩테스트회로를구비한강유전체메모리장치
US6067263A (en) * 1999-04-07 2000-05-23 Stmicroelectronics, Inc. Dynamic random access memory circuit having a testing system and method to determine the sensitivity of a sense amplifier

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