CN1160738C - 带有存储单元和基准单元的集成式存储器 - Google Patents
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Abstract
一种集成式存储器，具有：至少两个相互对应的位线；至少一个字线，所述字线与相对应的位线相交；在交叉点附近的一个存储单元；第一基准字线与位线相交，并具有设置在交叉点附近的第一基准存储单元；至少一个第二基准字线与位线相交，并具有设置在交叉点附近的第二基准存储单元，其中，在正常工作方式下，第一基准存储单元产生一个位线基准电位，之后，将所产生的基准电位与通过存储单元产生的基准电位相比较；并且，在校验工作方式下，第二基准存储单元产生一个基准电位，之后，将所产生的基准电位与通过第一基准存储单元产生的基准电位相比较。
Description
技术领域
本发明涉及一种集成式存储器，包括设置在字线和位线交叉点上的存储单元，并且包括设置在基准字线和位线交叉点上的基准单元，该基准单元在阅读所述存储单元前用于在所述位线中产生一个基准电位。
背景技术
在美国专利文献US 5844832 A中公开了这样一种集成式存储器，其形式为铁电式存储器或者FRAMs(铁电式随机存取存储器)。所述基准单元在阅读存取之前，将一个特定的电位写入存储单元，然后在位线上读出。然后，在两个相邻的、以不同的电平读数基准单元的位线相互短接，所以在这两根位线上可得到一个基准电位，它等于两个不同电平的平均值。其中的基准单元按照普通存储单元相同的方式建立。在每次读数存储单元之间，例如在存储单元校验期间，通过基准单元以上述方式在位线上产生基准电位，从而使通过位线连接的读数放大器在执行位线电位的计算之一前，得到确定的基准电位。
在以上所述的存储器中读数存储单元之一的错误可能会出于两个不同的原因。一个原因是正在阅读的存储器或与该存储器相连的字线已经损坏。另一个原因是，所属的基准单元出现损坏，所以不能以正确方式产生基准电位，这样便无法通过读数放大器对位线电位进行正确的计算。所以希望能够确认所产生的错误是否是在阅读一个存储单元时，由于基准单元的功能错误造成的。
发明内容
本发明的任务是，提供一种上述类型的集成式存储器，可以采用简单的方法对基准单元的功能进行校验。
以上任务的解决方案体现在以下所述的集成式存储器中。
根据本发明的一种集成式存储器，
-具有至少两个相互对应的位线，所述位线沿一个第一方向延伸；
-具有至少一个字线，所述字线沿与所述第一方向不同的一个第二方向延伸，其中，所述字线与相对应的位线相交；
-具有在交叉点上的一个存储单元，其中，所述存储单元与所述字线和位线中的一个相连接；
-具有第一基准字线，所述基准字线与所述位线相交，并且具有设置在交叉点上的第一基准存储单元，该基准存储单元与所述第一基准字线和各位线相连接；
-还具有至少一个第二基准字线，该基准字线与所述位线相交，并且具有设置在交叉点上的第二基准存储单元，该基准存储单元与所述第二基准字线和各位线相连接，
-其中，所述集成式存储器被设计为适用于正常工作方式和校验工作方式：
-其中，在所述集成式存储器的正常工作方式下，所述第一基准存储单元用于在两个相对应的位线上产生一个基准电位，之后，将在相对应的位线之一中所产生的基准电位与在相对应位线的另一个位线中通过存储单元产生的基准电位相比较；并且
-其中，在所述集成式存储器的校验工作方式下，所述第二基准存储单元用于在两个相对应的位线上产生一个基准电位，之后，将在相对应的位线之一中所产生的基准电位与在相对应位线的另一个位线中通过第一基准存储单元产生的基准电位相比较。
本发明还包括有利的改进和完善。
本发明所述存储器，包括设置在字线和位线交叉点上的存储单元，包括设置在至少一个第一基准字线和位线交叉点上的第一基准单元，并且该基准单元在正常工作方式下，在阅读所述存储单元前用于在所述位线中产生一个基准电位。此外，还包括设置在至少一个第二基准字线和位线交叉点上的第二基准单元，并且该基准单元在校验工作方式下，在阅读所述第一基准单元前用于在所述位线中产生一个基准电位。
所述第二基准单元可以在校验工作方式中对所述第一基准单元进行功能校验，其方法是，借助于该第二基准单元在位线上产生一个对应的基准电位。所以在校验工作方式中，第一基准单元可按相同的方式读数，和正常的存储单元在正常工作方式中的读数一样。只要排除了第二基准单元的错误，则在阅读一个第一基准单元时，发生的功能故障表示第一基准单元发生损坏。如果不知道第二基准单元是否正常，则在阅读一个第一基准单元时，如果在校验工作方式中确认出现了错误，则可认定或者是对应的第一基准单元损坏，或者是用于产生基准电位的第二基准单元损坏。
根据本发明的一个有利的改进方案，至少其第二基准字线与字线之一相同，并且其第二基准单元与连接在该字线上的存储单元相同。这意味着，在正常工作方式中，第一基准单元用于在阅读一个正常的存储单元之前产生基准电位，而在校验工作方式中，第二基准字线的正常存储单元在阅读一个第一基准单元之前用于产生基准电位。在这种改进中，除了正常的存储单元和第一基准单元以外，不再需要额外的单元，所以这种存储器可以在相对较小的面积上实现。
根据本发明的另一个有利的改进方案，所述集成式存储器包括用于输入行地址和字线寻址的地址输入端。此外，还包括一个行解码器，通过该解码器，所述第二基准字线在正常工作方式下可采用一个特定的行地址寻址，通过该解码器所述第一基准字线在校验工作方式下可采用一个特定的行地址寻址。该方案可实现第一基准字线的寻址在校验工作方式下与任意一个字线在正常工作方式下的寻址一样。
根据本发明的另一个有利的改进方案，所述集成式存储器包括多个第二基准字线，还包括一个用于输入控制信号的控制输入端，通过该信号可至少选择出一个所述第二基准字线，所述第二基准字线的第二基准单元，随后在校验工作方式中，在阅读第一基准单元之前用于在所述位线中产生一个基准电位。在该改进中，在校验工作方式中发生一个第一基准单元的多次读数，其中所必须的位线基准电位先后通过不同的第二基准单元产生。所以可确认在阅读对应的第一基准单元或第二基准单元的错误功能时，是否出现了损坏。如果第一基准单元损坏，则在其读数过程中，无论采用的是哪个第二基准单元，得到的结果总是错误的。然而多个属于不同第二基准位线的第二基准单元同时损坏的概率几乎没有。
附图说明
图1是根据本发明的集成式存储器的一个实施例的示意图。
具体实施方式
下面对照附图所示集成式存储器的实施例对本发明作进一步的说明。
附图表示一个集成式存储器的存储单元阵列的局部，其类型为FRAM。图中表示出一对位线BL、/BL，它与一个读数放大器SA连接。存储器具有第一基准字线RWL1，RWL1’以及字线WLi，这样的字线的数量很大，但是在图中仅表示出3条。在字线WLi与位线BL、/BL的交叉点上有普通的存储单元MC，在第一基准字线RWL1，RWL1’与位线之间的交叉点上有第一基准单元RC1。所述存储单元MC和第一基准单元RC1的构造相同。其中的每个都具有一个采用铁电介电体的存储器电容C，以及一个选择晶体管T。所述存储器电容C的一个电极与线路板电位VP相连，另一个电极经选择晶体管T的可控线段与对应的位线BL、/BL相连。选择晶体管的栅极与对应的字线WLi和基准字线RWL1，RWL1’连接。
两个位线BL、/BL经一个短路晶体管SH相互连接。该短路晶体管SH的栅极与一个短路信号EQ相连。此外存储器还具有一个行解码器RDEC，其中可输入行地址RADR，经该地址字线WLi可以在存储器的正常工作方式中进行寻址。向行解码器RDEC内可输入一个工作方式信号TEST，它可表示存储器是否处在正常工作方式中，还是处在测试工作方式中。此外还向该行解码器RDEC输入一个控制信号A。
图中所示电路在对存储单元MC之一进行读存取操作时的工作方式如下：在读存取之前首先在两个第一基准单元RC1中的一个上存储逻辑0，并在另一个基准单元上存储逻辑1。然后使两个位线BL、/BL放电，接着在位线上读数两个第一基准单元。此时首先短路晶体管SH截止，并且读数放大器SA未激活。然后短路晶体管SH进入导通状态，使得两个位线之间产生电荷平衡。此时在两个位线BL、/BL上将出现一个基准电位，它大致等于两个事先存在于位线上的电位的平均值。此时短路晶体管SH重新截止。通过字线WLi之一被激活，而根据输入到行解码器RDEC的行地址RADR选择出一个存储单元MC。例如字线WL1被激活，则与其相连的存储单元MC的内容从左侧的位线BL上被读出。然后读出放大器SA被激活，它将两个位线之间的电位差放大。此时对左侧位线BL的电位对照位于右侧位线/BL上存在的基准电位进行计算。
在测试工作方式中，对第一基准单元RC1的功能特性进行校验。测试是通过向第一基准单元写入一个日期，然后重新将其读出实现的。因为读出放大器SA也可以用于对基准电位进行具体计算，所以该基准电位在测试工作方式中是通过两个普通存储单元MC产生的。在本实施例中，第一字线WL1和第二字线WL2是第二基准字线RWL2，RWL2’，而且与其相连的存储单元MC就是第二基准单元RC2。第二基准单元RC2的作用是在测试工作方式中在位线BL、/BL上产生基准电位，如同正常工作方式中的第一基准单元RC1那样。所以在测试工作方式中，在对第一基准单元RC1进行存取之前，在与第一字线WL1相连的第二基准单元RC2中写入一个第一逻辑电平，并且在与第二字线WL2相连的第二基准单元RC2中写入一个第二逻辑电平。在位线放电完毕后，对两个信息进行读数，并且通过短路晶体管SH进行随后的短路，从而产生基准电位。接着通过两个第一基准字线RWL1，RWL1’之一的激活，从两个第一基准单元RC1中的一个读出事先写入的一个日期。所述读出放大器SA然后被激活，并且在位线对BL、/BL上进行电位差的计算。
该实施例的存储器还具有另外一对第二基准字线，它们同样分别是通过两个普通字线WLi构成的。其中在图中仅表示出了一个额外的第二基准字线RWL3。应当注意，存储器包含有大量的普通字线WLi，它们和图中所示的不同，并没有双重功能，即不会同时作为两个额外的基准字线。在测试工作方式中，成对的第二基准字线RWL2，RWL2’，RWL3中的任何一个在读出一个第一基准单元RC1之前都可用于在位线BL、/BL上产生基准电位。例如也可以在下面的第二基准字线RWL3上产生基准电位，以代替上面的第二基准字线RWL2，而且是与中间的基准字线RWL2’共同使用。所以在测试工作方式中，具体产生基准电位的方法也可以在第一字线WL1或与其相连的存储单元MC出现损坏时实现。控制信号A是一个具有若干位宽的数字控制信号。它的作用是选择出第二基准字线RWL2，RWL2’，RWL3中的两个，用于在测试工作方式中在位线上产生基准电位。
在本发明的另一个实施例中，也可仅有两个第二基准字线RWL2，RWL2’。
如果在测试工作方式中，基准电位是通过第一字线WL1和第二字线WL2作为第二基准字线RWL2，RWL2’产生的，则在本发明的实施例中将产生对第一基准字线RWL1，RWL1’的下述控制，而且控制是通过相应的行地址RADR实现的，该地址在正常工作方式下对应于第一字线WL1和第二字线WL2。该方式可允许存储器在测试工作方式中的运行和正常工作方式中的一样，只是在后者中，第一基准单元RC1用于产生基准电位，而不是读出一个存储单元MC，而且在前者中，第二基准单元RC2用于产生任何其他一个存储单元MC以及第一基准单元RC1的基准电位。
图中局部表示的存储器中的位线是按照重叠式位线原理设计的。当然，本发明也可用于具有其他位线结构的存储器，特别是按照开放式位线原理设计的位线，例如本说明书开始部分引用的美国专利文献US 5844832 A中所描述的。
尽管本发明是以FRAMs为例说明的，但是也适用于其他存储器，但要求在阅读存储单元之前，在其位线上必须产生对应的基准电位。
尽管以上所述的实施例中有若干个字线WLi与第二基准字线RWL2，RWL2’，RWL3是一样的，但是也可采用其他实施例，其中的第二基准字线与普通字线WLi不同，是额外增加的。
图中所示的实施例中，第一基准单元RC1与不同的第一基准字线RWL1，RWL1’相连。此外，第二基准单元RC2与不同的第二基准字线RWL2，RWL2’相连。但是，也可采用其他的实施例，其中的两个第一基准单元RC1与一个共用的第一基准字线RWL1相连，而且两个第二基准单元RC2与一个共用的第二基准字线RWL2相连。
Claims (4)
1.一种集成式存储器，
-具有至少两个相互对应的位线(BL，/BL)，所述位线沿一个第一方向延伸；
-具有至少一个字线(WL1，WL1’)，所述字线沿与所述第一方向不同的一个第二方向延伸，其中，所述字线(WL1，WL1’)与相对应的位线(BL，/BL)相交；
-具有在交叉点上的一个存储单元，其中，所述存储单元与所述字线和位线中的一个相连接；
-具有第一基准字线(RWL1，RWL1’)，所述基准字线与所述位线(BL，/BL)相交，并且具有设置在交叉点上的第一基准存储单元(RC1)，该基准存储单元与所述第一基准字线(RWL1，RWL1’)和各位线相连接；
-还具有至少一个第二基准字线(RWL2，RWL2’，RWL3)，该基准字线与所述位线(BL，/BL)相交，并且具有设置在交叉点上的第二基准存储单元(RC2)，该基准存储单元与所述第二基准字线(RWL2，RWL2’，RWL3)和各位线相连接，
-其中，所述集成式存储器被设计为适用于正常工作方式和校验工作方式；
-其中，在所述集成式存储器的正常工作方式下，所述第一基准存储单元(RC1)用于在两个相对应的位线(BL，/BL)上产生一个基准电位，之后，将在相对应的位线之一中所产生的基准电位与在相对应位线的另一个位线中通过存储单元(MC)产生的基准电位相比较；并且
-其中，在所述集成式存储器的校验工作方式下，所述第二基准存储单元(RC2)用于在两个相对应的位线(BL，/BL)上产生一个基准电位，之后，将在相对应的位线之一中所产生的基准电位与在相对应位线的另一个位线中通过第一基准存储单元(RC1)产生的基准电位相比较。
2.如权利要求1所述的集成式存储器，其特征在于，所述第二基准字线(RWL2，RWL2’，RWL3)与所述字线之一相同，并且其第二基准存储单元与连接在该字线上的存储单元(MC)相同。
3.如权利要求2所述的集成式存储器，其特征在于，
-具有用于输入行地址(RADR)和字线寻址的地址输入端，
-具有一个行解码器(RDEC)，所述地址输入端连接至所述行解码器(RDEC)，
-所述第二基准字线(RWL2，RWL2’，RWL3)在正常工作方式下通过所述解码器可采用一个特定的行地址(RADR)寻址，
-所述第一基准字线(RWL1，RWL1’)在校验工作方式下通过所述解码器可采用一个特定的行地址(RADR)寻址。
4.如权利要求1所述的集成式存储器，其特征在于，
-具有多个基准字线，
-具有一个行解码器(RDEC)，该行解码器具有用于输入行地址(RADR)和字线寻址的地址输入端，
-还具有一个用于输入控制信号(A)的行解码器(RDEC)的控制输入端，所述行解码器(RDEC)通过该信号可至少选择出一个所述第二基准字线，使得在校验工作方式中，与所选择的第二基准字线相连接的第二基准存储单元在读出所述第一基准存储单元(RC1)之前，用于在所述位线(BL，/BL)中产生一个基准电位。
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