CN1619706A - 存储单元信号窗测试设备 - Google Patents

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Abstract

本发明公开了一种存储单元信号窗测试设备101和用于测试存储器的信号窗的方法。在写周期期间，将第一数据写入到存储单元。在第一读周期期间，从存储单元中读取低电压单元信号。在低电压信号和低电压参考信号之间进行比较。将比较的结果存储在第一存储寄存器中。然后，在写周期中，将第二数据写入存储器。在第二读周期期间，将高电压单元信号从存储器中读出。在高电压单元信号和高电压参考信号之间进行比较。将比较的结果存储在第二存储寄存器中。比较在第一和第二存储寄存器中的结果，并且如果比较显示低电压单元信号高于低电压参考信号并且高电压单元信号低于高电压参考信号，则提供用于指示存储单元已经使测试失败的输出。

Description

存储单元信号窗测试设备
技术领域
本发明涉及一种存储单元的信号窗的测试。
背景技术
通过利用低参考电压(信号分布参考电压低-“SD Vref低电压”)和高参考电压(信号分布参考电压高-“SD Vref高电压”)并运行一些写/读模式，来测试针对1T1C FeRAM存储单元的信号窗。图1示出了FeRAM存储芯片的信号分布和一些典型用于测试的低/高参考电压(SDVref高/低电压)。FeRAM存储单元的信号窗是单元的高电压信号和低电压信号之间的差。可以由该现有技术的测试方法所确保的每一个单元的最小信号窗是“SD Vref高电压”和“SD Vref低电压”之间的差。
如图2所示，信号窗分布可以示出远高于测试的最小信号窗的主要分布。在芯片的寿命内，具有高于测试窗而低于主要分布的信号窗的单元最可能产生失败。找到这些单元的最容易的方法将是增加高/低参考电压(SD Vref高/低电压)的范围。但是该方法将会导致失败数的极大增加，并因而导致产量的极太减小，这是由于如果其信号之一处于分布中的错误位置处，甚至具有非常好的信号窗的单元将会发生失败。该方法仅检查所有单元的低电压信号是否低于某一特定参考值，以及所有单元的高电压信号是否高于特定参考电压。
为了仅找到具有小信号窗的单元，需要用于仅找到具有高于“SWVref低电压”(“SW”表示“信号窗”)的低电压信号和具有低于“SWVref高电压”的相同单元的高电压信号的单元的测试。
在高度并行的存储器芯片测试中，通常将失败压缩到最小的冗余度，因此，丢失了特定单元组的单元正在使测试失败的信息。仅仅可用的信息是：特定组中至少一个单元正在使测试失败。由于该压缩，不可能进行针对使测试1和测试2同时失败的单个单元的测试。
对于冗余度的修正，必须应用特定的信号余量来找到在FeRAM存储器中的弱单元。然而，该标准导致了特定的产量损失，并且在最坏的情况下，对于已经分类出的芯片，即使已经对其进行了修复并使用也是如此。所需要的是，能够找到需要修复的弱单元，而不必造成产量损失。
所需要的是，具有一种针对存储单元的信号窗测试模式，能够找到具有小信号窗的单个单元。
发明内容
本发明的测试模式提出了即使在高并行测试和失败压缩的情况下针对每一个单个的单元的所需信号窗的FeRAM存储器的测试。可以识别和修理在FeRAM存储器中的弱单元，而具有最小的产品产量损失。
公开了一种存储单元信号窗测试设备101和用于测试存储器的信号窗的方法。在写周期期间，将第一数据写入到存储单元。在第一读周期期间，从存储单元中读取低电压单元信号。在低电压信号和低电压参考信号之间进行比较。将比较的结果存储在第一存储寄存器中。然后，在写周期中，将第二数据写入存储器。在第二读周期期间，将高电压单元信号从存储器中读出。在高电压单元信号和高电压参考信号之间进行比较。将比较的结果存储在第二存储寄存器中。比较在第一和第二存储寄存器中的结果，并且如果比较显示低电压单元信号高于低电压参考信号并且高电压单元信号低于高电压参考信号，则提供用于指示存储单元已经使测试失败的输出。
附图说明
下面仅参考以下附图，作为实例来描述本发明的另外优选特征，其中，
图1示出了FeRAM存储器芯片和一些典型的用于测试的低/高参考电压的现有技术的信号分布。
图2示出了具有远高于所测试的最小信号窗的主要分布的现有技术信号窗分布。
图3示出了本发明的信号窗测试模式的结构。
图4是示出了本发明的方法的流程图。
具体实施方式
下面将参考图3和4来描述存储单元信号窗测试设备101和用于测试存储器的信号窗的方法。设备101可以处于作为测试模式的存储器芯片上。在步骤401，响应对输入到BIST使能输入105的信号的接收，启动BIST(内置自测试)控制器103。
在步骤403，BIST控制器103通过Vref控制(电压参考控制)输入111发送信号来设置Vref发生器(参考电压发生器)，以便通过Vref输出115来输出SW Vref_low信号(信号窗低参考电压信号)。将Vref提供给正在测试的存储单元117的阵列。
在步骤405，BIST控制器103将第一存储寄存器109的存储位置设置为“0”(零)。第一存储寄存器109可以存储诸如16比特。
在步骤407，通过I/O(输入输出)控制131，将第一存储寄存器109中的“0”数据写入到正在测试的存储单元117的阵列中的存储单元。例如，I/O控制131能够提供诸如来自16比特第一寄存器109中的16个信道的数据。仅将“0”数据写入到由对外部地址输入119的输入以及通过输入133对阵列117的输入所选择的存储单元。
在步骤409，执行读周期，并且从在前一个步骤407期间从第一存储寄存器109中接收到“0”数据的存储单元中，获得读低电压单元信号(从存储了“0”数据的存储单元中输出的信号)。读/写(R/W)线135提供用于存储寄存器109、121的读和写命令。
在步骤411，由在其上实现了设备101的存储器芯片的读出放大器来执行比较。单元信号处于读出放大器的一个输入上，而参考信号处于另一输入上。将读低电压单元信号与通过输入115提供的SWVref_low信号进行比较。对于输出小于Vref_low信号的低电压单元信号的存储单元，在步骤412a，将第二寄存器121中的相应位置设置为“0”。对于输出大于Vref_low信号的低电压单元信号的存储单元，在步骤412b，将第二寄存器中的相应位置设置为“1”。如同第一寄存器109，第二寄存器121可以存储16个比特。
在步骤413，BIST控制器103通过Vref控制输入111发送信号来设置Vref发生器113，以便通过Vref输出115来输出SW Vref_high信号(信号窗高参考电压信号)。将Vref提供给正在测试的存储单元117的阵列。
在步骤415，BIST控制器103将第一存储寄存器109的存储位置设置为“1”。
在步骤417，通过I/O(输入输出)控制131，将第一存储寄存器109中的“1”数据写入到正在被测试的存储单元117的阵列中的存储单元。在步骤417，将“1”数据写入到设置为“0”的相同存储单元中。
在步骤419，执行读周期，并且从在前一个步骤417期间从第一存储寄存器109中接收到“1”数据的存储单元中，获得读高电压单元信号(从存储了“1”数据的存储单元中输出的信号)。
在步骤421，将读高电压单元信号与通过输入115提供的SWVref_high信号进行比较。对于输出小于Vref_high信号的高电压单元信号的存储单元，在步骤422a，将第一寄存器121中的相应位置设置为“0”。对于输出大于Vref_high信号的高电压单元信号的存储单元，在步骤422b，将第一寄存器109中的相应位置设置为“1”。
因此，对于向存储单元提供“1”数据的情况，第一寄存器109具有通过/失败数据，而对于向存储单元提供“0”数据的情况，第二寄存器121具有通过/失败数据。
对于“1”数据的情况，针对每一个发生失败的存储单元，在第一寄存器109的相应位置上存在相应的“0”。对于“0”数据的情况，针对每一个发生失败的存储单元，在第二寄存器121的相应位置上存在相应的“1”。
在步骤423，通过线路107提供的来自输入123的输出使能信号启动了与元件125。与元件125对第一寄存器109和第二寄存器121的位置执行“与”运算。针对其中第二寄存器121为“1”而第一寄存器109为“0”的每一个I/O，该与元件在输出127处产生了“1”。
在步骤425，从与元件125的输出127中获得了通过/失败数据。来自输出127的“0”输出表示相应的存储单元已经通过了信号窗测试，而来自输出127的“1”输出表示相应的存储单元已经发生失败。
以上假定使用了当将“0”写入到其中则具有低电压信号而当“1”写入其中则具有高电压信号的存储单元。对于不遵循该假定的地址，BIST控制器可以对其进行考虑，并且可以相应地采用数据。BIST控制器检查外部施加的地址，并且确定必须如何写和读该数据(例如，为了使测试模式电路适当工作，在BL和/BL上，数据应该不同)。
本发明可以用来测试在1T1C结构中的存储单元。其还可以用来测试2T2C结构中的存储单元，只要其具有在1T1C结构中操作的选项。
针对以上所述，还可以添加或替换其他组件和方法步骤。因此，尽管已经使用特定实施例描述了本发明，但是，在权利要求的范围内，能够进行许多改变，这对于本领域的技术人员而言是显而易见的。

Claims (6)

1.一种测试存储单元的信号窗的方法，包括步骤：
在写周期期间，将第一数据写入到存储单元中；
在第一读周期期间，从存储单元中读取低电压单元信号；
将低电压单元信号与低电压参考信号进行比较；
将比较结果存储在第一存储寄存器中；
在写周期期间，将第二数据写入存储器；
在第二读周期期间，从存储单元中读取高电压单元信号；
将高电压单元信号与高电压参考信号进行比较；
将比较结果存储在第二存储寄存器中；以及
将在第一和第二存储寄存器中的结果进行比较，并且如果该比较显示低电压单元信号高于低电压参考信号并且高电压单元信号低于高电压参考信号，则输出存储单元已经使测试失败的指示。
2.根据权利要求1所述的方法，其特征在于：第一数据是“0”而第二数据是“1”。
3.根据权利要求1所述的方法，其特征在于：所述存储单元是接收第一和第二数据并输出用于与低和高电压参考信号进行比较的各个低和高电压单元信号的存储单元阵列之一。
4.一种存储单元信号窗测试设备，包括：
在写周期期间，将第一数据写入到存储单元中的装置；
在第一读周期期间，从存储单元中读取低电压单元信号的装置；
将低电压单元信号与低电压参考信号进行比较的装置；
将比较结果存储在第一存储寄存器中的装置；
在写周期期间，将第二数据写入存储单元中的装置；
在第二读周期期间，从存储单元中读取高电压单元信号的装置；
将高电压单元信号与高电压参考信号进行比较的装置；
将比较结果存储在第二存储寄存器中的装置；以及
比较装置，用于将在低电压和高电压存储寄存器中的结果进行比较，并且如果该比较显示低电压单元信号高于低电压参考信号并且高电压单元信号低于高电压参考信号，则输出存储单元已经使测试失败的指示。
5.根据权利要求4所述的设备，其特征在于：第一数据为“0”而第二数据为“1”。
6.根据权利要求4所述的设备，其特征在于：所述存储单元是接收第一和第二数据并输出用于与低和高电压参考信号进行比较的各个低和高电压单元信号的存储单元阵列之一。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109273044A (zh) * 2018-11-30 2019-01-25 清华大学 阻变存储器测试方法以及测试装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7257033B2 (en) 2005-03-17 2007-08-14 Impinj, Inc. Inverter non-volatile memory cell and array system
US7715236B2 (en) * 2005-03-30 2010-05-11 Virage Logic Corporation Fault tolerant non volatile memories and methods
US7679957B2 (en) 2005-03-31 2010-03-16 Virage Logic Corporation Redundant non-volatile memory cell
US7719896B1 (en) 2007-04-24 2010-05-18 Virage Logic Corporation Configurable single bit/dual bits memory
US7920423B1 (en) 2007-07-31 2011-04-05 Synopsys, Inc. Non volatile memory circuit with tailored reliability
TWI421694B (zh) * 2009-08-26 2014-01-01 Asustek Comp Inc 記憶體控制方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08278916A (ja) * 1994-11-30 1996-10-22 Hitachi Ltd マルチチャネルメモリシステム、転送情報同期化方法及び信号転送回路
US6119251A (en) * 1997-04-22 2000-09-12 Micron Technology, Inc. Self-test of a memory device
JP3842971B2 (ja) * 1998-02-17 2006-11-08 インフィネオン テクノロジース アクチエンゲゼルシャフト テスト装置およびデジタル半導体回路装置の検査方法
US6282135B1 (en) * 1999-02-13 2001-08-28 Integrated Device Technology, Inc. Intializing memory cells within a dynamic memory array prior to performing internal memory operations
US6357027B1 (en) * 1999-05-17 2002-03-12 Infineon Technologies Ag On chip data comparator with variable data and compare result compression
US6675272B2 (en) * 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
DE10124923B4 (de) * 2001-05-21 2014-02-06 Qimonda Ag Testverfahren zum Testen eines Datenspeichers und Datenspeicher mit integrierter Testdatenkompressionsschaltung
EP1446910B1 (en) * 2001-10-22 2010-08-11 Rambus Inc. Phase adjustment apparatus and method for a memory device signaling system
US6538940B1 (en) * 2002-09-26 2003-03-25 Motorola, Inc. Method and circuitry for identifying weak bits in an MRAM
US7121639B2 (en) * 2002-12-02 2006-10-17 Silverbrook Research Pty Ltd Data rate equalisation to account for relatively different printhead widths

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109273044A (zh) * 2018-11-30 2019-01-25 清华大学 阻变存储器测试方法以及测试装置
CN109273044B (zh) * 2018-11-30 2020-10-13 清华大学 阻变存储器测试方法以及测试装置

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Publication number Publication date
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CN100444286C (zh) 2008-12-17
US6999887B2 (en) 2006-02-14

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