TWI421694B

TWI421694B - 記憶體控制方法

Info

Publication number: TWI421694B
Application number: TW098128654A
Authority: TW
Inventors: Yung Lun Lin; Chuan Te Chang; Nan Kun Lo
Original assignee: Asustek Comp Inc
Priority date: 2009-08-26
Filing date: 2009-08-26
Publication date: 2014-01-01
Also published as: US20110055618A1; US9158638B2; TW201107983A

Description

記憶體控制方法

本發明係關於一種記憶體控制方法，且特別是有關一種用於利用BIOS中的測試程式對記憶體進行參數設定的控制方法。

以現今個人電腦的元件供應商的快速發展，市面上公開販售及為客戶訂製的各種記憶體模組種類很多，隨其製造廠商、記憶體顆粒與推出時間的不同，每一種不同的記憶體規格略有不同。各自的記憶體在出廠時，記憶體廠商或系統組裝廠都要一一確定記憶體可以穩定操作的環境條件，其環境條件可包含記憶體的工作電壓設定(working voltage configuration)、驅動強度(driving strength)、時間延遲參數(delay time reference)、有效區間(active window)等各種條件。記憶體需要在最佳的設定之下，方以最高的穩定度完成各種資訊的讀寫與儲存操作。記憶體廠商的出廠初始設定未必符合系統組裝廠的內部標準或應用上的需求，通常需要系統商測試人員或研發工程師進行以人力與長久的實務經驗進行實測與微調，方可得知不同的記憶體各自的最佳設定。

以個人電腦為例，其主機板上通常有基本輸出輸入系統(Basic Input/Output System,BIOS)負責初始化記憶體模組以及開機自我測試等。BIOS中通常儲存有龐大的查找表(lookup table)用來對照不同的記憶體所需採用的各種環境條件設定。

然而，各種半導體製程不斷推陳出新，常見的記憶體也從同步動態存取記憶體(Synchronous dynamic random access memory,SDRAM)進展到第三代雙倍資料率同步動態隨機存取記憶體(Double-Data-Rate Three Synchronous Dynamic Random Access Memory,DDR3 SDRAM)，發展出各種不同的規格，每次新產品推出的時程愈來愈短，若每次新的記憶體推出，電子產品就要經過一次重新設定的流程方能使記憶體穩定運作，則製造商將需要承擔龐大的設計與製造成本，且也將造成使用者使用上的諸多不便。

為了解決上述問題，本發明提出一種記憶體控制方法，以解決上述問題。

本發明之一範疇在於提供一種記憶體控制方法，適用於驅動電腦系統中之記憶體，記憶體由多個控制訊號驅動。當電腦系統開機時，記憶體控制方法係透過BTOS對該等控制訊號進行驅動及測試。

根據一具體實施例，記憶體控制方法包含下列步驟：偵測每一控制訊號之該有效區間；判斷該些有效區間是否大於一預定區間；若其中一個有效區間小於該預定區間，則對該些控制訊號進行一參數調整；若該些有效區間大於該預定區間，對該些控制訊號其中兩個控制訊號之間進行一相位界限測試；若該些控制訊號其中兩個控制訊號未通過該相位界限測試，則對該其中兩個控制訊號之間進行一相位調整；以及根據調整後的該些控制訊號驅動該記憶體。

也就是說，本發明之記憶體控制方法，可以透過儲存在BIOS內的軟體或韌體加以執行，當電腦系統開機後，根據控制訊號對記憶體進行測試並調整(例如有效區間大小與訊號相位)，自動地對控制訊號進行參數調整或相位調整。藉此電腦系統可在開機的過程中，能夠自動依據目前所使用的記憶體來調整參數，以確保使用者所使用的記憶體模組能穩定運作，避免發生無法驅動記憶體的情況，並可節省廠商進行系統研發的時間成本。

關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。

請參閱圖一以及圖二。圖一繪示根據本發明之一具體實施例中記憶體控制方法的流程圖。圖二繪示根據本發明之一具體實施例中記憶體控制方法的細部實施流程圖。

本發明的記憶體控制方法，適用於電腦系統中之記憶體，當電腦系統開機時，透過BIOS內的驅動程式及測試程式分別對記憶體進行驅動及測試，並對記憶體的參數進行調整。記憶體的參數通常由多個控制訊號驅動，於實際應用中，這些控制訊號可包含命令控制訊號(Command,CMD)、時脈控制訊號(Clock,CLK)、讀取控制訊號(Read DQ)、讀取時脈控制訊號(Read DQS)、寫入控制訊號 (Write DQ)以及寫入時脈控制訊號(Write DQS)所組成之一群組中之至少其一。這些控制訊號界定了記憶體的最小時脈單位、目前執行任務、讀取與寫入操作等各種不同的狀態，為記憶體運作時所需的控制訊號。

每一控制訊號分別具有一段有效區間(active window)。請參閱圖三，圖三繪示根據本發明之一具體實施例中兩個控制訊號的訊號波型示意圖。如圖三中的例子，兩個控制訊號可分別為第一控制訊號(例如時脈控制訊號Clock)與第二控制訊號(例如命令控制訊號Command)。第一控制訊號具有一有效區間window1，而第二控制訊號具有一有效區間window2。於實際應用中，每一控制訊號的有效區間應至少具有一定的大小，以確保記憶體正常運作。

圖一中所示為本發明之記憶體控制方法的主要流程步驟。如圖一所示，本發明首先執行步驟S100，載入一組預設值以驅動該記憶體，其中此處載入預設值的步驟S100可透過進一步的細部步驟加以完成。請參閱圖二，於一實施例中，步驟S100可包含步驟S100a、步驟S100b以及步驟S100c。執行步驟S100a載入一初始頻率至該記憶體。例如廠商提供的標示頻率(labeled frequency)。執行步驟S100b載入一初始工作電壓設定至該記憶體，例如於實際應用中，對應DDR3架構的記憶體可採用1.5V的記憶體匯流排工作電壓(memory bus voltage)以及對應英特爾P55平臺可採用1.1V的記憶體控制器工作電壓(memory controller voltage)。執行步驟S100c使記憶體的控制訊號(例如CMD、CLK、Write DQ、Write DQS、Read DQ、Read DQS、CTRL等)載入一初始訊號相位至該記憶體。其中，步驟S100中載入預設值以驅動該記憶體的作法僅為簡易地啟動記憶體的基礎功能，方便後續測試與調整，但尚無法保證記憶體處於穩定的操作狀態。

步驟S100中載入預設值的作法為習知技藝之人所熟知，可利用查找表或靜態韌體設定而達成，在此不另贅述。

接著，本發明中的記憶體控制方法執行步驟S102偵測每一控制訊號之有效區間(如圖三中的window1、window2)的大小。此處控制訊號的有效區間係指，當控制訊號被設定在特定工作電壓準位(例如代表正邏輯的高準位或負邏輯的低準位)並藉以控制或驅動相對應的電路模組時，這一段控制訊號被維持在該準位上的訊號持續區間。例如於圖三中，控制信號(CMD、CLK)分別在特定的時間點被提升至高準位，並進入有效區間(window1、window2)以控制或驅動其相對應的電路。

在實際應用中，為了追求更高的運算處理速度，電路大多採用極高的訊號切換頻率，使控制訊號的有效區間有愈來愈短的趨勢，然而許多電路元件(例如暫存器、運算放大器等)本身仍具有非理想的延遲時間，例如線路延遲(wiring delay)或邏輯閘延遲(gate delay)。若控制訊號的有效區間過於短暫，則當控制訊號經過數層邏輯電路時，便有可能因元件延遲或系統時脈不同步而發生訊號失真或訊號遺漏等問題。

接著，執行步驟S104判斷該些控制訊號之有效區間是否大於一預定區間。於此實施例中，此一預定區間可由設計者根據實際測試經驗或特定演算法中，記憶體能保持穩定的必要區間大小數值來決定。若控制訊號之有效區間均大於該預定區間，則表示記憶體能在穩定狀態下運作。

反之，若存在有任一控制訊號之有效區間小於該預定區間，則表示此時記憶體仍處於不穩定狀態，此時，本發明之記憶體控制方法可執行步驟S106對該些控制訊號進行參數調整。

請一併參閱圖二，本發明之參數調整(步驟S106)可進一步透過數個步驟加以完成，例如訊號驅動強度、工作電壓設定以及時間參數的調整。

如圖二的實施例中，當中步驟S104判斷該些控制訊號之有效區間小於預定區間，並進入步驟S106之參數調整時。本發明的記憶體控制方法可執行步驟S106b，調整其中一個控制訊號之訊號驅動強度(driving strength)，此處的控制訊號CMD、CLK、Write DQ、Write DQS、Read DQ、Read DQS、CTRL等訊號驅動強度皆可嘗試進行調整，每次調整之後可再次透過步驟S102與S104，接著偵測並判斷當調整後該些有效區間是否大於該預定區間。

也就是說，本發明的記憶體控制方法可一直重覆嘗試調整不同控制訊號之訊號驅動強度，直到每一有效區間均大於該預定區間或是每一控制訊號之訊號驅動強度皆已嘗試調整。

需特別說明的是，在執行步驟S106b之前，本發明的記憶體控制方法可進一步包含步驟S106a，預先判斷是否仍有控制訊號的驅動強度尚未嘗試調整。若所有控制訊號之驅動強度皆已嘗試調整，但仍無法使調整後的控制訊號之有效區間大於該預定區間，則本發明的記憶體控制方法便可自動進行切換對其他參數進行調整，以加速判斷調整的效率。

如圖二的實施例中，若步驟S106a判斷對訊號驅動強度的調整皆已完成嘗試，但仍存在有控制訊號之有效區間小於預定區間。則本發明接著可執行步驟S106d，嘗試調整記憶體本身的工作電壓設定。實際應用中，記憶體的工作電壓設定包含記憶體匯流排工作電壓(memory bus voltage)參數以及記憶體控制器工作電壓(memory controller voltage)參數所組成之一群組中之至少其一。這些參數都有一定的規格範圍，若超出這個範圍則可能損壞記憶體或使記憶體發生異常。例如記憶體匯流排工作電壓參數的規格範圍可為1.5V到2.0V之間，而記憶體控制器工作電壓參數可為1.1V~1.5V之間。步驟S106d係對應於規格範圍內調整工作電壓設定。

每次調整之後可再次透過步驟S102與S104，接著偵測並判斷當調整後該些有效區間是否大於該預定區間。也就是說，本發明的記憶體控制方法可一直重覆嘗試調整不同的工作電壓設定，直到每一有效區間均大於該預定區間或是規格範圍內的工作電壓設定皆已嘗試完畢。

此外，如圖二所示，在執行步驟S106d之前，本發明的記憶體控制方法亦可進一步包含步驟S106c，預先判斷是否仍有規格範圍內的工作電壓設定尚未嘗試調整。若皆已嘗試調整，但仍無法使有效區間大於該預定區間，則本發明的記憶體控制方法便可自動進行切換對其他參數進行調整。

如圖二所示，若步驟S106c判斷對工作電壓設定的調整皆已完成嘗試，但仍存在有控制訊號之有效區間小於預定區間。則本發明接著可執行步驟S106f，嘗試調整記憶體本身的其中一個時間參數。實際應用中，記憶體的時間參數可包含多個記憶體延遲參數，該些記憶體延遲參數包含時脈週期(T_CL )、行參照到列參照延遲參數(timing of RAS to CAS Delay,T_RCD )、行參照預先充電延遲參數(timing of RAS Precharge,T_RP )以及有效至預先充電延遲參數(active to RAS precharge delay,T_RAS )所組成之一群組中之至少其一，於實際應用中，這些記憶體延遲參數分別代表記憶體各個操作狀態所需的時間。步驟S106f被執行時，係對記憶體之時間參數逐一進行調整。

每次調整之後可再次透過步驟S102與S104，偵測並判斷當調整後該些有效區間是否大於該預定區間。也就是說，本發明的記憶體控制方法可重覆嘗試調整不同的時間參數，直到每一有效區間均大於該預定區間或是每一時間參數皆已嘗試調整完畢。

此外，如圖二所示，在執行步驟S106f之前，本發明的記憶體控制方法亦可進一步包含步驟S106e，預先判斷是否仍有時間參數尚未嘗試調整。若皆已嘗試調整，但仍無法使有效區間大於該預定區間，於此實施例中，係逕行進入其他後續的測試調整程序。但本發明的記憶體控制方法並不以上述三種測試調整(訊號驅動強度、工作電壓設定、時間參數)為限，於其他實施例中亦可包含對更多其他參數的調整與測試。此外，此三種測試調整的判斷邏輯次序亦不以此實施例為限，於其他實施例中，其先後順序可互換或各自獨立。

此外，於另一實施例中，當時間參數亦嘗試調整完畢，但仍無法使有效區間大於該預定區間時，本發明之記憶體控制方法回傳錯誤訊息，或是提示設計者或使用者重新定義用以判斷有效區間的預定區間之基準值，並隨後重新執行步驟流程(S102-S106)。

另一方面，當控制訊號之有效區間均大於預定區間時，本發明之的記憶體控制方法即執行步驟S108，根據有效區間對其中兩個控制訊號之間進行相位界限測試(phase range test)。請一併參閱圖二以及圖四，圖四繪示根據本發明之一具體實施例中兩個控制訊號間進行相位界限測試時的訊號波型示意圖。於此實施例中，此處的相位測試可利用步驟S108a對兩個控制訊號進行測試。舉例來說，此處的兩個控制訊號可為第一控制訊號(例如CMD)以及第二控制訊號(例如CLK)，該第一控制訊號具有正緣PE1以及負緣NE1，該第二控制訊號具有正緣PE2，其中本發明所述之有效區間所指的便是控制訊號的正緣與負緣之間的區間，如圖四中第一控制訊號的有效區間window1。

於圖四的實施例中，步驟S108a係根據該第二控制訊號之正緣PE2與第一控制訊號之正緣PE1之時間間距，得到第二控制訊號相對第一控制訊號之有效區間window1的左相位界限rL。與此同時，根據第二控制訊號之正緣PE2與第一控制訊號之負緣NE1之時間間距，得到第二控制訊號相對第一控制訊號之有效區間window1的右相位界限rR。接著，若該左相位界限rL等於該右相位界限rR，則產生已通過相位界限測試之測試結果。反之，若左相位界限rL不等於右相位界限rR，則產生未通過相位界限測試之測試結果。

接著如圖一所示，本發明的記憶體控制方法即執行步驟S110，判斷是否通過界限測試。於實際例子中，即為圖二中的步驟S110a，根據左相位界限rL是否等於該右相位界限rR做出判斷，若左相位界限rL等於右相位界限rR，則可執行步驟S114載入上述步驟中調整過後的控制訊號驅動記憶體，以確保記憶體的穩定度。

若左相位界限rL不等於右相位界限rR，則需執行步驟S112對該兩個控制訊號進行相位調整。此處的相位調整細節步驟亦請參閱圖二。首先可執行步驟S112a判斷左相位界限rL與右相位界限rR之間的大小關係，如圖四中rL<rR，此時，可執行步驟S112b將第一控制訊號之相位提前一單位，此處之提前係指相對第二控制訊號將第一控制訊號之相位提前。反之，若rL>rR，則可執行步驟S112c，相對第二控制訊號將第一控制訊號之相位延遲。

當步驟S112中第一與第二控制訊號的相位經調整後，則回到步驟S108，再次對第一控制訊號與第二控制訊號進行相位界限測試，判斷第一控制訊號與第二控制訊號是否通過該相位界限測試(左相位界限rL是否等於右相位界限rR)，重覆執行步驟S108至步驟S112，直到該組控制訊號通過相位界限測試。

藉此，可保證功能上有相關連的兩個控制訊號，其中第二控制訊號的正緣PE2觸發時間點正位於第一控制訊號之有效區間window1的中央。藉此，可以確保當正緣觸發時，相關之控制訊號已完成切換，避免發生兩個控制訊號切換的時間過於接近而帶來的訊號不穩定情況。此外上述相位界限測試與調整的例子，以應用於CMD與CLK控制訊號之間為例，於實際應用中，亦可對Write DQ與Write DQS間、Read DQ與Read DQS間、CLK與Write DQS間以及CLK與Read DQS間或各種功能上有關連性的訊號組合進行測試與調整，並不以本發明之舉例為限。

於上述舉例中，係針對正緣觸發的情形進行說明，但本發明並不以此為限。於另一實施例中，本發明之記憶體控制方法亦可對應負緣觸發的情況。最大不同之處在於，其可根據第二控制訊號之負緣與第一控制訊號之正緣之時間間距，得到左相位界限；並根據第二控制訊號之負緣與第一控制訊號之負緣之時間間距得到右相位界限。其他細節作法與前述實施例大致相同，在此不另贅述。

綜上所述，本發明之記憶體控制方法可以透過儲存在BIOS內的軟體或韌體加以執行，當電腦系統開機後，根據記憶體的控制訊號特性(例如有效區間大小與訊號相位)，自動地對控制訊號進行參數調整或相位調整。藉此電腦系統可在開機的過程中，能夠自動根據所使用的記憶體調整至穩定的設定值，以確保使用者所使用的記憶體模組能穩定運作，並可節省廠商進行系統研發的時間成本。

藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。

PE1、PE2‧‧‧正緣

NE1‧‧‧負緣

rL‧‧‧左相位界限

rR‧‧‧右相位界限

window1、window2‧‧‧有效區間

S100~S114‧‧‧步驟

圖一繪示根據本發明之一具體實施例中記憶體控制方法的流程圖。

圖二繪示根據本發明之一具體實施例中記憶體控制方法的細部實施流程圖。

圖三繪示根據本發明之一具體實施例中兩個控制訊號的訊號波型示意圖。

圖四繪示根據本發明之一具體實施例中兩個控制訊號間進行相位界限測試時的訊號波型示意圖。

S100~S114‧‧‧步驟

Claims

一種記憶體控制方法，適用於驅動一記憶體，該記憶體由多個控制訊號驅動，每一控制訊號分別具有一有效區間，該記憶體控制方法包含下列步驟：偵測該記憶體之每一控制訊號之有效區間；判斷該些有效區間是否大於一預定區間；若其中一個有效區間小於該預定區間，則對該些控制訊號進行一參數調整，以調整該些控制訊號之有效區間；若該些有效區間大於該預定區間，對該些控制訊號之兩個控制訊號之間進行一相位界限測試；若該些控制訊號之兩個控制訊號未通過該相位界限測試，則對該兩個控制訊號之間進行相位調整；以及根據調整後的該些控制訊號驅動該記憶體。
如申請專利範圍第1項所述之記憶體控制方法，其中該參數調整包含下列步驟：調整其中一個控制訊號之一訊號驅動強度；測試調整後該些有效區間是否大於該預定區間；以及若其中一個有效區間小於該預定區間，則重覆對該些控制訊號其中一個控制訊號之一訊號驅動強度進行調整及測試。
如申請專利範圍第1項所述之記憶體控制方法，其中該記憶體具有一工作電壓設定，該工作電壓設定符合一規格範圍，其中該參數調整包含下列步驟：於該規格範圍內調整該工作電壓設定；測試調整後該些有效區間是否大於該預定區間；以及若其中一個有效區間小於該預定區間，重覆對該工作電壓設定於該規格範圍內進行調整及測試。
如申請專利範圍第3項所述之記憶體控制方法，其中該工作電壓設定包含一記憶體匯流排工作電壓參數以及一記憶體控制器工作電壓參數所組成之一群組中之至少其一。
如申請專利範圍第1項所述之記憶體控制方法，其中該記憶體具有多個時間參數，其中該參數調整包含下列步驟：調整該記憶體之其中一個該些時間參數；測試調整後該些有效區間是否大於該預定區間；以及若其中一個有效區間小於該預定區間，則重覆對該記憶體之其中一個該些時間參數進行調整及測試。
如申請專利範圍第5項所述之記憶體控制方法，其中該些時間參數包含多個記憶體延遲參數，該些記憶體延遲參數包含一時脈週期、一行參照到列參照延遲參數、一行參照預先充電延遲參數以及一有效至預先充電延遲參數所組成之一群組中之至少其一。
如申請專利範圍第1項所述之記憶體控制方法，其中該些控制訊號包含一第一控制訊號以及一第二控制訊號，該第一控制訊號具有一第一正緣以及一負緣，該第二控制訊號具有一第二正緣，該第一控制訊號之該有效區間係介於該第一正緣與該負緣之間，其中該相位界限測試包含下列步驟：根據該第二控制訊號之該第二正緣與該第一控制訊號之該第一正緣之一時間間距，得到該第二控制訊號相對該第一控制訊號之該有效區間的一左相位界限；根據該第二控制訊號之該第二正緣與該第一控制訊號之該負緣之一時間間距，得到該第二控制訊號相對該第一控制訊號之該有效區間的一右相位界限；判斷若該左相位界限等於該右相位界限，則產生該第二控制訊號相對該第一控制訊號之該有效區間已通過相位界限測試之一測試結果；以及判斷若該左相位界限不等於該右相位界限，則產生該第二控制訊號相對該第一控制訊號之該有效區間未通過相位界限測試之一測試結果。
如申請專利範圍第1項所述之記憶體控制方法，其中該些控制訊號包含一第一控制訊號以及一第二控制訊號，該第一控制訊號具有一正緣以及一第一負緣，該第二控制訊號具有一第二負緣，該第一控制訊號之該有效區間係介於該正緣與該第一負緣之間，其中該相位界限測試包含下列步驟：根據該第二控制訊號之該第二負緣與該第一控制訊號之該正緣之一時間間距，得到該第二控制訊號相對該第一控制訊號之該有效區間的一左相位界限；根據該第二控制訊號之該第二負緣與該第一控制訊號之該第一負緣之一時間間距，得到該第二控制訊號相對該第一控制訊號之該有效區間的一右相位界限；判斷若該左相位界限等於該右相位界限，則產生該第二控制訊號相對該第一控制訊號之該有效區間已通過相位界限測試之一測試結果；以及判斷若該左相位界限不等於該右相位界限，則產生該第二控制訊號相對該第一控制訊號之該有效區間未通過相位界限測試之一測試結果。
如申請專利範圍第1項所述之記憶體控制方法，其中該些控制訊號包含一第一控制訊號以及一第二控制訊號，當該第一控制訊號與該第二控制訊號未通過該相位界限測試時，其中該相位調整包含下列步驟：相對該第二控制訊號延遲或提前該第一控制訊號；以及對該第一控制訊號與該第二控制訊號進行該相位界限測試；判斷該第一控制訊號與該第二控制訊號是否通過該相位界限測試，若未通過該相位界限測試，則重覆相對該第二控制訊號延延遲或提前該第一控制訊號並進行該相位界限測試。
如申請專利範圍第1項所述之記憶體控制方法，其中該些控制訊號包含命令控制訊號、時脈控制訊號、讀取控制訊號、讀取時脈控制訊號、寫入控制訊號以及寫入時脈控制訊號所組成之一群組中之至少其一。