CN115376600A - 存储器的测试方法、装置、设备及介质 - Google Patents

Abstract

本公开提供了一种存储器的测试方法、装置、设备及介质，涉及半导体技术领域。该方法包括：针对存储器中的测试存储阵列进行至少一次读写操作测试，其中，在每次读写操作测试中，执行如下步骤：获取本次读写操作测试所对应的读写时序图，其中，读写时序图为本次读写操作所对应的控制信号序列的时序图，各阶段中的预充电阶段的实际预充电时长为本次读写操作测试所对应的测试预充电时长；根据读写时序图和预设异常判定条件，确定本次读写操作测试的测试结果，测试结果用于表征存储器在测试预充电时长下是否发生因待机模式造成的读写异常。根据本公开实施例，能够准确测试待机模式对存储器读写的影响。

Description

存储器的测试方法、装置、设备及介质

技术领域

本公开涉及半导体技术领域，尤其涉及一种存储器的测试方法、装置、设备及介质。

背景技术

在半导体技术领域中，随着存储器产品的迭代升级，存储器的功耗问题等问题也成为了产品设计时的一项重要考量指标。

为了优化存储器的功耗，存储器可以通过进入待机模式来降低存储器的功耗。现阶段，缺少一种测试待机模式对存储器读写测试的影响的方案。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开提供一种存储器的测试方法、装置、设备及介质，至少在一定程度上准确测试待机模式对存储器读写的影响。

本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。

根据本公开的一个方面，提供了一种存储器的测试方法，方法包括：

针对存储器中的测试存储阵列进行至少一次读写操作测试，其中，每次读写功能测试对应一个测试预充电时长，

其中，在每次读写操作测试中，执行如下步骤：

获取本次读写操作测试所对应的读写时序图，其中，读写时序图为本次读写操作所对应的控制信号序列的时序图，控制信号序列包括在本次读写测试中各阶段对应的脉冲信号，各阶段的脉冲信号用于指示测试存储阵列进入该阶段，各阶段中的预充电阶段的实际预充电时长为本次读写操作测试所对应的测试预充电时长；

根据读写时序图和预设异常判定条件，确定本次读写操作测试的测试结果，测试结果用于表征存储器在测试预充电时长下是否发生因待机模式造成的读写异常。

在一个实施例中，异常判定条件包括读写时序图中存在干扰信号，

根据读写时序图和预设异常判定条件，确定本次读写操作测试的测试结果，包括：

在读写时序图存在干扰信号的情况下，确定本次读写操作测试的测试结果为第一测试结果，第一测试结果用于表征存储器在测试预充电时长下发生因待机模式造成的读写异常。

在一个实施例中，各阶段包括激活阶段、读写阶段和预充电阶段，

在在读写时序图存在干扰信号的情况下，确定本次读写操作测试的测试结果为第一测试结果，包括：

在激活阶段、读写阶段和预充电阶段中的至少一个阶段的时序片段中存在干扰信号的情况下，确定本次读写操作测试的测试结果为第一测试结果。

在一个实施例中，在获取本次读写操作测试所对应的读写时序图之前，方法还包括：

获取实时生成的本次读写操作测试所对应的控制信号序列；

利用实时生成的控制信号序列，对测试存储阵列以预设读写方式进行读写，以模拟实际读写过程对读写时序图的影响。

在一个实施例中，测试存储阵列包括存储器的多个存储阵列，控制信号序列包括每个存储阵列的控制信号序列，预设读写方式包括控制多个存储阵列中的至少一个存储阵列进行写操作以及控制除至少一个存储阵列之外的其他存储阵列进行读操作；

利用实时生成的控制信号序列，对测试存储阵列以预设读写方式进行读写，以模拟实际读写过程对读写时序图的影响，包括：

利用多个存储阵列各自的控制信号序列，控制至少一个存储阵列进行写操作以及控制其他存储阵列进行读操作。

在一个实施例中，预设读写方式包括控制多个存储阵列中任意相邻两个存储阵列中的一者执行写操作以及控制任意相邻两个存储阵列中的另一者执行读操作；

利用多个存储阵列各自的控制信号序列，控制至少一个存储阵列进行写操作以及控制其他存储阵列进行读操作，包括：

针对任意相邻两个存储阵列中的一者，利用实时生成的一者的控制信号序列，对一者进行写操作；

以及，针对任意相邻两个存储阵列中的另一者，利用实时生成的另一者的控制信号序列，对另一者进行读操作。

在一个实施例中，针对任意相邻两个存储阵列中的另一者，利用实时生成的另一者的控制信号序列，对另一者进行读操作之前，方法还包括：

在前一次读写操作测试过程中，对任意相邻两个存储阵列中的另一者进行写操作，以便在本次操作测试过程中对另一者进行读操作。

在一个实施例中，预设读写方式包括：预设操作方式、预设写操作方式中的至少一种；

其中，预设读操作方式用于选择开启字线或位线、读出数据长度；

预设写操作方式用于选择开启字线或位线、写入数据长度。

在一个实施例中，预设读写方式包括按照预设测试图案对测试存储阵列进行读写；

利用实时生成的控制信号序列，对测试存储阵列以预设读写方式进行读写之前，方法还包括：

获取测试存储阵列对应的预设测试图案；

利用实时生成的控制信号序列，对测试存储阵列以预设读写方式，包括：

利用实时生成的控制信号序列，按照预设测试图案对测试存储阵列进行读写。

在一个实施例中，预设测试图案包括：

棋盘格图案、条纹图案或对角线图案。

在一个实施例中，获取本次读写操作测试所对应的读写时序图之前，方法还包括：

按照预设时间生成方式，在预设规范协议所规定的预充电时长范围内选择本次读写操作测试对应的测试预充电时长。

在一个实施例中，方法还包括：

根据至少一次读写操作测试各自的测试结果和至少一次读写操作测试各自对应的测试预充电时长，确定预充电时长的目标取值范围，其中，目标取值范围为使得存储器的实际预充电时长不发生因待机模式造成的读写异常的预充电时长取值范围；

按照目标取值范围对存储器的实际读写操作进行控制。

根据本公开的另一个方面，提供一种存储器的测试装置，包括：

测试模块，用于针对存储器中的测试存储阵列进行至少一次读写操作测试，其中，每次读写功能测试对应一个测试预充电时长，

其中，所述测试模块包括：

时序图获取单元，用于在每次读写操作测试时，获取本次读写操作测试所对应的读写时序图，其中，所述读写时序图为本次读写操作所对应的控制信号序列的时序图，所述控制信号序列包括在本次读写测试中各阶段对应的脉冲信号，各阶段的脉冲信号用于指示所述测试存储阵列进入该阶段，所述各阶段中的预充电阶段的实际预充电时长为所述本次读写操作阶段所对应的测试预充电时长；

测试单元，用于在每次读写操作测试时，根据所述读写时序图和预设异常判定条件，确定本次读写操作测试的测试结果，所述测试结果用于表征所述存储器在所述测试预充电时长下是否发生因待机模式造成的读写异常。

根据本公开的又一个方面，提供一种电子设备，包括：处理器；以及存储器，用于存储所述处理器的可执行指令；其中，所述处理器配置为经由执行所述可执行指令来执行上述的存储器的测试方法。

根据本公开的再一个方面，提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述的存储器的测试方法。

根据本公开的再一个方面，提供一种计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现上述的存储器的测试方法。

本公开实施例所提供的存储器的测试方法、装置、设备及介质，可以对存储器的测试存储阵列进行至少一次读写操作测试，且在每次读写操作测试中可以控制该测读写操作测试的实际预充电时长为本次读写操作测试所对应的测试预充电时长。由于待机模式的待机时长受到实际预充电时长的影响，且当存储器因待机模式造成读写异常时会对读写时序图产生影响，因此，本公开实施例通过至少一次读写操作测试，以及根据读写时序图和预设异常判定条件可以准确测试存储器在各测试预充电时长下的读写功能，从而能够准确测试待机模式对存储器读写的影响。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了本公开实施例提供的一种存储器的读写流程示意图；

图2示出了本公开实施例提供的一种示例性的存储器的部分结构示意图；

图3示出了本公开实施例提供的一个示例性的从存储器中正常读取数据“0”的电位变化示意图；

图4示出本公开实施例中一种存储器的测试方法流程图；

图5示出了本公开实施例提供的存储器的测试方法的流程示意图；

图6示出了本公开实施例提供的示例性的读写时序图的示意图；

图7示出了本公开实施例提供的另一种存储器的测试方法的流程示意图；

图8示出了本公开实施例提供的又一种存储器的测试方法的流程示意图；

图9示出本公开实施例中一种存储器的测试装置示意图；

图10示出本公开实施例中一种电子设备的结构框图；和

图11示出本公开实施例中一种计算机可读存储介质示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。

此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

应当理解，本公开的方法实施方式中记载的各个步骤可以按照不同的顺序执行，和/或并行执行。此外，方法实施方式可以包括附加的步骤和/或省略执行示出的步骤。本公开的范围在此方面不受限制。

需要注意，本公开中提及的“第一”、“第二”等概念仅用于对不同的装置、模块或单元进行区分，并非用于限定这些装置、模块或单元所执行的功能的顺序或者相互依存关系。

需要注意，本公开中提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”。

随着半导体技术的发展，在诸如动态随机存取存储器(Dynamic Random AccessMemory，DRAM)等存储器的产品的研发过程中，存储器在读写过程中的功耗特性成为了存储器的重要性能指标之一。

图1示出了本公开实施例提供的一种存储器的读写流程示意图。如图1所示，存储器在每次读写时可以依次进入激活(ACT)阶段11、读写(WR/RD)阶段12和预充电阶段13。然后，经过预设时长(Timer)之后进入下一次读写的激活(ACT)阶段11。

在上述读写流程中，为了降低存储器的功耗，存储器可以在本次读写过程的预充电阶段13与下一次读写过程的激活(ACT)阶段11之间进入待机模式。示例性地，存储器可以在待机模式下通过关闭本地电源(Local Power)来节省功耗(Power saving)。

然而，发明人通过研究发现，待机模式往往会导致存储器读写异常。比如，在本地电源关闭时，可能会因电路噪声等原因使得读写异常。以及，如果该问题不能提前被有效的检测，将导致存储器的产品研发周期延长、产品竞争力受到影响等问题，又比如，可能会影响半导体的产品可靠性、产品良率等。

因此，如何测试待机模式对存储器读写测试的影响，成为了亟待解决的问题。

基于此，本公开实施例提供了一种存储器的测试方法、装置、设备及介质，可以应用于半导体技术领域，示例性地，可以应用于诸如动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)等存储器的产品研发领域。本公开实施例通过至少一次读写操作测试，以及在每次读写操作测试中根据读写时序图和预设异常判定条件可以准确测试存储器在各测试预充电时长下的读写功能，从而能够准确测试待机模式对存储器读写测试的影响。

接下来将结合附图对本公开实施例提供的技术方案进行说明。在开始说明本公开实施例提供的技术方案之前，为了便于理解，本公开下述部分先对存储器进行说明。

图2示出了本公开实施例提供的一种示例性的存储器的部分结构示意图。如图2所示，存储器可以包括字线WL、位线BL、参考位线/BL、存储单元210、感应放大器(SenseAmplifier，SA)220、均衡器230和位线选择器240。其中，存储单元210用于存储数据“0”或“1”。SA220用于检测和放大位线BL和参考位线/BL上的电压差。均衡器230用于提供均衡电压VEQ(Voltage of Equalizer，VEQ)，使得位线BL和参考位线/BL恢复至同一电位。位线选择模块240用于控制位线BL开启或关闭，即控制是否通过该条位线对存储单元210进行读写操作，并通过LIO端将读取的数据输出。

其中，SA220可以包括4个晶体管M1-M4，以在读取存储单元210中所存储数据的过程中，对位线BL上的微小电压变化进行放大。

在简单介绍了存储器的结构之后，接下来将结合附图对存储器的读写过程进行说明。

图3示出了本公开实施例提供的一个示例性的从存储器中正常读取数据“0”的电位变化示意图。

请一并参见图2和图3，当接收字线激活信号后(即进入ACT阶段)，通过控制VEQ关闭来关闭均衡器230，以及开启字线WL。在电荷共享阶段位线与参考位线之间的电压差达到ΔV之后，第一晶体管M1和第二晶体管M2被打开，且第一晶体管M1比第二晶体管M2的打开程度更大，此时位线BL的电位被快速拉低至节点NCS处的电压Vss。同时，在位线BL被拉低的过程中，第二晶体管M2会被关闭，第四晶体管M4被打开，节点PCS处的电压Vary被施加至参考位线/BL上。在该过程中SA工作，对位线BL和参考位线/BL上的电压差进行检测和放大，此时可以进入正常的数据读取(RD)阶段，以进行数据读取。在数据读取结束之后，可以进入预充电(PRE)阶段，在预充电阶段，可以关闭字线WL，并关闭SA 220，通过开启VEQ来开启均衡器130，以在均衡控制器130的控制下将位线BL和参考位线/BL恢复至同一电位。

其中，如图3所示，从当前预充电阶段开始至下一个激活阶段到来之前，所耗费的实际为预充电时长tRP。

在通过图2和图3对存储器及存储器读写过程进行介绍之后，下面结合附图及实施例对本示例实施方式进行详细说明。

本公开实施例中提供了一种存储器的测试方法，该方法可以由任意具备数据处理能力的电子设备执行。

图4示出本公开实施例中一种存储器的测试方法流程图，如图4所示，本公开实施例中提供的存储器的测试方法包括如下步骤S410。

S410，针对存储器中的测试存储阵列进行至少一次读写操作测试。其中，每次读写功能测试对应一个测试预充电时长。

对于存储器，其可以是进行读写功能验证的存储器。示例性地，存储器可以是诸如第四代双倍速率同步动态随机存储器(DDR4 SDRAM)、第四代低功耗双倍速率同步动态随机存储器(LPDDR4 SDRAM)、第五代双倍速率同步动态随机存储器(DDR5 SDRAM)、第五代低功耗双倍速率同步动态随机存储器(LPDDR4 SDRAM)等动态随机存储器中任意一种，对此不作具体限定。需要说明的是，存储器还可以是除动态随机存储器之外的其他存储器，对此不作具体限定。

对于测试存储阵列，其可以是指存储器的多个存储阵列中需要对其进行读写操作测试的测试存储阵列。具体地，其可以是存储器中的一个或者多个存储阵列，对此不作具体限定。

对于读写操作测试，其可以是指对测试存储阵列读出数据和/写入数据的读写功能的测试。示例性地，在每次读写操作测试中，可以通过对应的控制指令控制测试存储阵列进入激活(ACT)阶段、读写阶段和预充电(PRE)阶段。

对于测试预充电时长，其可以是需要利用其进行读写测试的预充电时长。对于每一测试预充电时长，可以在所对应的读写测试功能测试中控制本次激活阶段与下一预充电阶段之间的时长等于该测试预充电时长。示例性地，任意两次读写操作测试各自对应的测试预充电时长可以相同，也可以不同，对此不作具体限制。

在一些实施例中，每次读写操作测试的测试预充电时长可以是根据预设规范协议确定的。相应地，在S411之前，存储器的测试方法还可以包括步骤A1。

步骤A1，按照预设时间生成方式，在预设规范协议所规定的预充电时长范围内选择本次读写操作测试对应的测试预充电时长。

对于预设规范协议，其可以是对存储器读写的预充电时长tRP进行规定的协议。示例性地，预设规范协议可以为联合电子器件工程委员会(Joint Electron DeviceEngineering Council，JEDEC)标准协议。

对于预充电时长范围，其可以是在预设规范协议内所规定的预充电时长tRP的允许取值范围。示例性地，预充电时长范围可以是20ns(纳秒)～8000ns。

在介绍了预设规范协议及预充电时长范围之后，接下来对步骤A1的具体实施方式进行说明。

在一个示例中，步骤A1可以包括下述步骤A11。

步骤A11，在预充电时长范围内，以随机选取的方式，选择本次读写操作测试的测试预充电时长。需要说明的是，通过随机选取每次测试预充电时长的方式，能够在预充电时长范围内实现测试的全面性。

在另一个示例中，步骤A1可以包括下述步骤A12。

步骤A12，在该预充电时长范围内，按照预设步幅增加或减少每次读写操作测试的测试预充电时长。示例性地，可以在前一次读写操作测试的测试预充电时长的基础上增加或减少预设时间阈值，得到本次读写操作测试的测试预充电时长。其中，预设时间阈值可以是一个预设的经验值，或者是根据实际测试场景和具体测试需求设置的值，对此不作具体限定。通过本示例，可以按照预设步幅增加或降低测试预充电时长的范围内，实现对预充电时长范围内的规范测试，提高了测试的精度和全面性。

需要说明的是，还可以根据实际测试场景和具体测试要求，通过其他方式在预设规范协议所规定的预充电时长范围内选择测试预充电时长，对此不作具体限制。

通过本实施例，由于实际读写过程中预充电时长tRP需要满足预设规范协议的要求，因此通过在预设规范协议所规定的预充电时长范围内选取测试预充电时长，能够使得测试结果能够符合实际读写过程的要求，提高了测试的有效性和实用性。

在介绍了上述概念之后，接下来对读写操作测试的具体实施方式进行说明。

具体地，图5示出了本公开实施例提供的存储器的测试方法的流程示意图。如图5所示，在每次读写操作测试中，执行如下步骤S411和S412。

S411，获取本次读写操作测试所对应的读写时序图。

对于读写时序图，其可以为本次读写操作所对应的控制信号序列的时序图，控制信号序列包括在本次读写测试中各阶段对应的脉冲信号，各阶段的脉冲信号用于指示测试存储阵列进入该阶段，各阶段中的预充电阶段的实际预充电时长为本次读写操作阶段所对应的测试预充电时长。

在一个示例中，图6示出了本公开实施例提供的示例性的读写时序图的示意图。如图6所示，读写时序图1-4包括每次读写操作操作过程中的激活阶段、读写阶段、预充电阶段的脉冲信号。以激活阶段为例，当该阶段的脉冲信号由低电平跳转至高电平，则相应进入激活阶段。

以及，继续参见图6，在本公开实施例中，通过将实际预充电时长控制在各次读写操作测试所对应的测试预充电时长，可以对图6中的预设时长进行控制，从而实现对待机模式的待机时长进行控制。

在介绍了读写时序图之后，接下来对S411的具体实施方式进行说明。

在一个示例中，S411可以包括：从命令生成模块获取命令模块生成的各次读写操作测试所对应的控制信号序列。以及基于控制信号序列生成对应的读写时序图。

需要说明的是，还可以通过其他方式获取或生成读写时序图，对此不作具体限制。

S412，根据读写时序图和预设异常判定条件，确定本次读写操作测试的测试结果。其中，测试结果用于表征存储器在测试预充电时长下是否发生因待机模式造成的读写异常。

对于预设异常判定条件，其可以是指在确定存储器发生因待机模式所造成的读写异常时所需满足的条件。在一个示例中，异常判定条件可以包括本次读写操作测试的读写时序图中存在干扰信号。其中，干扰信号可以指实际读写时序图比正常读写时序图所多出的信号波形。示例性地，继续参见图6，图6中以虚线示出的信号波形为干扰信号G1。需要说明的是，还可以根据实际测试情况和具体测试需求设置诸如信号占空比大于预设占空比阈值等其他能够根据读写时序图确定读写操作是否读写异常的异常判断条件，对此不作具体限制。

在一些实施例中，在预设异常判断条件包括读写时序图存在干扰信号的情况下，S412可以包括下述步骤B1。

步骤B1，在读写时序图存在干扰信号的情况下，确定本次读写操作测试的测试结果为第一测试结果。其中，第一测试结果用于表征存储器在相对应的测试预充电时长下发生因待机模式造成的读写异常。

在一个实施例中，在步骤B1之前还可以包括判断步骤，相应地，存储器测试方法还可以包括下述步骤B2。

步骤B2，判断读写时序图是否存在干扰信号。示例性地，可以通过图形分析、时序图的数据处理等方式来确定读写时序图是否存在干扰信号，对具体判断方式不作具体限定。

示例性地，继续参见图6，可以根据在读写时序图中发现干扰信号G1时，可以确定本次读写操作测试的测试结构为第一测试结果。

在一个实施例中，在步骤B2之后，存储器测试方法还可以包括下述步骤B3。

步骤B3，在读写时序图不存在干扰信号的情况下，确定本次读写操作测试的测试结构为第二测试结果。其中，第二测试结果用于表示存储器在测试预充电时长下读写正常。

通过本实施例，由于存储器在待机模式下可能会因本地电源开关产生的电路噪声，而电路噪声会对读写时序图的波形产生一定波动，因此通过读写时序图和预设异常判断条件，能够准确判断出存储器是否在测试预充电时长下是否发生因待机模式造成的读写异常，从而提高了测试的准确性。

在一个示例中，由于读写测试的各阶段可以包括激活阶段、读写阶段和预充电阶段，相应地，步骤B1可以包括下述步骤B11。

步骤B11，在激活阶段、读写阶段和预充电阶段中的至少一个阶段的时序片段中存在干扰信号的情况下，确定本次读写操作测试的测试结果为第一测试结果。

示例性地，继续参见图6，读写时序图1示出了在信号写入(WR)阶段的时序片段中存在干扰信号G1的情况，读写时序图2示出了在信号写入(WR)阶段的时序片段中存在干扰信号G1的情况，读写时序图3示出了在激活(ACT)阶段的时序片段中存在干扰信号G1的情况，读写时序图4示出了在预充电(PRE)阶段的时序片段中存在干扰信号G1的情况。当本次读写操作测试的实际读写时序图为读写时序图1-4的一者时，即可确定本次读写操作测试的测试结果为第一测试结果。

本公开实施例所提供的存储器的测试方法，可以对存储器的测试存储阵列进行至少一次读写操作测试，且在每次读写操作测试中可以控制该测读写操作测试的实际预充电时长为本次读写操作测试所对应的测试预充电时长。由于待机模式的待机时长受到实际预充电时长的影响，且当存储器因待机模式造成读写异常时会对读写时序图产生影响，因此，本公开实施例通过至少一次读写操作测试，以及根据读写时序图和预设异常判定条件可以准确测试存储器在各测试预充电时长下的读写功能，从而能够准确测试待机模式对存储器读写的影响。

图7示出了本公开实施例提供的另一种存储器的测试方法的流程示意图。本公开实施例在上述实施例的基础上进行优化，本公开实施例可以与上述一个或者多个实施例中各个可选方案结合。

如图7所示，存储器的测试方法可以包括下述步骤S710。

S710，针对存储器中的测试存储阵列进行至少一次读写操作测试，其中，每次读写功能测试对应一个测试预充电时长。

其中，在每次读写操作测试中，执行如下步骤S711至S714。

S711，获取实时生成的本次读写操作测试所对应的控制信号序列。对于控制信号序列，其可以是指一次读写操作的控制信号序列。示例性地，在测试存储阵列包括存储器的多个存储阵列的情况下，控制信号序列可以包括每个存储阵列的控制信号序列。

示例性地，可以从命令生成模块获取其实时生成的控制信号序列。

S712，利用实时生成的控制信号序列，对测试存储阵列以预设读写方式进行读写，以模拟实际读写过程对读写时序图的影响。

对于预设读写方式，其用于使得测试存储阵列按照一定的方式进行读写。示例性地，预设读写方式可以是多个测试存储阵列进行读/或写的方式、单个测试存储阵列的图案和单个测试存储阵列的读写方式等，对此不作具体限定。

在一些实施例中，预设读写方式包括：预设操作方式、预设写操作方式中的至少一种。

其中，预设读操作方式用于选择开启字线或位线和/或读出数据长度；

预设写操作方式用于选择开启字线或位线和/或写入数据长度。

示例性地，预设读操作方式可以包括下述读方式1-3中的任意一种。

读方式1：X方向上的快速读操作(X-Fast Read)，即一种X方向读操作方式。在每一次执行读操作之前，顺序开启同一条位线上的所有字线。具体地，可以开启一条字线并且顺序读取这条字线上一个突发(burst)长度(8bit)单元的内容后，关闭这条字线，然后开启下一条字线再顺序读取这条字线上一个burst长度单元的内容。

读方式2：Y方向上的快速读操作(Y-Fast Read)，即一种Y方向读操作方式。在每一次执行读操作之前，开启一条字线，顺序读完这条字线上一个burst长度单元后，关闭这条字线。然后再次开启这条字线顺序读完一个burst长度单元。如此反复开启、关闭该条字线，直到把这条字线上对应的所有存储单元全部读完为止。然后开启下一条字线执行以上同样的操作。

读方式3：对角线读出(diagonal)，即每开启一条对角线，在完成该条对角线上的数据读取之后，再开启下一条对角线的读操作。

示例性地，预设写操作方式可以包括下述写方式1-4中的任意一种。

写方式1：Y方向上的页写入(Y-Page Write)，即一种Y方向写操作方式。在每一次执行写操作之前，开启一条字线，顺序写完这条字线上对应的所有存储单元后，关闭这条字线。然后再开启下一条字线顺序写完所有的存储单元。

写方式2：X方向上的快速写操作(X-Fast Write)，即一种X方向写操作方式。在每一次执行写操作之前，顺序开启同一条位线上的所有字线，开启一条字线顺序写完这条字线上一个burst长度单元的内容后，关闭这条字线，然后开启下一条字线再顺序写完这条字线上一个burst长度单元的内容。

写方式3：Y方向上的快速写操作(Y-Fast Write)，即一种Y方向写操作方式。在每一次执行写操作之前，开启一条字线，顺序写完这条字线上一个burst长度单元后，关闭这条字线。然后再次开启这条字线顺序写完一个burst长度单元。如此反复开启、关闭该条字线，直到把这条字线上对应的所有存储单元全部写完为止，然后开启下一条字线执行以上同样的操作。

写方式4，对角线写入(diagonal)，即每开启一条对角线，在完成该条对角线上的数据写入之后，再开启下一条对角线。

需要说明的是，还可以根据实际情况和具体场景选择合适的读写方式进行测试，对此不作具体限定。

通过上述预设读写方式，可以测试不同读写方式对测试结果的影响，提高了测试精度。

接下来将结合预设读写方式对S712进行具体说明。

在一些实施例中，预设读写方式包括控制多个存储阵列中的至少一个存储阵列进行写操作以及控制除至少一个存储阵列之外的其他存储阵列进行读操作。

相应地，S712包括下述步骤C1。

步骤C1，利用多个存储阵列各自的控制信号序列，控制至少一个存储阵列进行写操作以及控制其他存储阵列进行读操作。其中，多个存储阵列可以是存储器的部分存储阵列或者全部存储阵列，对此不作具体限制。

示例性地，对于存储器的多个存储阵列1-6，则可以控制存储阵列1和存储阵列6进行写操作，以及控制剩余存储阵列，即存储阵列2-5进行读操作。

由于存储器的实际工作过程中可能在同一时间进行读操作和写操作，通过本实施例，可以模拟待机模式对同时进行读操作和写操作时的实际读写过程的影响，从而提高了测试的全面性和准确性。以及，可以使得测试结果更加符合实际读写过程的要求。

在一个实施例中，预设读写方式包括控制多个存储阵列中任意相邻两个存储阵列中的一者执行写操作以及控制任意相邻两个存储阵列中的另一者执行读操作。示例性地，针对存储阵列1-6，可以控制存储阵列1、存储阵列3、存储阵列5写入，以及控制存储阵列2、存储阵列4以及存储阵列6读出。

相应地，步骤C1可以包括下述步骤C11和步骤C12。

步骤C11，针对任意相邻两个存储阵列中的一者，利用实时生成的一者的控制信号序列，对一者进行写操作。

具体地，本实施例中任意相邻两个存储阵列中的一者，可以是指任意相邻两个存储阵列中需要进行写操作的存储阵列。比如，对于存储阵列3和存储阵列4，若存储阵列3需要执行写操作，则任意相邻两个存储阵列中的一者可以是指存储阵列3。

步骤C12，针对任意相邻两个存储阵列中的另一者，利用实时生成的另一者的控制信号序列，对另一者进行读操作。

继续上一示例，对于存储阵列3和存储阵列4，若存储阵列3需要执行写操作，则任意相邻两个存储阵列中的另一者可以是指存储阵列4。

通过步骤C11和步骤C12，可以控制存储器的多个存储阵列进行交叉读写，从而可以充分模拟待机模式对同时进行读操作和写操作时的实际读写过程的影响，提高了测试精度。

在一个示例中，在步骤C12之前，步骤C1还可以包括下述步骤C13。

步骤C13，在前一次读写操作测试过程中，对任意相邻两个存储阵列中的另一者进行写操作，以便在本次操作测试过程中对另一者进行读操作。

示例性地，为了充分测试同一测试预充电时长对读写测试的影响，前一次读写操作测试的写操作可以与本次读写操作测试对应于同一测试预充电时长。需要说明的是，还可以根据实际场景和具体需求，令前一次读写操作测试的写操作可以与本次读写操作测试对应于不同测试预充电时长，对此不作具体限制。

通过步骤C13，可以在前一次读写操作测试中提前在测试存储阵列中写入数据，从而便于本次读写操作测试进行读操作，从而可以对待机模式对读操作和写操作的影响进行全面测试，提高了测试的全面性及精度。

在一些实施例中，在S712之前，存储器的测试方法还可以包括下述步骤D1。

步骤D1，获取测试存储阵列对应的预设测试图案。

对于预设测试图案，其可以是待测存储阵列上各存储单元所存储的预设数据所组成的图案。

示例性地，预设测试图案包括：棋盘格图案、条纹图案或对角线图案。需要说明的是，预设测试图案还可以是其他图案，对此不作具体限定。

其中，对于棋盘格图案(checkboard)，即一种在某一存储单元存储有数据“1”时，其上下左右相邻的存储单元存储有数据“0”的测试图案。以及在某一存储单元存储有数据“0”时，其上下左右相邻的存储单元存储有数据“1”的图案。

其中，对于条纹图案，其可以是行条纹图案(row stripe)，即在控制某一行的存储单元存储数据“1”、且控制相邻行的存储单元存储数据“0”的测试图案。需要说明的是，还可以根据实际需求选择列条纹，对此不作具体限定。

其中，对于对角线图案，其可以是指在位于存储阵列对角线上的存储单元进行数据写入的测试图案。

在一个示例中，为了兼顾测试精度和测试速率，预设测试图案可以为对角线图案。

由于对角线图案能够提高写入/读出的速率，且其能够模拟实际读写过程中的电容漏电行为对测试结果的影响，从而能够兼顾测试的准确性和测试效率。

在另一个示例中，为了能够提高测试的准确性，预设测试图案可以为棋盘格图案。

由于棋盘格图案可以使得行方向、列方向上任意相邻两个存储单元处于不同的数据写入状态，从而能够充分模拟实际读写过程中的电容漏电行为对测试结果的影响，提高了测试的准确性。

通过棋盘格图案、条纹图案以及对角线图案，由于可以控制相邻两个存储单元处于不同的数据状态，从而在提高测试效率的同时，模拟诸如电容漏电等行为对测试结果的影响，提高了测试的全面性。

相应地，在方法还包括步骤D1的情况下，S712可以包括下述步骤D2。

步骤D2，利用实时生成的控制信号序列，按照预设测试图案对测试存储阵列进行读写。

示例性地，在预设测试图案为对角线图案的情况下，可以对位于测试存储阵列的对角线上的存储单元进行数据写入/读出。

通过步骤D1和步骤D2，可以按照预设测试图案进行读写测试，从而可以测试待机模式对按照预设测试图案进行读写的存储器的影响，提高了测试的全面性。且能够测试预设测试图案对测试结果的影响，提高了测试精度。

S713，获取本次读写操作测试所对应的读写时序图，其中，读写时序图为本次读写操作所对应的控制信号序列的时序图，控制信号序列包括在本次读写测试中各阶段对应的脉冲信号，各阶段的脉冲信号用于指示测试存储阵列进入该阶段，各阶段中的预充电阶段的实际预充电时长为本次读写操作测试所对应的测试预充电时长。

其中，S713与S411类似，可以参见S411的具体内容，在此不再赘述。

S714，根据读写时序图和预设异常判定条件，确定本次读写操作测试的测试结果，测试结果用于表征存储器在测试预充电时长下是否发生因待机模式造成的读写异常。

其中，S714与S412类似，可以参见S412的具体内容，在此不再赘述。

本公开实施例所提供的存储器的测试方法，可以对存储器的测试存储阵列进行至少一次读写操作测试，且在每次读写操作测试中可以控制该测读写操作测试的实际预充电时长为本次读写操作测试所对应的测试预充电时长。由于待机模式的待机时长受到实际预充电时长的影响，且当存储器因待机模式造成读写异常时会对读写时序图产生影响，因此，本公开实施例通过至少一次读写操作测试，以及根据读写时序图和预设异常判定条件可以准确测试存储器在各测试预充电时长下的读写功能，从而能够准确测试待机模式对存储器读写的影响。

以及，通过控制存储阵列按照预设读写方式进行读写，能够模拟实际待机模式下的读写过程对测试结果的影响，提高了测试的全面性和测试精度。

图8示出了本公开实施例提供的又一种存储器的测试方法的流程示意图。本公开实施例在上述实施例的基础上进行优化，本公开实施例可以与上述一个或者多个实施例中各个可选方案结合。

如图8所示，存储器的测试方法可以包括下述步骤S810至S830。

S810，针对存储器中的测试存储阵列进行至少一次读写操作测试，其中，每次读写功能测试对应一个测试预充电时长。其中，S810与S410类似，可以参见S410的具体内容，在此不再赘述。

其中，在每次读写操作测试中，执行如下步骤S811和步骤S812

S811，获取本次读写操作测试所对应的读写时序图，其中，读写时序图为本次读写操作所对应的控制信号序列的时序图，控制信号序列包括在本次读写测试中各阶段对应的脉冲信号，各阶段的脉冲信号用于指示测试存储阵列进入该阶段，各阶段中的预充电阶段的实际预充电时长为本次读写操作测试所对应的测试预充电时长。

其中，S811与S411类似，可以参见S411的具体内容，在此不再赘述。

S812，根据读写时序图和预设异常判定条件，确定本次读写操作测试的测试结果，测试结果用于表征存储器在测试预充电时长下是否发生因待机模式造成的读写异常。

其中，S812与S412类似，可以参见S412的具体内容，在此不再赘述。

S820，根据至少一次读写操作测试各自的测试结果和至少一次读写操作测试各自对应的测试预充电时长，确定预充电时长的目标取值范围。其中，目标取值范围为使得存储器的实际预充电时长不发生因待机模式造成的读写异常的预充电时长取值范围。

示例性地，若得到多次读写操作测试各自的测试结果之后，可以筛选出对应于第二测试结果(比如读写时序图不存在干扰信号)的多次读写操作，根据对应于第二测试结果的多次读写操作对应的测试预充电时长，确定测试预充电时长。

比如，若经过多次读写操作测试确定测试预充电时长为20ns、60ns、80ns、95ns的读写操作测试对应于第二测试结果，则可以确定目标取值范围为20ns～95ns。

S830，按照目标取值范围对存储器的实际读写操作进行控制。

示例性地，可以在目标取值范围内选取一个数据作为实际读写操作过程中的预充电时长tRP的取值。

本公开实施例所提供的存储器的测试方法，可以对存储器的测试存储阵列进行至少一次读写操作测试，且在每次读写操作测试中可以控制该测读写操作测试的实际预充电时长为本次读写操作测试所对应的测试预充电时长。由于待机模式的待机时长受到实际预充电时长的影响，且当存储器因待机模式造成读写异常时会对读写时序图产生影响，因此，本公开实施例通过至少一次读写操作测试，以及根据读写时序图和预设异常判定条件可以准确测试存储器在各测试预充电时长下的读写功能，从而能够准确测试待机模式对存储器读写的影响。

通过本公开实施例可以保证实际读写过程中能够选取合适的预充电时长tRP，从而能够在保证通过待机模式降低功耗的同时保证读写质量，从而提高了存储器的良率和性能。

基于同一发明构思，本公开实施例中还提供了一种存储器的测试装置，如下面的实施例。

图9示出本公开实施例中一种存储器的测试装置示意图，如图9所示，该存储器的测试装置900包括：

测试模块910，用于针对存储器中的测试存储阵列进行至少一次读写操作测试，其中，每次读写功能测试对应一个测试预充电时长，

其中，测试模块910包括：时序图获取单元911和测试单元912。

时序图获取单元911，用于在每次读写操作测试时，获取本次读写操作测试所对应的读写时序图，其中，读写时序图为本次读写操作所对应的控制信号序列的时序图，控制信号序列包括在本次读写测试中各阶段对应的脉冲信号，各阶段的脉冲信号用于指示测试存储阵列进入该阶段，各阶段中的预充电阶段的实际预充电时长为本次读写操作阶段所对应的测试预充电时长。

测试单元912，用于在每次读写操作测试时，根据读写时序图和预设异常判定条件，确定本次读写操作测试的测试结果，测试结果用于表征存储器在测试预充电时长下是否发生因待机模式造成的读写异常。

本公开实施例所提供的存储器的测试装置，可以对存储器的测试存储阵列进行至少一次读写操作测试，且在每次读写操作测试中可以控制该测读写操作测试的实际预充电时长为本次读写操作测试所对应的测试预充电时长。由于待机模式的待机时长受到实际预充电时长的影响，且当存储器因待机模式造成读写异常时会对读写时序图产生影响，因此，本公开实施例通过至少一次读写操作测试，以及根据读写时序图和预设异常判定条件可以准确测试存储器在各测试预充电时长下的读写功能，从而能够准确测试待机模式对存储器读写的影响。

在一个实施例中，异常判定条件包括读写时序图中存在干扰信号，

相应地，测试单元912可以具体被配置为：

在读写时序图存在干扰信号的情况下，确定本次读写操作测试的测试结果为第一测试结果，第一测试结果用于表征存储器在测试预充电时长下发生因待机模式造成的读写异常。

在一个实施例中，各阶段包括激活阶段、读写阶段和预充电阶段，

相应地，测试单元912可以具体被配置为：

在激活阶段、读写阶段和预充电阶段中的至少一个阶段的时序片段中存在干扰信号的情况下，确定本次读写操作测试的测试结果为第一测试结果。

在一个实施例中，该存储器的测试装置900还包括：信号序列获取模块和读写模块。

信号序列获取模块，用于获取实时生成的本次读写操作测试所对应的控制信号序列；

读写模块，用于利用实时生成的控制信号序列，对测试存储阵列以预设读写方式进行读写，以模拟实际读写过程对读写时序图的影响。

在一个实施例中，测试存储阵列包括存储器的多个存储阵列，控制信号序列包括每个存储阵列的控制信号序列，预设读写方式包括控制多个存储阵列中的至少一个存储阵列进行写操作以及控制除至少一个存储阵列之外的其他存储阵列进行读操作。

读写模块，包括读写控制单元。

读写控制单元，用于利用多个存储阵列各自的控制信号序列，控制至少一个存储阵列进行写操作以及控制其他存储阵列进行读操作。

在一个实施例中，预设读写方式包括控制多个存储阵列中任意相邻两个存储阵列中的一者执行写操作以及控制任意相邻两个存储阵列中的另一者执行读操作；

读写控制单元，具体被配置为：

针对任意相邻两个存储阵列中的一者，利用实时生成的一者的控制信号序列，对一者进行写操作；

以及，针对任意相邻两个存储阵列中的另一者，利用实时生成的另一者的控制信号序列，对另一者进行读操作。

在一个实施例中，读写控制单元，具体被配置为：

在前一次读写操作测试过程中，对任意相邻两个存储阵列中的另一者进行写操作，以便在本次操作测试过程中对另一者进行读操作。

在一个实施例中，预设读写方式包括：预设操作方式、预设写操作方式中的至少一种；

其中，预设读操作方式用于选择开启字线或位线、读出数据长度；

预设写操作方式用于选择开启字线或位线、写入数据长度。

在一个实施例中，预设读写方式包括按照预设测试图案对测试存储阵列进行读写；

存储器的测试装置900还包括图案获取模块。

图案获取模块，用于获取测试存储阵列对应的预设测试图案；

相应地，读写模块具体被配置为：

利用实时生成的控制信号序列，按照预设测试图案对测试存储阵列进行读写。

在一个实施例中，预设测试图案包括：棋盘格图案、条纹图案或对角线图案。

在一个实施例中，存储器的测试装置900还包括：时长选择模块。

时长选择模块，用于按照预设时间生成方式，在预设规范协议所规定的预充电时长范围内选择本次读写操作测试对应的测试预充电时长。

在一个实施例中，存储器的测试装置900还包括：范围确定模块和读写控制模块。

范围确定模块，用于根据至少一次读写操作测试各自的测试结果和至少一次读写操作测试各自对应的测试预充电时长，确定预充电时长的目标取值范围，其中，目标取值范围为使得存储器的实际预充电时长不发生因待机模式造成的读写异常的预充电时长取值范围；

读写控制模块，用于按照目标取值范围对存储器的实际读写操作进行控制。

需要说明的是，图9所示的存储器的测试装置900可以执行图4至图8所示的方法实施例中的各个步骤，并且实现图4至图8所示的方法实施例中的各个过程和效果，在此不做赘述。

所属技术领域的技术人员能够理解，本公开的各个方面可以实现为系统、方法或程序产品。因此，本公开的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。

下面参照图10来描述根据本公开的这种实施方式的电子设备1000。图10显示的电子设备1000仅仅是一个示例，不应对本公开实施例的功能和使用范围带来任何限制。

如图10所示，电子设备1000以通用计算设备的形式表现。电子设备1000的组件可以包括但不限于：上述至少一个处理单元1010、上述至少一个存储单元1020、连接不同系统组件(包括存储单元1020和处理单元1010)的总线1030。

其中，存储单元存储有程序代码，程序代码可以被处理单元1010执行，使得处理单元1010执行本说明书上述“示例性方法”部分中描述的根据本公开各种示例性实施方式的步骤。

存储单元1020可以包括易失性存储单元形式的可读介质，例如随机存取存储单元(RAM)10201和/或高速缓存存储单元10202，还可以进一步包括只读存储单元(ROM)10203。

存储单元1020还可以包括具有一组(至少一个)程序模块10205的程序/实用工具10204，这样的程序模块10205包括但不限于：操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。

总线1030可以为表示几类总线结构中的一种或多种，包括存储单元总线或者存储单元控制器、外围总线、图形加速端口、处理单元或者使用多种总线结构中的任意总线结构的局域总线。

电子设备1000也可以与一个或多个外部设备1040(例如键盘、指向设备、蓝牙设备等)通信，还可与一个或者多个使得用户能与该电子设备1000交互的设备通信，和/或与使得该电子设备1000能与一个或多个其它计算设备进行通信的任何设备(例如路由器、调制解调器等等)通信。这种通信可以通过输入/输出(I/O)接口1050进行。

并且，电子设备1000还可以通过网络适配器1060与一个或者多个网络(例如局域网(LAN)，广域网(WAN)和/或公共网络，例如因特网)通信。

如图10所示，网络适配器1060通过总线1030与电子设备1000的其它模块通信。

应当明白，尽管图中未示出，可以结合电子设备1000使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、RAID系统、磁带驱动器以及数据备份存储系统等。

通过以上的实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本公开实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、终端装置、或者网络设备等)执行根据本公开实施方式的方法。

在本公开的示例性实施例中，还提供了一种计算机可读存储介质，该计算机可读存储介质可以是可读信号介质或者可读存储介质。图11示出本公开实施例中一种计算机可读存储介质示意图，如图11所示，该计算机可读存储介质1100上存储有能够实现本公开上述方法的程序产品。

在一些可能的实施方式中，本公开的各个方面还可以实现为一种程序产品的形式，其包括程序代码，当程序产品在终端设备上运行时，程序代码用于使终端设备执行本说明书上述“示例性方法”部分中描述的根据本公开各种示例性实施方式的步骤。

本公开中的计算机可读存储介质的更具体的例子可以包括但不限于：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机访问存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。

在本公开中，计算机可读存储介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了可读程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。

可读信号介质还可以是可读存储介质以外的任何可读介质，该可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。

在一些示例中，计算机可读存储介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、有线、光缆、RF等等，或者上述的任意合适的组合。

在具体实施时，可以以一种或多种程序设计语言的任意组合来编写用于执行本公开操作的程序代码，程序设计语言包括面向对象的程序设计语言—诸如Java、C++等，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算设备上执行、部分地在用户设备上执行、作为一个独立的软件包执行、部分在用户计算设备上部分在远程计算设备上执行、或者完全在远程计算设备或服务器上执行。

在涉及远程计算设备的情形中，远程计算设备可以通过任意种类的网络，包括局域网(LAN)或广域网(WAN)，连接到用户计算设备，或者，可以连接到外部计算设备(例如利用因特网服务提供商来通过因特网连接)。

本公开实施例提供了一种计算机程序产品或计算机程序，该计算机程序产品或计算机程序包括计算机指令，该计算机指令存储在计算机可读存储介质中。计算机设备的处理器从计算机可读存储介质读取该计算机指令，处理器执行该计算机指令，使得该计算机设备执行本公开任一实施例中的各种可选方式中提供的存储器的测试方法。

应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。

此外，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。

通过以上实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。

因此，根据本公开实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、移动终端、或者网络设备等)执行根据本公开实施方式的方法。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。

本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (15)

1.一种存储器的测试方法，其特征在于，所述方法包括：

针对存储器中的测试存储阵列进行至少一次读写操作测试，其中，每次读写功能测试对应一个测试预充电时长，

其中，在每次读写操作测试中，执行如下步骤：

获取本次读写操作测试所对应的读写时序图，其中，所述读写时序图为本次读写操作所对应的控制信号序列的时序图，所述控制信号序列包括在本次读写测试中各阶段对应的脉冲信号，各阶段的脉冲信号用于指示所述测试存储阵列进入该阶段，所述各阶段中的预充电阶段的实际预充电时长为所述本次读写操作测试所对应的测试预充电时长；

根据所述读写时序图和预设异常判定条件，确定本次读写操作测试的测试结果，所述测试结果用于表征所述存储器在所述测试预充电时长下是否发生因待机模式造成的读写异常。

2.根据权利要求1所述的方法，其特征在于，所述异常判定条件包括所述读写时序图中存在干扰信号，

所述根据所述读写时序图和预设异常判定条件，确定本次读写操作测试的测试结果，包括：

在所述读写时序图存在干扰信号的情况下，确定本次读写操作测试的测试结果为第一测试结果，所述第一测试结果用于表征所述存储器在所述测试预充电时长下发生因待机模式造成的读写异常。

3.根据权利要求2所述的方法，其特征在于，所述各阶段包括激活阶段、读写阶段和预充电阶段，

所述在所述读写时序图存在干扰信号的情况下，确定本次读写操作测试的测试结果为第一测试结果，包括：

在所述激活阶段、所述读写阶段和所述预充电阶段中的至少一个阶段的时序片段中存在干扰信号的情况下，确定本次读写操作测试的测试结果为第一测试结果。

4.根据权利要求1所述的方法，其特征在于，在所述获取本次读写操作测试所对应的读写时序图之前，所述方法还包括：

获取实时生成的本次读写操作测试所对应的控制信号序列；

利用实时生成的控制信号序列，对所述测试存储阵列以预设读写方式进行读写，以模拟实际读写过程对所述读写时序图的影响。

5.根据权利要求4所述的方法，其特征在于，所述测试存储阵列包括所述存储器的多个存储阵列，所述控制信号序列包括每个存储阵列的控制信号序列，所述预设读写方式包括控制所述多个存储阵列中的至少一个存储阵列进行写操作以及控制除所述至少一个存储阵列之外的其他存储阵列进行读操作；

所述利用实时生成的控制信号序列，对所述测试存储阵列以预设读写方式进行读写，以模拟实际读写过程对所述读写时序图的影响，包括：

利用所述多个存储阵列各自的控制信号序列，控制所述至少一个存储阵列进行写操作以及控制所述其他存储阵列进行读操作。

6.根据权利要求5所述的方法，其特征在于，所述预设读写方式包括控制所述多个存储阵列中任意相邻两个存储阵列中的一者执行写操作以及控制所述任意相邻两个存储阵列中的另一者执行读操作；

所述利用所述多个存储阵列各自的控制信号序列，控制所述至少一个存储阵列进行写操作以及控制所述其他存储阵列进行读操作，包括：

针对所述任意相邻两个存储阵列中的一者，利用实时生成的所述一者的控制信号序列，对所述一者进行写操作；

以及，针对所述任意相邻两个存储阵列中的另一者，利用实时生成的所述另一者的控制信号序列，对所述另一者进行读操作。

7.根据权利要求6所述的方法，其特征在于，所述针对所述任意相邻两个存储阵列中的另一者，利用实时生成的所述另一者的控制信号序列，对所述另一者进行读操作之前，所述方法还包括：

在前一次读写操作测试过程中，对所述任意相邻两个存储阵列中的另一者进行写操作，以便在本次操作测试过程中对所述另一者进行读操作。

8.根据权利要求4所述的方法，其特征在于，所述预设读写方式包括：预设操作方式、预设写操作方式中的至少一种；

其中，所述预设读操作方式用于选择开启字线或位线、读出数据长度；

所述预设写操作方式用于选择开启字线或位线、写入数据长度。

9.根据权利要求4所述的方法，其特征在于，所述预设读写方式包括按照预设测试图案对所述测试存储阵列进行读写；

所述利用实时生成的控制信号序列，对所述测试存储阵列以预设读写方式进行读写之前，所述方法还包括：

获取所述测试存储阵列对应的预设测试图案；

所述利用实时生成的控制信号序列，对所述测试存储阵列以预设读写方式，包括：

所述利用实时生成的控制信号序列，按照所述预设测试图案对所述测试存储阵列进行读写。

10.根据权利要求9所述的方法，其特征在于，所述预设测试图案包括：

棋盘格图案、条纹图案或对角线图案。

11.根据权利要求1所述的方法，其特征在于，所述获取本次读写操作测试所对应的读写时序图之前，所述方法还包括：

按照预设时间生成方式，在预设规范协议所规定的预充电时长范围内选择本次读写操作测试对应的测试预充电时长。

12.根据权利要求1所述的方法，其特征在于，所述方法还包括：

根据所述至少一次读写操作测试各自的测试结果和所述至少一次读写操作测试各自对应的测试预充电时长，确定预充电时长的目标取值范围，其中，所述目标取值范围为使得存储器的实际预充电时长不发生因待机模式造成的读写异常的预充电时长取值范围；

按照所述目标取值范围对存储器的实际读写操作进行控制。

13.一种存储器的测试装置，其特征在于，包括：

测试模块，用于针对存储器中的测试存储阵列进行至少一次读写操作测试，其中，每次读写功能测试对应一个测试预充电时长，

其中，所述测试模块包括：

时序图获取单元，用于在每次读写操作测试时，获取本次读写操作测试所对应的读写时序图，其中，所述读写时序图为本次读写操作所对应的控制信号序列的时序图，所述控制信号序列包括在本次读写测试中各阶段对应的脉冲信号，各阶段的脉冲信号用于指示所述测试存储阵列进入该阶段，所述各阶段中的预充电阶段的实际预充电时长为所述本次读写操作阶段所对应的测试预充电时长；

测试单元，用于在每次读写操作测试时，根据所述读写时序图和预设异常判定条件，确定本次读写操作测试的测试结果，所述测试结果用于表征所述存储器在所述测试预充电时长下是否发生因待机模式造成的读写异常。

14.一种电子设备，其特征在于，包括：

处理器；以及

存储器，用于存储所述处理器的可执行指令；

其中，所述处理器配置为经由执行所述可执行指令来执行权利要求1-12中任意一项所述的存储器的测试方法。

15.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1-12中任意一项所述的存储器的测试方法。

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