KR20200078991A - 트래이닝 기능을 갖는 반도체 시스템 - Google Patents

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Abstract

본 기술은 슬레이브 및 마스터를 포함하며, 상기 슬레이브는 복수의 단위 메모리 영역을 포함하고, 기준 데이터와 테스트 데이터를 비교하여 생성한 판정결과 데이터를 상기 마스터로 전송하도록 구성되며, 상기 마스터는 상기 기준 데이터와 상기 테스트 데이터를 상기 복수의 단위 메모리 영역에 라이트하도록 구성될 수 있다.

Description

트래이닝 기능을 갖는 반도체 시스템{SEMICONDUCTOR SYSTEM WITH TRAINING}
본 발명은 반도체 장치에 관한 것으로서, 특히 트래이닝 기능을 갖는 반도체 시스템에 관한 것이다.
반도체 시스템의 동작이 고속화됨에 따라 마스터(예를 들어, 메모리 컨트롤러, CPU 또는 GPU)에서 제공된 신호를 슬레이브(예를 들어, 반도체 메모리)가 정확히 수신하는지 여부를 확인하기 위한 트레이닝 기능이 적용되고 있다.
트래이닝 기능은 커맨드 트래이닝, 라이트(Write) 트래이닝 또는/및 리드(Read) 트래이닝을 포함할 수 있으며, 그 중에서 하나 이상을 선택적으로 수행할 수 있다.
라이트 트래이닝은 마스터가 미리 정해진 패턴의 데이터를 슬레이브에 전송하고, 슬레이브가 마스터에서 전송한 데이터를 다시 마스터로 전송하며, 마스터가 슬레이브에서 전송된 데이터를 판정하고 즉, 패스/페일(Pass/Fail) 여부를 판정하고 그 결과를 기준으로 데이터 아이(Data eye)의 센터를 검출하는 동작일 수 있다.
본 발명의 실시예는 트래이닝 수행 시간 단축 및 트래이닝 동작의 정확도를 높일 수 있는 트래이닝 기능을 갖는 반도체 시스템을 제공한다.
본 발명의 실시예는 슬레이브 및 마스터를 포함하며, 상기 슬레이브는 복수의 단위 메모리 영역을 포함하고, 기준 데이터와 테스트 데이터를 비교하여 생성한 판정결과 데이터를 상기 마스터로 전송하도록 구성되며, 상기 마스터는 상기 기준 데이터와 상기 테스트 데이터를 상기 복수의 단위 메모리 영역에 라이트하도록 구성될수 있다.
본 발명의 실시예는 슬레이브 및 마스터를 포함하고, 상기 슬레이브는 복수의 단위 메모리 영역 및 상기 복수의 단위 메모리 영역에서 출력되는 데이터를 병렬화하기 위한 파이프 레지스터를 포함하며, 기준 데이터와 테스트 데이터를 비교함으로써 상기 테스트 데이터의 패스 여부를 판정하여 생성한 판정결과 데이터를 상기 마스터로 전송하도록 구성되고, 상기 마스터는 상기 기준 데이터 및 상기 테스트 데이터를 상기 복수의 단위 메모리 영역에 라이트 하고, 상기 판정결과 데이터의 데이터 아이 센터를 검출하는 제 1 트래이닝 동작과, 상기 테스트 데이터를 상기 파이프 레지스터에 라이트 하였다가 리드하고 리드된 상기 테스트 데이터의 패스 여부를 판정하는 제 2 트래이닝 동작 중에서 적어도 하나를 수행하도록 구성될 수 있다.
본 기술은 트래이닝 수행 시간 단축 및 트래이닝 동작의 정확도 향상이 가능하다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 트래이닝 방법을 나타낸 순서도,
도 2는 본 발명의 실시예에 따른 반도체 시스템의 구성을 나타낸 도면,
도 3은 도 2의 메모리 뱅크의 실시예의 구성을 나타낸 도면,
도 4는 도 2의 제어 회로의 실시예의 구성을 나타낸 도면,
도 5는 도 2의 판정 회로의 실시예의 구성을 나타낸 도면,
도 6은 본 발명의 다른 실시예에 따른 반도체 시스템의 트래이닝 방법을 나타낸 순서도,
도 7은 본 발명의 다른 실시예에 따른 반도체 시스템의 구성을 나타낸 도면이고,
도 8은 도 7의 제어 회로의 실시예의 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 트래이닝 방법을 나타낸 순서도이다.
먼저, 트래이닝 예를 들어, 라이트 트래이닝 동작은 슬레이브(예를 들어, 반도체 메모리)의 초기화 구간(예를 들어, 파워 업 이후 또는/및 초기 레지스터 셋업 이후), 리프레쉬 동작 이후 또는/및 동작 환경(온도 또는 전압) 변화 등이 발생한 경우 이루어질 수 있다.
또한 트래이닝 동작은 마스터(예를 들어, 메모리 컨트롤러)의 요청 시마다 수행될 수 있다.
도 1에 도시된 바와 같이, 마스터가 슬레이브에 정해진 명령(예를 들어, 액티브 명령)을 제공하여 메모리 액티브 동작이 이루어지도록 한다(S101).
마스터가 정해진 명령(예를 들어, 라이트 명령)과 어드레스를 제공하여, 어드레스에 해당하는 슬레이브의 메모리 뱅크들(Memory Bank) 중에서 정해진 어느 하나의 메모리 뱅크(예를 들어, BKa)에 기준 데이터를 저속으로 기록한다(S102).
기준 데이터를 기록하는 단계(S102)에 비해 추후 언급할 테스트 데이터를 전송 또는/및 기록하는 동작이 상대적으로 고속으로 이루어진다.
따라서 상기 단계(S102)에서 "저속"은 그 이후의 단계들 중에서 적어도 하나의 동작 속도에 비해 상대적으로 느린 동작으로 정의될 수 있다.
데이터 전송 과정에서의 오류 발생 확률은 고속 동작에 비해 저속 동작 시 상대적으로 낮아진다.
단계(S102)가 저속 특히, 데이터 전송 오류 발생을 방지할 수 있을 정도의 속도로 이루어지므로 메모리 뱅크(BKa)에 기준 데이터가 안정적으로 기록될 수 있다.
마스터가 정해진 명령(예를 들어, 라이트 명령)과 어드레스를 제공하여, 어드레스에 해당하는 슬레이브의 메모리 뱅크 (예를 들어, BKi)에 데이터 즉, 테스트 데이터를 기록한다(S103).
마스터는 테스트 데이터를 고속 전송할 수 있다.
이때 "고속"은 상기 단계(S102)의 "저속"에 비해 높은 속도를 의미한다. 즉, 상기 단계(S102)의 동작 주파수에 비해 상기 단계(S103)의 동작 주파수가 높을 수 있다.
테스트 데이터는 적어도 하나의 데이터 세트를 포함할 수 있으며, 적어도 하나의 데이터 세트 각각은 마스터가 미리 알고 있는 패턴(비트 수 및 형식)을 가질 수 있다.
마스터는 데이터 전송 타이밍 및 기준전압의 최종 조정 단계인지 여부를 판단한다(S104).
마스터는 판단 결과(S104), 데이터 전송 타이밍 및 기준전압의 최종 조정 단계가 아닌 경우, 데이터 전송 타이밍 및 기준전압을 변경한다(S105).
마스터가 메모리 뱅크(BKi)가 풀(Full) 상태인지 즉, 데이터를 기록할 수 있는 여분의 메모리 셀들이 있는지 여부를 판단한다(S106).
마스터는 슬레이브의 저장 용량 및 각 메모리 뱅크의 사용 정보 등을 알고 있다. 따라서 단계(S103)에서 전송한 테스트 데이터로 인해 해당 메모리 뱅크(BKi)가 풀(Full) 상태인지 여부를 파악할 수 있다.
마스터는 판단 결과(S106), 메모리 뱅크(BKi)가 풀 상태가 아니면 슬레이브의 메모리 뱅크(BKi)에 테스트 데이터를 기록한다(S103).
한편, 마스터는 판단 결과(S106), 메모리 뱅크(BKi)가 풀(Full) 상태이면 슬레이브의 다른 메모리 뱅크(BKj)에 테스트 데이터를 기록한다(S107).
이때 단계(S107)는 메모리 뱅크(BKi)가 풀(Full) 상태이면 슬레이브의 다른 메모리 뱅크(BKj)에 테스트 데이터를 기록한 예를 든 것이나, 필요에 따라(예를 들어, 트래이닝의 편의성 또는 메모리 어드레스 지정의 편의성을 고려하여) 메모리 뱅크(BKi)가 풀(Full) 상태가 아니더라도 슬레이브의 다른 메모리 뱅크(BKj)에 테스트 데이터를 기록할 수 도 있다.
마스터는 판단 결과(S104), 데이터 전송 타이밍 및 기준전압의 최종 조정 단계인 경우, 테스트 데이터 기록 완료를 슬레이브에 알릴 수 있다.
슬레이브는 기준 데이터와 테스트 데이터를 비교하여 패스/패일(Pass/Fail)을 판정한 판정결과 데이터를 생성하고, 생성된 판정결과 데이터를 또 다른 메모리 뱅크(예를 들어, BKm)에 기록한다(S108).
슬레이브는 테스트 데이터 기록 완료를 인지한 이후부터 판정결과 데이터를 생성하거나, 테스트 데이터 기록 완료를 인지하는 것과 무관하게 테스트 데이터가 기록되는 시점부터 순차적으로 판정결과 데이터를 생성하는 동작을 수행할 수도 있다.
슬레이브는 판정결과 데이터의 기록이 완료되면, 메모리 뱅크(BKm)에 기록된 판정결과 데이터를 마스터로 전송한다(S109).
마스터는 최종 트래이닝 과정 예를 들어, 슬레이브에서 전송된 판정결과 데이터의 데이터 아이(Data Eye) 센터를 검출하는 동작을 수행할 수 있다(S110).
마스터는 검출된 데이터 아이의 센터에 해당하는 전송 타이밍 및 기준전압을 저장하고, 추후 노멀 동작을 위한 기준 값으로 설정함으로써 트래이닝 동작을 종료할 수 있다.
데이터 아이의 센터에 해당하는 전송 타이밍 및 기준전압은 마스터에 저장됨은 물론이고, 슬레이브의 모드 레지스터 등에 저장함으로써 슬레이브의 동작 기준으로 설정될 수 있다.
본 발명의 실시예는 최초의 트래이닝 이후에는 데이터 전송 타이밍 및 기준전압을 기 설정된 전 범위만큼 가변시켜 가며 트래이닝을 수행하지 않고, 이전 트래이닝 동작에서 검출된 데이터 아이의 센터에 대응되는 데이터 전송 타이밍 및 기준전압을 시작점으로 설정하여 트래이닝 동작을 수행함으로써 트래이닝 시간을 줄일 수 있다.
한편, 상술한 본 발명의 실시예에 따른 반도체 시스템의 트래이닝 방법은 중간의 리드 과정 없이 트래이닝 동작을 위해 필요한 모든 테스트 데이터를 일괄적으로 라이트 하는 예를 든 것일 뿐, 본 발명의 실시예에 따른 시스템의 트래이닝 방법은 트래이닝 동작을 위해 필요한 모든 테스트 데이터를 분할하여 라이트 및 리드를 반복적으로 수행하는 방식도 포함할 수 있다. 이때 분할된 테스트 데이터의 양은 추후 기술할 파이프 레지스터의 총 기억 용량에 비해 클 수 있다. 상술한 트래이닝 동작을 위해 필요한 모든 테스트 데이터를 분할하여 라이트 및 리드를 반복적으로 수행하는 방식은 반도체 시스템의 리프레쉬 동작을 고려하여 이루어질 수 있다. 일 예로서, 트래이닝 동작을 위해 필요한 모든 테스트 데이터를 일괄적으로 라이트하는데 필요한 시간이 데이터 리텐션(Retension) 시간 이내이면 트래이닝 동작을 위해 필요한 모든 테스트 데이터를 일괄적으로 라이트하고, 그렇지 않으면 트래이닝 동작을 위해 필요한 모든 테스트 데이터를 분할하여 라이트 및 리드를 반복적으로 수행하는 방식을 사용할 수 있다.
이하, 상술한 도 1을 참조하여 설명한 본 발명의 실시예에 따른 트래이닝 방법을 구현하기 위한 반도체 시스템의 실시예를 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 시스템의 구성을 나타낸 도면이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 시스템(100)은 마스터(101) 및 슬레이브(105)를 포함할 수 있다.
마스터(101)는 기준 데이터와 테스트 데이터를 슬레이브(105)의 복수의 단위 메모리 영역들 중에서 정해진 영역들 각각에 라이트 하도록 구성될 수 있다.
마스터(101)는 슬레이브(105)에서 제공된 판정결과 데이터의 데이터 아이 센터를 검출하는 동작을 수행할 수 있다.
마스터(101)는 예를 들어, CPU 또는 GPU와 같은 메모리 컨트롤러를 포함할 수 있으며, 슬레이브(105)는 예를 들어, 반도체 메모리를 포함할 수 있다.
마스터(101)와 슬레이브(105) 사이에는 데이터 채널(107)과 커맨드/어드레스 채널(108)이 연결될 수 있다.
마스터(101)와 슬레이브(105)는 데이터 채널(107)을 통해 데이터(DQ)를 송/수신할 수 있다.
마스터(101)는 트래이닝 동작을 위해 기 저장된 테스트 데이터를 데이터 채널(107)을 통해 출력할 수 있다.
마스터(101)는 커맨드/어드레스 채널(108)을 통해 슬레이브(105)에 커맨드/어드레스(C/A)를 전송할 수 있다.
마스터(101)는 액티브, 라이트, 리드 등의 명령 및 어드레스와, 기준 전압(VREF) 가변을 위한 정보를 커맨드/어드레스(C/A)에 인코딩(Encoding)할 수 있다.
마스터(101)는 반도체 시스템(100)의 동작 상태 즉, 노멀 동작/트래이닝 동작에 따라 커맨드/어드레스(C/A)에 서로 다른 정보를 인코딩할 수 있다.
마스터(101)는 슬레이브(105)의 노멀 동작 및 트래이닝 동작과 관련하여 슬레이브(105)를 제어하기 위한 제어 로직(도시 생략)을 포함할 수 있다.
마스터(101)의 제어 로직은 하드 웨어 또는/및 소프트웨어 형태를 포함할 수 있으며, 기 저장된 테스트 데이터 출력 동작과, 커맨드/어드레스(C/A) 생성 및 출력 동작을 수행할 수 있다.
마스터(101)는 송신기(102)(TX) 및 수신기(RX)(103)를 포함할 수 있다. 송신기(102)는 지연시간 가변이 가능한 지연회로를 포함할 수 있다.
마스터(101)는 송신기(102)의 지연회로의 지연시간을 가변시킴으로써 데이터 전송 타이밍을 조정할 수 있다.
마스터(101)는 슬레이브(105)에서 전송된 판정결과 데이터를 수신기(103)를 통해 수신할 수 있다.
슬레이브(105)는 메모리 코어(110), 제어 회로(120), 제 1 수신기(130), 송신기(140), 제 2 수신기(150) 및 판정 회로(170)를 포함할 수 있다.
제 1 수신기(130)는 마스터(101)에서 데이터 채널(107)을 통해 전송되는 데이터(DQ)를 기준 전압(VREF)에 따라 수신하여 메모리 코어(110)로 전송할 수 있다.
송신기(140)는 메모리 코어(110)에서 출력되는 데이터를 데이터 채널(107)을 통해 마스터(101)로 송신할 수 있다.
제 2 수신기(150)는 마스터(101)에서 커맨드/어드레스 채널(108)을 통해 전송되는 커맨드/어드레스(C/A)를 수신하여 제어 회로(120)로 전송할 수 있다.
제어 회로(120)는 커맨드/어드레스(C/A)를 디코딩하여 데이터 입/출력을 위한 제어신호들(ctrl) 및 기준 전압(VREF)을 생성할 수 있다.
메모리 코어(110)는 복수의 단위 메모리 영역들 즉, 복수의 메모리 뱅크들(BK)을 포함할 수 있다.
메모리 코어(110)는 제 1 수신기(130)를 통해 전송되는 데이터(예를 들어, 노멀 라이트 데이터, 기준 데이터 또는/및 테스트 데이터)를 제어신호들(ctrl)에 따라 메모리 뱅크들(예를 들어, BKa, BKi)에 저장하거나, 메모리 뱅크(예를 들어, BKm)에 저장된 데이터(노멀 리드 데이터, 테스트 데이터 또는/및 판정결과 데이터)를 제어신호들(ctrl)에 따라 리드하여 메모리 코어(110) 외부로 출력할 수 있다.
판정 회로(170)는 메모리 코어(110)의 정해진 메모리 뱅크들(BKa, BKi) 각각에 저장된 기준 데이터와 테스트 데이터를 비교하여 판정결과 데이터를 생성할 수 하고, 생성된 판정결과 데이터를 제어신호들(ctrl)에 따라 정해진 메모리 뱅크(BKm)에 저장할 수 있다.
이때 판정 회로(170)는 하나의 구성예일 뿐, 슬레이브(105)에 BIST(Built-in Self Test) 회로 또는 병렬 테스트 회로 등과 같은 테스트 회로가 구비된 경우 해당 구성을 사용할 수 있다.
도 3은 도 2의 메모리 뱅크의 실시예의 구성을 나타낸 도면이다.
도 3에 도시된 바와 같이, 메모리 뱅크(BK)는 복수의 워드 라인들(WL)과 복수의 비트 라인들(BL)에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다.
도 4는 도 2의 제어 회로의 실시예의 구성을 나타낸 도면이다.
도 4에 도시된 바와 같이, 제어 회로(120)는 디코딩 회로(121) 및 기준전압 생성회로(123)를 포함할 수 있다.
디코딩 회로(121)는 커맨드/어드레스(C/A)를 디코딩하여 제어신호들(ctrl)과 기준 전압(VREF) 가변을 위한 정보 즉, 기준전압 코드신호(CODE_VREF)를 생성할 수 있다.
디코딩 회로(121)는 커맨드/어드레스(C/A)를 디코딩하여 제어신호들(ctrl) 및 기준전압 코드신호(CODE_VREF)를 생성하기 위한 복수의 디코더를 포함할 수 있다.
기준전압 생성회로(123)는 기준전압 코드신호(CODE_VREF)에 기초하여 기준전압(VREF)을 생성하며, 기준전압(VREF)의 레벨은 기준전압 코드신호(CODE_VREF)에 따라 조정될 수 있다.
일 예로서, 기준전압 생성회로(123)는 디지털-아날로그 변환회로를 포함할 수 있다.
도 5는 도 2의 판정 회로(170)의 실시예의 구성을 나타낸 도면이다.
도 5를 참조하면, 판정 회로(170)는 적어도 하나의 판정 유닛(171)을 포함할 수 있다.
판정 유닛(171)은 제 1 로직 게이트(173), 제 2 로직 게이트(174) 및 제 3 로직 게이트(175)를 포함할 수 있다.
제 1 로직 게이트(173)는 기준 데이터(DATA_REF)와 테스트 데이터(DATA_TEST)를 부정 논리곱하여 출력할 수 있다.
제 2 로직 게이트(174)는 기준 데이터(DATA_REF)와 테스트 데이터(DATA_TEST)를 부정 논리합하여 출력할 수 있다.
제 3 로직 게이트(175)는 제 1 로직 게이트(173)의 출력과 제 2 로직 게이트(174)의 출력을 배타적 논리합하여 판정결과 데이터(DATA_JUDGE)로서 출력할 수 있다.
기준 데이터(DATA_REF)는 기술한 바와 같이, 저속 전송됨에 따라 오류 없이 목표로 하는 값을 가질 수 있다.
판정 유닛(171)은 테스트 데이터(DATA_TEST)의 값이 기준 데이터(DATA_REF)의 값과 동일하면 판정결과 데이터(DATA_JUDGE)를 패스(Pass)를 의미하는 로직 하이(또는 로우 로우)의 값으로 생성할 수 있다.
판정 유닛(171)은 테스트 데이터(DATA_TEST)의 값이 기준 데이터(DATA_REF)의 값과 다르면 판정결과 데이터(DATA_JUDGE)를 패일(Fail)을 의미하는 로직 로우(또는 로직 하이)의 값으로 생성할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 시스템의 트래이닝 방법을 나타낸 순서도이다.
마스터가 현재의 트래이닝 동작이 최초의 트래이닝인지 또는 트래이닝 동작을 위해 메모리 셀 어레이를 사용할 수 있는지를 판단한다(S201).
최초의 트래이닝 여부를 판단하는 것은 해당 슬레이브에 대한 트래이닝 동작 예를 들어, 라이트 트래이닝 동작이 이전까지 한번도 이루어진 적이 없는지를 판단하는 동작일 수 있다.
최초의 트래이닝인 경우 슬레이브의 메모리 셀에 어떠한 유효 데이터도 기록되어 있지 않으므로 트래이닝을 위한 테스트 데이터 기록이 가능하다.
트래이닝 동작을 위해 메모리 셀 어레이를 사용할 수 있는지 여부를 판단하는 것은, 슬레이브에 대한 트래이닝이 이미 이루어졌더라도 메모리 셀들 중에서 현재 유효 데이터가 없는 메모리 셀들 즉, 테스트 데이터를 기록할 수 있는 여분의 메모리 셀들이 트래이닝에 사용할 만큼 충분한 경우, 여분의 메모리 셀들을 이용하여 트래이닝을 위한 테스트 데이터 기록이 가능하다.
판단 결과(S201), 현재의 트래이닝 동작이 최초의 트래이닝이거나, 트래이닝 동작을 위해 메모리 셀 어레이를 사용할 수 있을 경우, 도 1을 참조하여 설명한 트래이닝 동작(S101 ~ S110)을 수행할 수 있다.
한편, 판단 결과(S201), 현재의 트래이닝 동작이 최초의 트래이닝이 아니며, 트래이닝 동작을 위한 여분의 메모리 셀들이 없는 경우 마스터는 슬레이브의 파이프 레지스터로 트래이닝을 위한 데이터 즉, 테스트 데이터를 전송한다(S202).
파이프 레지스터는 슬레이브에서 데이터 병렬화를 위해 필수적으로 사용되는 구성이며 이를 트래이닝 동작을 위해 사용할 수 있다.
마스터는 파이프 레지스터가 풀(Full) 상태인지 또는 마스터의 테스트 데이터 전송 요청이 있는지 여부를 판단한다(S203).
마스터는 파이프 레지스터의 뎁스(Depth) 및 데이터 입/출력 처리 방식 예를 들어, 버스트 랭스(Burst Lengh)를 알고 있다.
따라서 마스터는 자신이 전송한 테스트 데이터의 양(비트 수)에 따라 파이프 레지스터가 풀 상태로 되는지를 알 수 있다.
판단 결과(S203), 파이프 레지스터가 풀 상태가 아니며, 마스터의 테스트 데이터 전송 요청이 없으면 상기 단계(S202)를 반복 수행한다.
한편, 판단 결과(S203), 파이프 레지스터가 풀 상태이거나, 마스터의 테스트 데이터 전송 요청이 있으면 파이프 레지스터에 저장된 테스트 데이터가 마스터로 전송되도록 한다(S204).
마스터는 수신한 테스트 데이터의 패스/페일을 판정하고(S205), 패스/페일 판정 결과에 따라 데이터 아이의 센터를 검출할 수 있다.
마스터는 데이터 전송 타이밍 및 기준전압의 최종 조정 단계인지 여부를 판단한다(S206).
마스터는 판단 결과(S206), 데이터 전송 타이밍 및 기준전압의 최종 조정 단계가 아닌 경우, 데이터 전송 타이밍 및 기준전압을 변경한다(S207).
마스터는 정해진 모든 테스트 데이터에 대한 판정이 이루어질 때까지 상기 단계들(S202 ~ S207)를 반복한다.
마스터는 판단 결과(S206), 데이터 전송 타이밍 및 기준전압의 최종 조정 단계인 경우, 검출된 데이터 아이의 센터에 해당하는 전송 타이밍 및 기준전압을 저장 및 추후 노멀 동작을 위한 기준 값으로 설정함으로써 트래이닝 동작을 종료할 수 있다.
데이터 아이의 센터에 해당하는 전송 타이밍 및 기준전압은 마스터에 저장됨은 물론이고, 슬레이브의 모드 레지스터 등에 저장함으로써 슬레이브의 동작 기준으로 설정될 수 있다.
본 발명의 실시예는 최초의 트래이닝 이후에는 데이터 전송 타이밍 및 기준전압을 기 설정된 전 범위만큼 가변시켜 가며 트래이닝을 수행하지 않고, 이전 트래이닝 동작에서 검출된 데이터 아이의 센터에 대응되는 데이터 전송 타이밍 및 기준전압을 시작점으로 설정하여 트래이닝 동작을 수행함으로써 트래이닝 시간을 줄일 수 있다.
상술한 본 발명의 실시예에 따른 반도체 시스템의 트래이닝 방법은 중간의 리드 과정 없이 트래이닝 동작을 위해 필요한 모든 테스트 데이터를 일괄적으로 라이트 하는 예를 든 것일 뿐, 본 발명의 실시예에 따른 시스템의 트래이닝 방법은 트래이닝 동작을 위해 필요한 모든 테스트 데이터를 분할하여 라이트 및 리드를 반복적으로 수행하는 방식도 포함할 수 있다. 이때 분할된 테스트 데이터의 양은 파이프 레지스터의 총 기억 용량에 비해 클 수 있다. 상술한 트래이닝 동작을 위해 필요한 모든 테스트 데이터를 분할하여 라이트 및 리드를 반복적으로 수행하는 방식은 반도체 시스템의 리프레쉬 동작을 고려하여 이루어질 수 있다. 일 예로서, 트래이닝 동작을 위해 필요한 모든 테스트 데이터를 일괄적으로 라이트하는데 필요한 시간이 데이터 리텐션(Retension) 시간 이내이면 트래이닝 동작을 위해 필요한 모든 테스트 데이터를 일괄적으로 라이트하고, 그렇지 않으면 트래이닝 동작을 위해 필요한 모든 테스트 데이터를 분할하여 라이트 및 리드를 반복적으로 수행하는 방식을 사용할 수 있다.
본 발명의 실시예에 따른 반도체 시스템의 트래이닝 방법은 테스트 데이터를 메모리 뱅크에 라이트하므로 용량의 한계가 거의 없다. 따라서, 파이프 레지스터의 용량 제한으로 인해 전체 테스트 데이터 중에서 일부만을 라이트하고 리드하여 패스/페일을 판정하고, 다시 나머지 테스트 데이터를 라이트하고 리드하여 패스/페일을 판정하는 과정을 반복하지 않아도 되므로 트래이닝에 소요되는 시간을 줄임은 물론이고, 노멀 동작 시 사용되는 메모리 뱅크에 테스트 데이터를 직접 라이트 및 리드하므로 트래이닝 동작의 신뢰도 또한 높일 수 있다. 또한 제 1 트래이닝 동작 이후 트래이닝을 위한 여분의 메모리 셀이 없는 경우에도 파이프 레지스터를 이용한 제 2 트래이닝 동작도 가능하다.
이하, 상술한 도 6을 참조하여 설명한 본 발명의 다른 실시예에 따른 트래이닝 방법을 구현하기 위한 반도체 시스템의 실시예를 설명하기로 한다.
도 7은 본 발명의 다른 실시예에 따른 반도체 시스템의 구성을 나타낸 도면이다.
도 7에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 시스템(200)은 마스터(201) 및 슬레이브(205)를 포함할 수 있다.
마스터(201)는 기준 데이터와 테스트 데이터를 슬레이브(205)의 복수의 단위 메모리 영역들 중에서 정해진 영역들 각각에 라이트 하도록 구성될 수 있다.
마스터(201)는 슬레이브(205)에서 제공된 판정결과 데이터의 데이터 아이 센터를 검출하는 동작을 수행할 수 있다.
마스터(201)는 CPU 또는 GPU와 같은 메모리 컨트롤러를 포함할 수 있으며, 슬레이브(205)는 반도체 메모리를 포함할 수 있다.
마스터(201)와 슬레이브(205) 사이에는 데이터 채널(207)과 커맨드/어드레스 채널(208)이 연결될 수 있다.
마스터(201)와 슬레이브(205)는 데이터 채널(207)을 통해 데이터(DQ)를 송/수신할 수 있다.
마스터(201)는 커맨드/어드레스 채널(208)을 통해 슬레이브(205)에 커맨드/어드레스(C/A)를 전송할 수 있다.
마스터(201)는 커맨드/어드레스(C/A)에 액티브, 라이트, 리드 등의 명령 및 어드레스, 트래이닝 제어에 관련된 정보 및 기준 전압(VREF) 가변을 위한 정보를 인코딩(Encoding)할 수 있다.
마스터(201)는 반도체 시스템(200)의 동작 상태 즉, 노멀 동작/최초 트래이닝 여부/트래이닝 동작을 위한 여분의 메모리 셀의 존재 여부에 따라 커맨드/어드레스(C/A)에 서로 다른 정보를 인코딩할 수 있다.
마스터(201)는 슬레이브(205)의 노멀 동작 및 트래이닝 동작과 관련하여 슬레이브(205)를 제어하기 위한 제어 로직(도시 생략)을 포함할 수 있다.
마스터(201)의 제어 로직은 하드 웨어 또는/및 소프트웨어 형태를 포함할 수 있으며, 기 저장된 테스트 데이터 출력 동작과, 커맨드/어드레스(C/A) 생성 및 출력 동작을 수행할 수 있다.
마스터(201)는 송신기(202)(TX) 및 수신기(RX)(203)를 포함할 수 있다. 송신기(202)는 지연시간 가변이 가능한 지연회로를 포함할 수 있다.
마스터(201)는 송신기(202)의 지연회로의 지연시간을 가변시킴으로써 데이터 전송 타이밍을 조정할 수 있다.
마스터(201)는 슬레이브(205)에서 전송된 판정결과 데이터를 수신기(203)를 통해 수신할 수 있다.
슬레이브(205)는 메모리 코어(210), 제어 회로(220), 제 1 수신기(230), 송신기(240), 제 2 수신기(250), 파이프 레지스터(260), 데이터 경로 전환회로(270) 및 판정 회로(370)를 포함할 수 있다.
제 1 수신기(230)는 마스터(201)에서 데이터 채널(207)을 통해 전송되는 데이터(DQ)를 기준 전압(VREF)에 따라 수신하여 메모리 코어(210)로 전송할 수 있다.
송신기(240)는 파이프 레지스터(260)에서 출력되는 데이터를 데이터 채널(207)을 통해 마스터(201)로 송신할 수 있다.
제 2 수신기(250)는 마스터(201)에서 커맨드/어드레스 채널(208)을 통해 전송되는 커맨드/어드레스(C/A)를 수신하여 제어 회로(220)로 전송할 수 있다.
제어 회로(220)는 커맨드/어드레스(C/A)를 디코딩하여 제어신호들(ctrl) 및 기준 전압(VREF)을 생성할 수 있다.
메모리 코어(210)는 복수의 메모리 뱅크(BK)를 포함할 수 있다.
메모리 코어(210)는 제 1 수신기(230)에서 전송되는 데이터를 제어신호들(ctrl)에 따라 메모리 뱅크에 저장하거나, 메모리 뱅크에 저장된 데이터를 제어신호들(ctrl)에 따라 리드하여 출력할 수 있다.
파이프 레지스터(260)는 메모리 코어(210)에서 출력되는 데이터를 병렬화하여 출력하기 위한 구성이다.
파이프 레지스터(260)는 메모리 코어(210)에서 출력되는 데이터를 제어신호들(ctrl)에 따라 병렬화하여 출력할 수 있다.
데이터 경로 전환회로(270)는 마스터(201)에서 파이프 레지스터(260)로 직접 연결되는 경로를 제어신호들(ctrl)에 따라 연결 또는 차단할 수 있다.
판정 회로(370)는 메모리 코어(210)의 정해진 메모리 뱅크들(BKa, BKi) 각각에 저장된 기준 데이터와 테스트 데이터를 비교하여 판정결과 데이터를 생성할 수 하고, 생성된 판정결과 데이터를 제어신호들(ctrl)에 따라 정해진 메모리 뱅크(BKm)에 저장할 수 있다.
이때 판정 회로(370)는 하나의 구성 예일 뿐, 슬레이브(205)에 BIST(Built-in Self Test) 회로 또는 병렬 테스트 회로 등과 같은 테스트 회로가 구비된 경우 해당 구성을 사용할 수 있다.
판정 회로(370)는 도 5와 동일하게 구성될 수 있다.
마스터(201)에서 파이프 레지스터(260)로 직접 연결되는 경로는 제 1 수신기(230)에서 메모리 코어(210)를 경유하지 않고 파이프 레지스터(260)로 직접 연결되는 경로이다.
반도체 시스템(200)의 노멀 동작 시, 데이터 경로 전환회로(270)는 마스터(201)에서 파이프 레지스터(260)로 직접 연결되는 경로를 제어신호들(ctrl)에 따라 차단할 수 있다.
반도체 시스템(200)의 트래이닝 동작이 최초의 트래이닝이거나, 트래이닝 동작을 위해 테스트 데이터를 기록할 여분의 메모리 셀들이 있을 경우, 데이터 경로 전환회로(270)는 마스터(201)에서 파이프 레지스터(260)로 직접 연결되는 경로를 제어신호들(ctrl)에 따라 차단할 수 있다.
한편, 트래이닝 동작이 최초의 트래이닝이 아니며, 트래이닝 동작을 위해 테스트 데이터를 기록할 여분의 메모리 셀들이 없는 경우, 데이터 경로 전환회로(270)는 마스터(201)에서 파이프 레지스터(260)로 직접 연결되는 경로를 제어신호들(ctrl)에 따라 연결할 수 있다.
본 발명의 다른 실시예에 따른 반도체 시스템(200)에서 송신기(202), 데이터 채널(207), 커맨드/어드레스 채널(208), 제 1 수신기(230), 송신기(240), 제 2 수신기(250) 및 메모리 코어(210)는 도 2를 참조하여 설명한 반도체 시스템(100)의 송신기(102), 데이터 채널(107), 커맨드/어드레스 채널(108), 제 1 수신기(130), 송신기(140), 제 2 수신기(150) 및 메모리 코어(110)와 동일하게 구성할 수 있다.
도 8은 도 7의 제어 회로의 구성을 나타낸 도면이다.
도 8에 도시된 바와 같이, 제어 회로(220)는 디코딩 회로(221) 및 기준전압 생성회로(223)를 포함할 수 있다.
디코딩 회로(221)는 커맨드/어드레스(C/A)를 디코딩하여 기준 전압(VREF) 가변을 위한 정보 즉, 기준전압 코드신호(CODE_VREF) 및 트래이닝 제어에 관련된 제어신호들(ctrl)을 생성할 수 있다.
디코딩 회로(221)는 커맨드/어드레스(C/A)를 디코딩하여 기준전압 코드신호(CODE_VREF) 및 제어신호들(ctrl)를 생성하기 위한 복수의 디코더를 포함할 수 있다.
기준전압 생성회로(223)는 기준전압 코드신호(CODE_VREF)에 따라 가변된 레벨의 기준전압(VREF)을 생성할 수 있다.
기준전압 생성회로(223)는 디지털-아날로그 변환회로를 포함할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 슬레이브 및 마스터를 포함하며,
    상기 슬레이브는 복수의 단위 메모리 영역을 포함하고, 기준 데이터와 테스트 데이터를 비교하여 생성한 판정결과 데이터를 상기 마스터로 전송하도록 구성되며,
    상기 마스터는 상기 기준 데이터와 상기 테스트 데이터를 상기 복수의 단위 메모리 영역에 라이트하도록 구성되는 반도체 시스템.
  2. 제 1 항에 있어서,
    상기 복수의 단위 메모리 영역은 메모리 뱅크를 포함하며,
    상기 메모리 뱅크는 복수의 메모리 셀을 포함하는 반도체 시스템.
  3. 제 1 항에 있어서,
    상기 트래이닝 동작은
    상기 슬레이브의 초기화 구간에 수행되는 반도체 시스템.
  4. 제 1 항에 있어서,
    상기 트래이닝 동작은
    상기 슬레이브의 파워 업 이후, 상기 슬레이브의 파워 업 이후와 리프레쉬 동작 이후 또는 상기 슬레이브의 파워 업 이후와 상기 리프레쉬 동작 이후 및 상기 마스터 요청 시 수행되는 반도체 시스템.
  5. 제 1 항에 있어서,
    상기 마스터는
    상기 기준 데이터를 상기 복수의 단위 메모리 영역 중에서 제 1 단위 메모리 영역에 라이트하고,
    상기 테스트 데이터 전체를 상기 복수의 단위 메모리 영역 중에서 제 2 단위 메모리 영역에 라이트하도록 구성되는 반도체 시스템.
  6. 제 5 항에 있어서,
    상기 슬레이브는
    상기 판정결과 데이터를 상기 복수의 단위 메모리 영역 중에서 제 3 단위 메모리 영역에 라이트하도록 구성되는 반도체 시스템.
  7. 제 1 항에 있어서,
    상기 마스터는
    상기 트래이닝 동작과 관련된 커맨드/어드레스, 상기 기준 데이터 및 상기 테스트 데이터를 출력하기 위한 제어 로직,
    상기 테스트 데이터를 전송하기 위한 송신기, 및
    상기 판정결과 데이터를 수신하기 위한 수신기를 포함하며,
    상기 송신기는 지연회로를 포함하고, 상기 지연회로의 지연시간을 가변시킴으로써 상기 테스트 데이터의 전송 타이밍을 조정하도록 구성되는 반도체 시스템.
  8. 제 1 항에 있어서,
    상기 슬레이브는
    상기 기준 데이터 및 상기 테스트 데이터를 기준 전압에 따라 수신하도록 구성된 제 1 수신기,
    상기 복수의 단위 메모리 영역에서 출력되는 데이터를 상기 마스터로 전송하기 위한 송신기,
    상기 마스터에서 전송되는 커맨드/어드레스를 수신하도록 구성된 제 2 수신기,
    상기 커맨드/어드레스를 디코딩하여 내부 커맨드/어드레스를 생성하고, 상기 기준 전압의 레벨을 가변시키도록 구성된 제어회로, 및
    상기 기준 데이터와 상기 테스트 데이터를 비교하여 상기 판정결과 데이터를 생성하도록 구성된 판정 회로를 더 포함하는 반도체 시스템.
  9. 슬레이브 및 마스터를 포함하고,
    상기 슬레이브는 복수의 단위 메모리 영역 및 상기 복수의 단위 메모리 영역에서 출력되는 데이터를 병렬화하기 위한 파이프 레지스터를 포함하며, 기준 데이터와 테스트 데이터를 비교함으로써 상기 테스트 데이터의 패스 여부를 판정하여 생성한 판정결과 데이터를 상기 마스터로 전송하도록 구성되고,
    상기 마스터는 상기 기준 데이터 및 상기 테스트 데이터를 상기 복수의 단위 메모리 영역에 라이트 하고, 상기 판정결과 데이터의 데이터 아이 센터를 검출하는 제 1 트래이닝 동작과, 상기 테스트 데이터를 상기 파이프 레지스터에 라이트 하였다가 리드하고 리드된 상기 테스트 데이터의 패스 여부를 판정하는 제 2 트래이닝 동작 중에서 적어도 하나를 수행하도록 구성되는 반도체 시스템.
  10. 제 9 항에 있어서,
    상기 복수의 단위 메모리 영역은 메모리 뱅크를 포함하며,
    상기 메모리 뱅크는 복수의 메모리 셀을 포함하는 반도체 시스템.
  11. 제 9 항에 있어서,
    상기 제 1 트래이닝 동작 및 상기 제 2 트래이닝 동작은
    상기 슬레이브의 파워 업 이후, 상기 슬레이브의 파워 업 이후와 리프레쉬 동작 이후 또는 상기 슬레이브의 파워 업 이후와 상기 리프레쉬 동작 이후 및 상기 마스터 요청 시 수행되는 반도체 시스템.
  12. 제 9 항에 있어서,
    상기 마스터는
    상기 기준 데이터를 상기 복수의 단위 메모리 영역 중에서 제 1 단위 메모리 영역에 라이트하고,
    상기 테스트 데이터 전체를 상기 복수의 단위 메모리 영역 중에서 제 2 단위 메모리 영역에 라이트하도록 구성되는 반도체 시스템.
  13. 제 9 항에 있어서,
    상기 마스터는
    상기 테스트 데이터를 분할하고, 분할된 테스트 데이터를 상기 복수의 단위 메모리 영역 중에서 정해진 적어도 하나의 단위 메모리 영역에 라이트하도록 구성되는 반도체 시스템.
  14. 제 13 항에 있어서,
    상기 분할된 테스트 데이터의 양은 상기 파이프 레지스터의 총 기억 용량에 비해 큰 반도체 시스템.
  15. 제 9 항에 있어서,
    상기 마스터는
    상기 슬레이브의 복수의 단위 메모리 영역에 상기 테스트 데이터를 저장할 수 있는 여분의 영역이 없는 경우,
    상기 제 2 트래이닝 동작을 수행하도록 구성되는 반도체 시스템.
  16. 제 9 항에 있어서,
    상기 마스터는
    커맨드/어드레스, 상기 기준 데이터 및 상기 테스트 데이터를 출력하기 위한 제어 로직,
    상기 테스트 데이터를 전송하기 위한 송신기, 및
    상기 판정결과 데이터를 수신하기 위한 수신기를 포함하며,
    상기 송신기는 지연회로를 포함하고, 상기 지연회로의 지연시간을 가변시킴으로써 상기 테스트 데이터의 전송 타이밍을 조정하도록 구성되는 반도체 시스템.
  17. 제 9 항에 있어서,
    상기 슬레이브는
    상기 기준 데이터 및 상기 테스트 데이터를 기준 전압에 따라 수신하여 상기 복수의 단위 메모리 영역으로 전송하도록 구성된 제 1 수신기,
    상기 제 1 수신기에서 상기 파이프 레지스터로 직접 연결되는 경로를 제어신호들에 따라 연결 또는 차단하도록 구성된 데이터 경로 전환회로,
    상기 파이프 레지스터에서 출력되는 데이터를 상기 마스터로 전송하기 위한 송신기,
    상기 마스터에서 전송되는 커맨드/어드레스를 수신하도록 구성된 제 2 수신기,
    상기 커맨드/어드레스를 디코딩하여 상기 제어신호들 및 상기 기준 전압을 생성하도록 구성된 제어 회로, 및
    상기 기준 데이터와 상기 테스트 데이터를 비교하여 상기 판정결과 데이터를 생성하도록 구성된 판정 회로를 포함하는 반도체 시스템.
  18. 제 17 항에 있어서,
    상기 제 1 트래이닝 동작 시,
    상기 데이터 경로 전환회로는 상기 제어신호들에 따라 상기 제 1 수신기에서 상기 파이프 레지스터로 직접 연결되는 경로를 차단하는 반도체 시스템.
  19. 제 17 항에 있어서,
    노멀 동작 시, 상기 데이터 경로 전환회로는 상기 제어신호들에 따라 상기 제 1 수신기에서 상기 파이프 레지스터로 직접 연결되는 경로를 차단하는 반도체 시스템.
  20. 제 17 항에 있어서,
    상기 제 2 트래이닝 동작 시,
    상기 데이터 경로 전환회로는 상기 제어신호들에 따라 상기 제 1 수신기에서 상기 파이프 레지스터로 직접 연결되는 경로를 연결하는 반도체 시스템.
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