KR20220030487A - 메모리 장치 및 그것의 동작 방법 - Google Patents

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KR20220030487A
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김경륜
박정환
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Abstract

본 발명에 따른 메모리 장치는, 제 1 회로, 제 2 회로, 및 주파수 검출 정보 혹은 온도 검출 정보를 수신하고, 상기 주파수 검출 정보 혹은 상기 온도 검출 정보에 응답하여 제 1 포워드 바디 바이어스(forward body bias) 및 제 1 리버스 바디 바이어스(reverse body bias) 중에서 어느 하나를 상기 제 1 회로에 인가하고, 상기 주파수 검출 정보 혹은 상기 온도 검출 정보에 응답하여 상기 제 2 포워드 바디 바이어스 및 상기 제 2 리버스 바디 바이어스 중에서 어느 하나를 상기 제 2 회로에 인가하는 적응형 바디 바이어스 발생기를 포함할 수 있다.

Description

메모리 장치 및 그것의 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 메모리 장치 및 그것의 동작 방법에 관한 것이다.
일반적으로, 바디 바이어스(body bias)는 트랜지스터의 문턱전압을 동적으로 조정하는데 이용되고 있다. 예를 들어, 포워드 바디 바이어스(forward body bias; FBB)는 트랜지스터의 문턱전압을 낮추고, 리버스 바디 바이어스(reverse body bias; RBB)는 트랜지스터의 문턱전압을 증가시킨다. 여기서 포워드 바디 바이어스(FBB)는 노멀 바디 바이어스(normal body bias; NBB)보다 낮게 설정되고, 리버스 바디 바이어스(RBB)는 노멀 바디 바이어스(NBB)보다 높게 설정된다. 소스 전압과 바디 전압 사이의 전압 차이가 문턱전압에 영향을 미치고 있기 때문에, 바디는 트랜지스터를 온/오프 하는 두 번째 게이트로 여겨질 수 있다.
본 발명의 목적은 환경 정보에 따라 적응형 바디 바이어스를 인가하는 메모리 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 장치는, 제 1 회로; 제 2 회로; 및 주파수 검출 정보 혹은 온도 검출 정보를 수신하고, 상기 주파수 검출 정보 혹은 상기 온도 검출 정보에 응답하여 제 1 포워드 바디 바이어스(forward body bias) 및 제 1 리버스 바디 바이어스(reverse body bias) 중에서 어느 하나를 상기 제 1 회로에 인가하고, 상기 주파수 검출 정보 혹은 상기 온도 검출 정보에 응답하여 상기 제 2 포워드 바디 바이어스 및 상기 제 2 리버스 바디 바이어스 중에서 어느 하나를 상기 제 2 회로에 인가하는 적응형 바디 바이어스 발생기를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 적어도 하나의 바이어스 파라미터를 검출하는 단계; 상기 검출된 적어도 하나의 바이어스 파라미터에 따라 바디 바이어스를 설정하는 단계; 및 상기 설정된 바디 바이어스를 대응하는 회로에 인가하는 단계를 포함하고, 상기 바디 바이어스를 설정하는 단계는, 스피드 패스를 위하여 제 1 포워드 바디 바이어스 및 제 1 리버스 바디 바이어스 중에서 어느 하나를 제 1 바디 바이어스로 설정하는 단계; 및 리키지 패스를 위하여 제 2 포워드 바디 바이어스 및 제 2 리버스 바디 바이어스 중에서 어느 하나를 제 2 바디 바이어스로 설정하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 다른 메모리 장치는, 워드라인들과 비트라인들이 교차하는 곳에 배치되는 메모리 셀들; 상기 메모리 셀들의 각각에 연결된 비트라인과 상보 비트라인을 통하여 상기 메모리 셀들의 각각에 저장된 데이터를 감지하는 비트라인 감지 증폭기들을 포함하고, 상기 비트라인 감지 증폭기들 중에서 적어도 하나는 포워드 바디 바이어스로 구동되거나, 상기 비트라인 감지 증폭기들의 중에서 적어도 다른 하나는 리버스 바디 바이어스로 구동되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 메모리 장치 및 그것의 동작 방법은, 주파수 검출 정보 혹은 온도 검출 정보에 따라 최적의 바디 바이어스를 대응하는 회로에 인가할 수 있다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 3a은 도 2에 도시된 스피드 패스 영역에서 코어 영역을 예시적으로 보여주는 도면이다.
도 3b는 도 2에 도시된 스피드 패스 영역에서 HKMG(High-K Metal Gate)를 갖는 트랜지스터로 구현된 회로를 예시적으로 보여주는 도면이다.
도 4는 도 2에 도시된 스피드 패스 영역에서 입출력 회로를 예시적으로 보여주는 도면이다.
도 5a는 주파수에 따른 스피드 패스 영역과 리키지 패스 영역의 바디 바이어스를 예시적으로 보여주는 표이고, 도 5b는 온도에 따른 스피드 패스 영역과 리키지 패스 영역의 바디 바이어스를 예시적으로 보여주는 표이다.
도 6은 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 모드별 코어 회로와 페리퍼럴 회로의 바이어스 전압들을 예시적으로 보여주는 도면이다.
도 8a, 도 8b, 도 8c, 도 8d, 도 8e, 및 도 8f는 공정 상 미스 매치를 반영하여 감지 증폭기의 바이어스 조건을 다르게 설정하는 것을 예시적으로 보여주는 도면들이다.
도 9는 본 발명의 실시 예에 따른 로우 해머(row hammer)를 개선하는 적응형 바이어스 설정을 예시적으로 보여주는 도면이다.
도 10는 본 발명의 실시 예에 따른 액티브 횟수에 따라 바이어스 조건을 다르게 설정하는 것을 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 메모리 장치의 바이어스 인가 방법을 예시적으로 보여주는 흐름도이다.
도 12는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 적어도 하나의 커맨드/어드레스 캘리브레이션을 수행하는 메모리 시스템을 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진자가 용이하게 실시 할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 장치(100)를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 메모리 장치(100)는 주파수 검출기(101), 온도 검출기(102), 적응형 바디 바이어스 발생기(103), 스피드 패스(104), 및 리키지 패스(105)를 포함할 수 있다.
실시 예에 있어서, 메모리 장치(100)는 휘발성 메모리로 구현될 수 있다. 예를 들어, 휘발성 메모리는, DRAM(Dynamic Random Access Memory), SDRAM(Synchronous DRAM), DDR SDRAM(Double Data Rate SDRAM), LPDDR SDRAM(Low Power Double Data Rate SDRAM), GDDR SDRAM(Graphics Double Data Rate SDRAM), RDRAM(Rambus DRAM) 및 SRAM(Static RAM)에서 적어도 하나를 포함할 수 있다. 다른 실시 예에 있어서, 메모리 장치(100)는 비휘발성 메모리로 구현될 수 있다. 예를 들어, 비휘발성 메모리는, 낸드 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM), 및 노아 플래시 메모리 중에서 어느 하나를 포함할 수 있다.
주파수 검출기(101)는 메모리 장치(100)에 수신된 클록의 주파수가 기준 주파수보다 높은 지를 판별하고, 주파수 검출 정보(FDI)를 출력하도록 구현될 수 있다.
온도 검출기(102)는 메모리 장치(100)의 내부 온도가 기준 온도보다 높은 지를 판별하고, 온도 검출 정보(TDI)를 출력하도록 구현될 수 있다.
적응형 바디 바이어스 발생기(103)는, 주파수 검출기(101)의 주파수 검출 정보(FDI) 혹은 온도 검출기(102)의 온도 검출 정보(TDI)를 수신하고, 주파수 검출 정보(FDI) 혹은 온도 검출 정보(TDI)를 이용하여 바이어스 전압들(FBB_SP, RBB_SP, FBB_LP, RBB_LP)를 생성하고, 바이어스 전압들(FBB_SP, RBB_SP, FBB_LP, RBB_LP) 중에서 최적의 바이어스 전압들을 스피드 패스(104) 혹은 리키지 패스(105)에 인가하도록 구현될 수 있다.
실시 예에 있어서, 적응형 바디 바이어스 발생기(103)는 주파수 검출 정보(FDI) 혹은 온도 검출 정보(TDI)를 이용하여 제 1 포워드 바디 바이어스 전압(FBB_SP) 및 제 1 리버스 바디 바이어스 전압(RBB_SP) 중에서 어느 하나를 스피드 패스(104)에 인가할 수 있다. 여기서 제 1 포워드 바디 바이어스(FBB_SP)는 노멀 바디 바이어스(normal body bias; NBB)보다 낮게 설정되고, 제 1 리버스 바디 바이어스(RBB_SP)는 노멀 바디 바이어스(NBB)보다 높게 설정될 수 있다.
실시 예에 있어서, 적응형 바디 바이어스 발생기(103)는 주파수 검출 정보(FDI) 혹은 온도 검출 정보(TDI)를 이용하여 제 2 포워드 바디 바이어스 전압(FBB_LP) 및 제 2 리버스 바디 바이어스 전압(RBB_LP) 중에서 어느 하나를 리키지 패스(105)에 인가할 수 있다. 여기서 제 2 포워드 바디 바이어스(FBB_LP)는 노멀 바디 바이어스(NBB)보다 낮게 설정되고, 제 2 리버스 바디 바이어스(RBB_LP)는 노멀 바디 바이어스(NBB)보다 높게 설정될 수 있다.
스피드 패스(104)는 메모리 장치(100)에서 스피드를 중요하게 고려하는 회로를 포함할 수 있다. 예를 들어, 스피드 패스(104)는 메모리 코어 회로 혹은 데이터 패스에 연관된 회로를 포함할 수 있다.
리키지 패스(105)는 메모리 장치(100)에서 리키지 커런트를 중요하게 고려하는 회로를 포함할 수 있다. 예를 들어, 리키지 패스(105)는 메모리 장치(100)의 동작 모드를 설정하는데 관련된 회로를 포함할 수 있다.
한편, 도 1에 도시된 메모리 장치(100)는 주파수 검출기(101) 및 온도 검출기(102)를 포함하고 있다. 하지만, 본 발명이 여기에 제한된 필요는 없다. 본 발명의 메모리 장치는 주파수 검출기 혹은 온도 검출기를 구비하지 않고, 주파수 검출 정보 혹은 온도 검출 정보를 외부 장치(예를 들어, 제어기)로부터 수신하도록 구현될 수 있다.
본 발명의 실시 예에 따른 메모리 장치(100)는 주파수 검출 정보(FDI) 혹은 온도 검출 정보(TDI)를 이용하여 스피드 패스(104) 및 리키지 패스(105)에 최적의 바디 바이어스를 제공할 수 있다.
한편, 스피드 패스(104)와 리키지 패스(105)는 메모리 장치의 구성에 따라 다양하게 선택될 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 장치(200)를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 메모리 장치(200)는, 적응형 바디 바이어스 발생기(203), 메모리 셀 어레이(210), 로우 디코더(ROWDEC, 220), 입출력 감지 증폭 회로(IOSA, 230), 데이터 처리 회로(240), 입출력 회로(250), 및 모드 설정 회로(260)를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치(200)는 HKMG(High-K Metal Gate)를 갖는 적어도 하나의 트랜지스터를 포함할 수 있다. 일반적으로 High-K 물질은 절연체 소재로써 높은 유전 상수를 갖고, 상대적으로 큰 밴드 갭을 갖기 때문에 실리콘 대비 안정성을 갖는다. 또한 메모리 장치(200)는 내부 구성들에 따라 스피드 패스(SP)와 리키지 패스(LP)로 구분될 수 있다.
적응형 바디 바이어스 발생기(203)는 스피드 패스(SP) 영역 혹은 리키지 패스(LP) 영역에 주파수 검출 정보(FDI) 혹은 온도 검출 정보(TDI)을 이용하여 최적으로 바디 바이어스 전압들(FBB_SP, RBB_SP, FBB_LP, RBB_LP)을 제공할 수 있다.
실시 예에 있어서, 적응형 바디 바이어스 발생기(203)는 특정 주파수 이상에서 스피드 패스(SP)에 FBB를 인가하고, 리키지 패스(LP)에 RBB를 인가할 수 있다.
실시 예에 있어서, 적응형 바디 바이어스 발생기(203)는 특정 주파수 이하에서 스피드 패스(SP) 및 리키지 패스(LP) 모두에 RBB를 인가할 수 있다.
실시 예에 있어서, 적응형 바디 바이어스 발생기(203)는 낮은 온도에서 스피드 패스(SP)에 FBB를 인가하고, 리키지 패스(LP)에 RBB를 인가할 수 잇다.
실시 예에 있어서, 적응형 바디 바이어스 발생기(203)는, 높은 온도에서 스피드 패스(SP) 및 리키지 패스(LP) 모두에 RBB를 인가할 수 있다. 실시 예에 있어서, 스피드 패스(SP)와 리키지 패스(LP)는 서로 다른 전원 제어 회로를 통해 적응형 바디 바이어스(ABB; Adaptive Body Bias)를 제공 받을 수 있다.
실시 예에 있어서, 적응형 바디 바이어스 발생기(203)는 스피드 패스(SP)와 리키지 패스(LP)의 바디 바이어스를 제어하도록 주파수 및 온도에 대응하는 특정 code를 발생시킬 수 있다.
실시 예에 있어서, 적응형 바디 바이어스 발생기(203)는 특정 code를 기반으로 하여 스피드 패스(SP) 및 리키지 패스(LP)의 바디 바이어스의 레벨을 생성 시킬 수 있다.
실시 예에 있어서, 메모리 셀 영역(210)의 코어 영역(212), 데이터 처리 회로(240)는 스피드 패스(SP) 영역으로 설정될 수 있다.
데이터 처리 회로(240)는 입출력 감지 증폭 회로(IOSA)에 데이터 라인(RWDIO)을 통해 연결된 감지 증폭 모듈(SAMDL), 및 버스(BUS)에 연결된 버퍼들을 포함할 수 있다. 입출력 회로(250)는 데이터 처리 회로(240)로부터 데이터를 수신하여 외부 장치(예, 메모리 제어기)로 출력하거나, 외부 장치로부터 데이터를 수신하여 데이터 처리 회로(240)로 전송하도록 구현될 수 있다.
모드 설정 회로(260)는 메모리 장치(200)의 동작에 필요한 동작 모드를 저장하도록 구현될 수 있다. 모드 설정 회로(260)는 TMRS 유닛과 테스트 및 DC 회로를 포함할 수 있다. 또한, 모드 설정 회로(260)는, 도 2에 도시된 바와 같이, 리키지 패스(LP) 영역으로 설정될 수 있다.
도 3a은 도 2에 도시된 패스 영역에서 코어 영역(212)을 예시적으로 보여주는 도면이다. 도 3a을 참조하면, 코어 영역(212)은 워드라인(WL)과 비트라인(BL)에 연결된 메모리 셀(예, 1트랜지스터 + 1커패시터), 비트라인 감지 증폭기(BLSA) 및 로컬 라인 멀티플렉서(LGIOMUX)를 포함할 수 있다.
비트라인 감지 증폭기(BLSA)는 공통 소스 라인(CSL)의 전압에 응답하여 비트라인(BL)과 상보 비트라인(BLB)의 전압 차이를 감지하도록 구현될 수 있다. 여기서 비트라인(BL)과 워드라인(WL) 사이에 메모리 셀이 연결되어 있다.
비트라인(BL)은 로컬 입출력 라인(LIO)에 연결되고, 상보 비트라인(BLB)은 상보 로컬 입출력 라인(LIOB)에 연결되어 있다.
로컬 감지 증폭기(IOSA)는 로컬 입출력 라인(LIO) 및 상보 로컬 입출력 라인(LIOB)의 전압 차이를 감지하도록 구현될 수 있다.
본 발명의 실시 예에 따른 비트라인 감지 증폭기(BLSA) 및 로컬 라인 멀티플렉서(LGOMUX)는 스피드 패스(SP)로 설정될 수 있다.
한편, 본 발명의 스피드 패스 영역(SP)은 HKMG(High-K Metal Gate)를 갖는 트랜지스터로 구현된 회로를 포함할 수 있다.
도 3b는 도 2에 도시된 스피드 패스 영역에서 HKMG 갖는 트랜지스터로 구현된 회로를 예시적으로 보여주는 도면이다. 도 3b를 참조하면, 코어 영역(212)에서 비트라인 감지 증폭기(BLSA)는 HKMG를 갖는 적어도 하나의 트랜지스터로 구현될 수 있다. 실시 예에 있어서, 특정 조건에서 비트라인 감지 증폭기(BLSA)에 FBB가 인가될 수 있다. 다른 실시 예에 있어서, 특정 조건에서 비트라인 감지 증폭기(BLSA)에 RBB가 인가될 수 있다.도 4는 도 2에 도시된 스피드 패스(SP) 영역에서 데이터 처리 회로(240)를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 데이터 처리 회로(240)는 데이터의 에러 정정을 수행하는 ECC 엔진들, 신드롬(SNDRMB)을 통해 에러들(ERR)을 발생하는 디코더, 감지 라인(SAIO)에 연결된 쓰기 데이터의 스큐 보정 회로(DINPAR), 감지 라인(SAIO)에 연결된 읽기 데이터의 스큐 보정 회로(DOUTPAR)를 포함할 수 있다. 여기서 스큐 보정 회로들(DINPAR, DOUTPAR)는 제어 신호들(DM_MWR, RDBI)에 의해 활성화 될 수 있다.
ECC 엔진들의 각각은 데이터 라인(RWDIO) 및 패리티 라인(RWDI0_PRTY)으로부터 데이터 및 대응하는 패리티를 수신하고, 패리티 에러 값(PRTY_XOR_E)을 출력하는 에러 정정 동작을 수행할 수 있다. 실시 예에 있어서, 쓰기 데이터 테스트 신호(WDIO_PBT)에 응답하여 패리티 라인(RWDIO_RRTY)의 활성화가 결정될 수 있다.
본 발명의 실시 예에 따른 데이터 처리 회로(242)는 스피드 패스(SP) 영역으로 설정될 수 있다.
도 5a는 주파수에 따른 스피드 패스 영역과 리키지 패스 영역의 바디 바이어스를 예시적으로 보여주는 표이다. 도 5a를 참조하면, 주파수가 기준 주파수보다 높을 때, 스피드 패스에 포워드 바디 바이어스(FBB)가 인가되고, 리키지 패스에 리버스 바디 바이어스(RBB)가 인가될 수 있다. 주파수가 기준 주파수보다 낮을 때, 스피드 패스와 리키지 패스에 모두 리버스 바디 바이어스(RBB)가 인가될 수 있다.
한편, 도 5a에 도시된 스피드 패스 및 리키지 패스에 대한 주파수 관련한 바이어스 설정은 실시 예에 불과하다고 이해되어야 할 것이다.
도 5b는 온도에 따른 스피드 패스 영역과 리키지 패스 영역의 바디 바이어스를 예시적으로 보여주는 표이다. 도 5b를 참조하면, 온도가 기준 온도보다 낮을 때, 스피드 패스 및 리키지 패스에 모두 포워드 바디 바이어스(FBB)가 인가될 수 있다.
반면에, 온도가 기준 온도보다 높을 때, 스피드 패스 및 리키지 패스에 모두 리버스 바디 바이어스(RBB)가 인가될 수 있다.
한편, 도 5b에 도시된 스피드 패스 및 리키지 패스에 대한 온도 관련한 바이어스 설정은 실시 예에 불과하다고 이해되어야 할 것이다.
한편, 본 발명은 복수의 모드들에 대응하는 복수의 바이어스 전압들을 생성할 수도 있다.
도 6은 본 발명의 다른 실시 예에 따른 메모리 장치(300)를 예시적으로 보여주는 도면이다. 도 6을 참조하면, 메모리 장치(300)는 바이어스 회로(303), 코어 회로(310), 및 페리퍼럴 회로(320)를 포함할 수 있다.
바이어스 회로(303)는 모드 정보(MDi, i는 2 이상의 정수)에 응답하여 코어 회로(310)를 위한 제 1 바이어스 전압들(VBB_C_MD1 ~ VBB_C_MDi)과 페리퍼럴 회로(320)를 위한 제 2 바이어스 전압들(VBB_P_MD1 ~ VBB_P_MDi)을 발생하도록 구현될 수 있다.
바이어스 회로(302)는, 도 6에 도시된 바와 같이, 수신된 모드 정보(MDj, j는 양의 정수)에 따라 코어 회로(310)를 위한 제 1 바이어스 전압(VBB_C_MDi, i는 j 이상의 정수)과 페리퍼럴 회로(320)를 위한 제 2 바이어스 전압(VBB_P_MDi)를 발생하고, 제 1 바이어스 전압(VBB_C_MDi)를 코어 회로(310)에 인가하고, 제 2 바이어스 전압(VBB_P_MDi)를 페리퍼럴 회로(320)에 인가할 수 있다.
도 7은 본 발명의 실시 예에 따른 모드별 코어 회로와 페리퍼럴 회로의 바이어스 전압들을 예시적으로 보여주는 도면이다. 도 7를 참조하면, 모드별 코어 회로(310)과 페리퍼럴 회로(320)의 바이어스 전압들의 주파수 및 온도에 따라 도시되고 있다.
제 1 모드(MD1)는 주파수가 기준 주파수보다 높고, 온도가 기준 온도보다 낮을 때의 동작 모드이다. 이 때 코어 회로(310)에 제 1 바이어스 전압(VBB_C_MD1)이 인가되고, 페리퍼럴 회로(320)에 제 2 바이어스 전압(VBB_P_MD1)이 인가될 수 있다.
제 2 모드(MD2)는 주파수가 기준 주파수보다 높고, 온도가 기준 온도보다 높을 때의 동작 모드이다. 이 때 코어 회로(310)에 제 1 바이어스 전압(VBB_C_MD2)이 인가되고, 페리퍼럴 회로(320)에 제 2 바이어스 전압(VBB_P_MD2)이 인가될 수 있다.
제 3 모드(MD3)는 주파수가 기준 주파수보다 낮고, 온도가 기준 온도보다 낮을 때의 동작 모드이다. 이 때 코어 회로(310)에 제 1 바이어스 전압(VBB_C_MD3)이 인가되고, 페리퍼럴 회로(320)에 제 2 바이어스 전압(VBB_P_MD3)이 인가될 수 있다.
제 4 모드(MD4)는 주파수가 기준 주파수보다 낮고, 온도가 기준 온도보다 높을 때의 동작 모드이다. 이 때, 코어 회로(310)에 제 1 바이어스 전압(VBB_C_MD4)이 인가되고, 페리퍼럴 회로(320)에 제 2 바이어스 전압(VBB_P_MD4)이 인가될 수 있다.
한편, 도 1 내지 도 7에서는 스피드 패스 영역과 리키지 패스 영역에 따라 바디 바이어스를 서로 다르게 인가하였다. 하지만, 본 발명이 여기에 제한될 필요는 없다. 본 발명은 동일한 영역이지만 공정상의 이유로 서로 다른 바디 바이어스를 인가할 수도 있다.
도 8a, 도 8b, 도 8c, 도 8d, 도 8e, 및 도 8f는 공정상 미스 매치를 반영하여 감지 증폭기의 바이어스 조건을 다르게 설정하는 것을 예시적으로 보여주는 도면들이다.
도 8a에 도시된 감지 증폭기를 구성하는 풀업 트랜지스터들(PM1, PM2)과 풀다운 트랜지스터들(NM1, NM2)은 구동 능력은 노멀 트랜지스터들(T1, T1B, T2, T2B, T3, T4)의 구동 능력과 비교하여 상대적으로 낮은 경우이다. 여기서 노멀 트랜지스터들(T1, T1B, T2, T2B, T3, T4)에 대응하는 제어 신호들(P1, P2, P3, PEQ)이 제공될 수 있다. 이 때 감지 증폭기를 구성하는 풀업/풀다운 트랜지스터들(PM1, PM2, NM1, NM2)의 각각에 포워드 바디 바이어스(FBB)가 인가될 수 있다.
도 8b에 도시된 감지 증폭기를 구성하는 풀업 트랜지스터들(PM1, PM2)과 풀다운 트랜지스터들(NM1, NM2)은 구동 능력은 노멀 트랜지스터들(T1, T1B, T2, T2B, T3, T4)의 구동 능력과 비교하여 상대적으로 높은 경우이다. 이 때 감지 증폭기를 구성하는 풀업/풀다운 트랜지스터들(PM1, PM2, NM1, NM2)의 각각에 리버스 바디 바이어스(RBB)가 인가될 수 있다.
도 8c에 도시된 감지 증폭기를 구성하는 풀업 트랜지스터들(PM1, PM2)의 구동 능력은 노멀 트랜지스터들(T1, T1B, T2, T2B, T3, T4)의 구동 능력보다 낮고, 풀다운 트랜지스터들(NM1, NM2)의 구동 능력은 노멀 트랜지스터들(T1, T1B, T2, T2B, T3, T4)의 구동 능력보다 높은 경우이다. 이 때 감지 증폭기를 구성하는 풀업 트랜지스터들(PM1, PM2)의 각각에 포워드 바디 바이어스(FBB)가 인가되고, 풀다운 트랜지스터들(NM1, NM2)의 각각에 리버스 바디 바이어스(RBB)가 인가될 수 있다.
한편, HKMG를 제공한 메모리 칩에 있어서, 비트라인 감지 증폭기(BLSA)의 트랜지스터들 중에서 일부 트랜지스터(예를 들어, 풀업/풀다운 트랜지스터)에만 HKMG를 제공될 수 있다.도 8d, 도 8d, 및 도 8f에 도시된 바와 같이, 트랜지스터들(PM1, PM2, NM1, NM2)의 각각은 HKMG로 구현될 트랜지스터이고, 그 외의 트랜지스터들(T1, T1B, T2, T2B, T3, T4)의 각각은 HKMG로 구현되지 않은 트랜지스터일 수 있다.
도 8c에 도시된 감지 증폭기를 구성하는 풀업 트랜지스터들(PM1, PM2)과 풀다운 트랜지스터들(NM1, NM2)은 HKMG로 구현되고, 포워드 바디 바이어스(FBB)를 제공 받을 수 있다.
도 8b에 도시된 감지 증폭기를 구성하는 풀업 트랜지스터들(PM1, PM2)과 풀다운 트랜지스터들(NM1, NM2)은 HKMG로 구현되고, 리버스 바디 바이어스(RBB)를 제공 받을 수 있다.
도 8c에 도시된 감지 증폭기를 구성하는 풀업 트랜지스터들(PM1, PM2)과 풀다운 트랜지스터들(NM1, NM2)은 HKMG로 구현될 수 있다. 풀업 트랜지스터들(PM1, PM2)의 각각은 포워드 바디 바이어스(FBB)를 제공 받을 수 있고, 풀다운 트랜지스터들(NM1, NM2)의 각각은 리버스 바디 바이어스(RBB)를 제공 받을 수 있다.
특히, HKMG를 제공한 비트라인 감지 증폭기(BLSA)의 트랜지스터에 ABB(Adaptive Body Bias)를 인가함으로써 OC(open/close) 특성이 최적화 될 수 있다. 실시 예에 있어서, OC speed 가 느릴 경우 FBB를 인가하여 OC speed를 빠르게 하고, OC speed 가 빠를 경우 RBB를 인가하여 OC 산포가 조절 될 수 있다. 실시 예에 있어서, NSA(엔모스 트랜지스터 증폭기)/PSA(피모스 트랜지스터 증폭기)의 Body bias를 조합함으로써, common mode가 adaptive하게 설정될 수 있다.
한편, HKMG를 제공한 메모리 칩은 어레이를 구성하는 바디 전압(VBB), 뱅크별로 액티브 횟수에 근간을 두고 서로 다르게 제어할 수 있다.
도 9는 본 발명의 실시 예에 따른 로우 해머(row hammer, R/H)를 개선하는 적응형 바이어스 설정을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 일반적으로 낮은 온도(CT)보다 높은 온도(HT)에서 바디 바이어스 전압(VBB)이 낮게 설정된다. 하지만, 로우 해머(row hammer)를 맞는 셀들(즉, 억세스가 빈번한 워드라인(WL)에 연결된 셀들)경우, 그렇지 않는 것과 비교하여 tRCD/tRDL이 나빠질 수 있다. 이에 바디 바이어스 전압(VBB)을 deep 하게 가져가면, potential 장벽이 높아지고 R/H 특성이 개선될 수 있다.
도 9에 도시된 ⓐ, ⓑ, ⓒ는 뱅크별 억세스 횟수에 따라 서로 다르게 바디 바이어스 제어를 수행하는 것을 보여준다.
도 10은 본 발명의 실시 예에 따른 액티브 횟수에 따라 바이어스 조건을 다르게 설정하는 것을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 액티브 횟수가 최소 문턱 전압(TH_mim) 아래일 때, ⓐ에 대응하는 바디 바이어스 제어가 수행될 수 있다. 억세스 횟수가 최소 문턱전압(TH_mim)과 최대 문턱전압(TH_max) 사이일 때, ⓑ에 대응하는 바디 바이어스 제어가 수행될 수 있다. 액티브 횟수가 최소 문턱 전압(TH_mim) 아래일 때, ⓐ에 대응하는 바디 바이어스 제어가 수행될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 장치의 바이어스 인가 방법을 예시적으로 보여주는 흐름도이다. 도 11을 참조하면, 본 발명의 실시 예에 따른 메모리 장치의 바이어스 인가 방법은 다음과 같이 진행될 수 있다.
바디 바이어스 설정에 필요한 바이어스 파라미터들이 검출 될 수 있다(S110). 예를 들어 바이어스 파라미터들은 동작 주파수 혹은 동작 온도 등 일 수 있다.
이후에, 바이어스 파라미터들을 이용하여 바디 바이어스가 설정될 수 있다(S120). 실시 예에 있어서, 바디 바이어스는 사전에 결정된 영역들에 따라 다르게 설정될 수 있다. 실시 예에 있어서, 사전에 결정된 영역들은 스피드 패스 영역 및 리키지 패스 영역을 포함할 수 있다. 다른 실시 예에 있어서, 사전에 결정된 영역들은, 코어 영역 및 페리퍼럴 영역을 포함할 수 있다. 이후에, 설정된 바디 바이어스를 대응하는 회로에 인가될 수 있다(S130).
실시 예에 있어서, 바디 바이어스를 설정하는 것은, 스피드 패스를 위하여 제 1 포워드 바디 바이어스 및 제 1 리버스 바디 바이어스 중에서 어느 하나를 제 1 바디 바이어스로 설정하는 것과 리키지 패스를 위하여 제 2 포워드 바디 바이어스 및 제 2 리버스 바디 바이어스 중에서 어느 하나를 제 2 바디 바이어스로 설정하는 것을 포함할 수 있다.
실시 예에 있어서, 적어도 하나의 바이어스 파라미터는 수신된 클록의 주파수 혹은 메모리 장치의 온도를 포함할 수 있다. 실시 예에 있어서, 스피드 패스는 메모리 셀 어레이의 비트라인 감지 증폭기 및 감지 증폭 회로를 포함할 수 있다. 실시 예에 있어서, 리키지 패스는 모드 설정 회로는 포함할 수 있다. 실시 예에 있어서, 외부 장치로부터 바디 바이어스 설정을 위한 바이어스 모드 정보가 수신 될 수 있다. 바이어스 모드 정보 및 적어도 하나의 바이어스 파라미터를 이용하여 바디 바이어스가 설정될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 장치(700)를 예시적으로 보여주는 도면이다. 도 12을 참조하면, 메모리 장치(700)는, 적응형 바디 바이어스 발생기(703), 복수의 프로세싱 유닛들(PEs, 707)메모리 셀 어레이(710), 로우 디코더(720), 컬럼 디코더(730), 감지 증폭 회로(740), 어드레스 레지스터(750), 뱅크 제어 로직(752), 리프레쉬 카운터(754), 로우 어드레스 멀티플렉서(756), 컬럼 어드레스 래치(758), 제어 로직(760), 리페어 제어회로(766), 타이밍 제어 회로(764), 입출력 게이팅 회로(770), 에러 정정 회로(780), 데이터 입출력 버퍼(782), 및 PBT 회로(790)를 포함할 수 있다.
적응형 바디 바이어스 발생기(703)는 도 1 내지 도 11에서 설명된 바와 같이, 메모리 장치(700)의 바이어스 전압들을 환경 정보에 따라 최적의 값을 인가하도록 구현될 수 있다.
메모리 셀 어레이(710)는 제 1 내지 제 8 뱅크들(711 ~ 718)을 포함할 수 있다. 한편, 메모리 셀 어레이(710)의 뱅크의 개수는 여기에 제한되지 않는다고 이해되어야 할 것이다.
로우 디코더(720)는 제 1 내지 제 8 뱅크들(711 ~ 718)에 각각 연결된 제 1 내지 제 8 뱅크 로우 디코더들(721 ~ 728)을 포함할 수 있다.
컬럼 디코더(730)는 제 1 내지 제 8 뱅크들(711 ~ 718)에 각각 연결된 제 1 내지 제 8 뱅크 컬럼 디코더들(731 ~ 738)을 포함할 수 있다.
감지 증폭 회로(740)는 제 1 내지 제 8 뱅크들(711 ~ 718)에 각각 연결된 제 1 내지 제 8 뱅크 센스 앰프들(741 ~ 748)을 포함할 수 있다.
한편, 제 1 내지 제 8 뱅크들(711 ~ 718), 제 1 내지 제8 뱅크 로우 디코더들(721 ~ 728), 제 1 내지 제 8 뱅크 컬럼 디코더들(731 ~ 738), 제 1 내지 제 8 뱅크 센스 앰프들(741 ~ 748)은 제 1 내지 제 8 뱅크들을 각각 구성할 수 있다. 제 1 내지 제 8 뱅크들(711 ~ 718)의 각각은 워드라인(WL)들과 비트라인(BL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(750)는 외부의 메모리 제어기로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 갖는 어드레스(ADDR)를 수신 및 저장할 수 있다. 어드레스 레지스터(750)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(752)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(756)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(758)에 제공할 수 있다.
뱅크 제어 로직(752)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 뱅크 제어 신호들에 응답하여 제 1 내지 제 8 뱅크 로우 디코더들(721 ~ 728) 중에서 뱅크 어드레스(BANK_ADDR)에 대응하는 뱅크 로우 디코더가 활성화될 수 있다. 뱅크 제어 신호들에 응답하여 제 1 내지 제 8 뱅크 컬럼 디코더들(731 ~ 738) 중에서 뱅크 어드레스(BANK_ADDR)에 대응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(756)는 어드레스 레지스터(750)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(754)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(756)는 로우 어드레스(ROW_ADDR) 혹은 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(756)로부터 출력된 로우 어드레스(RA)는 제 1 내지 제 8 뱅크 로우 디코더들(721 ~ 728)에 각각 인가될 수 있다.
제 1 내지 제 8 뱅크 로우 디코더들(721 ~ 728) 중에서 뱅크 제어 로직(752)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(756)로부터 출력된 로우 어드레스(RA)를 디코딩하여 로우 어드레스에 대응하는 워드라인을 활성화할 수 있다. 예를 들어, 활성화된 뱅크 로우 디코더는 로우 어드레스에 대응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다. 또한, 활성화된 뱅크 로우 디코더는 로우 어드레스에 대응하는 워드라인을 활성화하는 것과 동시에 리페어 제어회로(766)로부터 출력되는 리던던시 로우 어드레스에 대응하는 리던던시 워드라인을 활성화할 수 있다.
컬럼 어드레스 래치(758)는 어드레스 레지스터(750)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(758)는, 버스트(burst) 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(758)는 일시적으로 저장된 혹은 점진적으로 증가한 컬럼 어드레스(COL_ADDR)를 제 1 내지 제 8 뱅크 컬럼 디코더들(731 ~ 738)에 각각 인가할 수 있다.
제 1 내지 제 8 뱅크 컬럼 디코더들(731 ~ 738) 중에서 뱅크 제어 로직(752)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(770)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 대응하는 센스 앰프를 활성화할 수 있다. 또한, 활성화된 뱅크 컬럼 디코더는 리페어 제어회로(766)로부터 출력되는 컬럼 리페어 신호(CRP)에 응답하여 컬럼 리페어 동작을 수행할 수 있다.
제어 로직(760)은 메모리 장치(700)의 동작을 제어하도록 구현될 수 있다. 예를 들어, 제어 로직(760)은 반도체 메모리 장치(700)가 쓰기 동작 혹은 읽기 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(760)은 메모리 제어기로부터 수신되는 명령(CMD)을 디코딩하는 커맨드 디코더(761) 및 메모리 장치(700)의 동작 모드를 설정하기 위한 모드 레지스터 셋(762)를 포함할 수 있다.
예를 들어, 커맨드 디코더(761)는 라이트 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩함으로써 명령(CMD)에 대응하는 동작 제어 신호들(ACT, PCH, WE, RD)을 생성할 수 있다. 제어 로직(760)은 동작 제어 신호들(ACT, PCH, WE, RD)을 타이밍 제어 회로(764)에 제공할 수 있다. 제어 신호들(ACT, PCH, WR, RD)은 액티브 신호(ACT), 프리차지 신호(PCH), 쓰기 신호(WR) 및 읽기 신호(RD)를 포함할 수 있다. 타이밍 제어 회로(764)는 동작 제어 신호들(ACT, PCH, WR, RD)에 응답하여 워드라인(WL)의 전압 레벨을 제어하는 제 1 제어 신호들(CTL1)과 비트라인(BL)의 전압 레벨을 제어하는 제 2 제어 신호들(CTL2)을 생성하고, 제 1 제어 신호들(CTL1)과 제 2 제어 신호들(CTL2)을 메모리 셀 어레이(710)에 제공할 수 있다.
리페어 제어회로(766)는 어드레스(ADDR, 혹은 액세스 어드레스)의 로우 어드레스(ROW_ADDR), 컬럼 어드레스(COL_ADDR) 및 워드라인들 각각의 퓨즈 정보에 근거로 하여 뱅크들 적어도 하나의 제 1 셀 영역 및 제 2 셀 영역의 리페어 동작을 제어하는 리페어 제어 신호들(CRP, SRP)을 생성할 수 있다. 리페어 제어회로(766)는 리던던시 로우 어드레스는 대응하는 뱅크 로우 디코더에 제공하고, 컬럼 리페어 신호(CRP)는 대응하는 뱅크 컬럼 디코더에 제공하고, 선택 신호 및 인에이블 신호(SRA)는 대응하는 리던던시 어레이 블록에 관련된 블록 제어 회로에 제공할 수 있다.
또한, 리페어 제어회로(766)는 모드 레지스터 셋(763)에 저장된 hPPR 모드시, 어드레스(ADDR)에 응답하여 hPPR 워드라인 활성화 신호를 생성할 수 있다. 또한, 리페어 제어회로(766)는 모드 레지스터 셋(763)에 저장된 sPPR 모드시, 어드레스(ADDR)에 응답하여 sPPR 워드라인 활성화 신호(sPPR_WL_EN)를 생성할 수 있다. 또한, 리페어 제어회로(766)는 모드 레지스터 셋(762)에 저장된 sPPR_OFF 모드시, 리페어 제어회로(766)는 sPPR 로직을 오프 시키고, 이전 데이터에 접근하도록 노멀 워드라인 활성화 신호를 생성할 수 있다. 실시 예에 있어서, 리페어 제어회로(766)는 어드레스(ADDR)와 퓨즈 정보에 근거로 하여 리페어 단위를 가변 할 수 있다. 예를 들어, 리페어 제어회로(766)는 어드레스(ADDR) 및 퓨즈 정보를 리페어 어드레스 비트의 종류 및 개수를 가변 할 수 있다.
입출력 게이팅 회로(770)의 입출력 게이팅 회로들 각각은 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제 1 내지 제 8 뱅크들(711 ~ 718)로부터 출력된 데이터를 저장하기 위한 읽기 데이터 래치들, 및 제 1 내지 제 8 뱅크들(711 ~ 718)에 데이터를 쓰기 위한 쓰기 드라이버들을 포함할 수 있다.
제 1 내지 제 8 뱅크들(711 ~ 718) 중에서 하나의 뱅크에서 읽혀질 코드워드(CW; codeword)는 하나의 뱅크에 대응하는 센스 앰프에 의해 감지되고, 읽기 데이터 래치들에 저장될 수 있다. 읽기 데이터 래치들에 저장된 코드워드(CW)는 에러 정정 회로(780)에 의하여 ECC 디코딩이 수행된 후, 데이터 입출력 버퍼(782)를 통하여 메모리 제어기에 제공될 수 있다. 제 1 내지 제 8 뱅크들(210 ~ 218) 중에서 하나의 뱅크에 쓰여질 데이터(DQ)는 에러 정정 회로(780)에서 ECC 인코딩을 수행한 후 쓰기 드라이버들을 통하여 하나의 뱅크에 쓰여 질 수 있다.
데이터 입출력 버퍼(782)는 쓰기 동작에서 메모리 제어기로부터 제공되는 클록 신호(CLK)에 근거로 하여 데이터(DQ)를 에러 정정 회로(780)에 제공하고, 읽기 동작에서 에러 정정 회로(780)로부터 제공되는 데이터(DQ)를 메모리 제어기에 제공할 수 있다.
에러 정정 회로(780)는 쓰기 동작에서 데이터 입출력 버퍼(782)로부터 제공되는 데이터(DQ)의 데이터 비트들에 근거로 하여 패리티 비트들을 생성하고, 데이터(DQ)와 패리티 비트들을 포함하는 코드워드(code word)를 입출력 게이팅 회로(770)에 제공하고, 입출력 게이팅 회로(770)은 코드워드를 뱅크에 쓸 수 있다.
또한, 에러 정정 회로(780)는 읽기 동작에서 하나의 뱅크에서 읽혀진 코드워드(CW)를 입출력 게이팅 회로(770)로부터 제공 받을 수 있다. 에러 정정 회로(780)는 읽혀진 코드워드(CW)에 포함되는 패리티 비트들을 이용하여 데이터(DQ)에 대한 ECC 디코딩을 수행하여 데이터(DQ)에 포함되는 적어도 하나의 에러 비트를 정정하여 데이터 입출력 버퍼(782)에 제공할 수 있다.
PBT 회로(790)는 테스터로부터 수신된 테스트 데이터(TDATA)와 뱅크들의 각각에 병렬 테스트 동작을 수행하고, 에러 정정 가능할 때 리페어 동작을 수행하고, 그 결과에 따른 결과값을 출력하도록 구현될 수 있다.
또한, PBT 회로(790)는 테스트 패스 신호(PBTPASS)에 응답하여 대응하는 뱅크의 테스트 동작의 결과값에 상관없이 뱅크 패스하도록 구현될 수 있다. 실시 예에 있어서, 테스트 패스 신호(PBTPASS)는 병렬 비트 테스트 동작시 모드 레지스터 셋(762)로부터 출력될 수 있다.
메모리 장치(700)는, 리페어 제어 회로(766)을 이용하여 리페어 불가능한 뱅크를 구비하더라도, 이러한 뱅크의 출력단을 테스트 패스 신호(PBTPASS)에 응답하여 마스킹 처리할 수 있다.
도 13은 본 발명의 실시 예에 따른 적어도 하나의 커맨드/어드레스 캘리브레이션을 수행하는 메모리 시스템을 예시적으로 보여주는 도면이다.
도 13을 참조하면, 메모리 시스템(1000)은 제어기(1800)와 메모리 장치(1900)를 포함할 수 있다. 제어기(1800)는 클록 발생기(1801), 커맨드/어드레스(CA) 발생기(1802), 커맨드/어드레스 레퍼런스 발생기(1803), 레지스터(1804), 비교기(1806), 위상/타이밍 제어기(1808), 및 데이터 입출력기(1810, 1812)를 포함할 수 있다. 제어기(1800)는 클록 발생기(1801)에서 생성되는 클록 신호(CK)를 클록 신호 라인을 통해 메모리 장치(1900)로 제공할 수 있다.
실시 예에 있어서, 메모리 시스템(1000)은 인터페이스에 별도로 커맨드/어드레스의 레퍼런스 신호(CA_Ref) 라인을 포함하고 있다. 커맨드/어드레스의 레퍼런스 신호(CA_Ref) 라인은 캘리브레이션 모드에서 커맨드/어드레스의 기준값인 커맨드/어드레스의 레퍼런스 신호(CA_Ref)를 송수신 하는 역할을 수행할 수 있다.
이러한 커맨드/어드레스의 기준값을 이용한 캘리브레이션 결과값을 위상/타이밍 제어기(1808)에 제공해서 커맨드/어드레스 신호(CA)의 위상/타이밍을 조정할 수 있다. 별도의 커맨드/어드레스의 레퍼런스 신호(CA_Ref) 라인이 있으므로 커맨드/어드레스(CA) 신호를 전송하는 동작을 하면서 동시에 커맨드/어드레스(CA) 신호의 위상/타이밍을 조정할 수 있는 캘리브레이션 동작을 수행할 수 있는 장점이 있다.
CA 발생기(1802)는 위상/타이밍 제어기(1808)의 제어 신호(CTR)에 응답하여 위상 혹은 타이밍을 조정된 커맨드/어드레스 신호(CA)를 발생하고, CA 버스를 통해 메모리 장치(1900)로 전송할 수 있다.
커맨드/어드레스 레퍼런스 발생기(1803)는 커맨드/어드레스 발생기(1802)와 동일하게 구성되며, 커맨드/어드레스 발생기(1802)에서 발생되는 커맨드/어드레스 신호(CA)와 동일한 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 발생할 수 있다.
제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)는 레지스터(1804)로 제공된다. 또한, 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)는 데이터 출력기(1812)를 통해 CA 레퍼런스 버스(12)로 전송되고, CA 레퍼런스 버스(16)를 통해 메모리 장치(1900)로 제공된다.
레지스터(1804)는 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 저장할 수 있다. 비교기(1806)는 레지스터(1804)에 저장된 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)와 데이터 입력기(1810)로부터 출력되는 제3 커맨드/어드레스 레퍼런스 신호(CA_Ref3)를 비교할 수 있다. 비교기(1804)는 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)와 제3 커맨드/어드레스 레퍼런스 신호(CA_Ref3)의 데이터를 비교하여 패스 혹은 페일 신호(P/F)를 발생할 수 있다.
위상/타이밍 제어기(1808)는 비교기(1806)의 패스 혹은 페일 신호(P/F)에 따라 커맨드/어드레스 신호(CA)의 위상 변이(shift)를 지시하는 제어 신호(CTR)를 발생할 수 있다. 제어 신호(CTR)는 커맨드/어드레스 신호(CA)의 위상 혹은 타이밍을 조정하여, 위상 조정된 커맨드/어드레스 신호(CA)를 발생시킬 수 있다.
데이터 입력기(1810)는, 메모리 장치(1900)로부터 CA 레퍼런스 버스를 통해 전달되는 제 2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)를 수신하여 제3 커맨드/어드레스 레퍼런스 신호(CA_Ref3)로서 비교기(1806)로 전달할 수 있다.
데이터 출력기(1812)는 커맨드/어드레스 레퍼런스 발생기(1803)에서 발생된 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 수신하여 CA 레퍼런스 버스(12)로 전송할 수 있다.
메모리 장치(1900)는 클록 버퍼(1902), 커맨드/어드레스(CA) 수신기(1904), 커맨드/어드레스 레퍼런스 수신기(1906), 및 데이터 입출력기(1908, 910)를 포함할 수 있다. 클록 버퍼(1902)는 클록 신호 라인을 통해 전달되는 클록 신호(CK)를 수신하여 내부 클록 신호(ICK)를 발생할 수 있다. CA 수신기(1904)는 내부 클록 신호(ICK)에 응답하여 칩 선택 신호(/CS), 클록 인에이블 신호(CKE) 및 CA 버스를 통해 전달되는 커맨드/어드레스 신호(CA)를 수신할 수 있다.
클록 인에이블 신호(CKE)는 CA 버스를 통해 전달되는 커맨드/어드레스 신호(CA)의 리드 커맨드로 작용하는 의사 커맨드(pseudo command)로 사용될 수 있다. CA 수신기(1904)는 클록 인에이블 신호(CKE)가 활성화일 때에 커맨드/어드레스 신호(CA)를 수신할 수 있다.
데이터 입력기(1908)는 제어기(1800)로부터 CA 레퍼런스 버스를 통해 전달되는 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 수신하여 커맨드/어드레스 레퍼런스 수신기(1906)로 전달할 수 있다. 커맨드/어드레스 레퍼런스 수신기(1906)는 CA 수신기(1904)와 동일하게 구성될 수 있다. 커맨드/어드레스 레퍼런스 수신기(1906)는 내부 클록 신호(ICK)에 응답하여 칩 선택 신호(/CS), 클록 인에이블 신호(CKE) 및 CA 레퍼런스 버스를 통해 전달되는 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 수신하여 제 2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)를 발생할 수 있다.
제 2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)는, CA 수신기(1904)에서 내부 클록 신호(ICK)에 응답하여 칩 선택 신호(/CS), 클록 인에이블 신호(CKE) 및 CA 버스를 통해 전달되는 커맨드/어드레스 신호(CA)를 수신하여 출력하는 신호와 동일할 수 있다. 제 2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)는 데이터 출력기(1910)를 통해 CA 레퍼런스 버스로 전달될 수 있다.
메모리 시스템(1000)에서 이루어지는 CA 캘리브레이션은 다음과 같다. 제어기(1800)의 CA 발생기(1802)는 위상/타이밍 제어기(1808)의 제어 신호(CTR)에 응답하여 커맨드/어드레스 신호(CA)의 위상 혹은 타이밍을 조정하여 커맨드/어드레스 신호(CA)를 CA 버스로 전송할 수 있다. 커맨드/어드레스 레퍼런스 발생기(1803)는 커맨드/어드레스 신호(CA)와 동일한 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 발생하여 CA 레퍼런스 버스로 전달할 수 있다.
메모리 장치(1900)의 CA 레퍼런스 수신기(1906)는 내부 클록 신호(ICK)와 클록 인에이블 신호(CKE)에 따라 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 수신하여 제 2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)를 발생할 수 있다. 메모리 장치(1900)의 제 2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)는 CA 레퍼런스 버스로 전송될 수 있다.
제어기(1800)는 CA 레퍼런스 버스를 통해 전송되는 제 2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)를 제 2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)로써 비교기(1806)로 전송할 수 있다. 비교기(1806)는 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)와 제 2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)의 데이터를 비교하여 패스 혹은 페일 신호(P/F)를 발생할 수 있다. 위상/타이밍 제어기(1808)는 비교기(1806)의 패스 혹은 페일 신호(P/F)에 따라 커맨드/어드레스 신호(CA)의 위상 변이(shift)를 지시하는 제어 신호(CTR)를 발생할 수 있다. CA 발생기(1802)는 제어 신호(CTR)에 따라 위상 조정된 커맨드/어드레스 신호(CA)를 발생시킬 수 있다.
이러한 CA 캘리브레이션 동작의 반복으로, 제어기(1800)의 위상/타이밍 제어기(1808)는 패스(P)된 위치들의 중간을 커맨드/어드레스 신호(CA) 윈도우의 중간으로 판별하고, 클록 신호(CK)의 엣지에 커맨드/어드레스 신호(CA) 윈도우의 중간이 오도록 커맨드/어드레스 신호(CA)를 발생하여 메모리 장치(1900)로 제공할 수 있다. 이에 따라, 메모리 장치(1900)는 클록 신호(CK)의 상승/하강 엣지에서 클록 신호 쌍(CK, CKB)의 상승/하강 엣지에 유효 윈도우의 중간이 위치하는 커맨드/어드레스 신호(CA)를 수신할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템(1000)은, 바디 바이어스 모드를 제어하는 메모리 장치(1900)를 포함할 수 있다.
제어기(1800)는 메모리 장치(1900)의 환경 정보(주파수 정보, 온도 정보)를 근거로 하여 바디 바이어스 모드를 발생하는 모드 발생기(1820)를 포함할 수 있다.
메모리 장치(1900)는 바디 바이어스 모드 정보를 수신하여 사전에 결정된 영역들에 동작시 최적의 바디 바이어스 전압들을 제공하는 적응형 바디 바이어스 발생기(1920)를 포함할 수 있다.
본 발명의 실시 예에 따른 HKMG(High-K Metal Gate)를 인가한 메모리 칩은 블록 별로 speed path 와 leakage path로 구분하고, 온도 및 주파수(Read Latency)의 조합에 따라 path별로 서로 다르게 body bias를 조절할 수 있다. 실시 예에 있어서, 특정 주파수 이상에서(혹은 낮은 온도) speed path 에 FBB(Forward Body Bias)를 인가하고, 마진(margin) 개선을 위한 leakage path에 RBB(Reverse Body Bias)를 인가하고, 특정 주파수 이하에서(혹은 높은 온도) speed path 및 leakage path 모두에 RBB를 인가함으로써, power 소모를 최적화할 수 있다.
본 발명의 실시 예에 따른 HKMG를 제공한 메모리 칩의 비트라인 감지 증폭기(BLSA)는 문턱전압 미스매치(mismatch)가 중요한 트랜지스터에 HKMG를 제공하고, 신뢰성을 중요시하는 트랜지스터(예를 들어, 도 8a,b,c의 P2)에는 PSiON을 인가함으로써, 코어 특성을 최적화할 수 있다.
실시 예에 있어서, 비트라인 감지 증폭기의 body bias를 조절함으로써, OC 특성이 최적화 될 수 있다. 그 결과로써 OC speed 산포가 제어되고, D0/D1 balancing이 이루어질 수 있다.
HKMG를 제공한 메모리 칩은, block별로 speed path와 leakage path로 구분하고, frequency 와 temperature 에 연동하여 특정 code를 발생시키는 회로와, code 값에 따라 path 별로 서로 다른 body bias를 생성하여 바이어스를 제어하는 회로를 포함할 수 있다.
실시 예에 있어서, HKMG를 제공한 메모리 칩의 비트라인 감지 증폭기(BLSA)는 BLSA 구성 트랜지스터 중에서 일부 트랜지스터만 HKMG를 제공할 수 있다.
실시 예에 있어서, HKMG를 제공한 비트라인 감지 증폭기의 트랜지스터에 ABB(Adaptive Body Bias)를 인가하여 OC 특성의 speed 산포가 최소화될 수 있다.
실시 예에 있어서, 비트라인 감지 증폭기(BLSA) 중에서 NSA/PSA의 body 방향성을 조절함으로써, common mode가 조절될 수 있다. 이로써 D0/D1 balancing이 맞춰질 수 있다.
실시 예에 있어서, 뱅크 별로 액티브(Active) 횟수에 따라 Body bias가 adaptive하게 설정될 수 잇다.
한편, 상술된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용 할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함 할 것이다.
100, 200, 300: 메모리 장치
101: 주파수 검출기
102: 온도 검출기
103, 203: 적응형 바디 바이어스 발생기
104, SP: 스피드 패스
105, LP: 리키지 패스
260: 모드 설정 회로
210: 메모리 셀 어레이
212: 코어 회로

Claims (10)

  1. 제 1 회로;
    제 2 회로; 및
    주파수 검출 정보 혹은 온도 검출 정보를 수신하고, 상기 주파수 검출 정보 혹은 상기 온도 검출 정보에 응답하여 제 1 포워드 바디 바이어스(forward body bias) 및 제 1 리버스 바디 바이어스(reverse body bias) 중에서 어느 하나를 상기 제 1 회로에 인가하고, 상기 주파수 검출 정보 혹은 상기 온도 검출 정보에 응답하여 상기 제 2 포워드 바디 바이어스 및 상기 제 2 리버스 바디 바이어스 중에서 어느 하나를 상기 제 2 회로에 인가하는 적응형 바디 바이어스 발생기를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 적응형 바디 바이어스 발생기는,
    상기 주파수가 기준 주파수보다 높은 것을 지시하는 상기 주파수 검출 정보에 응답하여 상기 제 1 포워드 바디 바이어스를 상기 제 1 회로에 인가하고,
    상기 주파수가 상기 기준 주파수보다 낮은 것을 지시하는 상기 주파수 검출 정보에 응답하여 상기 제 1 리버스 바디 바이어스를 상기 제 1 회로에 인가하는 것을 특징으로 하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 적응형 바디 바이어스 발생기는,
    상기 주파수가 기준 주파수보다 높은 것을 지시하는 상기 주파수 검출 정보에 응답하여 상기 제 2 리버스 바디 바이어스를 상기 제 2 회로에 인가하고,
    상기 주파수가 상기 기준 주파수보다 낮은 것을 지시하는 상기 주파수 검출 정보에 응답하여 상기 제 2 리버스 바디 바이어스를 상기 제 2 회로에 인가하는 것을 특징으로 하는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 적응형 바디 바이어스 발생기는,
    상기 온도가 기준 온도보다 낮은 것을 지시하는 상기 온도 검출 정보에 응답하여 상기 제 1 포워드 바디 바이어스를 상기 제 1 회로에 인가하고,
    상기 온도가 상기 기준 온도보다 높은 것을 지시하는 상기 온도 검출 정보에 응답하여 상기 제 1 리버스 바디 바이어스를 상기 제 1 회로에 인가하는 것을 특징으로 하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 적응형 바디 바이어스 발생기는,
    상기 온도가 상기 기준 온도보다 낮은 것을 지시하는 상기 온도 검출 정보에 응답하여 상기 제 2 포워드 바디 바이어스를 상기 제 2 회로에 인가하고,
    상기 온도가 상기 기준 온도보다 높은 것을 지시하는 상기 온도 검출 정보에 응답하여 상기 제 2 리버스 바디 바이어스를 상기 제 2 회로에 인가하는 것을 특징으로 하는 메모리 장치.
  6. 제 1 항에 있어서,
    상기 주파수 검출 정보 혹은 상기 온도 검출 정보는 외부 장치로부터 수신되는 것을 특징으로 하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 회로는 코어 회로를 포함하고,
    상기 제 2 회로는 페리퍼럴 회로를 포함하고,
    상기 코어 회로 및 상기 페리퍼럴 회로 중에서 적어도 하나는 HKMG(High-K Metal Gate)를 갖는 적어도 하나의 트랜지스터로 구현되는 것을 특징으로 하는 메모리 장치.
  8. 메모리 장치의 동작 방법에 있어서,
    적어도 하나의 바이어스 파라미터를 검출하는 단계;
    상기 검출된 적어도 하나의 바이어스 파라미터에 따라 바디 바이어스를 설정하는 단계; 및
    상기 설정된 바디 바이어스를 대응하는 회로에 인가하는 단계를 포함하고,
    상기 바디 바이어스를 설정하는 단계는,
    스피드 패스를 위하여 제 1 포워드 바디 바이어스 및 제 1 리버스 바디 바이어스 중에서 어느 하나를 제 1 바디 바이어스로 설정하는 단계; 및
    리키지 패스를 위하여 제 2 포워드 바디 바이어스 및 제 2 리버스 바디 바이어스 중에서 어느 하나를 제 2 바디 바이어스로 설정하는 단계를 포함하는 방법.
  9. 제 8 항에 있어서,
    상기 스피드 패스는 메모리 셀 어레이의 비트라인 감지 증폭기 및 감지 증폭 회로를 포함하고,
    상기 비트라인 감지 증폭기는 HKMG(High-K Metal Gate)를 갖는 적어도 하나의 트랜지스터로 구현되는 것을 특징으로 하는 방법.
  10. 워드라인들과 비트라인들이 교차하는 곳에 배치되는 메모리 셀들;
    상기 메모리 셀들의 각각에 연결된 비트라인과 상보 비트라인을 통하여 상기 메모리 셀들의 각각에 저장된 데이터를 감지하는 비트라인 감지 증폭기들을 포함하고,
    상기 비트라인 감지 증폭기들 중에서 적어도 하나는 포워드 바디 바이어스로 구동되거나,
    상기 비트라인 감지 증폭기들의 중에서 적어도 다른 하나는 리버스 바디 바이어스로 구동되는 것을 특징으로 하는 메모리 장치.
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