CN116027842B - 功率控制电路、存储器及电子设备 - Google Patents

Abstract

本公开涉及集成电路领域，公开了一种功率控制电路、存储器及电子设备；其中，功率控制电路包括：时钟监测电路和偏置控制电路；其中，时钟监测电路，被配置为接收系统时钟信号，并基于所述系统时钟信号和参考时钟信号生成控制信号；所述偏置控制电路，被配置为接收所述控制信号，并响应于所述控制信号调整晶体管器件的衬底偏置电压。这样，时钟监测电路能够监测系统时钟信号的变化，生成对应的控制信号；偏置控制电路可以响应于对应的控制信号，通过调整晶体管器件的衬底偏置电压，提高晶体管器件的阈值电压，降低晶体管器件的静态功耗，从而，避免存储器因静态功耗太大导致过烧。

Description

功率控制电路、存储器及电子设备

技术领域

本公开涉及集成电路领域，具体涉及一种功率控制电路、存储器及电子设备。

背景技术

中央处理器（Central Processing Unit，CPU）通常会集成温度传感器。当温度传感器感知到温度过高时，中央处理器会进行降频（即降低系统时钟频率）。相应地，动态随机存取存储器（Dynamic Random Access Memory，DRAM）的时钟频率也会降低，以确保存储器芯片不会过烧。

随着系统时钟频率的降低，动态随机存取存储器的输入输出电路（I/O）中用到的器件会在更长的时间内处于关闭状态，这样，亚阈值漏电产生的功耗将成为动态随机存取存储器最主要的功耗来源。另一方面，半导体器件的尺寸不断减小，也使得亚阈值漏电功耗不断增高。亚阈值漏电功耗会在存储器运行中提高存储器的温度，并且，亚阈值漏电功耗与温度呈指数关系，会进一步加剧存储器芯片温度升高的速度，从而更容易导致存储器芯片过烧。

发明内容

有鉴于此，本公开实施例提供了一种功率控制电路、存储器及电子设备，以降低存储器的功耗。

本发明的技术方案是这样实现的：

本公开实施例提供了一种功率控制电路，包括：时钟监测电路和偏置控制电路；其中，时钟监测电路，被配置为接收系统时钟信号，并基于系统时钟信号和参考时钟信号生成控制信号；偏置控制电路，被配置为接收控制信号，并响应于控制信号调整晶体管器件的衬底偏置电压。

在一些示例中，时钟监测电路包括：振荡器和鉴频器；其中，振荡器，被配置为生成参考时钟信号；鉴频器，被配置为通过比较系统时钟信号的频率和参考时钟信号的频率而生成控制信号。

在一些示例中，时钟监测电路包括：分频器、振荡器和鉴频器；其中，振荡器，被配置为生成参考时钟信号；分频器，被配置为对系统时钟信号进行分频处理，以得到第一系统时钟信号；鉴频器，被配置为通过比较第一系统时钟信号的频率和参考时钟信号的频率而生成控制信号。

在一些示例中，时钟监测电路包括：振荡器、倍频器和鉴频器；其中，振荡器，被配置为生成参考时钟信号；倍频器，被配置为对参考时钟信号进行倍频处理，以得到第一参考时钟信号；鉴频器，被配置为通过比较系统时钟信号的频率和第一参考时钟信号的频率而生成控制信号。

在一些示例中，时钟监测电路包括：分频器、振荡器、倍频器和鉴频器；其中，分频器，被配置为对系统时钟信号进行分频处理，以得到第二系统时钟信号；振荡器，被配置为生成参考时钟信号；倍频器，被配置为对参考时钟信号进行倍频处理，以得到第二参考时钟信号；鉴频器，被配置为通过比较第二系统时钟信号的频率和第二参考时钟信号的频率而生成控制信号。

在一些示例中，晶体管器件包括P型晶体管，偏置控制电路包括第一控制电路；第一控制电路，被配置为响应于具有第一电平的控制信号而调高P型晶体管的衬底偏置电压；其中，在系统时钟信号的频率小于或等于与参考时钟信号的频率相关的参考频率的情况下，控制信号具有第一电平。

在一些示例中，晶体管器件包括N型晶体管，偏置控制电路包括第二控制电路；第二控制电路，被配置为响应于具有第一电平的控制信号调高N型晶体管的衬底偏置电压；其中，在系统时钟信号的频率小于或等于与参考时钟信号的频率相关的参考频率的情况下，控制信号具有第一电平。

在一些示例中，晶体管器件包括：P型晶体管和N型晶体管；偏置控制电路包括：第一控制电路和第二控制电路；第一控制电路，被配置为响应于具有第一电平的控制信号调高P型晶体管的衬底偏置电压；第二控制电路，被配置为响应于具有第一电平的控制信号调高N型晶体管的衬底偏置电压，其中，在系统时钟信号的频率小于或等于与参考时钟信号的频率相关的参考频率的情况下，控制信号具有第一电平。

在一些示例中，在系统时钟信号的频率大于与参考时钟信号的频率相关的参考频率的情况下，控制信号具有第二电平；第二电平不同于第一电平；第一控制电路，被配置为响应于第二电平向P型晶体管的体端提供第一偏置电压，并响应于第一电平向P型晶体管的体端提供第二偏置电压；其中，第二偏置电压高于第一偏置电压。

在一些示例中，第一电平为高电平，第二电平为低电平；第一控制电路包括：第一选择电路和第一逻辑电路；第一逻辑电路，被配置为接收控制信号，将控制信号处理为第一中间信号，将第一中间信号传输至第一选择电路；第一选择电路，连接第一逻辑电路、第一电源端、第二电源端和P型晶体管的体端，被配置为根据第一中间信号，将P型晶体管的体端连接至第一电源端或第二电源端；第一电源端被配置为提供第一偏置电压，第二电源端被配置为提供第二偏置电压。

在一些示例中，参考频率大于或等于参考时钟信号的频率。

在一些示例中，第一选择电路包括：第一晶体管和第二晶体管；第一晶体管和第二晶体管的栅极均连接于第一逻辑电路的输出端；第一晶体管和第二晶体管的漏极均连接P型晶体管的体端；第一晶体管的源极连接于第一电源端；第二晶体管的源极连接于第二电源端。

在一些示例中，在系统时钟信号的频率大于与参考时钟信号的频率相关的参考频率的情况下，控制信号具有第二电平，第二电平不同于第一电平；第二控制电路，被配置为响应于第二电平向N型晶体管的体端提供第四偏置电压，并响应于第一电平向N型晶体管的体端提供第三偏置电压；其中，第四偏置电压高于第三偏置电压。

在一些示例中，第一电平为高电平，第二电平为低电平；第二控制电路包括：第二选择电路和第二逻辑电路；第二逻辑电路，被配置为接收控制信号，将控制信号处理为第二中间信号，将第二中间信号传输至第二选择电路；第二选择电路，连接第二逻辑电路、第三电源端、第四电源端和N型晶体管的体端，被配置为根据第二中间信号，将N型晶体管的体端连接至第三电源端或第四电源端；第三电源端被配置为提供第三偏置电压，第四电源端被配置为提供第四偏置电压。

在一些示例中，第二选择电路包括：第三晶体管和第四晶体管；第三晶体管和第四晶体管的栅极均连接于第二逻辑电路的输出端；第三晶体管和所述第四晶体管的漏极均连接N型晶体管的体端；第三晶体管的源极连接于第三电源端，第四晶体管的源极连接于第四电源端。

本公开实施例还提供了一种存储器，存储器包括上述示例中的功率控制电路，功率控制电路用于调整设置在存储器上的晶体管器件的衬底偏置电压。

本公开实施例还提供了一种电子设备，电子设备包括：处理器和上述示例中的存储器；其中，处理器，被配置为向存储器提供系统时钟信号。

在一些示例中，处理器包括：温度传感器；温度传感器，被配置为采集处理器的温度信息；处理器，还被配置为响应于温度传感器采集的温度信息，降低系统时钟信号的频率。

本公开实施例提供了一种功率控制电路，包括：时钟监测电路和偏置控制电路；其中，时钟监测电路，被配置为接收系统时钟信号，并基于系统时钟信号和参考时钟信号生成控制信号；偏置控制电路，被配置为接收控制信号，并响应于控制信号调整晶体管器件的衬底偏置电压。这样，时钟监测电路能够比较参考时钟信号和系统时钟信号，并根据比较结果生成对应的控制信号，从而，能够监测系统时钟信号的变化。进一步地，偏置控制电路可以通过接收的控制信号，调整存储器所包含的器件的衬底偏置电压，从而，能够降低存储器所包含的器件的亚阈值漏电流，减少存储器因亚阈值漏电而造成的静态功耗，避免存储器因静态功耗太大导致过烧。

附图说明

图1为本公开实施例提供的功率控制电路的结构示意图一；

图2为本公开实施例提供的时钟监测电路的结构示意图一；

图3为本公开实施例提供的鉴频器的结构示意图；

图4为本公开实施例提供的时钟监测电路的结构示意图二；

图5为本公开实施例提供的时钟监测电路的结构示意图三；

图6为本公开实施例提供的时钟监测电路的结构示意图四；

图7为本公开实施例提供的功率控制电路的结构示意图二；

图8为本公开实施例提供的功率控制电路的结构示意图三；

图9为本公开实施例提供的功率控制电路的结构示意图四；

图10为本公开实施例提供的功率控制电路的结构示意图五；

图11为本公开实施例提供的存储器的结构示意图；

图12为本公开实施例提供的电子设备的结构示意图。

具体实施方式

为了使本公开的目的、技术方案和优点更加清楚，下面结合附图和实施例对本公开的技术方案进一步详细阐述，所描述的实施例不应视为对本公开的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本公开保护的范围。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

如果申请文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一/第二/第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一/第二/第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

为了使本公开的目的、技术方案和优点更加清楚，下面结合附图和实施例对本公开的技术方案进一步详细阐述，所描述的实施例不应视为对本公开的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本公开保护的范围。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

如果申请文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一/第二/第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一/第二/第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

需要说明的是，在本公开中，“高电平”是指能够开启N型晶体管的电平或者能够关闭P型晶体管的电平；“低电平”是指能够关闭N型晶体管的电平或者能够开启P型晶体管的电平。但是，本公开并不对“高电平”和“低电平”的电平数值进行具体限制，只要其能够实现上述相应的功能即可。

图1是本公开实施例所提供一种可选的功率控制电路的结构示意图，功率控制电路100，包括：时钟监测电路10和偏置控制电路20。时钟监测电路10，被配置为接收系统时钟信号，并基于系统时钟信号和参考时钟信号生成控制信号。偏置控制电路20，被配置为接收控制信号，并响应于控制信号调整晶体管器件的衬底偏置电压。

本公开实施例中，参考图1，系统时钟信号可以是处理器的系统时钟信号。时钟监测电路10可以生成参考时钟信号；参考时钟信号可以为频率恒定的方波信号。时钟监测电路10对参考时钟信号和系统时钟信号进行比对，从而，可以根据系统时钟信号和参考时钟信号的比对结果生成控制信号。例如，时钟监测电路10比较系统时钟信号的频率和参考时钟信号的频率；在系统时钟信号的频率小于或等于参考时钟信号的频率的情况下，输出低电平的控制信号。这样，时钟监测电路能够监测系统时钟信号的频率变化，并根据系统时钟信号的频率变化生成对应的控制信号。

本公开实施例中，参考图1，衬底偏置电压为晶体管器件30的源极接入的电压与晶体管器件30的体端接入的电压的差值的绝对值。偏置控制电路20可以接收时钟监测电路10输出的控制信号，并根据控制信号调整晶体管器件30的体端接入的偏置电压，进而调高晶体管器件30的衬底偏置电压。晶体管器件30的衬底偏置电压的变化会影响晶体管器件的阈值电压（Threshold voltage），衬底偏置电压越大，阈值电压的绝对值也会随之对应增加，从而，降低晶体管器件30的亚阈值漏电流（subthreshold leakage）。例如，晶体管器件30可以包含P型晶体管（Positive channel Metal Oxide Semiconductor，PMOS）和/或N型晶体管（Negative channel Metal Oxide Semiconductor，NMOS）。衬底偏置电压增加，P型晶体管的阈值电压会降低（即阈值电压的绝对值增加），P型晶体管的亚阈值漏电流（subthreshold leakage）会降低；N型晶体管的阈值电压会增加（即阈值电压的绝对值增加），N型晶体管的亚阈值漏电流会降低。

以P型晶体管为例进行说明：在系统时钟信号的频率大于参考频率（与参考时钟信号的频率相关）的情况下，P型晶体管的源极电压为VDD，P型晶体管的漏极电压为0V或者受控于下一级的状态，P型晶体管的栅极电压为0V或者受控于上一级的状态，P型晶体管的体端接入的电压为VDD。在系统时钟信号的频率小于或等于参考频率的情况下，P型晶体管的源极电压、栅极电压和漏极电压保持不变，偏置控制电路20可以提高P型晶体管的体端接入的电压，例如，P型晶体管的体端接入的电压范围可以为

。从而，P型晶体管的源极接入的电压与P型晶体管的体端接入的电压的差值的绝对值变大，即衬底偏置电压变大，进而，降低了P型晶体管的阈值电压，P型晶体管的亚阈值漏电流会降低。

这样，偏置控制电路可以通过调整晶体管器件的衬底偏置电压，来调整晶体管器件的阈值电压，从而，降低晶体管器件的亚阈值漏电流，降低晶体管器件的静态功耗。

本公开实施例中，参考图1，晶体管器件30可以为存储器的接口器件（I/ODevice）。例如，接口器件包括延迟线（Delay Line）；晶体管器件30为延时线中的多个反相器。随着处理器的系统时钟信号的频率的降低，存储器的DQS信号和系统时钟信号的对齐窗口会变大，因而，存储器的接口器件不再需要高的开关速度。从而，调整存储器的接口器件的衬底偏置电压所造成的开关速度减小的状况不会对存储器接收发送数据造成影响。

可以理解的是，时钟监测电路能够比较参考时钟信号和系统时钟信号，并根据比较结果生成对应的控制信号。这样，时钟监测电路能够监测系统时钟信号的变化。进一步地，偏置控制电路可以通过接收的控制信号，调整存储器所包含的器件的衬底偏置电压。从而，偏置控制电路能够降低存储器所包含的器件的亚阈值漏电流，减少存储器因亚阈值漏电而造成的静态功耗，避免存储器因静态功耗太大导致过烧。

图2是本公开实施例提供的一种可选的时钟监测电路的结构示意图，本公开的一些实施例中，时钟监测电路10包括：鉴频器110和振荡器120。其中，振荡器120被配置为生成参考时钟信号。鉴频器110被配置为通过比较系统时钟信号和参考时钟信号的频率而生成控制信号。

本公开实施例中，参考图2，鉴频器110接收来自振荡器120的参考时钟信号和来自处理器的系统时钟信号，比较参考时钟信号的频率和系统时钟信号的频率，生成对应的控制信号；并将生成的控制信号传输至偏置控制电路20。这样，功率控制电路100能够监测处理器的系统时钟信号变化，并调整存储器所包含的器件的衬底偏置电压，从而，避免存储器因静态功耗太大导致过烧。

图3是一种可选的鉴频器的结构示意图。如图3所示，鉴频器110包括：第一接收电路和第二接收电路和输出电路。其中，第一接收电路包括：第一二极管D1、第一电阻R1、第二电感L2、第二电容C2和第四电容C4；第一接收电路被配置为接收参考时钟信号。第二接收电路包括：第二二极管D2、第二电阻R2、第三电感L3、第三电容C3和第五电容C5。第二接收电路被配置为接收系统时钟信号。输出电路包括并联的第一电感L1和第一电容C1；输出电路耦合于第一接收电路和第二接收电路，被配置为输出控制信号。

本公开实施例中，继续参考图3，第一电阻R1、第二电感L2、第二电容C2和第四电容C4的第一端均连接于第一节点A。第二电感L2和第二电容C2的第二端均连接第一二极管D1的第一端。第一电阻R1和第四电容C4的第二端均连接第一二极管D1的第二端。参考时钟信号加载于第一电阻R1的两端。从而，第一接收回路可以接收参考时钟信号，并对参考时钟信号进行频幅转换；而后，第一接收回路进行包络检波操作，生成参考时钟信号对应的第一检波电压

。

本公开实施例中，继续参考图3，第二电阻R2、第三电感L3、第三电容C3和第五电容C5的第一端均连接于第一节点A。第三电感L3和第三电容C3的第二端均连接第二二极管D2的第一端。第二电阻R2和第五电容C5的第二端均连接第二二极管D2的第二端。系统时钟信号加载于第二电阻R2的两端。从而，第二接收回路可以接收系统时钟信号，并对系统时钟信号进行频幅转换；而后，第二接收回路进行包络检波操作，输出系统时钟信号对应的第二检波电压

。

本公开实施例中，继续参考图3，第二电感L2和第三电感L3均与第一电感L1耦合。输出电路输出的控制信号为第一检波电压

和第二检波电压/>

的差值/>

。例如，在系统时钟信号的频率小于与参考时钟信号的频率相关的参考频率的情况下，鉴频器110输出的控制信号为高电平。从而，鉴频器110可以通过比较系统时钟信号的频率和参考时钟信号的频率，生成对应的控制信号。

本公开实施例中，继续参考图3，鉴频器110通常具有线性鉴频范围，当接收的信号的频率处于该线性鉴频范围时，鉴频器110才能够不失真地解调输入的信号。也就是说，当参考时钟信号和系统时钟信号的频率处于鉴频器110的线性鉴频范围内时，鉴频器110才能保证其输出的控制信号的电压能够准确表征参考时钟信号的频率和系统时钟信号的频率的大小关系。当系统时钟信号的频率未处于鉴频器110的线性鉴频范围时，本公开实施例可以对接收的系统时钟信号的频率进行调整，使系统时钟信号的频率处于鉴频器110线性鉴频范围内，从而，确保生成的控制信号能够准确表征参考时钟信号的频率和系统时钟信号的频率的大小关系。

本公开实施例中，继续参考图3，鉴频器110是利用谐振回路对不同频率呈现不同阻抗，从而有不同的电压输出特性；系统时钟频率的频率产生变化，对应输出的控制信号的电压值也会发生变化。这样，在鉴频器110的线性鉴频范围内，鉴频器110所输出的控制信号为线性输出；从而，鉴频器110一些情况下输出的电压过小或过大，无法达到预期的效果。例如，控制信号用于打开晶体管，如果鉴频器110输出的电压过小，则无法打开对应的晶体管。因此，为确保控制信号达到预期的效果，本公开实施例可以增加电平转换模块将图3所示的鉴频器110的线性输出转化为二元输出。当系统时钟信号的频率小于或等于与参考时钟信号的频率相关的参考频率时，电平转换模块输出恒定电压值的高电平的控制信号；当系统时钟信号的频率大于与参考时钟信号相关的参考频率时，电平转换模块输出恒定电压值的低电平的控制信号。参考频率可以大于参考时钟信号的频率。例如，电平转换模块将系统时钟信号的频率等于参考频率时鉴频器110输出的电压作为基准电压，并基于该基准电压输出对应的高电平或低电平。在鉴频器110输出的电压值大于或等于基准电压的电压值时，电平转换模块输出高电平的控制信号；反之，输出低电平的控制信号。

需要说明的是，参考频率也可以等于参考时钟信号的频率。

也就是说，鉴频器110可以通过比较系统时钟信号的频率和参考时钟信号的频率生成对应的输出电压，该输出电压直接作为控制信号进行输出，即：控制信号的输出方式为线性输出。或者，引入与参考时钟信号的频率相关的参考频率，而后，比较系统时钟信号的频率和参考频率，生成对应的恒定电压值的高电平或低电平的控制信号，即：控制信号的输出方式为二元输出。

需要说明的是，下文各实施例中控制信号的输出方式为线性输出或二元输出；控制信号的生成方法可参考本实施例进行理解，不再赘述。

本公开实施例中，继续参考图3，振荡器120可以集成在存储器内部，振荡器120的输出频率可以通过调节振荡器120的器件数量或者器件阈值电压的方式进行调整。

本公开实施例中，继续参考图3，振荡器120可以采用低温度系数低频振荡器。这样，振荡器产生的参考时钟信号可以不受温度影响。

本公开实施例中，继续参考图3，功率控制电路所包含的器件至少部分或全部可以为高阈值电压器件，从而可以减小功率控制电路所包含的器件的亚阈值漏电流，进而降低功率控制电路的静态功耗。例如，振荡器120所包含的器件可以均为高阈值电压器件。这样，振荡器所包含的器件的阈值电压高，振荡器所包含的器件的亚阈值漏电流小，从而，能够降低振荡器带来的静态功耗。

图4是本公开实施例提供的另一种可选的时钟监测电路的结构示意图，本公开的一些实施例中，时钟监测电路10包括：鉴频器110、振荡器120和分频器130。其中，振荡器120被配置为生成参考时钟信号。分频器130被配置为对系统时钟信号进行分频处理，以得到第一系统时钟信号。鉴频器110被配置为通过比较第一系统时钟信号的频率和参考时钟信号的频率而生成控制信号。

本公开实施例中，参考图4，在系统时钟信号的频率未处于鉴频器110的线性鉴频范围的情况下，时钟监测电路10可以利用分频器130对系统时钟信号进行分频，降低系统时钟信号的频率，生成处于鉴频器110的线性鉴频范围内的第一系统时钟信号。从而，鉴频器110能够比较第一系统时钟信号的频率和参考时钟信号的频率而生成对应的控制信号。

图5是本公开实施例提供的另一种可选的时钟监测电路的结构示意图，本公开的一些实施例中，时钟监测电路10包括：鉴频器110、振荡器120和倍频器140。其中，振荡器120被配置为生成参考时钟信号。倍频器140被配置为对参考时钟信号进行倍频处理，以得到第一参考时钟信号。鉴频器110被配置为通过比较系统时钟信号的频率和第一参考时钟信号的频率而生成控制信号。

本公开实施例中，参考图5，在参考时钟信号的频率未处于鉴频器110的线性鉴频范围的情况下，时钟监测电路10还可以利用倍频器140对参考时钟信号进行倍频处理，提高振荡器120所产生的参考时钟信号的频率。也就是说，时钟监测电路10对参考时钟信号进行倍频处理，使得倍频处理后的第一参考时钟信号能够处于鉴频器110的鉴频范围内。第一参考时钟信号的频率可以为参考频率。从而，鉴频器110通过比较系统时钟信号的频率和第一参考时钟信号的频率而生成控制信号。

图6是本公开实施例提供的另一种可选的时钟监测电路的结构示意图，本公开的一些实施例中，时钟监测电路10包括：鉴频器110、振荡器120、分频器130和倍频器140。其中，分频器130被配置为对系统时钟信号进行分频处理，以得到第二系统时钟信号。振荡器120被配置为生成参考时钟信号。倍频器140被配置为对参考时钟信号进行倍频处理，以得到第二参考时钟信号。鉴频器110被配置为通过比较第二系统时钟信号的频率和第二参考时钟信号的频率而生成控制信号。

本公开实施例中，参考图6，在参考时钟信号和系统时钟信号的频率均未处于鉴频器110的鉴频范围的情况下，时钟监测电路10可以利用分频器130对系统时钟信号进行处理，生成处于鉴频器110的鉴频范围内的第二系统时钟信号；并且，时钟监测电路10可以利用倍频器140对参考时钟信号进行处理，生成处于鉴频器110的鉴频范围内第二参考时钟信号。第二参考时钟信号的频率可以为参考频率。从而，时钟监测电路10能够通过比较第二参考时钟信号的频率和第二系统时钟信号的频率，生成对应的控制信号。

图7是本公开实施例提供的另一种可选的功率控制电路的结构示意图，本公开的一些实施例中，晶体管器件30包括P型晶体管；偏置控制电路20包括第一控制电路210；第一控制电路210，被配置为响应于具有第一电平的控制信号而调高P型晶体管的衬底偏置电压；其中，在系统时钟信号的频率小于或等于参考时钟信号的频率的情况下，控制信号具有第一电平。

本公开实施例中，参考图7，时钟监测电路10可以比较系统时钟信号和参考时钟信号的频率，输出对应电平状态的电平信号。例如，在系统时钟信号的频率小于或等于参考时钟信号的频率的情况下，时钟监测电路10输出第一电平的控制信号；反之，在系统时钟信号的频率大于参考时钟信号的频率的情况下，时钟监测电路10输出第二电平。第二电平与第一电平的电平状态相反；第一电平可以为高电平。

本公开实施例中，参考图7，晶体管器件30可以为构成延迟线的反相器301。每个反相器301包括P型晶体管；P型晶体管的体端（Body）通过导线302连接于第一控制电路210。第一控制电路210可以响应于控制信号的不同电平状态，向P型晶体管的体端提供不同的偏置电压。例如，在第一控制电路210接收的控制信号的电平状态为高电平的情况下，第一控制电路210向P型晶体管的体端提供第二偏置电压；在第一控制电路210接收的控制信号的电平状态为低电平的情况下，第一控制电路210向P型晶体管的体端提供第一偏置电压。第二偏置电压高于第一偏置电压。

需要说明的是，参考图7，反相器301的P型晶体管的源极通过导线304连接于第五电源端V5；第五电源端V5的电压可以为第一偏置电压。

本公开实施例中，参考图7，在控制信号为第一电平的情况下，第一控制电路210响应于具有第一电平的控制信号而调高P型晶体管的衬底偏置电压。例如，系统时钟频率小于或等于参考时钟频率，时钟监测电路10输出高电平的控制信号。第一控制电路210接收到高电平的控制信号后，向P型晶体管的体端提供第二偏置电压；从而，调高了P型晶体管的体端的偏置电压，P型晶体管的衬底偏置电压会变大，P型晶体管的阈值电压会减小。这样，偏置控制电路20可以降低P型晶体管的阈值电压，从而，降低P型晶体管的亚阈值漏电流，降低晶体管器件的静态功耗。

图8是本公开实施例提供的另一种可选的功率控制电路的结构示意图，本公开的一些实施例中，晶体管器件30包括N型晶体管；偏置控制电路20包括第二控制电路220。第二控制电路220被配置为响应于具有第一电平的控制信号调高N型晶体管的衬底偏置电压。其中，在系统时钟信号的频率小于或等于参考时钟信号的频率的情况下，控制信号具有第一电平。

本公开实施例中，参考图8，晶体管器件30可以为构成延迟线的反相器301。每个反相器301包括N型晶体管；N型晶体管的体端通过导线303连接于第二控制电路220。第二控制电路220可以响应于控制信号的不同电平状态，向N型晶体管的体端提供不同的偏置电压。例如，第二控制电路220接收的控制信号的电平状态为高电平的情况下，第一控制电路210向N型晶体管的体端提供第三偏置电压；在第二控制电路220接收的控制信号的电平状态为低电平的情况下，第二控制电路220向N型晶体管的体端提供第四偏置电压。第四偏置电压大于第三偏置电压。

需要说明的是，参考图8，反相器301的N型晶体管的源极通过导线305连接于第六电源端V6；第六电源端V6的电压可以为第四偏置电压。

本公开实施例中，参考图8，在控制信号为第一电平的情况下，第二控制电路220响应于具有第一电平的控制信号而调高N型晶体管的衬底偏置电压。例如，系统时钟频率小于或等于参考时钟频率，时钟监测电路10输出高电平的控制信号。第二控制电路220接收到高电平的控制信号后，向N型晶体管的体端提供第三偏置电压；这样，调低了N型晶体管的体端的偏置电压，N型晶体管的衬底偏置电压变大，N型晶体管的阈值电压会增加。这样，偏置控制电路可以通过调整N型晶体管的衬底偏置电压，来提高N型晶体管的阈值电压，从而，降低N型晶体管的亚阈值漏电流，降低晶体管器件的静态功耗。

图9是本公开实施例提供的另一种可选的功率控制电路的结构示意图，本公开的一些实施例中，晶体管器件30包括：P型晶体管和N型晶体管。偏置控制电路20包括：第一控制电路210和第二控制电路220。第一控制电路210被配置为响应于具有第一电平的控制信号调高P型晶体管的衬底偏置电压。第二控制电路220被配置为响应于具有第一电平的控制信号调高N型晶体管的衬底偏置电压。其中，在系统时钟信号的频率小于或等于参考时钟信号的频率的情况下，控制信号具有第一电平。

本公开实施例中，参考图9，晶体管器件30可以为构成延迟线的反相器301。每个反相器301包括P型晶体管和N型晶体管；P型晶体管的体端均连接于第一控制电路210；N型晶体管的体端均连接于第二控制电路220。第一控制电路210响应于具有第一电平的控制信号，调高P型晶体管的体端的偏置电压，从而，调高P型晶体管的衬底偏置电压；第二控制电路220响应于具有第一电平的控制信号，调低N型晶体管的体端的偏置电压，调高N型晶体管的衬底偏置电压。这样，偏置控制电路可以通过调整晶体管器件的衬底偏置电压，来提高N型晶体管器件的阈值电压，降低P型晶体管器件的阈值电压，从而，降低晶体管器件的亚阈值漏电流，降低晶体管器件的静态功耗。

本公开的另一些实施例中，在晶体管器件包括P型晶体管和N型晶体管的情况下，偏置控制电路也可以仅包括第一控制电路或第二控制电路中的一个。

图10是本公开实施例提供的一种可选的功率控制电路的结构示意图，需要说明的是，第一电源端V1和第五电源端V5的电压值相同，第一电源端V1和第五电源端V5的电压均可以为VDD；第四电源端V4和第六电源端V6的电压值相同，第四电源端V4和第六电源端V6均可以为接地端（Ground）。第二电源端V2的电压大于第一电源端V1的电压；第四电源端V4的电压大于第三电源端V3的电压。第一电源端V1的电压为第一偏置电压，第二电源端V2的电压为第二偏置电压，第三电源端V3的电压为第三偏置电压，第四电源端V4的电压为第四偏置电压。

本公开的一些实施例中，参考图10，在系统时钟信号的频率大于参考时钟信号的频率的情况下，控制信号具有第二电平；第二电平不同于第一电平。第一控制电路210被配置为响应于第二电平向P型晶体管的体端提供第一偏置电压，并响应于第一电平向P型晶体管的体端提供第二偏置电压；其中，第二偏置电压高于第一偏置电压。

本公开实施例中，参考图10，第一控制电路210连接于第一电源端V1、第二电源端V2和P型晶体管的体端。第二电源端V2的电压大于第一电源端V1。在接收到第一电平（高电平）的控制信号后，第一控制电路210将P型晶体管的体端接入的第二电源端V2；在接收到第二电平（低电平）的控制信号后，第一控制电路210将P型晶体管的体端接入的第一电源端V1。也就是说，第一控制电路210可以响应于控制信号的不同电平状态的控制信号，将P型晶体管的体端接入对应的电源端，向P型晶体管的体端提供不同大小的偏置电压；从而，调整P型晶体管的衬底偏置电压。

本公开的一些实施例中，参考图10，第一电平为高电平，第二电平为低电平。第一控制电路210包括：第一选择电路211和第一逻辑电路212。第一逻辑电路212被配置为接收控制信号，将控制信号处理为第一中间信号，将第一中间信号传输至第一选择电路211。第一选择电路211连接第一逻辑电路212、第一电源端V1、第二电源端V2和P型晶体管的体端。第一选择电路211被配置为根据第一中间信号，将P型晶体管的体端连接至第一电源端V1或第二电源端V2。

本公开实施例中，参考图10，第一选择电路211包括：第一晶体管M1和第二晶体管M2。第一晶体管M1可以为N型晶体管，第二晶体管M2可以为P型晶体管。第一晶体管M1的源极连接第一电源端V1，第二晶体管M2的源极连接第二电源端V2。第一逻辑电路212可以包括一个反相器。在控制信号为第一电平（高电平）的情况下，第一逻辑电路212将高电平的控制信号转换为低电平的第一中间信号；从而，第一选择电路211接收到低电平的第一中间信号后，第二晶体管M2打开，第二电源端V2接入P型晶体管的体端。在控制信号为第二电平（低电平）的情况下，第一逻辑电路212将低电平的控制信号转换为高电平的第一中间信号；从而，第一选择电路211接收到高电平的第一中间信号后，第一晶体管M1打开，第一电源端V1接入P型晶体管的体端。

本公开的一些实施例中，参考图10，第一选择电路211包括：第一晶体管M1和第二晶体管M2。第一晶体管M1和第二晶体管M2的栅极均连接于第一逻辑电路212的输出端。第一晶体管M1和第二晶体管M2的漏极均连接P型晶体管的体端。第一晶体管M1的源极连接第一电源端V1，第二晶体管M2的源极连接第二电源端V2。

本公开实施例中，参考图10，第一晶体管M1的源极连接第一电源端V1，第二晶体管M2的源极连接第二电源端V2。从而，第一选择电路211可以根据第一中间信号将P型晶体管的体端连接至不同的电源端，调整P型晶体管的衬底偏置电压。

本公开的一些实施例中，参考图10，在系统时钟信号的频率大于参考时钟信号的频率的情况下，控制信号具有第二电平；第二电平不同于第一电平。第二控制电路，被配置为响应于第二电平向N型晶体管的体端提供第四偏置电压，并响应于第一电平向N型晶体管的体端提供第三偏置电压；其中，第四偏置电压高于第三偏置电压。

本公开实施例中，参考图10，第二控制电路220连接于第三电源端V3、第四电源端V4和N型晶体管的体端。在接收到第一电平（高电平）的控制信号后，第二控制电路220将N型晶体管的体端接入的第三电源端V3；在接收到第二电平（低电平）的控制信号后，第二控制电路220将N型晶体管的体端接入的第四电源端V4。也就是说，第二控制电路220可以响应于控制信号的不同电平状态的控制信号，将N型晶体管的体端接入对应的电源端，向N型晶体管的体端提供不同大小的偏置电压；从而，调整N型晶体管的衬底偏置电压。

本公开的一些实施例中，参考图10，第一电平为高电平，第二电平为低电平。第二控制电路220包括：第二选择电路221和第二逻辑电路222。第二逻辑电路222被配置为接收控制信号，将控制信号处理为第二中间信号，将第二中间信号传输至第二选择电路221。第二选择电路221连接第二逻辑电路222、第三电源端、第四电源端和N型晶体管的体端。第二选择电路221被配置为根据第二中间信号，将N型晶体管的体端连接至第三电源端V3或第四电源端V4。

本公开实施例中，参考图10，第二选择电路221包括：第三晶体管M3和第四晶体管M4。第三晶体管M3可以为N型晶体管，第四晶体管M4可以为P型晶体管。第三晶体管M3的源极连接第三电源端V3，第四晶体管M4的源极连接第四电源端V4。第二逻辑电路222可以包括两个串联的反相器。在控制信号为第一电平（高电平）的情况下，第二逻辑电路222将高电平的控制信号保持为高电平的第一中间信号；从而，第二选择电路221接收到高电平的第二中间信号后，第三晶体管M3打开，第三电源端V3接入N型晶体管的体端。在控制信号为第二电平（低电平）的情况下，第一逻辑电路212将低电平的控制信号保持为低电平的第二中间信号；从而，第二选择电路221接收到低电平的第二中间信号后，第四晶体管M4打开，第四电源端V4接入N型晶体管的体端。

本公开的一些实施例中，参考图10，第二选择电路221包括：第三晶体管M3和第四晶体管M4。第三晶体管M3和第四晶体管M4的栅极均连接于第二逻辑电路222的输出端。第三晶体管M3和所述第四晶体管M4的漏极均连接N型晶体管的体端。第三晶体管M3的源极连接第三电源端V3，第四晶体管M4的源极连接第四电源端V4。

本公开实施例中，参考图10，第三晶体管M3的源极连接第三电源端V3，第四晶体管M4的源极连接第四电源端V4。从而，第二选择电路221可以根据第二中间信号将N型晶体管的体端连接至不同电压大小的电源端，调整N型晶体管的衬底偏置电压。

本公开实施例中，参考图10，在控制信号为第一电平（高电平）的情况下，为了基于同一个控制信号，同时降低N型晶体管器件和P型晶体管器件的亚阈值漏电流，需要将第二晶体管M2和第三晶体管M3同时打开。也就是说，第一控制电路210需要引入第一逻辑电路212将高电平的控制信号转化为低电平的第一中间信号，第二控制电路220需要引入第二逻辑电路222将高电平的控制信号保持为高电平的第二中间信号；从而，提高N型晶体管器件的阈值电压，降低P型晶体管器件的阈值电压，来降低晶体管器件的静态功耗。

需要说明的是，第一晶体管和第四晶体管可以同时为P型晶体管；并且，第二晶体管和第三晶体管也可以同时为N型晶体管。这样，第一控制电路和第二控制电路可以在不包括第一逻辑电路和第二逻辑电路的情况下，基于同一个控制信号，提高N型晶体管器件的阈值电压，降低P型晶体管器件的阈值电压。

本公开实施例还提供了一种存储器，参考图11，存储器200包括上述实施例中的功率控制电路100，功率控制电路100用于调整设置在存储器200上的晶体管器件的衬底偏置电压。

本公开实施例还提供了一种电子设备，参考图12，电子设备300包括：存储器200和处理器400。其中，处理器400被配置为向存储器200提供系统时钟信号。

本公开的一些实施例中，参考图12，处理器400包括温度传感器401。温度传感器401被配置为采集处理器400的温度信息。处理器400还被配置为响应于温度传感器401采集的温度信息，降低系统时钟信号的频率。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种功率控制电路，其特征在于，包括：时钟监测电路和偏置控制电路；其中，

所述时钟监测电路，被配置为接收系统时钟信号，并基于所述系统时钟信号和参考时钟信号生成控制信号；

所述偏置控制电路，被配置为接收所述控制信号，并响应于所述控制信号调整晶体管器件的衬底偏置电压；

所述晶体管器件包括P型晶体管和N型晶体管中的至少之一；所述偏置控制电路相应包括第一控制电路和第二控制电路中的至少之一；其中，

所述第一控制电路包括：第一选择电路和第一逻辑电路；所述第一逻辑电路，被配置为接收所述控制信号，将所述控制信号处理为第一中间信号，将所述第一中间信号传输至所述第一选择电路；所述第一选择电路，被配置为根据所述第一中间信号，向所述P型晶体管传输第一偏置电压或第二偏置电压；

所述第二控制电路包括：第二选择电路和第二逻辑电路；所述第二逻辑电路，被配置为接收所述控制信号，将所述控制信号处理为第二中间信号，将所述第二中间信号传输至所述第二选择电路；所述第二选择电路，被配置为根据所述第二中间信号，向所述N型晶体管传输第三偏置电压或第四偏置电压。

2.根据权利要求1所述的功率控制电路，其特征在于，所述时钟监测电路：包括振荡器和鉴频器；其中，

所述振荡器，被配置为生成所述参考时钟信号；

所述鉴频器，被配置为通过比较所述系统时钟信号的频率和所述参考时钟信号的频率而生成所述控制信号。

3.根据权利要求1所述的功率控制电路，其特征在于，所述时钟监测电路包括：分频器、振荡器和鉴频器；其中，

所述振荡器，被配置为生成所述参考时钟信号；

所述分频器，被配置为对所述系统时钟信号进行分频处理，以得到第一系统时钟信号；

所述鉴频器，被配置为通过比较所述第一系统时钟信号的频率和所述参考时钟信号的频率而生成所述控制信号。

4.根据权利要求1所述的功率控制电路，其特征在于，所述时钟监测电路包括：振荡器、倍频器和鉴频器；其中，

所述振荡器，被配置为生成所述参考时钟信号；

所述倍频器，被配置为对所述参考时钟信号进行倍频处理，以得到第一参考时钟信号；

所述鉴频器，被配置为通过比较所述系统时钟信号的频率和所述第一参考时钟信号的频率而生成所述控制信号。

5.根据权利要求1所述的功率控制电路，其特征在于，所述时钟监测电路包括：分频器、振荡器、倍频器和鉴频器；其中，

所述分频器，被配置为对所述系统时钟信号进行分频处理，以得到第二系统时钟信号；

所述振荡器，被配置为生成所述参考时钟信号；

所述倍频器，被配置为对所述参考时钟信号进行倍频处理，以得到第二参考时钟信号；

所述鉴频器，被配置为通过比较所述第二系统时钟信号的频率和所述第二参考时钟信号的频率而生成所述控制信号。

6.根据权利要求1-5任一项所述的功率控制电路，其特征在于，

所述第一控制电路，被配置为响应于具有第一电平的所述控制信号调高所述P型晶体管的衬底偏置电压；

所述第二控制电路，被配置为响应于具有第一电平的所述控制信号调高所述N型晶体管的衬底偏置电压，

其中，在所述系统时钟信号的频率小于或等于与所述参考时钟信号的频率相关的参考频率的情况下，所述控制信号具有所述第一电平。

7.根据权利要求6所述的功率控制电路，其特征在于，在所述系统时钟信号的频率大于与所述参考时钟信号的频率相关的参考频率情况下，所述控制信号具有第二电平；所述第二电平不同于所述第一电平；

所述第一控制电路，被配置为响应于所述第二电平向所述P型晶体管的体端提供所述第一偏置电压，并响应于所述第一电平向所述P型晶体管的体端提供所述第二偏置电压；其中，所述第二偏置电压高于所述第一偏置电压；

所述第二控制电路，被配置为响应于所述第二电平向所述N型晶体管的体端提供所述第四偏置电压，并响应于所述第一电平向所述N型晶体管的体端提供所述第三偏置电压；其中，所述第四偏置电压高于所述第三偏置电压。

8.根据权利要求7所述的功率控制电路，其特征在于，所述第一电平为高电平，所述第二电平为低电平；

所述第一选择电路，连接所述第一逻辑电路、第一电源端、第二电源端和所述P型晶体管的体端，被配置为根据所述第一中间信号，将所述P型晶体管的体端连接至所述第一电源端或所述第二电源端，所述第一电源端被配置为提供第一偏置电压，所述第二电源端被配置为提供第二偏置电压；

所述第二选择电路，连接所述第二逻辑电路、第三电源端、第四电源端和所述N型晶体管的体端，被配置为根据所述第二中间信号，将所述N型晶体管的体端连接至所述第三电源端或所述第四电源端，所述第三电源端被配置为提供所述第三偏置电压，所述第四电源端被配置为提供所述第四偏置电压。

9.根据权利要求6所述的功率控制电路，其特征在于，所述参考频率大于或等于所述参考时钟信号的频率。

10.根据权利要求8所述的功率控制电路，其特征在于，所述第一选择电路包括：第一晶体管和第二晶体管；

所述第一晶体管和所述第二晶体管的栅极均连接于所述第一逻辑电路的输出端；所述第一晶体管和所述第二晶体管的漏极均连接所述P型晶体管的体端；

所述第一晶体管的源极连接于所述第一电源端；所述第二晶体管的源极连接于所述第二电源端。

11.根据权利要求8或10所述的功率控制电路，其特征在于，所述第二选择电路包括：第三晶体管和第四晶体管；

所述第三晶体管和所述第四晶体管的栅极均连接于所述第二逻辑电路的输出端；所述第三晶体管和所述第四晶体管的漏极均连接所述N型晶体管的体端；

所述第三晶体管的源极连接于所述第三电源端，所述第四晶体管的源极连接于所述第四电源端。

12.一种存储器，其特征在于，所述存储器包括如权利要求1至11任一项所述的功率控制电路，所述功率控制电路用于调整设置在所述存储器上的晶体管器件的衬底偏置电压。

13.一种电子设备，其特征在于，包括：处理器和如权利要求12所述的存储器；其中，

所述处理器，被配置为向所述存储器提供系统时钟信号。

14.根据权利要求13所述的电子设备，其特征在于，所述处理器包括温度传感器；

所述温度传感器，被配置为采集所述处理器的温度信息；

所述处理器，还被配置为响应于所述温度传感器采集的温度信息，降低所述系统时钟信号的频率。

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