JP2016213644A

JP2016213644A - 半導体装置

Info

Publication number: JP2016213644A
Application number: JP2015095229A
Authority: JP
Inventors: 拓也皆川; Takuya Minagawa
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2015-05-07
Filing date: 2015-05-07
Publication date: 2016-12-15

Abstract

【課題】三次元型のトランジスタで構成される半導体装置において、クロックの信号波形の崩れを防いで動作性能を維持し、消費電力を削減する。【解決手段】半導体装置は、電源電圧VDDを供給する第一の電源幹線103、電源電圧VDDよりも高い電源電圧VDDHを供給する第二の電源幹線104、グラウンド電圧に近い電源電圧VSSを供給する第三の電源幹線105、電源電圧VSSよりも低い電源電圧VSSHを供給する第四の電源幹線106、第一から第四の電源幹線から電源が供給される論理回路107、並びに、第一および第三の電源幹線、または、第二および第四の電源幹線から電源が供給されるクロックバッファ回路108を有する。【選択図】図1

Description

本発明は、半導体装置の省電力化に関する。

半導体集積回路が微細化する一方、依然として低消費電力化は定常的な課題であり続けている。微細化によりトランジスタ一つ当りの消費電力は小さくなったが、トランジスタの集積度の向上やデバイスの改善によるトランジスタ単体の導通性の向上によって、結果的に消費電力が増加するためである。

このような状況に対応するための低消費電力化の一方法として、トランジスタの基板バイアスの電圧を制御する技術が用いられている。平面型のトランジスタはゲート、ソース、ドレイン、バイアスの四つの電極を有すが、この技術は、それら電極のうちバイアスの電圧を電源電圧に対してどのように制御するかで、デバイスの動作特性を制御する。

バイアスの電圧を制御する低消費電力化技術として、例えば特許文献1は、内部回路に含まれるトランジスタのバックゲートに与える電圧レベルを動作モードに応じた選択信号により切り替える方法を提案する。この方法により、動作モードに応じてトランジスタの閾値電圧を調節して電流量を制御することで、動作時の低消費電力化を達成しようとする。

また、例えば特許文献2は、接続する基準電圧を可変にして閾値電圧を調整する方法を提案する。この方法により、半導体集積回路が待機状態の場合は閾値電圧を高くしてリーク電力を小さく抑え、半導体集積回路の動作性能が要求される場合は閾値電圧を低くすることで高速化を図ろうとする。

今後微細化が進み、平面型のトランジスタから三次元型のトランジスタ、例えばFin型FET (Field Effect Transistor)に移り変わると考えられる。FETにはP型FETとN型FETの二種類があり、それらを組み合わせて半導体集積回路が構成される。Fin型FETは三次元のフィン状に突き出た立体形状のため、シリコン基板との接触面が小さく、さらに絶縁素材で遮断されているため、平面型トランジスタのようなバイアスの電圧を直接変化させるような制御は困難である。

三次元型のトランジスタにおいてバイアスの電圧を変化させるには、二種類の電源とグランドを選択的に使用する。それによって同様の省電力効果を得ることができる。しかし、そのようにしてバイアスの電圧を変化させると、トランジスタを流れる電流量のばらつきが増大し、信号波形が崩れる場合がある。クロックの信号波形が崩れると、ある周波数以上は半導体集積回路が動作せず、信号波形が性能に直結するクロックへの影響が大きい。

言い替えれば、平面型のトランジスタと同様の方法でバイアスの電圧を制御することができない三次元型のトランジスタにおいては、バイアスの電圧を制御して省電力化を図ろうとすると、クロックの信号波形が崩れて動作性能が維持できない場合がある。

特開平11-122047号公報特開2006-217540号公報

本発明は、三次元型のトランジスタで構成される半導体装置において、クロックの信号波形の崩れを防いで動作性能を維持し、消費電力を削減することを目的とする。

本発明は、前記の目的を達成する一手段として、以下の構成を備える。

本発明にかかる半導体装置は、電源電圧VDDを供給する第一の電源幹線と、前記電源電圧VDDよりも高い電源電圧VDDHを供給する第二の電源幹線と、グラウンド電圧に近い電源電圧VSSを供給する第三の電源幹線と、前記電源電圧VSSよりも低い電源電圧VSSHを供給する第四の電源幹線と、前記第一から第四の電源幹線から電源が供給される論理回路と、前記第一および第三の電源幹線、または、前記第二および第四の電源幹線から電源が供給されるクロックバッファ回路とを有する。

本発明によれば、三次元型のトランジスタで構成される半導体装置において、クロックの信号波形の崩れを防いで動作性能を維持し、消費電力を削減することができる。

実施例の半導体装置の構成例を示す図。 Fin型FETの電極を説明する図。論理回路の回路構成例を示す図。クロックバッファ回路の回路構成例を示す図。

以下、本発明にかかる実施例の半導体装置を図面を参照して詳細に説明する。なお、実施例は特許請求の範囲にかかる本発明を限定するものではなく、また、実施例において説明する構成の組み合わせのすべてが本発明の解決手段に必須とは限らない。

［半導体装置の構成］
図1により実施例の半導体装置の構成例を示す。図1において符号103-106は電源供給経路を示す。電源供給経路の配置は縦または横のみでも問題ないが、実施例においては半導体集積回路（以下、回路）の中央部で電圧降下が大きくなる影響を低減するため、縦横の格子状に電源供給経路を配置する。

電源供給経路103は基準の電源電圧VDDを供給し、電源供給経路104はVDDよりも高い電圧VDDHを供給する（VDDH＞VDD）。あるいは、電源供給経路104は基準の電源電圧VDDHを供給し、電源供給経路103はVDDHよりも低い電圧VDDを供給する（VDDH＞VDD）。

また、電源供給経路105はグラウンドに接続され、グラウンド電圧0Vに近い電源電圧VSS（≒0V）を供給し、電源供給経路106はVSSよりも低い電圧VSSHを供給する（VSSH＜VSS）。あるいは、電源供給経路106はグラウンドに接続され、グラウンド電圧0Vに近い電源電圧VSSH（≒0V）を供給し、電源供給経路106はVSSよりも高い電圧VSSを供給する（VSSH＜VSS）。

つまり、これら電源電圧はVDDH＞VDD≫VSS＞VSSHの関係を有し、例えば、VDDH=1.08V、VDD=1.0V、VSS=0V、VSSH=-0.1Vのように設定される。

論理回路部101は、複数の論理回路107で構成され、各論理回路107は互いに結線され、動作信号を伝達する。論理回路107の種類はとくに限定されないが、例えばインバータ回路、AND回路、NAND回路、フリップフロップ回路などが論理回路107として配置される。

クロック分配部102は、クロック信号を駆動するための複数のクロックバッファ回路108で構成され、各クロックバッファ回路108は互いに結線され、クロック信号を伝達する。クロック分配部102の配線の一部は、クロック信号を供給するために、論理回路部101に結線される。

実施例において、論理回路部101を構成する論理回路107、および、クロック分配部102を構成するクロックバッファ回路108は三次元型のトランジスタ（例えばFin型FET）で構成されている。

［三次元型のトランジスタによる回路構成］
図2によりFin型FETの電極を説明する。図2(a)はP型のMOSトランジスタ（以下、PMOSトランジスタ）の模式図を示し、Gpがゲート電極、Spがソース電極、Dpがドレイン電極に対応する。図2(b)はN型のMOSトランジスタ（以下、NMOSトランジスタ）の模式図を示し、Gnがゲート電極、Snがソース電極、Dnがドレイン電極に対応する。

Fin型FETにおいては、シリコン基板からバイアス電圧が供給されず、一方の側面のゲートが他方の側面のゲートのバイアスとして作用する。Fin型FETにおいては、さらに両面のゲートが短絡されている。そのため、PMOSトランジスタにおいては、符号201で示すように、ゲート電極Gpとバイアス電極が接続された模式図になる。同様に、NMOSトランジスタにおいては、符号202で示すように、ゲート電極Gnとバイアス電極が接続された模式図になる。

このように、Fin型FETはゲート電極とバイアス電極が接続されているため電源ノードから、直接、バイアスの電圧を制御することができない。このため、Fin型FETのCMOS回路でバイアスの電圧制御を実施する場合、TCMS (Threshold voltage Control through Multiple Supply voltages)という回路実装法が使用される。

●論理回路
図3により論理回路107の回路構成例を示す。図3はFin型FETで構成される回路にTCMSを適用する際の回路構成を示し、本実施例において、図3に示す回路構成は論理回路部101の論理回路107に適用される。なお、本実施例においては、論理回路107がバッファの例を示すが、NANDやNORをはじめとする他の論理ゲートも同様の回路構成を適用可能である。

図3に示すバッファ107は、PMOSトランジスタ303とNMOSトランジスタ304の相補型MOSによる入力側インバータ300と、PMOSトランジスタ305とNMOSトランジスタ306の相補型MOSによる出力側インバータ301を有す。なお、PMOSトランジスタ303とNMOSトランジスタ304は相補関係にあり、PMOSトランジスタ305とNMOSトランジスタ306は相補関係にある。また、信号入力部である入力側インバータ300の出力は、信号出力部である出力側インバータ301の入力に接続されている。

バッファ107は、電源幹線として、VDD電源幹線307と、VSS電源幹線309、VDDH電源幹線308、VSSH電源幹線310を有す。VDD電源幹線307は図1に示す電源供給経路103(VDD)に接続され、VDDH電源幹線308は図1に示す電源供給経路104(VDDH)に接続される。また、VSS電源幹線309は図1に示す電源供給経路105(VSS)に接続され、VSSH電源幹線310は図1に示す電源供給経路106(VSSH)に接続される。

このように、VDD電源幹線307とVDDH電源幹線308には正電位が印加されるが、VDDH電源幹線308にはVDD電源幹線307よりもバイアス分だけ高い電圧VDDHが印加される。また、VSS電源幹線309とVSSH電源幹線310には略グラウンド電位が印加されるが、VSSH電源幹線310にはVSS電源幹線309よりもバイアス分だけ低い電圧VSSHが印加される。

入力側インバータ300において、PMOSトランジスタ303のソース電極SpにはVDDH電源幹線308から電圧VDDHが印加され、NMOSトランジスタ304のソース電極SnにはVSSH電源幹線310から電圧VSSHが印加される。また、出力側インバータ301において、PMOSトランジスタ305のソース電極SpにはVDD電源幹線307から電圧VDDが印加され、NMOSトランジスタ304のソース電極SnにはVSS電源幹線309から電圧VSSが印加される。

このような電源構造(TCMS)をとることで、バッファ107の出力側インバータ301のバイアス状態を制御することができる。

つまり、図3に示す入力信号302がローレベルの場合、PMOSトランジスタ303のゲートがスイッチングし、NMOSトランジスタ306がフォワードバイアス状態になり、PMOSトランジスタ305がバックバイアス状態になる。このとき、NMOSトランジスタ306のオン電流が増し、PMOSトランジスタ305のバイアスの電圧はVDDH（＞VDD）になりPMOSトランジスタ305のリーク電流が減少する。

また、入力信号302がハイレベルの場合、NMOSトランジスタ304のゲートがスイッチングし、PMOSトランジスタ305がフォワードバイアス状態になり、NMOSトランジスタ306がバックバイアス状態になる。このとき、PMOSトランジスタ305のオン電流が増し、NMOSトランジスタ306のバイアスの電圧はVSSH（＜VSS）になりNMOSトランジスタ306のリーク電流が減少する。

論理回路107を図3に示す回路構成にすることにより、バイアスの電圧を制御して、消費電力を削減することができる。ただし、バックバイアスとフォアードバイアスがスイッチングの度に加わるため、トランジスタを流れる電流量がばらつき易く、信号波形の崩れを招く場合がある。

●クロックバッファ回路
図4によりクロックバッファ回路108の回路構成例を示す。図4はFin型FETで構成される回路にTCMSを適用しない場合の回路構成を示し、本実施例において、図4に示す回路構成はクロック分配部102のクロックバッファ回路108に適用される。

クロックバッファ回路108は、PMOSトランジスタ405とNMOSトランジスタ406の相補型MOSによる入力側インバータ404と、PMOSトランジスタ408とNMOSトランジスタ409の相補型MOSによる出力側インバータ407を有す。なお、PMOSトランジスタ40とNMOSトランジスタ406は相補関係にあり、PMOSトランジスタ408とNMOSトランジスタ409は相補関係にある。また、クロック入力部である入力側インバータ404の出力は、クロック出力部である出力側インバータ407の入力に接続されている。

クロックバッファ回路108は、図3におけるVDD電源幹線307とVDDH電源幹線308を短絡した電源ノード401と、図3におけるVSS電源幹線309とVSSH電源幹線310を短絡した電源ノード402を有する。電源ノード401は図1に示す電源供給経路103(VDD)に接続され、電源ノード402は図1に示す電源供給経路105(VSS)に接続される。

電源ノード401の接続先は、電源供給経路103(VDD)に限らず、電源供給経路104(VDDH)に接続されてもよい。ただし、すべてのクロックバッファ回路108の電源ノード401は、同じ電源供給経路へ接続される必要がある。つまり、一部のクロックバッファ回路108の電源ノード401が電源供給経路103(VDD)に接続され、その他のクロックバッファ回路108の電源ノード401が電源供給経路104(VDDH)に接続されることはない。

同様に、電源ノード402の接続先は、電源供給経路105(VSS)に限らず、電源供給経路106(VSSH)に接続されてもよい。ただし、すべてのクロックバッファ回路108の電源ノード402は、同じ電源供給経路へ接続される必要がある。つまり、一部のクロックバッファ回路108の電源ノード402が電源供給経路105(VSS)に接続され、その他のクロックバッファ回路108の電源ノード402が電源供給経路106(VSSH)に接続されることはない。

図4に示す回路構成のクロックバッファ回路108によれば、バイアスの電圧を制御することはできないが、トランジスタを流れる電流量のばらつきを抑えて、信号波形の崩れを防ぎ、クロックの信号波形を安定させることができる。

図3に示す回路構成の論理回路107と図4に示す回路構成のクロックバッファ回路108の組み合わせにより次の効果が得られる。つまり、Fin型FETなどの三次元型のトランジスタで構成される回路においても、クロックの信号波形の形状を保ち（崩れを防いで）動作性能を維持し、回路の動作時の電力および待機時の電力（消費電力）を削減することができる。

103 … VDD電源幹線、104 … VDDH電源幹線、105 … VSS電源幹線、106 … VSSH電源幹線、107 … 論理回路、108 … クロックバッファ回路

Claims

電源電圧VDDを供給する第一の電源幹線と、
前記電源電圧VDDよりも高い電源電圧VDDHを供給する第二の電源幹線と、
グラウンド電圧に近い電源電圧VSSを供給する第三の電源幹線と、
前記電源電圧VSSよりも低い電源電圧VSSHを供給する第四の電源幹線と、
前記第一から第四の電源幹線から電源が供給される論理回路と、
前記第一および第三の電源幹線、または、前記第二および第四の電源幹線から電源が供給されるクロックバッファ回路とを有する半導体装置。
前記論理回路は、
前記電源電圧VDDHが印加されるP型のトランジスタ、および、前記P型のトランジスタと相補関係を有し、前記電源電圧VSSHが印加されるN型のトランジスタによって構成される信号入力部と、
前記電源電圧VDDが印加されるP型のトランジスタ、および、前記P型のトランジスタと相補関係を有し、前記電源電圧VSSが印加されるN型のトランジスタによって構成される信号出力部とを有する請求項1に記載された半導体装置。
前記信号入力部の出力は、前記信号出力部の入力に接続されている請求項2に記載された半導体装置。
前記クロックバッファ回路は、
前記電源電圧VDDが印加されるP型のトランジスタ、および、前記P型のトランジスタと相補関係を有し、前記電源電圧VSSが印加されるN型のトランジスタによって構成されるクロック入力部と、
前記電源電圧VDDが印加されるP型のトランジスタ、および、前記P型のトランジスタと相補関係を有し、前記電源電圧VSSが印加されるN型のトランジスタによって構成されるクロック出力部とを有する請求項1から請求項3の何れか一項に記載された半導体装置。
前記クロックバッファ回路は、
前記電源電圧VDDHが印加されるP型のトランジスタ、および、前記P型のトランジスタと相補関係を有し、前記電源電圧VSSHが印加されるN型のトランジスタによって構成されるクロック入力部と、
前記電源電圧VDDHが印加されるP型のトランジスタ、および、前記P型のトランジスタと相補関係を有し、前記電源電圧VSSHが印加されるN型のトランジスタによって構成されるクロック出力部とを有する請求項1から請求項3の何れか一項に記載された半導体装置。
前記クロック入力部の出力は、前記クロック出力部の入力に接続されている請求項4または請求項5に記載された半導体装置。
前記トランジスタは三次元型のトランジスタである請求項2から請求項6の何れか一項に記載された半導体装置。
前記電源電圧はVDDH＞VDD≫VSS＞VSSHの関係を有する請求項1から請求項7の何れか一項に記載された半導体装置。