JP2016103803A - 半導体集積回路 - Google Patents

Abstract

【課題】 バイアス電位が制御された厳しい電気的ストレスと熱的ストレスに曝される素子に対して、性能低下を遅らせ故障を起きにくくすること。【解決手段】 ストレスの基準値を超過した状態、または、劣化の基準値を超過した状態を検出し、プレナー型ＦＥＴ、フィン型ＦＥＴなど、ＦＥＴの種類を問わずバイアス制御の状態とバイアス制御無しの状態をまとまった回路ブロック内で切り替えて、状況に合わせてバイアス制御の状態を解除する。【選択図】 図１

Description

本発明は、熱的ストレスや電気的ストレスに曝される半導体集積回路内部の回路素子の劣化防止に関する。

半導体集積回路の微細化に伴い回路素子に対する信頼性の重要度が高まってきている。

経時的絶縁破壊やホットキャリアなどの従来からの劣化現象は、微細化に伴う電流密度の上昇に加え、基準電位よりもやや高い電圧でトランジスタを駆動するオーバードライブの状態で使用されることがあり、回路素子へのストレスが増す傾向にある。

こうした劣化現象に加え、微細化にともない特定のバイアス条件と温度条件で起こるＢＴＩ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）と呼ばれる劣化現象が起きるようになった。特にＰＭＯＳ−ＦＥＴ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下、単にＰＭＯＳと表記）のＮＢＴＩ（Ｎｅｇａｔｉｖｅ ＢＴＩ）による性能劣化が問題となっている。この現象では、ゲート電極に対し基板の電位が負の状態でチップの温度が上昇すると、ＰＭＯＳ−ＦＥＴの閾値電圧の絶対値が徐々に大きくなりトランジスタのオン電流と閾値電圧が変動する。負バイアスが印加されない状態では変動した特性が急速に回復するが、負バイアスが印加された状態では、トランジスタの動作にかかわらず素子劣化が進行する。このためＰＭＯＳのスイッチング動作の速度が低下する。また、ＮＢＴＩ程ではないが、ＮＭＯＳ−ＦＥＴ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下、単にＮＭＯＳと表記）でも同様の劣化現象がおこる。この現象は正バイアス制御の状態で起こるためＰＢＴＩ（Ｐｏｓｉｔｉｖｅ ＢＴＩ）と呼ばれ、ＮＭＯＳの動作速度に影響する。

また、今後、プレナー型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）から３次元立体型ＦＥＴ、特にフィン型ＦＥＴにデバイスが移行する。フィン型ＦＥＴでは、トランジスタ１つ当たりのゲート面積が広くなり、かつ、ゲートチャネルに流れる電流が増加するため、経時的絶縁破壊やホットキャリアによる劣化に影響する電気的ストレスが増す。また、フィン型ＦＥＴでは３次元のフィン状に突き出た立体形状のためシリコン基板との接触面が小さく、かつ、絶縁素材で遮断されているためプレナー型ＦＥＴに比べて放熱性が低下する問題がある。電流の増加による自己発熱の増加と放熱性の低下のため、フィン型ＦＥＴは素子の温度が上がり易く、ＮＢＴＩの劣化に影響する熱的ストレスと電気的ストレスの両方が増す傾向にある。

また、性能向上や電力抑制の目的で基板のバイアス電位を制御することが従来から行われている。単に順バイアスを用いた場合でも、基準バイアスで駆動される場合よりも電流量の増加は増加するので、電気的ストレスは増す傾向にある。また、このような基板のバイアス電位を制御するケースでは、ＮＢＴＩを誘発させる長期間の高温の負バイアスの状態、或は、ＰＢＴＩを誘発させる長期間の高温の順バイアスの状態が比較的発生し易く、素子のストレスを増す一因となり得る。

以上のように、素子の微細化と応用形態の多様化で素子の受けるストレスが増す傾向にある。ＰＭＯＳやＮＭＯＳの劣化がＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路全体の性能劣化や故障として検出される。

従来の劣化問題の対策として、例えば特許文献１では、半導体集積回路内の複数の回路ブロックの近くに複数のリングオシレータを配置し、遅延時間を測定することにより、回路ブロック内の素子の経年劣化を早期に判定する方法が提案されている。この方法によると判定した結果は、プロセサの処理の入れ替えに利用して経年劣化の影響が処理性能に及ばない方法が紹介されている。

特開２０１３−８８３９４号公報

しかしながら、マルチコアプロセサのように等価回路のない系では、連続的に厳しいストレス下での動作を続ける必要があり経年劣化を避けることができない。また、フィン型ＦＥＴに対してバイアス電位を制御するような特に厳しいストレスに曝される素子の性能低下や故障を直接的に回避することはできない。

本発明は上記の課題に鑑みてなされたものであり、バイアス電位が制御され厳しい電気的ストレスと熱的ストレスに曝される素子に対して、性能低下を遅らせ故障を起きにくくすること半導体集積回路を提供することを目的とする。

本発明にかかる半導体集積回路は、以下の構成を備える。即ち、ＰＭＯＳのソースに接続する第一の正電位を印加する第一の正電源ノード（１０１）と、ＮＭＯＳのソースに接続する第一の負電位を印加する第一の負電源ノード（１０２）と、前記第一の正電源ノードと前記第一の負電源ノードに接続する第一のＣＭＯＳ回路（１０３）と、前記第一の正電位より電位が高く前記第一のＣＭＯＳ回路の正のバイアス電位を供給する第二の正電源ノード（１０４）と、前記第一の負電位より電位が低く前記第一のＣＭＯＳ回路の負のバイアス電位を供給する第二の負電源ノード（１０５）と、前記第一のＣＭＯＳ回路を用いて構成する回路を含む回路ブロック（１０６）、を有する半導体集積回路（１００）であり、前記回路ブロック（１０６）内の前記第一のＣＭＯＳ回路の状態を判定する状態判定手段（１０７）と、前記第一のＣＭＯＳ回路の正のバイアス電位を伝える正バイアスノード（１０８）には、前記第一の正電源ノード（１０１）と前記第二の正電源ノード（１０４）の接続を切り替える正電源切り替え手段（１０９）と、前記第一のＣＭＯＳ回路の負のバイアス電位を伝える負バイアスノード（１１０）には、前記第一の負電源ノード（１０２）と前記第二の負電源ノード（１０５）の接続を切り替える負電源切り替え手段（１１１）と、を備え、前記状態判定手段（１０７）からの指示により、前記正電源切り替え手段（１０９）は、前記第一の正電源ノード（１０１）と前記第二の正電源ノード（１０４）の前記正バイアスノード（１０８）への接続を切り替え、前記負電源切り替え手段（１１１）は、前記第一の負電源ノード（１０２）と前記第二の負電源ノード（１０５）の前記負バイアスノード（１１０）への接続を切り替えることを特徴とする半導体集積回路を用いる。

本発明によれば、バイアス電位が制御された厳しい電気的ストレスと熱的ストレスに曝される素子に対して、性能低下を遅らせ故障を起きにくくすることができる。

第一の実施形態における半導体集積回路の図である。 第一の実施形態におけるバッファ回路の図である。 回路ブロックの周辺と内部の構成部品の配置例の図である。 第一の実施形態にかかる状態判定部の処理例の図である。 第一の実施形態にかかる状態判定部の構成例の図である。 第二の実施形態にかかる状態判定部の処理例の図である。 第二の実施形態にかかる状態判定部の構成例の図である。 第三の実施形態にかかる実施形態を適用した半導体集積回路の図である。 第三の実施形態を適用した半導体集積回路の図である。 ４端子のＰＭＯＳとＮＭＯＳの電極を示した図である。 フィン型のＰＭＯＳとＮＭＯＳの電極を示した図である。 従来の単一電源で駆動されるフィン型ＦＥＴで構成されたバッファの図である。 ２電源により駆動されバイアス効果を利用したフィン型ＦＥＴで構成されたバッファの図である。 バイアス電源を独立に持つタイプのＭＯＳ−ＦＥＴで構成されたバッファの図である。

一般にプレナー型ＦＥＴは、ゲート、ソース、ドレイン、バイアスの４端子がある。この様子を図１０に示す。図１０の（ａ）はプレナー型ＦＥＴのＰＭＯＳの模式図を示しており、Ｇｐ、Ｓｐ、Ｄｐ、Ｂｐが、各々ゲート、ソース、ドレイン、バイアスの電極に対応する。（ｂ）はプレナー型ＦＥＴのＮＭＯＳの模式図を示しており、Ｇｎ、Ｓｎ、Ｄｎ、Ｂｎが、各々ゲート、ソース、ドレイン、バイアスの電極に対応する。プレナー型ＦＥＴでは、バイアス電極はシリコン基板上にソースとドレインを囲むウェルに対してバイアスとして作用する電位を与える部位を設けることによって形成される。通常、プレナー型ＦＥＴではバイアス電極は、トランジスタ単体で見た場合、ゲート、ソース、ドレインのどの電極とも独立して存在しており、基本的にバイアス電位はこれら他の電極とは独立に変えることが出来る。

図１４にプレナー型ＦＥＴで構成したＣＭＯＳ回路の従来例として、バイアス電位の制御を行う場合のプレナー型ＦＥＴにより、バッファを形成した場合の回路図を示す。図１４では、ＰＭＯＳのソースに印加される電位Ｖｄｄを与える第一の正電源ノード１２１と、ＮＭＯＳのソースに印加される電位Ｖｓｓを与える第一の負電源ノード１２２が存在する。これら出力ノードを駆動する電源とは別にＰＭＯＳのバイアス電位ＶｄｄＨを印加する第二の正電源ノード１３１と、ＮＭＯＳのバイアス電位ＶｓｓＨを印加する第二の負電源ノード１３２が存在する。ＰＭＯＳ１４１、および、１４４では、ソースは第一の正電源ノード１２１に接続され、バイアスは第二の正電源ノード１３１に接続されている。ＮＭＯＳ１４２、および、１４５では、ソースは第一の負電源ノード１２２に接続され、バイアスは第二の負電源ノード１３２に接続されている。ＰＭＯＳ１４１とＮＭＯＳ１４２はゲートとドレインのノードを各々共有し出力側のインバータ１４３を形成する。また、ＰＭＯＳ１４４とＮＭＯＳ１４５はゲートとドレインのノードを各々共有し入力側のインバータ１４６を形成する。インバータ１４６の出力ノードとインバータ１４３の入力ノードを接続することにより、バッファを形成する。

また、図１４のような電源供給の方法は、ＮＡＮＤ、ＮＯＲ、フリップフロップなどの他のＣＭＯＳ論理回路でも同様に行うことが可能で、それら他のＣＭＯＳ論理回路に対しても駆動電源供給とバイアス電源を分割して供給することができる。

従来例として図１４に記載に示したバッファは、出力ノードを駆動する電位Ｖｄｄ、及び、Ｖｓｓと、バイアス電位ＶｄｄＨ、及び、ＶｓｓＨが各々別々の電位を与えることが出来る構造であり、必要な応答性や電力に合わせてバイアス電位を設定する。高速動作させる場合はオン状態の電流が多くなるフォワードバイアス制御の状態で駆動し、リーク電力を減らす場合はネガティブバイアス制御の状態にする。

しかしながら、高速動作させた場合は、経時的絶縁破壊やホットキャリアの劣化が進み易く、高温でネガティブバイアス制御の状態が続けばＮＢＴＩが進み易くなる。このようなバイアス電位の制御は、素子に対してより厳しい動作環境を課していると言える。

こうした状況に加え、今後、微細化と性能向上のため、デバイスがプレナー型からフィン型ＦＥＴに移行することによる影響が懸念される。フィン型ＦＥＴでは、フィン状に形成されたゲートとこれに直行するように形成されたソース、ドレインにより、フィン状のチャネル上面だけでなく側面もチャネルを形成する三次元構造を持つ。ソース、ドレイン、チャネル部分は、シリコン基板とは絶縁層で絶縁されており、プレナー型ＦＥＴのようなウェルを通じたバイアス電位の制御は行わない。しかしながら、フィン状に形成された薄いチャネル部分を取り巻くようにゲートが設けられるため、一方の側面のチャネルに対するゲートが他方の側面のチャネルに対するバイアスとして作用する。さらに、一方の側面のゲートと他方の側面のゲートはフィン状のチャネル上面で繋がっている。

図１１に、前記で述べたフィン型ＦＥＴの模式図を示す。図１１の（ａ）は、フィン型ＦＥＴのＰＭＯＳの模式図を示しており、Ｇｐ、Ｓｐ、Ｄｐが、各々ゲート、ソース、ドレインの電極に対応する。フィン型ＦＥＴでは、シリコン基板からバイアス電圧は供給されず、一方の側面のゲートが他方の側面のゲートのバイアスとして作用し、かつ、両面のゲートが短絡されているため、ゲートＧｐとバイアス電極が繋がった模式図を使う。

図１１の（ｂ）はフィン型ＦＥＴのＮＭＯＳの模式図を示しており、Ｇｎ、Ｓｎ、Ｄｎが、各々ゲート、ソース、ドレインの電極に対応する。（ａ）と同様に、ゲートＧｎとバイアス電極が繋がった模式図を使う。

図１２は、既存のフィン型ＦＥＴでバッファを構成した例を示す。図１４に対し図１２では、第一の正電源ノード１２１と、第一の負電源ノード１２２が存在し、二つのインバータ１２５、１２８によりバッファを形成するのは同じである。しかし、プレナー型ＦＥＴと違いフィン型ＦＥＴのＰＭＯＳ１２３とＰＭＯＳ１２６とＮＭＯＳ１２４とＮＭＯＳ１２７の各々ゲートとバイアスが短絡されているため、第二の正電源ノードと第二の負電源ノードからバイアス電位を制御することはできない。また、図１４ではバッファを例に挙げたがＮＡＮＤ、ＮＯＲ、フリップフロップなどのバッファ以外のＣＭＯＳ論理回路でも、フィン型ＦＥＴを使う限りバイアス電位を直接制御することが出来ないのは同様である。

このため、フィン型ＦＥＴのＣＭＯＳ回路でバイアス電位の制御を実施する場合、ＴＣＭＳ（Ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ ｔｈｒｏｕｇｈ Ｍｕｌｔｉｐｌｅ Ｓｕｐｐｌｙ ｖｏｌｔａｇｅｓ）という回路実装法を用いる。

図１３は、ＴＣＭＳを用いて構成した既存のバッファを示している。図１２に対し図１３では、ＰＭＯＳ１２６とＮＭＯＳ１２７のソースに印加する電位が異なる。第二の正電源ノード１３１は、第一の正電源ノード１２１よりもバイアス分だけ高い電位ＶｄｄＨであり、第二の負電源ノード１３２は、第一の負電源ノード１２２よりもバイアス分だけ低い電位ＶｓｓＨである。

このような電源構造を取ることで、バッファの出力側インバータのバイアス制御の状態を制御することができる。すなわち、図１３の入力ＶｉｎがＬｏｗレベルの入力を検出した場合、ＰＭＯＳ１２６のゲートがスイッチングし、ＮＭＯＳ１２４がフォワードバイアス制御の状態となり、ＰＭＯＳ１２３がネガティブバイアス制御の状態になる。このとき、ＮＭＯＳ１２４のオン電流が増し、ＰＭＯＳ１２３のリーク電流が減少する。また、図１３の入力ＶｉｎがＨｉｇｈレベルの入力を検出した場合、ＮＭＯＳ１２７のゲートがスイッチングし、ＰＭＯＳ１２３がフォワードバイアス制御の状態となり、ＮＭＯＳ１２４がネガティブバイアス制御の状態になる。このとき、ＰＭＯＳ１２３のオン電流が増し、ＮＭＯＳ１２４のリーク電流が減少する。

フィン型ＦＥＴは、一般にバイアス制御なしの状態でもプレナー型ＦＥＴよりもオン電流の密度が高く、温度上昇し易い構造になっている。これに加えて、前述のようなＴＣＭＳの実装法を取ることで、更に、オン電流の増加によりホットキャリアの影響を受けやすくなり、また高温のＰＭＯＳがネガティブバイアス制御の状態で動作する状況が続けばＮＢＴＩの影響を受け易くなる。

以上のように、ＣＭＯＳ回路ではデバイスの種類を問わずバイアス電位を制御することで素子に対するストレスが増す。以下では、このような素子の劣化のストレスを軽減するための本発明の実施形態について、図を参照しながら実施形態を説明する。

［実施形態１］
本発明の第一の実施形態として、素子のストレス状態の検出をトリガにバイアス電位を制御する方法を以下に図を用いて説明する。

図１は、本発明の第一の実施形態の半導体集積回路を示しており、フィン型ＦＥＴを用いた半導体集積回路に対しＴＣＭＳの方式によりバイアス電位が制御される場合の実施形態を示している。すなわち、図１では、半導体集積回路１００内に回路ブロック１０６が存在し、回路ブロック１０６内に第一のＣＭＯＳ回路群１０３と第二のＣＭＯＳ回路群１１２が存在する。第一のＣＭＯＳ回路群１０３は、第一の正電源ノード１０１、および、第一の負電源ノード１０２と直接接続されており、第一の正電位Ｖｄｄと第一の負電位Ｖｓｓによって駆動される。正電源切り替え部１０９は、電位Ｖｄｄの第一の正電源ノード１０１と電位Ｖｄｄよりもバイアス電位分だけ高い電位ＶｄｄＨの第二の正電源ノード１０４を選択し、正バイアスノード１０８を通じて第二のＣＭＯＳ回路群１１２を駆動する。負電源切り替え部１１１は、電位Ｖｓｓの第一の負電源ノード１０２と電位Ｖｓｓよりもバイアス電位分だけ低い電位ＶｓｓＨの第二の負電源ノード１０５を選択し、負バイアスノード１１０を通じて第二のＣＭＯＳ回路群１１２を駆動する。バイアス制御の状態は第二のＣＭＯＳ回路の出力ノード１１３が示す電位を通じて第一のＣＭＯＳ回路群１０３に伝わる。

バイアス電位ＶｄｄＨならびにＶｓｓＨは第二のＣＭＯＳ回路群１１２を経由し、第二のＣＭＯＳ回路の出力ノード１１３によって第一のＣＭＯＳ回路群１０３に伝わる。ＴＣＭＳの方式では、バイアス電位はオン状態の素子に対してはフォワードバイアスとして、オフ状態の素子に対してはバックバイアスとして作用する。このとき、状態判定部１０７は、素子に掛けられているストレスの状態を判定して、ストレス軽減の措置を取るべきと判断したときには正電源切り替え部１０９と負電源切り替え部１１１にストレス軽減のためにバイアス制御の中止を指示する。

図２は、図１に記載の半導体集積回路の取りだしたバッファの構造の例を示している。すなわち、図２において、第一のＣＭＯＳ回路群１０３に属する出力側インバータ２０１と第二のＣＭＯＳ回路群１１２に属する入力側インバータ２０２の２段のインバータにより構成されている。インバータ２０２の出力信号は、第二のＣＭＯＳ回路の信号ノードの一つとしてインバータ２０１の入力信号、兼、内部のＰＭＯＳとＮＭＯＳのバイアスとして作用する。

また、図２において、正電源切り替え部１０９、および、負電源切り替え部１１１は、図１の状態判定部から送られる電源スイッチの制御信号、つまり、図２におけるＥＮ＿Ｂｉａｓでバイアス制御の状態を制御する。図２では、ＥＮ＿ＢｉａｓがＨｉｇｈ状態のとき、正バイアスノード１０８の電位はＶｄｄＨとなり、負バイアスノード１１０の電位はＶｓｓＨとなる。バイアス制御の状態はインバータ２０２からインバータの出力ノード１１３を通じてインバータ２０１に伝わる。また、ＥＮ＿ＢｉａｓがＬｏｗ状態のとき、正バイアスノード１０８の電位はＶｄｄとなり、負バイアスノード１１０の電位はＶｓｓとなって、バイアス制御が解除された状態がインバータ２０２からインバータの出力ノード１１３を通じてインバータ２０１に伝わる。

なお、図２の例では、電源切り替え部１０９、１１１にはＰＭＯＳとインバータ、或は、ＮＭＯＳとインバータで構成しているが、同様の機能を持つものであれば異なる構成のものを用いても良い。

図３は、本発明の第一の実施形態の半導体集積回路上に図１の構成を実装した状態を示している。

図３の（ａ）は半導体集積回路上に回路ブロックと正電源切り替え部と負電源切り替え部の実装例を示している。すなわち、図３では、半導体集積回路１００の内部に回路ブロック１０６が存在し、これを囲むように複数の電源スイッチで構成した正電源切り替え部１０９と負電源切り替え部１１１を配置した例を示している。

なお、正電源切り替え部１０９と負電源切り替え部１１１は必ずしも回路ブロック１０６を囲む形状でなくともよい。第二のＣＭＯＳ回路群１０２に属するＣＭＯＳ回路が正電源と負電源を切り替えられる構造になっていれば、離散的に配置されていてもかまわない。例えば、第二のＣＭＯＳ回路群に属する個々のＣＭＯＳ回路、或は、ＣＭＯＳ回路の幾つかをまとめた単位で正電源と負電源を切り替える実装方式であってもよい。

また、図１に示した状態判定部１０７の配置位置は、回路ブロック１０６の外部に実装されていても良いし、内部に実装されていても良く、また、外部と内部に分割して実装されていてもかまわない。

また、電源切り替え対象となる回路ブロック１０６と正電源切り替え部１０９と負電源切り替え部１１１、及び、状態判定部１０７からなる構成は、半導体集積回路１００の中に複数あっても良い。

次に、図３の（ｂ）は、図３の（ａ）の回路ブロック内のＣＭＯＳ回路内部のある領域の配置を拡大した様子を示している。図３の（ｂ）に示す通り、回路ブロック１０６の内部は、第一のＣＭＯＳ回路群１０３と第二のＣＭＯＳ回路群１１２が混在して配置されている。また、図３の（ｂ）は図２のバッファを含んでおり、インバータ２０２とインバータ２０１が配置されている様子を示している。ＴＣＭＳの方式により実装された回路は、このインバータ２０２とインバータ２０１のように、第二のＣＭＯＳ回路群側を入力とし第一の回路群を出力側としてこの間が近接して配置されることが望ましい。このため、図３の（ｂ）では、インバータ２０１、インバータ２０２は別々のセルとして配置されている様子を示しているが、第一のＣＭＯＳ回路群に属する回路と第二のＣＭＯＳ回路群に属する回路を一つのセルとして構成して配置を行ってもかまわない。

図４は、第一の実施形態の半導体集積回路における状態判定部の動作の一例を示すものであり、素子へのストレスの状態を判定する例を示している。

図１の状態判定手段１０７が素子のストレスを判定する動作の例として、図４では、まずステップＳ４０１でストレス状態に関する情報を取得する。ここでストレス状態の指標には、時間、温度、周波数、電圧、電流など素子の状態を直接的、または、間接的に示すものを単一、または、複合的に用いる。次に、ステップＳ４０１で取得したストレス状態の情報が基準値を超えているかどうかをステップＳ４０２で判定する。ステップＳ４０２でストレス状態の情報が基準値を超えていいなかった場合、ステップＳ４０４のバイアス指示によりバイアス制御の状態を維持するための手続きを行う。ステップＳ４０２でストレス状態の情報が基準値を超えていた場合、ステップ４０３の手続きを実行し、図１の状態判定手段１０７はバイアス制御無しの状態に移行するよう正電源切り替え部１０９と負電源切り替え部１１１にノンバイアス指示を送る。この際、回路ブロック１０６の動作速度を落とす必要がある場合は、同様の手続きでクロック制御部や他の関連する回路ブロックへの動作速度の低下に必要な指示を送る。次に、ステップＳ４０５ではストレス判定を終了するかどうかを決める。ストレス判定を終了する場合はそのまま終了となるが、ストレス判定を終了しない場合は、再度、ステップＳ４０１に戻り、ストレス判定を継続する。以上のような動作により、ストレス状態の基準値を超えている期間だけバイアス制御無しの状態で動作を行い、ストレスの基準値を割り込んだ場合に再度バイアス指示を解除することができる。

なお、ストレス状態の検出手続きの例として図４を示したが、ストレス状態の検出手続きはこの手続きのみに限定されるものではなく、類似の手続きで置換えが可能である。また、ストレス状態の基準値として、超過する場合の基準値と割り込む場合の基準値を敢えて同一のものとはせず、別々に設定するなどの方法を用いても良い。

図５は、第一の実施形態の半導体集積回路におけるストレス判定による状態判定部の構成例を示すものである。

図５の（ａ）は、タイマと温度センサにより、時間幅と温度によりストレス状態を検出する例を示している。図５の（ａ）では、図１の状態判定手段１０７はタイマ５０１、ストレス判定部５０２、温度センサ５０３により構成されている。図４に示したストレス判定の手続きは主にストレス判定部５０２で実行される。図５の（ａ）では、判定指示として判定の基準値、判定の開始指示、判定の回数などが受け渡され、電源制御指示としてバイアス制御の状態か、バイアス制御無しの状態かの指示を出力する。例えば、本構成例では、判定指示を受け３つある温度センサ５０３のうち一つがストレス状態の基準温度を超えた段階で、タイマ５０１をスタートさせる。そして、温度の基準値を超えた状態の下、バイアス制御の状態での動作が許容できる時間間隔を超えたとき、ストレス状態が基準値を超過したと判定して電源制御指示を図１の正電源切り替え部１０９と負電源切り替え部１１１に送る。オン電流を絞り込んだり、動作そのものを遅くしたりするなどの手段で、例えば温度が基準値を割り込んだ時はストレス状態が解消した旨、電源制御指示を図１の正電源切り替え部１０９と負電源切り替え部１１１に送る。なお、本構成例ではタイマは１つの例を示したが、タイマは複数備えていてもかまわないし、温度センサは３つ記載しているが温度センサの数に特に制限はない。

図５の（ｂ）は、タイマと電流モニタにより、時間幅と電流によりストレス状態を検出する例を示している。図５の（ｂ）では、図１の状態判定手段１０７はタイマ５０１、ストレス判定部５０２、電流モニタ５０４により構成されている。図４に示したストレス判定の手続きは図５の（ａ）同様、主にストレス判定部５０２で実行される。図５の（ｂ）でも、判定指示として判定の基準値、判定の開始指示、判定の回数などが受け渡され、電源制御指示としてバイアス制御の状態か、バイアス制御無しの状態かの指示を出力する。例えば、本構成例では、判定指示を受け３つある電流モニタ５０４のうち一つがストレス状態の基準電流を超えた段階で、タイマ５０１をスタートさせる。そして、次に電流の基準値を超えた状態の下、バイアス制御の状態での動作が許容できる時間間隔を超えたとき、ストレス状態が基準値を超過したと判定して電源制御指示を図１の正電源切り替え部１０９と負電源切り替え部１１１に送る。なお、本構成例でもタイマは１つの例を示したが、タイマは複数備えていてもかまわないし、電流モニタも３つ記載しているが温度センサの数に特に制限はない。

なお、図５ではストレス状態の検出方法として２種類の例を示したが、ストレス状態の検出方法はこれらに限定されるものではなく、これらの組み合わせであったり、他の方法を用いたりしてもかまわない。

以上のように、第一の実施形態によるとＴＣＭＳの方法で実装された回路に対して、素子にストレスが掛っている状態ではバイアスがかからないようにして、バイアス制御に纏わる素子の劣化を軽減することが出来る。

［実施形態２］
第二の実施形態は、第一の実施形態の半導体集積回路である図１と同様の全体構成をとり、図１の状態判定部１０７が素子のストレス状態の検出ではなく、劣化状態の検出をトリガにバイアス電位を制御するものである。

図６は、第二の実施形態の半導体集積回路における状態判定手段の動作の一例を示すものであり、素子の劣化状態を判定する例を示している。

図１の状態判定手段１０７が素子の劣化を判定する動作の例として、図６では、まずステップＳ６０１で劣化状態に関する情報を取得する。ここで劣化状態の指標には、時間、温度、周波数、電圧、電流など素子の状態を直接的、または、間接的に示すものを単一、または、複合的に用いる。次に、ステップＳ６０１で取得した劣化状態の情報が基準値を超えているかどうかをステップＳ６０２で判定する。ステップＳ６０２で劣化状態の情報が基準値を超えていた場合、ステップＳ６０３の手続きを実行し、図１の状態判定手段１０７はバイアス制御無しの状態に移行するよう正電源切り替え部１０９と負電源切り替え部１１１にノンバイアス指示を送る。この際、回路ブロック１０６の動作速度を落とす必要がある場合は、同様の手続きでクロック制御部や他の関連する回路ブロックへの動作速度の低下に必要な指示を送る。ステップＳ６０２で劣化状態の情報が基準値を超えていいなかった場合、ステップ６０３をスキップする。次に、ステップＳ６０４では劣化判定を終了するかどうかを決める。ストレス判定を終了する場合はそのまま終了となるが、劣化判定を終了しない場合は、再度、ステップＳ６０１に戻り、ストレス判定を継続する。以上のような動作により、一度、劣化状態の基準値を超えてしまった場合、バイアス制御無しの状態のみで動作を行うよう指示することができる。

なお、劣化状態の検出手続きの例として図６を示したが、劣化状態の検出手続きはこの手続きのみに限定されるものではない。また、劣化状態の基準値として、超過する場合の基準値と割り込む場合の基準値を別々に設定するなどの方法を用いても良い。

図７は、第一の実施形態の半導体集積回路における状態判定手段の構成例を示すものである。

図７の（ａ）は、タイマと温度センサにより、ストレス状態となる温度とその状態の累積時間で劣化状態を検出する例を示している。

図７の（ａ）では、図１の状態判定手段１０７はタイマ５０１、劣化判定部７０１、温度センサ５０３により構成されている。図６に示した劣化判定の手続きは主に劣化判定部７０１で実行される。図７の（ａ）では、判定指示として判定の基準値、判定の開始指示、判定の回数などが受け渡され、電源制御指示としてバイアス制御の状態か、バイアス制御無しの状態かの指示を出力する。例えば、本構成例では、判定指示を受け３つある温度センサ５０３のうち一つがストレス状態の基準温度を超えた時点でタイマ５０１をスタートさせる。そして、ストレス状態の基準温度を割り込んだ時点でタイマ５０１をストップさせ、温度の基準値を超えた状態の下、バイアスが制御された状態で動作している累積時間を記録する。記録手段は状態判定部１０７の内部に合っても良いし外部に存在してもかまわない。ストレス状態の累積時間が劣化判定の基準値を超過したとき、劣化を検出したと判定して、電源制御指示を図１の正電源切り替え部１０９と負電源切り替え部１１１に送りバイアス制御の状態を解除する。なお、本構成例ではタイマは１つの例を示したが、タイマは複数備えていてもかまわないし、温度センサは３つ記載しているが温度センサの数に特に制限はない。

図７の（ｂ）は、タイマとリングオシレータにより、劣化状態を検出する例を示している。

図７の（ｂ）では、図１の状態判定手段１０７は劣化判定部７０１、リングオシレータ７０２により構成されている。図６に示した劣化判定の手続きは主に劣化判定部７０１で実行される。図７の（ｂ）でも、判定指示として判定の基準値、判定の開始指示、判定の回数などが受け渡され、電源制御指示としてバイアス制御の状態か、バイアス制御無しの状態かの指示を出力する。本構成例では、例えば、判定指示を受け３つあるリングオシレータ７０２のうち一つが劣化状態を検出した時点で、電源制御指示を図１の正電源切り替え部１０９と負電源切り替え部１１１に送りバイアス制御の状態を解除する。なお、本構成例ではリングオシレータ７０２は３つ記載しているが温度センサの数に特に制限はない。また、リングオシレータ７０２は、主に動作条件の厳しい第一のＣＭＯＳ回路群１０３に属する素子の劣化を検出するのが望ましいため、ＴＣＭＳの実装法により作成され、回路ブロック１０６内部に実装されるのが望ましい。

なお、図６では劣化状態の検出方法として２種類の例を示したが、劣化状態の検出方法はこれらに限定されるものではなく、これらの組み合わせであったり、他の方法を用いたりしてもかまわない。

［実施形態３］
第三の実施形態は、第一の実施形態の半導体集積回路である図１がＴＣＭＳの形態のバイアス電位制御であるのに対し、同様の方式をプレナー型ＦＥＴのようなバイアス電位がＣＭＯＳ回路のバイアス電極に直接印加されるにも適用したものである。

図８は、第三の実施形態の半導体集積回路を示している。図８では、回路ブロック１０６の内部の第一のＣＭＯＳ回路群１０３に対して正バイアスノード１０８と負バイアスノード１１０から直接バイアス電位が与えられているところが第一の実施形態の図１と異なっており、他は同様の構成である。この構成を取ることにより、バイアス電位を直接制御するようなＣＭＯＳ回路に対してもバイアス制御の状態とバイアス制御無しの状態をスイッチで仕切られた単位ごとに集中的に切り替えることが可能になる。

図９は、図８の構成から取りだしたバッファ構造を示している。図９では、回路ブロック１０６の内部の出力側インバータ２０３と入力側インバータ２０４のＰＭＯＳとＮＭＯＳの各々に直接バイアス電位を与える構造になっているところが、第一の実施形態の図２と異なっており、他は同様の構成である。正電源切り替え部１０９、および、負電源切り替え部１１１の動作も、図２と同様、ＥＮ＿Ｂｉａｓによってバイアス制御の状態とバイアス制御無しの状態を切り替える。

図９のバイアス制御の状態の制御信号ＥＮ＿Ｂｉａｓは、第一の実施形態におけるストレス状態が基準を超えたことを示す情報であったり、第二の実施形態における劣化状態が基準を超えたことを示す情報であったりする。

本実施形態を取ることによって、単に本実施形態が半導体集積回路上に単独で存在するのみでなく、同一の回路ブロック内に、第一の実施形態、および、第二の実施形態とのあらゆる形態の混在が可能になる。

１００ 半導体集積回路
１０１ 第一の正電源ノード
１０２ 第一の負電源ノード
１０３ 第一のＣＭＯＳ回路群
１０４ 第二の正電源ノード
１０５ 第二の負電源ノード
１０６ 回路ブロック
１０７ 状態判定部
１０８ 正バイアスノード
１０９ 正電源切り替え部
１１０ 負バイアスノード
１１１ 負電源切り替え部
１１２ 第二のＣＭＯＳ回路群
１１３ 第二のＣＭＯＳ回路の出力ノード
１２１ 第一の正電源ノード
１２２ 第一の負電源ノード
１２３ ＰＭＯＳ
１２４ ＮＭＯＳ
１２５ インバータ
１２６ ＰＭＯＳ
１２７ ＮＭＯＳ
１２８ インバータ
１３１ 第二の正電源ノード
１３２ 第二の負電源ノード
１４１ ＰＭＯＳ
１４２ ＮＭＯＳ
１４３ インバータ
１４４ ＰＭＯＳ
１４５ ＮＭＯＳ
１４６ インバータ
２０１ インバータ
２０２ インバータ
２０３ インバータ
２０４ インバータ
３０１ 回路ブロック内部の一領域
５０１ タイマ
５０２ ストレス判定部
５０３ 温度センサ
５０４ 電流モニタ
７０１ 劣化判定部
７０２ リングオシレータ
６０１ 電流モニタ
８０１ 劣化判定部
９０１ リングオシレータ

Claims (4)

1. ＰＭＯＳのソースに接続する第一の正電位を印加する第一の正電源ノードと
   ＮＭＯＳのソースに接続する第一の負電位を印加する第一の負電源ノードと
   前記第一の正電源ノードと前記第一の負電源ノードに接続する第一のＣＭＯＳ回路と
   前記第一の正電位より電位が高く前記第一のＣＭＯＳ回路の正のバイアス電位を供給する第二の正電源ノードと
   前記第一の負電位より電位が低く前記第一のＣＭＯＳ回路の負のバイアス電位を供給する第二の負電源ノードと
   前記第一のＣＭＯＳ回路を用いて構成する回路を含む回路ブロックを有する半導体集積回路であり、
   前記回路ブロック内の前記第一のＣＭＯＳ回路の状態を判定する状態判定手段と
   前記第一のＣＭＯＳ回路の正のバイアス電位を伝える正バイアスノードには、前記第一の正電源ノードと前記第二の正電源ノードの接続を切り替える正電源切り替え手段と
   前記第一のＣＭＯＳ回路の負のバイアス電位を伝える負バイアスノードには、前記第一の負電源ノードと前記第二の負電源ノードの接続を切り替える負電源切り替え手段と
   を備え、
   前記状態判定手段からの指示により、前記正電源切り替え手段は、前記第一の正電源ノードと前記第二の正電源ノードの前記正バイアスノードへの接続を切り替え、
   前記負電源切り替え手段は、前記第一の負電源ノードと前記第二の負電源ノードの前記負バイアスノードへの接続を切り替える
   ことを特徴とする集積回路。
2. 前記回路ブロックの内部に前記正バイアスノードをＰＭＯＳのソースに接続し前記負バイアスノードをＮＭＯＳのソースに接続する第二のＣＭＯＳ回路をさらに備え、
   前記第二のＣＭＯＳ回路の出力ノードを通じて前記第一のＣＭＯＳ回路に前記正のバイアス電位と前記負のバイアス電位を供給することを特徴とする請求項１に記載の集積回路。
3. 前記状態判定手段は前記回路ブロック内の素子にストレスが掛った状態を判定する
   ことを特徴とする請求項１または２記載の集積回路。
4. 前記状態判定手段は前記回路ブロック内の素子の劣化の状態を判定する
   ことを特徴とする請求項１または２記載の集積回路。

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