TWI712264B - 溫度不穩定性感知電路及用於此電路的方法 - Google Patents

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Abstract

一種溫度不穩定性感知電路及用於此電路的方法。所述 電路包括：第一類型的擺動減低電路，耦合於輸入/輸出接墊與緩衝電路之間；以及第二類型的擺動減低電路，耦合於所述輸入/輸出接墊與所述緩衝電路之間，其中所述第一類型的擺動減低電路被配置成當施加於所述輸入/輸出接墊上的電壓等於第一供電電壓時增大由所述緩衝電路的電晶體的第一子集各自的閘極接收到的電壓，且所述第二類型的擺動減低電路被配置成當施加於所述輸入/輸出接墊上的所述電壓等於第二供電電壓時減小由所述緩衝電路的電晶體的第二子集各自的閘極接收到的電壓。

Description

溫度不穩定性感知電路及用於此電路的方法
本發明是有關於一種感知電路，且特別是有關於一種溫度不穩定性感知電路及用於此電路的方法。
技術的不斷進步已使得金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect-transistor，MOSFET)的實體大小愈來愈小。供電電壓的量值已被相應地減小以節省電力且適應金屬氧化物半導體場效電晶體的實體大小的減小，並且金屬氧化物半導體場效電晶體各自的臨限值電壓(Vth)亦已被減小，以減輕由供電電壓減小帶來的金屬氧化物半導體場效電晶體閘極電壓減小所導致的效能劣化效應。因此，致使金屬氧化物半導體場效電晶體的Vth的量值發生改變的偏壓溫度不穩定性(Bias Temperature Instability，BTI)效應已成為一個問題。
本發明一實施例提供一種溫度不穩定性感知電路，包 括：第一類型的擺動減低電路，耦合於輸入/輸出接墊與緩衝電路之間；以及第二類型的擺動減低電路，耦合於所述輸入/輸出接墊與所述緩衝電路之間，其中所述第一類型的擺動減低電路被配置成當施加於所述輸入/輸出接墊上的電壓等於第一供電電壓時增大由所述緩衝電路的電晶體的第一子集各自的閘極接收到的電壓，且所述第二類型的擺動減低電路被配置成當施加於所述輸入/輸出接墊上的所述電壓等於第二供電電壓時減小由所述緩衝電路的電晶體的第二子集各自的閘極接收到的電壓。
本發明一實施例提供一種溫度不穩定性感知電路，包括：擺動減低電路，耦合於輸入/輸出接墊與緩衝電路之間，其中所述擺動減低電路被配置成因應於輸入電壓等於第一供電電壓而增大所述輸入電壓並將增大的所述輸入電壓提供至所述緩衝電路，或者因應於所述輸入電壓等於第二供電電壓而減小所述輸入電壓並將減小的所述輸入電壓提供至所述緩衝電路，且其中所述第二供電電壓實質上大於所述第一供電電壓。
本發明一實施例提供一種用於溫度不穩定性感知電路的方法，包括：接收輸入電壓，所述輸入電壓的範圍自第一供電電壓至第二供電電壓；以及因應於所述輸入電壓等於所述第一供電電壓而增大由緩衝電路的至少一個p型金屬氧化物半導體場效電晶體接收到的第一電壓，或者因應於所述輸入電壓等於所述第二供電電壓而減小由所述緩衝電路的至少一個n型金屬氧化物半導體場效電晶體接收到的第二電壓。
100:示例性電路/電路
102:接合接墊/接墊
104:擺動減低電路
104N:n型擺動減低電路
104P:p型擺動減低電路
106:輸入/輸出緩衝電路
108:核心邏輯電路
201:供電電壓/電壓量值
202、204、212、214、222、224、M1、M2、M3、M4、M5、M6:電晶體
203、205、215、225:供電電壓
231、232、241、242:示例性比較
302、304、306、308、310、312:操作
A、B:節點
Vbias_N、Vbias_P:量值
VDD:電源供電電壓/供電電壓/電壓
VSS:接地電壓/供電電壓/電壓
Vth(MPa)、Vth(MNa):臨限值電壓
V_PAD、V_PAD_N、V_PAD_P:電壓量值
X、Y:節點/輸入
Z:節點/輸出
當結合附圖進行閱讀時，自以下詳細說明最透徹地理解本發明的態樣。注意，各種特徵未必按比例繪製。事實上，為論述的清晰起見，可任意地增大或減小各種特徵的尺寸。
圖1說明根據一些實施例的包括擺動減低電路的示例性方塊圖。
圖2A說明根據一些實施例的擺動減低電路的示例性電路圖。
圖2B說明根據一些實施例的擺動減低電路的另一示例性電路圖。
圖2C說明在根據一些實施例的擺動減低電路的不同節點處的電壓量值的示例性比較。
圖2D說明在根據一些實施例的擺動減低電路的不同節點處的電壓量值的另一示例性比較。
圖3說明根據各種實施例操作圖1所示擺動減低電路的示例性方法的流程圖。
以下揭露內容闡述各種示例性實施例以實施標的的不同特徵。下文闡述組件及排列的具體實例以簡化本發明。當然，所述組件及排列僅是實例並不旨在具限制性。舉例而言，應理解當一個元件被稱為「連接至」或「耦合至」另一元件時，所述元件 可直接連接至或耦合至另一元件，或者可存在一或多個中間元件。
偏壓溫度不穩定性效應是亞100奈米(sub-100nm)的金屬氧化物半導體場效電晶體中出現的裝置劣化機制。舉例而言，當在高溫下相對於p型金屬氧化物半導體場效電晶體的源極加負偏壓於其閘極時，會由於通道反轉層中的電洞與閘極氧化物的相互作用而產生氧化物界面陷阱。不穩定性被量測為p型金屬氧化物半導體場效電晶體的Vth的量值的增大。較高的應力溫度通常會導致更大的劣化。當相對於n型金屬氧化物半導體場效電晶體的源極加正偏壓於其閘極時，n型金屬氧化物半導體場效電晶體會發生類似的劣化。通常，在p型金屬氧化物半導體場效電晶體及n型金屬氧化物半導體場效電晶體中觀測到的偏壓溫度不穩定性效應分別被稱為「負偏壓溫度不穩定性(Negative BTI，NBTI)效應」及「正偏壓溫度不穩定性(Positive BTI，PBTI)效應」。已知負偏壓溫度不穩定性效應/正偏壓溫度不穩定性效應會因Vth的改變而造成金屬氧化物半導體場效電晶體的可靠性效能劣化。
此偏壓溫度不穩定性效應可給輸入/輸出(input/output，I/O)緩衝電路造成更嚴重的問題，此乃因通常輸入/輸出緩衝電路直接耦合至被配置成接收供電電壓的接合接墊，所述供電電壓的量值的範圍自最小標稱電壓(例如，源極引腳電壓或接地電壓(VSS))至最大標稱電壓(例如，汲極引腳電壓或電源供電電壓(VDD))。由於所接收到的電壓的量值存在此相對大的改變，因此被配置成避免核心邏輯電路接收到與供電電壓相關聯的雜訊的 輸入/輸出緩衝電路可能隨使用時間的增加而發生故障。用以解決此問題的現有技術通常是依靠預測模型來模擬偏壓溫度不穩定性效應。為確保輸入/輸出緩衝電路的可靠性，預測模型通常會對輸入/輸出緩衝電路的各個實體特徵進行超規格設計，此又可能會造成其他問題，諸如犧牲可使用面積、犧牲定時效能等。因此，提供可靠輸入/輸出緩衝電路的現有技術無法完全令人滿意。
本發明提供耦合於接合接墊與輸入/輸出(I/O)緩衝電路之間的擺動減低電路的各種實施例。在一些實施例中，擺動減低電路包括：p型擺動減低電路，耦合至輸入/輸出緩衝電路的p型金屬氧化物半導體場效電晶體(pMOSFET)的子集各自的閘極；及/或n型擺動減低電路，耦合至輸入/輸出緩衝電路的n型金屬氧化物半導體場效電晶體(nMOSFET)的子集各自的閘極。在一些實施例中，p型擺動減低電路被配置成增大由輸入/輸出緩衝電路的p型金屬氧化物半導體場效電晶體的子集的閘極接收到的電壓擺動的量值的下限；且n型擺動減低電路被配置成減小由輸入/輸出緩衝電路的n型金屬氧化物半導體場效電晶體的子集的閘極接收到的電壓擺動的量值的上限。因此，p型金屬氧化物半導體場效電晶體的子集及n型金屬氧化物半導體場效電晶體的子集各自的閘極接收到的電壓擺動的量值減小。由於此電壓擺動的量值減小，因此發生於耦合的輸入/輸出緩衝電路上的上述負偏壓溫度不穩定性效應及正偏壓溫度不穩定性效應可實質上得到抑制。
圖1說明根據各種實施例的示例性電路100的方塊圖。 電路100包括接合接墊102、擺動減低電路104、輸入/輸出(I/O)緩衝電路106及核心邏輯電路108。在一些實施例中，接合接墊102被配置成自電壓源(未示出)接收供電電壓；擺動減低電路104耦合至接合接墊102，被配置成減小由輸入/輸出緩衝電路106接收到的電壓擺動的量值；且輸入/輸出緩衝電路106，耦合至擺動減低電路104，被配置成防止經耦合核心邏輯電路108(例如，執行整個電路100的主要功能的各種數位電路中的任一者)接收到與供電電壓相關聯的雜訊。
在一些實施例中，輸入/輸出緩衝電路106包括此項技術中已知的可執行上述功能的各種緩衝電路中的一者，諸如施密特觸發器電路(Schmitt Trigger circuit)、反相器電路等。根據一些實施例，輸入/輸出緩衝電路106由多個p金屬氧化物半導體場效電晶體及多個n型金屬氧化物半導體場效電晶體形成，所述多個p金屬氧化物半導體場效電晶體及所述多個n型金屬氧化物半導體場效電晶體將在下文加以論述。為確保所述多個p型金屬氧化物半導體場效電晶體及所述多個n型金屬氧化物半導體場效電晶體最小程度地遭受偏壓溫度不穩定性效應，在一些實施例中，擺動減低電路104可包括p型擺動減低電路104P及n型擺動減低電路104N，所述p型擺動減低電路104P及n型擺動減低電路104N被配置成分別將可能出現於輸入/輸出緩衝電路106的所述多個p型金屬氧化物半導體場效電晶體上的負偏壓溫度不穩定性效應及可能出現於輸入/輸出緩衝電路106的所述多個n型金屬氧化物半導 體場效電晶體上的正偏壓溫度不穩定性效應最小化。
更具體而言，在一些實施例中，p型擺動減低電路104P被配置成當由接合接墊102接收到的供電電壓的量值等於最小標稱電壓(例如，源極引腳電壓(Voltage Source Source，VSS))時，增大由輸入/輸出緩衝電路106的所述多個p型金屬氧化物半導體場效電晶體各自的閘極接收到的電壓的量值；且n型擺動減低電路104N被配置成當由接合接墊102接收到的供電電壓的量值等於最大標稱電壓(例如，汲極引腳電壓(voltage drain drain，VDD))時，減小由輸入/輸出緩衝電路106的所述多個n型金屬氧化物半導體場效電晶體各自的閘極接收到的電壓的量值。如此，輸入/輸出緩衝電路106的所述多個p型金屬氧化物半導體場效電晶體及所述多個n型金屬氧化物半導體場效電晶體各自的閘極接收到的電壓擺動的量值可實質上減小，此有助於延長輸入/輸出緩衝電路106的使用壽命，而無須做出任何的上述犧牲(此乃因輸入/輸出緩衝電路106上不存在超規格設計)。
注意，根據一些實施例，擺動減低電路104可僅包括p型擺動減低電路104P及n型擺動減低電路104N中的一者。當輸入/輸出緩衝電路106的所述多個n型金屬氧化物半導體場效電晶體不具有正偏壓溫度不穩定性效應的問題時，舉例而言，擺動減低電路104可不包括n型擺動減低電路104N。類似地，當輸入/輸出緩衝電路106的所述多個p型金屬氧化物半導體場效電晶體不具有負偏壓溫度不穩定性效應的問題時，舉例而言，擺動減低 電路104可不包括p型擺動減低電路104P。
圖2A說明根據本發明實施例的p型擺動減低電路104P及n型擺動減低電路104N各自的示意圖。在圖2A所說明的實施例中，p型擺動減低電路104P及n型擺動減低電路104N分別耦合於接合接墊102與輸入/輸出緩衝電路106之間，輸入/輸出緩衝電路106被實施為施密特觸發器電路。儘管在圖2A中輸入/輸出緩衝電路106包括施密特觸發器電路，但應理解輸入/輸出緩衝電路106可包括此項技術中已知的緩衝電路中的任一種，而此仍在本發明的範疇內。
如上文所述，在一些實施例中，接合接墊102被配置成接收供電電壓201。此供電電壓201的量值的範圍可自最小標稱電壓(例如，源極引腳電壓(VSS))至最大標稱電壓(例如，汲極引腳電壓(VDD))。在一些實施例中，p型擺動減低電路104P包括電晶體202(例如，p型金屬氧化物半導體場效電晶體)，其中電晶體202的閘極耦合至供電電壓203，供電電壓203的量值等於與低位準邏輯狀態對應的VSS。如此，電晶體202被接通，而例如在線性傳導模式下運作。應理解，電晶體202可被植入其他各種電晶體中的任一者(例如，雙極接面電晶體(bipolar junction transistor，BJT)、高電子遷移率場效電晶體(high-electron-mobility field-effect-transistor，HEMFET)等)，而此仍在本發明的範疇內。另一方面，n型擺動減低電路104N包括電晶體204(例如，n型金屬氧化物半導體場效電晶體)，其中電晶體204的閘極耦合至供 電電壓205，供電電壓205的量值等於與高位準邏輯狀態對應的VDD。如此，電晶體204被接通，而例如在線性傳導模式下操作。應理解，電晶體204可被植入其他各種電晶體中的任一者(例如，雙極接面電晶體(BJT)、高電子遷移率場效電晶體(HEMFET)等)，而此仍在本發明的範疇內。在一些實施例中，接合接墊102通常耦合至電晶體202的源極及電晶體204的汲極。電晶體202的汲極耦合至節點「X」，且電晶體204的源極耦合至節點「Y」。
根據一些實施例，被實施為施密特觸發器電路的輸入/輸出緩衝電路106包括電晶體M1、電晶體M2、電晶體M3、電晶體M4、電晶體M5及電晶體M6。儘管在圖2A所說明的實施例中，電晶體M1、電晶體M2及電晶體M5各自是由p型金屬氧化物半導體場效電晶體實施，且電晶體M3、電晶體M4及電晶體M6各自是由n型金屬氧化物半導體場效電晶體實施，但應理解電晶體M1至電晶體M6可由其他電晶體中的任一種來實施，而此仍在本發明的範疇內。輸入/輸出緩衝電路106耦合於供電電壓205(VDD)與供電電壓203(VSS)之間(例如，由供電電壓205及供電電壓203加偏壓)。具體而言，電晶體M1的源極及電晶體M4的源極分別耦合至供電電壓205(VDD)及供電電壓203(VSS)。電晶體M1及電晶體M2各自連接於節點X處的閘極形成輸入/輸出緩衝電路106的第一輸入(在下文被稱為「輸入X」)；電晶體M3及電晶體M4各自連接於節點Y處的閘極形成輸入/輸出緩衝電路106的第二輸入(在下文被稱為「輸入Y」)；且電晶體M5及電晶 體M6各自連接於節點「Z」處的閘極形成輸入/輸出緩衝電路106的輸出(在下文被稱為「輸出Z」)。在一些實施例中，輸出Z耦合至核心邏輯電路108。在一些實施例中，電晶體M1的汲極在耦合至電晶體M5的源極的共同節點處耦合至電晶體M2的源極；電晶體M3的源極在耦合至電晶體M6的源極的共同節點處耦合至電晶體M4的汲極；且此堆疊電晶體對(M1與M2)及(M3與M4)耦合至節點Z。在一些實施例中，電晶體M5的汲極及電晶體M6的汲極分別耦合至供電電壓203(VSS)及供電電壓205(VDD)。
為使擺動減低電路104減小由輸入/輸出緩衝電路106接收到的電壓擺動，在一些實施例中，p型擺動減低電路104P及n型擺動減低電路104N被配置成分別在供電電壓201的量值等於VSS時增大節點X處存在的電壓的量值，且在供電電壓201的量值等於VDD時減小節點Y處存在的電壓的量值。
舉例而言，當增大節點X處存在的電壓的量值時(亦即，當供電電壓201的量值=VSS時)，由於電壓的增大量是預定義的且相對於VDD(VDD對應於邏輯高位準狀態)而言實質上是小的，因此在一些實施例中，輸入/輸出緩衝電路106可將節點X處存在的邏輯狀態接收為邏輯低位準狀態(「邏輯0」)。在一些實施例中，節點X處存在的電壓的增大量實質上等於電晶體202的臨限值電壓。另一方面，由於節點Y處存在的電壓的量值仍在VSS處(此乃因電晶體204被接通而處於線性傳導模式中)，因此在一些實施例中，輸入/輸出緩衝電路106亦可將節點Y處存在的邏輯 狀態接收為邏輯0。如此，當供電電壓201的量值=VSS時，輸入/輸出緩衝電路106將其兩個輸入(輸入X及輸入Y)接收為邏輯0，但節點X處的電壓量值增大電晶體202的臨限值電壓。圖2C說明根據一些實施例的圖2A中所示p型擺動減低電路104P的不同節點及n型擺動減低電路104N的不同節點處的電壓量值的示例性比較。如圖2C的示例性比較231中所示，當接墊102處的電壓量值(V_PAD)201等於VSS時，節點X處的電壓量值(V_PAD_P)增大電晶體202的臨限值電壓(Vth(MPa))。
當減小節點Y處存在的電壓的量值時(亦即，當供電電壓201的量值=VDD時)，由於電壓的減小量是預定義的且相對於VDD(VDD對應於邏輯高位準狀態)而言實質上是小的，因此在一些實施例中，輸入/輸出緩衝電路106可將節點Y處存在的邏輯狀態接收為邏輯高位準狀態(「邏輯1」)。在一些實施例中，節點Y處的電壓的減小量實質上等於電晶體204的臨限值電壓。另一方面，由於節點X處存在的電壓的量值仍在VDD處(此乃因電晶體202被接通而處於線性傳導模式中)，因此在一些實施例中，輸入/輸出緩衝電路106亦可將節點X處存在的邏輯狀態接收為邏輯1。如此，當供電電壓201的量值=VDD時，輸入/輸出緩衝電路106將其兩個輸入(輸入X及輸入Y)接收為邏輯1，但節點Y處的電壓量值減小電晶體204的臨限值電壓。如圖2C的示例性比較232中所示，當接墊102處的電壓量值(V_PAD)201等於VDD時，節點Y處的電壓量值(V_PAD_N)減小電晶體204的臨限值 電壓(Vth(MNa))。
在一些實施例中，實施為施密特觸發器電路的輸入/輸出緩衝電路106用作具有遲滯窗(hysteresis window)的位準偵測比較器。當不斷增大的輸入電壓越過切換臨限值上限Vhi時，輸入/輸出緩衝電路106的輸出(例如，輸出Z)自邏輯0轉變至邏輯1，且僅當輸入電壓越過小於Vhi的臨限值下限位準Vlo時才恢復至其初始邏輯狀態。兩個臨限值位準Vhi與Vlo之間的差是與施密特觸發器電路相關聯的遲滯窗。由於施密特觸發器電路已為熟習此項技術者所熟知，因此下文將僅簡要闡述輸入/輸出緩衝電路106的運作。
在操作中，假定輸入X及輸入Y處的邏輯狀態最初為邏輯0(例如，如上文所述，當供電電壓201的量值=VSS時)。因此電晶體M1及電晶體M2將被接通，而電晶體M3及電晶體M4將被斷開，此會將輸出Z連接至VDD，亦即邏輯1。繼而，電晶體M5被斷開且電晶體M6被接通以將節點「A」設定於邏輯1處。
現在假定節點X及節點Y處的電壓開始上升(例如，當供電電壓201的量值轉變至VDD時)。當電壓已變得足夠大時，電晶體M3及電晶體M4將被導通(亦即，接通)，而電晶體M1及電晶體M2將被斷開。當已導通電晶體M4將節點A連接至供電電壓203(VSS或接地電壓)時，此繼而經由亦已導通的電晶體M3來使輸出Z接地，亦即輸出Z轉變至邏輯0。然而，電晶體M4必須在其可將輸出Z置於邏輯0中之前克服VDD與節點A的 連接(經由電晶體M6)。電晶體M3、電晶體M4及電晶體M6的相對大小經選擇以將切換臨限值上限Vhi設定於輸出Z自邏輯0轉變至邏輯1的位準處。反之，一旦輸出Z處於邏輯0，電晶體M5便藉由電晶體M5的閘極經由電晶體M3及電晶體M4達成的接地連接而保持接通，而電晶體M1及電晶體M2被斷開。對於在節點X及節點Y處的電壓下降時將輸出Z恢復至邏輯1的輸入/輸出緩衝電路106而言，電晶體M1必須變得足夠有傳導性以克服電晶體M5的接地效應且將節點「B」設定於邏輯1處。此為輸入/輸出緩衝電路106切換回至邏輯0的點，且電晶體M1、電晶體M2及電晶體M5的相對大小經選擇以使得切換臨限值下限Vlo處於輸出Z自邏輯1轉變至邏輯0的位準處，因此提供恰當的遲滯窗量。
如上文所述，由接合接墊102接收到的供電電壓201的量值的範圍通常自VSS至VDD，此可能會造成輸入/輸出緩衝電路106隨使用時間的增加而損壞(例如，偏壓溫度不穩定性效應)。為有助於將偏壓溫度不穩定性效應最小化，本發明的p型擺動減低電路104P及n型擺動減低電路104N被配置成：分別當供電電壓201的量值等於VSS時，自VSS增大由輸入/輸出緩衝電路106的p型電晶體(例如，電晶體M1及電晶體M2)的閘極接收到的電壓的量值(亦即，節點X處存在的電壓的量值)；且當供電電壓201的量值等於VDD時，自VDD減小由輸入/輸出緩衝電路106的n型電晶體(例如，電晶體M3及電晶體M4)的閘極接收到的 電壓的量值(亦即，節點Y處存在的電壓的量值)。更具體而言，電壓的所增大量值被預定義為p型擺動減低電路104P的電晶體202的臨限值電壓；且電壓的所減小量值被預定義為n型擺動減低電路104N的電晶體204的臨限值電壓。因此，可有助於將由電晶體M1及電晶體M2接收到的電壓擺動減小為VDD(當供電電壓201等於VDD時)減去電晶體202的臨限值電壓與VSS(當供電電壓201等於VSS時)的總和；且可有助於將由電晶體M3及電晶體M4接收到的電壓擺動減小為VDD減去電晶體204的臨限值電壓(當供電電壓201等於VDD時)然後再減去VSS(當供電電壓201等於VSS時)。
在一個實施例中，p型擺動減低電路104P可將輸入緩衝器偏壓溫度不穩定性劣化自與對輸入/輸出緩衝電路的超規格設計對應的8.11%減小至3.91%。在另一實施例中，相較於對輸入/輸出緩衝電路進行超規格設計，p型擺動減低電路104P可使裝置大小更小及/或定時效能更優異。
圖2B說明根據本發明另一實施例的p型擺動減低電路104P及n型擺動減低電路104N各自的示意圖。在圖2B所說明的實施例中，p型擺動減低電路104P及n型擺動減低電路104N分別耦合於接合接墊102與輸入/輸出緩衝電路106之間，輸入/輸出緩衝電路106亦被實施為施密特觸發器電路。為簡潔起見，下文將不再對輸入/輸出緩衝電路106進行贅述。
在圖2B所說明的實施例中，p型擺動減低電路104P包 括電晶體212及電晶體214；且n型擺動減低電路104N包括電晶體222及電晶體224。儘管在圖2B中，電晶體212及電晶體214各自被實施為p型金屬氧化物半導體場效電晶體且電晶體222及電晶體224各自被實施為n型金屬氧化物半導體場效電晶體，但應理解電晶體212至電晶體224可被實施為其他電晶體中的任一種，而此仍在本發明的範疇內。在一些實施例中，p型擺動減低電路104P的電晶體212及電晶體214分別由供電電壓215提供閘極電壓且由供電電壓215提供汲極電壓，所述電壓的量值(在下文被稱為「Vbias_P」)介於VSS與VDD之間；且n型擺動減低電路104N的電晶體222及電晶體224分別由供電電壓225提供閘極電壓且由供電電壓225提供源極電壓，所述電壓的量值(在下文被稱為「Vbias_N」)介於VSS與VDD之間。
更具體而言，在圖2B的p型擺動減低電路104P中，電晶體212的源極及電晶體214的閘極共同耦合至接合接墊102，且電晶體212的汲極及電晶體214的源極共同耦合至節點X(亦即，輸入/輸出緩衝電路106的p型金屬氧化物半導體場效電晶體各自的閘極)。在圖2B的n型擺動減低電路104N中，電晶體222的汲極及電晶體224的閘極共同耦合至接合接墊102，且電晶體222的源極及電晶體224的汲極共同耦合至節點Y(亦即，輸入/輸出緩衝電路106的n型金屬氧化物半導體場效電晶體各自的閘極)。
類似於參考圖2A所述的實施例，為使擺動減低電路104減小由輸入/輸出緩衝電路106接收到的電壓擺動，在一些實施例 中，p型擺動減低電路104P及n型擺動減低電路104N被配置成：分別當由接合接墊102接收到的供電電壓201的量值等於VSS時，增大節點X處存在的電壓的量值；且當供電電壓201的量值等於VDD時，減小節點Y處存在的電壓的量值，但所增大量值是根據Vbias_P(亦即，供電電壓215的量值)來確定且所減小量值是根據Vbias_N(亦即，供電電壓225的量值)來確定。
舉例而言，當增大節點X處存在的電壓的量值時(亦即，當供電電壓201的量值=VSS時)，電晶體214由與邏輯0對應的VSS提供閘極電壓。因此，電晶體214被接通。在一些實施例中，由於加偏壓於電晶體212的閘極的Vbias_P大於加偏壓於電晶體212的源極的VSS，因此電晶體212可被斷開。因此，節點X處存在的電壓量值被拉至實質上等於加偏壓於電晶體214的汲極的電壓，亦即Vbias_P。在一些實施例中，Vbias_P被選擇為稍大於VSS，輸入/輸出緩衝電路106仍可將節點X處存在的邏輯狀態接收為邏輯0。另一方面，電晶體224亦由VSS提供閘極電壓以使得電晶體224斷開。且根據一些實施例，電晶體222由稍大於VSS的Vbias_N提供閘極電壓，以使得電晶體222可接通。如此，節點Y處存在的電壓量值(電晶體222的源極處存在的電壓)實質上等於VSS(電晶體222的汲極處存在的電壓)，此亦使輸入/輸出緩衝電路106將節點Y處存在的邏輯狀態接收為邏輯0。
因此在一些實施例中，當供電電壓201等於VSS時，節點X處存在的電壓的量值(由電晶體M1及電晶體M2接收到的 電壓的量值)可自VSS增大至Vbias_P。圖2D說明根據一些實施例的圖2B中所示p型擺動減低電路104P的不同節點及n型擺動減低電路104N的不同節點處的電壓量值的示例性比較。如圖2D的示例性比較241中所示，當接墊102處的電壓量值(V_PAD)201等於VSS時，節點X處的電壓量值(V_PAD_P)自VSS增大至Vbias_P。因此，可有助於將由電晶體M1及電晶體M2接收到的電壓擺動減小為VDD(當供電電壓201等於VDD時)減去Vbias_P(當供電電壓201等於VSS時)。
當減小節點Y處存在的電壓的量值時(亦即，當供電電壓201的量值=VDD時)，電晶體224由與邏輯1對應的VDD提供閘極電壓。因此，電晶體224被接通。在一些實施例中，由於加偏壓於電晶體222的閘極的Vbias_N小於加偏壓於電晶體224的閘極的VDD，因此電晶體222可較電晶體224傳導性弱。因此，節點Y處存在的電壓量值被拉至實質上等於加偏壓於電晶體224的源極的電壓，亦即Vbias_N。在一些實施例中，Vbias_N被選擇成稍小於VDD，輸入/輸出緩衝電路106仍可將節點Y處存在的邏輯狀態接收為邏輯1。另一方面，電晶體214亦由VDD提供閘極電壓以使得電晶體214斷開。且根據一些實施例，電晶體212由小於VDD的Vbias_P提供閘極電壓，以使得電晶體212可被接通。如此，節點X處存在的電壓量值(電晶體212的汲極處存在的電壓)實質上等於VDD(電晶體212的源極處存在的電壓)，此亦使輸入/輸出緩衝電路106將節點X處存在的邏輯狀態接收為邏輯1。
因此在一些實施例中，當供電電壓201等於VDD時，節點Y處存在的電壓的量值(由電晶體M3及電晶體M4接收到的電壓的量值)可自VDD減小至Vbias_N。如圖2D的示例性比較242中所示，當接墊102處的電壓量值(V_PAD)201等於VDD時，節點Y處的電壓量值(V_PAD_N)自VDD減小至Vbias_N。因此，可有助於將由電晶體M3及電晶體M4接收到的電壓擺動減小為Vbias_N(當供電電壓201等於VDD時)減去VSS(當供電電壓201等於VSS時)。
圖3說明根據各種實施例操作擺動減低電路104的示例性方法300的流程圖。在各種實施例中，藉由圖1至圖2B中所說明的各個組件來執行方法300的操作。出於論述目的，將結合圖1至圖2B對方法300的以下實施例加以闡述。方法300的所說明實施例僅是實例。因此，應理解，各個操作中的任一者可被省略、重新排序及/或添加，而此仍在本發明的範疇內。
方法300開始於操作302，在操作302中，接收範圍自VSS至VDD的輸入電壓。舉例而言，輸入電壓可以是由接合接墊(例如，接合接墊102)接收到的供電電壓(例如，供電電壓201)。如上文所述，由接合接墊102接收到的此供電電壓201的範圍通常自作為最小標稱供電電壓的VSS至作為最大標稱供電電壓的VDD。
方法300繼續至操作304，在操作304中，判斷輸入電壓是等於VSS還是等於VDD。繼續闡述以上實例，當供電電壓201 等於VSS時，方法繼續進行至操作306及以下操作，且當供電電壓201等於VDD時，方法繼續進行至操作310及以下操作，所述操作將分別在下文加以論述。
首先參考操作306，增大由輸入/輸出緩衝電路的至少一個p金屬氧化物半導體場效電晶體接收到的第一電壓。使用同一實例，當供電電壓201等於VSS時，擺動減低電路104的p型擺動減低電路104P被配置成通過電晶體202的臨限值電壓(如參考圖2A所述)或供電電壓215的量值Vbias_P(如參考圖2B所述)將節點X處存在的電壓(其對應於本文中所論述的第一電壓)自VSS增大。
接下來，方法300繼續至操作308，在操作308中，將增大的第一電壓提供至輸入/輸出緩衝電路的至少一個p金屬氧化物半導體場效電晶體且將VSS提供至輸入/輸出緩衝電路的至少一個n型金屬氧化物半導體場效電晶體。仍使用同一實例，輸入/輸出緩衝電路106的p型金屬氧化物半導體場效電晶體(例如，電晶體M1及電晶體M2)接收增大的第一電壓(亦即節點X處存在的電壓)作為其各自的輸入，而輸入/輸出緩衝電路106的n型金屬氧化物半導體場效電晶體(例如，電晶體M3及電晶體M4)仍接收VSS作為其各自的輸入。
然後參考操作310，減小由輸入/輸出緩衝電路的至少一個n型金屬氧化物半導體場效電晶體接收到的第二電壓。使用同一實例，當供電電壓201等於VDD時，擺動減低電路104的n型 擺動減低電路104N被配置成通過電晶體204的臨限值電壓(如參考圖2A所述)或供電電壓225的量值Vbias_N(如參考圖2B所述)將節點Y處存在的電壓(對應於本文中所論述的第二電壓)自VDD減小。
接下來，方法300繼續至操作312，在操作312中，將減小的第二電壓提供至輸入/輸出緩衝電路的至少一個n型金屬氧化物半導體場效電晶體且將VDD提供至輸入/輸出緩衝電路的至少一個p金屬氧化物半導體場效電晶體。仍使用同一實例，輸入/輸出緩衝電路106的n型金屬氧化物半導體場效電晶體(例如，電晶體M3及電晶體M4)接收減小的第二電壓(亦即，節點Y處存在的電壓)作為其各自的輸入，而輸入/輸出緩衝電路106的p型金屬氧化物半導體場效電晶體(例如，電晶體M1及電晶體M2)仍接收VDD作為其各自的輸入。
在實施例中，一種電路包括：第一類型的擺動減低電路，耦合於輸入/輸出接墊與緩衝電路之間；以及第二類型的擺動減低電路，耦合於所述輸入/輸出接墊與所述緩衝電路之間，其中所述第一類型的擺動減低電路被配置成當施加於所述輸入/輸出接墊上的電壓等於第一供電電壓時增大由所述緩衝電路的電晶體的第一子集各自的閘極接收到的電壓，且所述第二類型的擺動減低電路被配置成當施加於所述輸入/輸出接墊上的所述電壓等於第二供電電壓時減小由所述緩衝電路的電晶體的第二子集各自的閘極接收到的電壓。
在相關實施例中，其中所述第二供電電壓高於所述第一供電電壓。
在相關實施例中，其中所述第一供電電壓是接地電壓(VSS)且所述第二供電電壓是電源供電電壓(VDD)。
在相關實施例中，其中所述緩衝電路的電晶體的所述第一子集分別是p型金屬氧化物半導體場效電晶體，且所述緩衝電路的電晶體的所述第二子集分別是n型金屬氧化物半導體場效電晶體。
在相關實施例中，其中所述第一類型的擺動減低電路包括p型金屬氧化物半導體場效電晶體，所述p型金屬氧化物半導體場效電晶體的閘極耦合至所述第一供電電壓，所述p型金屬氧化物半導體場效電晶體的源極耦合至所述輸入/輸出接墊，且所述p型金屬氧化物半導體場效電晶體的汲極耦合至所述緩衝電路的電晶體的所述第一子集各自的所述閘極。
在相關實施例中，其中所述第一類型的擺動減低電路包括由第一偏壓電壓提供閘極電壓的第一p型金屬氧化物半導體場效電晶體以及由所述第一偏壓電壓提供汲極電壓的第二p型金屬氧化物半導體場效電晶體，所述第一偏壓電壓高於所述第一供電電壓但低於所述第二供電電壓。
在相關實施例中，其中所述第一p型金屬氧化物半導體場效電晶體的源極及所述第二p型金屬氧化物半導體場效電晶體的閘極二者耦合至所述輸入/輸出接墊，且所述第一p型金屬氧化 物半導體場效電晶體的汲極與所述第二p型金屬氧化物半導體場效電晶體的源極二者耦合至所述緩衝電路的電晶體的所述第一子集各自的所述閘極。
在相關實施例中，其中所述第二類型的擺動減低電路包括n型金屬氧化物半導體場效電晶體，所述n型金屬氧化物半導體場效電晶體的閘極耦合至所述第二供電電壓，所述n型金屬氧化物半導體場效電晶體的汲極耦合至所述所述輸入/輸出接墊，且所述n型金屬氧化物半導體場效電晶體的源極耦合至所述緩衝電路的電晶體的所述第二子集各自的所述閘極。
在相關實施例中，其中所述第二類型的擺動減低電路包括由第二偏壓電壓提供閘極電壓的第一n型金屬氧化物半導體場效電晶體以及由所述第二偏壓電壓提供源極電壓的第二n型金屬氧化物半導體場效電晶體，所述第二偏壓電壓高於所述第一供電電壓但低於所述第二供電電壓。
在相關實施例中，其中所述第一n型金屬氧化物半導體場效電晶體的汲極及所述第二n型金屬氧化物半導體場效電晶體的閘極二者耦合至所述輸入/輸出接墊，且所述第一n型金屬氧化物半導體場效電晶體的源極與所述第二n型金屬氧化物半導體場效電晶體的汲極二者耦合至所述緩衝電路的電晶體的所述第二子集各自的所述閘極。
在另一實施例中，一種電路包括：擺動減低電路，耦合於輸入/輸出接墊與緩衝電路之間，其中所述擺動減低電路被配置 成因應於輸入電壓等於第一供電電壓而增大所述輸入電壓並將增大的所述輸入電壓提供至所述緩衝電路，或者因應於所述輸入電壓等於第二供電電壓而減小所述輸入電壓並將減小的所述輸入電壓提供至所述緩衝電路，且其中所述第二供電電壓實質上大於所述第一供電電壓。
在相關實施例中，其中所述擺動減低電路包括p型金屬氧化物半導體場效電晶體，所述p型金屬氧化物半導體場效電晶體被配置成因應於所述輸入電壓等於所述第一供電電壓而增大所述輸入電壓並將增大的所述輸入電壓提供至所述緩衝電路。
在相關實施例中，其中所述p型金屬氧化物半導體場效電晶體包括：閘極，耦合至所述第一供電電壓；源極，耦合至所述輸入/輸出接墊；以及汲極，耦合至所述緩衝電路的至少一個p型金屬氧化物半導體場效電晶體各自的閘極。
在相關實施例中，其中所述擺動減低電路包括n型金屬氧化物半導體場效電晶體，所述n型金屬氧化物半導體場效電晶體被配置成因應於所述輸入電壓等於所述第二供電電壓而減小所述輸入電壓並將減小的所述輸入電壓提供至所述緩衝電路。
在相關實施例中，其中所述n型金屬氧化物半導體場效電晶體包括：閘極，耦合至所述第二供電電壓；汲極，耦合至所述輸入/輸出接墊；以及源極，耦合至所述緩衝電路的至少一個n型金屬氧化物半導體場效電晶體各自的閘極。
在相關實施例中，其中所述擺動減低電路包括：第一p 型金屬氧化物半導體場效電晶體，由第一偏壓電壓提供閘極電壓；以及第二p型金屬氧化物半導體場效電晶體，由所述第一偏壓電壓提供汲極電壓，其中所述第一偏壓電壓高於所述第一供電電壓但低於所述第二供電電壓。
在相關實施例中，其中所述擺動減低電路包括：第一n型金屬氧化物半導體場效電晶體，由第二偏壓電壓提供閘極電壓；以及第二n型金屬氧化物半導體場效電晶體，由所述第二偏壓電壓提供源極電壓，其中所述第二偏壓電壓高於所述第一供電電壓但低於所述第二供電電壓。
在又一實施例中，一種方法包括：接收輸入電壓，所述輸入電壓的範圍自第一供電電壓至第二供電電壓；以及因應於所述輸入電壓等於所述第一供電電壓而增大由緩衝電路的至少一個p型金屬氧化物半導體場效電晶體接收到的第一電壓，或者因應於所述輸入電壓等於所述第二供電電壓而減小由所述緩衝電路的至少一個n型金屬氧化物半導體場效電晶體接收到的第二電壓。
在相關實施例中，其中所述第一供電電壓是接地電壓(VSS)且所述第二供電電壓是電源供應電壓(VDD)。
在相關實施例中，其中所述第一電壓是由所述緩衝電路的所述至少一個p型金屬氧化物半導體場效電晶體的閘極接收，且所述第二電壓是由所述緩衝電路的所述至少一個n型金屬氧化物半導體場效電晶體的閘極接收。
以上內容概述數個實施例的特徵以使得熟習此項技術者 可更好地理解本發明的態樣。熟習此項技術者應瞭解，其可容易地使用本發明作為設計或修改其他製程及結構以達到與本文中所引入的實施例相同的目的及/或達成相同優勢的基礎。熟習此項技術者亦應意識到該些等效構造並不背離本發明的精神及範疇，且其可在不背離本發明的精神及範疇的情況下在本文中做出各種改變、替代及修改。
100:示例性電路/電路
102:接合接墊/接墊
104:擺動減低電路
104N:n型擺動減低電路
104P:p型擺動減低電路
106:輸入/輸出緩衝電路
108:核心邏輯電路

Claims (13)

  1. 一種溫度不穩定性感知電路，包括：第一擺動減低電路，耦合於輸入/輸出接墊與緩衝電路之間，其中所述第一擺動減低電路包括由第一偏壓電壓提供閘極電壓的第一p型金屬氧化物半導體場效電晶體以及由所述第一偏壓電壓提供汲極電壓的第二p型金屬氧化物半導體場效電晶體；以及第二擺動減低電路，耦合於所述輸入/輸出接墊與所述緩衝電路之間，其中所述第一擺動減低電路被配置成當施加於所述輸入/輸出接墊上的電壓等於第一供電電壓時增大由所述緩衝電路的電晶體的第一子集各自的閘極接收到的電壓，且所述第二擺動減低電路被配置成當施加於所述輸入/輸出接墊上的所述電壓等於第二供電電壓時減小由所述緩衝電路的電晶體的第二子集各自的閘極接收到的電壓。
  2. 如申請專利範圍第1項所述的電路，其中所述第二供電電壓高於所述第一供電電壓。
  3. 如申請專利範圍第1項所述的電路，其中所述緩衝電路的電晶體的所述第一子集分別是p型金屬氧化物半導體場效電晶體，且所述緩衝電路的電晶體的所述第二子集分別是n型金屬氧化物半導體場效電晶體。
  4. 如申請專利範圍第1項所述的電路，其中所述第一p 型金屬氧化物半導體場效電晶體的源極耦合至所述輸入/輸出接墊，且所述第一p型金屬氧化物半導體場效電晶體的汲極耦合至所述緩衝電路的電晶體的所述第一子集各自的所述閘極。
  5. 如申請專利範圍第1項所述的電路，其中所述第一偏壓電壓高於所述第一供電電壓但低於所述第二供電電壓。
  6. 如申請專利範圍第1項所述的電路，其中所述第二擺動減低電路包括n型金屬氧化物半導體場效電晶體，所述n型金屬氧化物半導體場效電晶體的閘極耦合至所述第二供電電壓，所述n型金屬氧化物半導體場效電晶體的汲極耦合至所述所述輸入/輸出接墊，且所述n型金屬氧化物半導體場效電晶體的源極耦合至所述緩衝電路的電晶體的所述第二子集各自的所述閘極。
  7. 如申請專利範圍第1項所述的電路，其中所述第二擺動減低電路包括由第二偏壓電壓提供閘極電壓的第一n型金屬氧化物半導體場效電晶體以及由所述第二偏壓電壓提供源極電壓的第二n型金屬氧化物半導體場效電晶體，所述第二偏壓電壓高於所述第一供電電壓但低於所述第二供電電壓。
  8. 一種溫度不穩定性感知電路，包括：擺動減低電路，耦合於輸入/輸出接墊與緩衝電路之間，其中所述擺動減低電路被配置成因應於輸入電壓等於第一供電電壓而增大所述輸入電壓並將增大的所述輸入電壓提供至所述緩衝電路，或者因應於所述輸入電壓等於第二供電電壓而減小所 述輸入電壓並將減小的所述輸入電壓提供至所述緩衝電路，且其中所述擺動減低電路包括：第一金屬氧化物半導體場效電晶體，由第一偏壓電壓提供閘極電壓；以及第二金屬氧化物半導體場效電晶體，由所述第一偏壓電壓提供汲極電壓。
  9. 如申請專利範圍第8項所述的電路，其中所述第一金屬氧化物半導體場效電晶體及所述第二金屬氧化物半導體場效電晶體包括p型金屬氧化物半導體場效電晶體，所述p型金屬氧化物半導體場效電晶體被配置成因應於所述輸入電壓等於所述第一供電電壓而增大所述輸入電壓並將增大的所述輸入電壓提供至所述緩衝電路。
  10. 如申請專利範圍第8項所述的電路，其中所述第一金屬氧化物半導體場效電晶體及所述第二金屬氧化物半導體場效電晶體包括n型金屬氧化物半導體場效電晶體，所述n型金屬氧化物半導體場效電晶體被配置成因應於所述輸入電壓等於所述第二供電電壓而減小所述輸入電壓並將減小的所述輸入電壓提供至所述緩衝電路。
  11. 如申請專利範圍第8項所述的電路，其中所述第一偏壓電壓高於所述第一供電電壓但低於所述第二供電電壓。
  12. 如申請專利範圍第8項所述的電路，其中所述第一金 屬氧化物半導體場效電晶體及所述第二金屬氧化物半導體場效電晶體為n型金屬氧化物半導體場效電晶體。
  13. 一種用於溫度不穩定性感知電路的方法，包括：接收輸入電壓，所述輸入電壓的範圍自第一供電電壓至第二供電電壓；以及因應於所述輸入電壓等於所述第一供電電壓而增大由緩衝電路的至少一個p型金屬氧化物半導體場效電晶體接收到的第一電壓，或者因應於所述輸入電壓等於所述第二供電電壓而減小由所述緩衝電路的至少一個n型金屬氧化物半導體場效電晶體接收到的第二電壓，其中所述第一電壓增大到施加至耦合在所述輸入電壓和所述緩衝電路之間的第一電晶體的閘極的第一偏壓電壓，其中所述第二電壓減少到施加至耦合在所述輸入電壓和所述緩衝電路之間的第二電晶體的閘極的第二偏壓電壓。
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