KR102231519B1 - 반도체 소자의 열화도 검출 기능을 갖는 반도체 집적 회로 장치 및 그 구동방법 - Google Patents

반도체 소자의 열화도 검출 기능을 갖는 반도체 집적 회로 장치 및 그 구동방법 Download PDF

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Abstract

반도체 소자의 열화도 검출 기능을 갖는 반도체 집적 회로 장치 및 그 구동방법에 관한 기술로서, 반도체 집적 회로 장치는, PMOS 트랜지스터, 상기 PMOS 트랜지스터와 인버터를 구성하도록 연결된 NMOS 트랜지스터, 상기 PMOS 트랜지스터와 연결되어 상기 PMOS 트랜지스터에 스트레스를 인가하도록 구성되는 제 1 스트레스 인가부, 및 상기 NMOS 트랜지스터와 연결되어 상기 NMOS 트랜지스터에 스트레스를 인가하도록 구성되는 제 2 스트레스 인가부를 포함한다.

Description

반도체 소자의 열화도 검출 기능을 갖는 반도체 집적 회로 장치 및 그 구동방법{Semiconductor Integrated Circuit Device Including Function for Detecting Degradation of Semiconductor Device And Method of Driving The Same}
본 발명은 반도체 집적 회로 장치 및 그 구동방법에 관한 것으로, 보다 구체적으로는 반도체 소자의 열화도 검출 기능을 갖는 반도체 집적 회로 장치 및 그 구동방법에 관한 것이다.
반도체 소자의 열화를 유도하는 전압-온도-불안정(bias - temperature - instability, 이하 BTI) 특성은 반도체 소자의 수명을 단축시킬 수 있다.
현재, BTI 특성을 검출하기 위하여, CMOS 인버터 회로에 다양한 스트레스 원을 인가하여, 열화 정도를 측정하고 있다. 이와 같은 BTI의 열화 정도는 스트레스 전압의 양, 온도, 파형 전환 구간 및 온도 등에 따라 변화될 수 있다. 스트레스를 받은 트랜지스터들은 그것의 특성, 예를 들어 문턱 전압 및 드라이브 커런트(drive current, Idsat) 등이 변화될 수 있다.
CMOS 인버터는 잘 알려진 바와 같이, NMOS 트랜지스터 및 PMOS 트랜지스터의 조합으로 구성된다. 이에 따라, CMOS 인버터에 스트레스를 부여하는 경우, NMOS 트랜지스터 및 PMOS 트랜지스터의 연결 노드인 인버터 출력 노드의 전류량에 의거하여 CMOS 인버터의 열화 정도를 측정한다.
상기와 같은 방식은 NMOS 트랜지스터 및 PMOS 트랜지스터의 통합 스트레스를 나타낼 뿐, 특정 스트레스에 따른 NMOS 트랜지스터 또는 PMOS 트랜지스터 각각의 개별 열화 정도를 측정하는 것이 어렵다.
본 발명은 개별 트랜지스터의 정확한 열화 정도를 측정할 수 있는 반도체 집적 회로 장치 및 그 구동방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 PMOS 트랜지스터, 상기 PMOS 트랜지스터와 인버터를 구성하도록 연결된 NMOS 트랜지스터, 상기 PMOS 트랜지스터와 연결되어 상기 PMOS 트랜지스터에 스트레스를 인가하도록 구성되는 제 1 스트레스 인가부, 및 상기 NMOS 트랜지스터와 연결되어 상기 NMOS 트랜지스터에 스트레스를 인가하도록 구성되는 제 2 스트레스 인가부를 포함한다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되는 인버터, 상기 PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트에 입력 신호를 전달하는 입력부, 상기 PMOS 트랜지스터의 게이트와 드레인 사이에 연결되어 상기 PMOS 트랜지스터에 스트레스를 인가하는 제 1 스트레스 인가부, 상기 NMOS 트랜지스터의 게이트와 드레인 사이에 연결되어 상기 NMOS 트랜지스터에 스트레스를 인가하는 제 2 스트레스 인가부, 상기 인버터의 출력 노드로부터 인출되는 제 1 출력 단자부, 상기 PMOS 트랜지스터의 소스 노드로부터 인출되는 제 2 출력 단자부, 및 상기 NMOS 트랜지스터의 소스 노드와 상기 제 2 출력 단자부를 연결하는 루프 형성부를 포함한다.
또한, 본 발명의 일 실시예는, PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 인버터 구조에서 PMOS 트랜지스터 및 NMOS 트랜지스터 각각의 열화도를 측정하는 방법으로서, 상기 NMOS 트랜지스터를 흐르는 전류 패스를 차단한 상태에서, 상기 PMOS 트랜지스터를 흐르는 초기 제 1 전류 패스를 측정하는 단계, 상기 PMOS 트랜지스터의 게이트 드레인 전압을 네가티브 상태로 제공하여 상기 PMOS 트랜지스터에 스트레스를 인가하는 단계, 상기 스트레스를 인가받은 PMOS 트랜지스터를 흐르는 제 1 전류 패스를 측정하는 단계, 및 상기 제 1 전류 패스의 변화량을 통해, 상기 PMOS 트랜지스터의 열화도를 측정하는 단계를 포함한다.
또한, 본 발명의 일 실시예는, 상기 PMOS 트랜지스터를 흐르는 전류 패스를 차단한 상태에서, 상기 NMOS 트랜지스터를 흐르는 초기 제 2 전류 패스를 측정하는 단계, 상기 NMOS 트랜지스터의 게이트 드레인 전압을 포지티브 상태로 제공하여 상기 NMOS 트랜지스터에 스트레스를 인가하는 단계, 상기 스트레스를 인가받은 NMOS 트랜지스터를 흐르는 제 2 전류 패스를 측정하는 단계, 및 상기 제 1 전류 패스의 변화량을 통해 상기 NMOS 트랜지스터의 열화도를 측정하는 단계를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 제 1 전원 또는 제 2 전원에 의해 구동되며 스트레스 인가 모드시 인버터 구동을 하도록 연결된 제 1 및 제 2 트랜지스터, 및 상기 제 1 및 제 2 트랜지스터와 선택적으로 연결되며 측정 모드시 제 1 및 제 2 트랜지스터를 개별 분리하여 측정하도록 구성되는 선택 컷팅 회로부를 포함한다.
본 발명에 따르면, 인버터내에 PMOS 트랜지스터 및 NMOS 트랜지스터 각각에 스트레스 인가 수단을 구비하고, PMOS 트랜지스터 전류 패스 및 NMOS 트랜지스터 전류 패스가 생성되도록 출력 단자부를 설치한다.
이에 따라, 온 다이(On die) 상에서 개별 트랜지스터들의 스트레스에 따른 열화량을 정확히 측정할 수 있다.
또한, AC 바이어스 또는 DC 바이어스 각각에 따른 PMOS 트랜지스터 및 NMOS 트랜지스터 개별의 열화 정도를 측정할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 개념을 설명하기 위한 개략적인 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 회로도이다.
도 3은 도 2의 제 1 스트레스 인가부의 내부 회로도이다.
도 4는 도 2 및 도 3의 회로 동작을 설명하기 위한 각 신호들의 타이밍도이다.
도 5는 도 2의 제 2 스트레스 인가부의 내부 회로도이다.
도 6은 도 2 및 도 5의 회로 동작을 설명하기 위한 각 신호들의 타이밍도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 회로도이다.
도 8은 도 7의 발진 신호 생성부의 상세 회로도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 회로도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 회로도이다.
도 11은 도 10의 상세 회로도이다.
도 12는 본 발명의 일 실시예에 따른 AC 입력 신호 인가시 반도체 집적 회로 장치의 동작을 설명하기 위한 타이밍도이다.
도 13은 본 발명의 일 실시예에 따른 DC 입력 신호 인가시 반도체 집적 회로 장치의 동작을 설명하기 위한 타이밍도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 열화 측정 동작을 설명하기 위한 타이밍도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 PMOS 트랜지스터의 열화 정도를 측정하는 방법을 설명하기 위한 플로우 챠트이다.
도 16은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 NMOS 트랜지스터의 열화 정도를 측정하는 방법을 설명하기 위한 플로우 챠트이다.
도 17은 본 발명의 일 실시예에 따른 메모리 카드를 나타낸 개략도이다.
도 18은 본 발명의 일 실시예에 따른 전자 시스템을 나타낸 블록도이다.
도 19는 본 발명의 일 실시예에 따른 데이터 저장 장치를 나타낸 블록도이다.
도 20은 본 발명의 일 실시예에 따른 전자 장치를 나타낸 블록도이다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 본 발명의 실시예에 따른 열화 특성 검출 장치(100)는 PMOS 트랜지스터(PM) 및 NMOS 트랜지스터(NM)를 포함하는 인버터, 제 1 스위칭부(SW1), 제 2 스위칭부(SW2), 제 1 출력 단자부(DQ<0>) 및 제 2 출력 단자부(DQ<1>)를 포함할 수 있다.
제 1 스위칭부(SW1)는 PMOS 트랜지스터(PM)와 인버터 출력 노드인 제 1 노드(N1) 사이에 연결되며, 제 2 스위칭부(SW2)는 상기 제 1 노드(N1)와 NMOS 트랜지스터(NM) 사이에 연결될 수 있다.
제 1 출력 단자부(DQ<0>)는 상기 제 1 노드(N1)로부터 인출될 수 있고, 제 2 출력 단자부(DQ<1>)는 PMOS 트랜지스터의 소스에 해당하는 제 2 노드(N2)로부터 인출될 수 있다.
열화 특성 검출 장치(100)는 NMOS 트랜지스터(NM)의 소스(이하, 제 3 노드 N3)와 상기 제 2 출력 단자부(DQ<1>)를 연결하는 루프 형성부(110)를 더 포함할 수 있다. 루프 형성부(110)는 예를 들어, 제 2 출력 단자부(DQ<1>)와 NMOS 트랜지스터(NM)의 소스를 연결하는 배선일 수 있다.
본 실시예에서, PMOS 트랜지스터(PM) 및 NMOS 트랜지스터(NM)는 입력 신호(IN)에 의해 스트레스를 부여받을 수 있다.
그 후, 제 1 및 제 2 스위칭부(SW1, SW2)를 선택적으로 동작시키면, 제 1 출력 단자부(DQ<0>)와 제 2 출력 단자부(DQ<1>) 사이에 PMOS 트랜지스터(PM) 및 NMOS 트랜지스터(NM)의 열화 정도에 따라, 제 1 및 제 2 전류 패스(Ppath, Npath)가 선택적으로 형성될 수 있다.
예를 들어, 제 1 전류 패스(Ppath)는 제 2 출력 단자부(DQ<1>), PMOS 트랜지스터(PM) 및 제 1 출력 단자부(DQ<0>)를 거쳐 형성되어, PMOS 트랜지스터(PM) 자체의 열화 정도를 측정할 수 있다. 제 1 전류 패스(Ppath)가 형성되는 경우, 제 1 스위칭부(SW1)는 닫히고, 제 2 스위칭부(SW2)가 열리도록 설계되어, 제 2 전류 패스(Npath)가 형성되지 않는다.
제 2 전류 패스(Npath)는 제 2 출력 단자(DQ<1>), 루프 형성부(110), NMOS 트랜지스터(NM) 및 제 1 출력 단자(DQ<0>)를 거쳐 형성되어, NMOS 트랜지스터(NM) 자체의 열화 정도를 측정할 수 있다. 제 2 전류 패스(Npath)가 형성되는 경우, 제 1 스위칭부(SW1)는 열리고, 제 2 스위칭부(SW2)는 닫히도록 설계되어, 제 1 전류 패스(Ppath)는 형성되지 않는다.
제 1 또는 제 2 전류 패스(Ppath, Npath)의 측정은 PMOS 트랜지스터(PM) 및 NMOS 트랜지스터(NM)는 오프시킨 상태에서 진행될 수도 있다. 또한, 각각의 스위치(SW1,SW2)를 선택적으로 구동시키고, 입력 신호를 점진적으로 증대시킨 상태에서 상기 전류 패스들(Ppath, Npath)을 선택적으로 발생시킬 수 있다.
도 2를 참조하면, 본 실시예의 열화 특성 검출 장치(100)는 제 1 스트레스 인가부(120) 및 제 2 스트레스 인가부(130)를 더 포함할 수 있다.
제 1 스트레스 인가부(120)는 상기 PMOS 트랜지스터(PM)의 게이트와 드레인 노드(N4) 사이에 연결되어, PMOS 트랜지스터(PM)의 게이트 드레인 전압(VGD=VG-VD)이 네가티브 상태가 되도록 스트레스 제공 조건을 구성할 수 있다.
예를 들어, 제 1 스트레스 인가부(120)는 도 3에 도시된 바와 같이, 트랜스퍼 게이트(TM1) 및 NMOS 트랜지스터(Nm1)를 포함할 수 있다.
트랜스퍼 게이트(TM1)는 잘 알려진 바와 같이, NMOS 트랜지스터(NM1) 및 PMOS 트랜지스터(PM1)로 구성될 수 있으며, 상기 NMOS 트랜지스터(NM1)는 제 1 제어 신호(PD)에 의해 구동되고, 상기 PMOS 트랜지스터(PM1)는 제 2 제어 신호(PB)에 의해 구동될 수 있다. 또한, NMOS 트랜지스터(Nm1)는 트랜스퍼 게이트(TM1)와 연결되고, 입력 신호(IN)에 응답하여 구동될 수 있다.
제 1 스트레스 인가부(120)에 의해 상기 PMOS 트랜지스터(PM)가 스트레스를 인가받는 과정에 대해 도 4를 참조하여 설명한다.
예를 들어, 입력 신호(IN)가 하이 레벨에서 로우 레벨로 천이되고, 제 1 제어 신호(PD)는 하이 레벨에서 로우 레벨로, 제 2 제어 신호(PB)는 로우 레벨에서 하이 레벨로 변환될 수 있다.
이에 따라, 제 1 스트레스 인가부(120)의 NMOS 트랜지스터(Nm1)가 턴오프되고, 트랜스퍼 게이트(TM1)는 턴 오프된다. 한편, 입력 신호(IN)가 로우 레벨로 천이됨에 따라, 인버터의 PMOS 트랜지스터(PM)가 턴온되어, 전원 전압(VDD)이 드레인 노드(N4)에 전달된다. 제 1 및 제 2 제어 신호(PD,PB) 및 입력 신호(IN)에 의해, 제 1 스트레스 인가부(120)는 상기 PMOS 트랜지스터(PM)의 드레인 전위(N4)가 상기 전원 전압 레벨(VDD)을 유지시킨다.
이에 따라, PMOS 트랜지스터(PM)의 게이트 드레인 전압(VGD=VG -VD)이 네가티브 레벨이 되기 때문에, NBTI(negative bias temperature instability) 조건을 만족하여, PMOS 트랜지스터(PM) 자체가 스트레스를 받는 조건에 놓이게 된다.
그 후, 측정 모드시, 입력 신호(IN)를 로우 레벨에서 하이 레벨로 점진 천이시킨 다음, 제 1 및 제 3 스위치(SW1,SW3)를 구동시킨다. 이에 따라, PMOS 트랜지스터(PM)의 열화 정도를 측정하는 제 1 전류 패스(Ppath)가 생성된다. 예를 들어, PMOS 트랜지스터(PM)가 열화되지 않았다면, 입력 신호(IN)가 문턱 전압 이상의 하이 레벨을 나타낼 때, 상기 제 1 전류 패스(Ppath)가 생성되지 않아야 한다. 하지만, 상기 열화 모드를 통해 PMOS 트랜지스터(PM)가 열화된 경우, 상기 PMOS 트랜지스터(PM)에서 누설 전류가 발생되기 때문에, 상기 제 1 전류 패스(Ppath)가 생성될 것이다. 이렇게 측정된 제 1 전류 패스(Ppath)의 양을 통해 PMOS 트랜지스터(PM) 자체의 열화 정도를 측정할 수 있다.
제 2 스트레스 인가부(130)는 상기 NMOS 트랜지스터(NM)의 게이트와 드레인 노드(N5) 사이에 연결되어, NMOS 트랜지스터(NM)의 게이트 드레인 전압(VGD)이 포지티브 상태가 되도록 하여, NMOS 트랜지스터(NM)의 스트레스 제공 조건을 조성할 수 있다.
제 2 스트레스 인가부(130)는 도 5에 도시된 바와 같이, 트랜스퍼 게이트(TM2) 및 PMOS 트랜지스터(Pm1)를 포함할 수 있다.
트랜스퍼 게이트(TM2)를 구성하는 NMOS 트랜지스터(NM2)는 제 3 제어 신호(ND)에 의해 구동되고, PMOS 트랜지스터(PM2)는 제 4 제어 신호(NB)에 의해 구동될 수 있다. 상기 PMOS 트랜지스터(Pm1)는 상기 트랜스퍼 게이트(TM2)와 연결되고, 입력 신호(IN)에 응답하여 구동될 수 있다.
제 2 스트레스 인가부(130)로부터 인버터를 구성하는 NMOS 트랜지스터(NM)에 스트레스가 인가되는 과정에 대해 도 6을 참조하여 설명한다.
예를 들어, 입력 신호(IN)는 로우 레벨에서 하이 레벨로 천이되고, 제 3 제어 신호(ND)는 로우 레벨에서 하이 레벨로, 제 4 제어 신호(NB)는 하이 레벨에서 로우 레벨로 천이될 수 있다.
이에 따라, 제 2 스트레스 인가부(130)의 PMOS 트랜지스터(Pm1)가 턴오프되고, 트랜스퍼 게이트(TM2)는 턴 오프되어, NMOS 트랜지스터(NM)의 드레인 노드(N3)의 전압은 그라운드 전압 레벨이 된다. 한편, NMOS 트랜지스터(NM)의 게이트 전압으로 하이 레벨의 입력 신호(IN)가 입력되기 때문에, NMOS 트랜지스터(NM)의 게이트 드레인 전압(VGD=VG -VD)은 포지티브 레벨이 된다. 이에 따라, NMOS 트랜지스터(NM) 자체가 스트레스를 받는 조건에 놓이게 된다.
그 후, 측정 모드시, 입력 신호(IN)를 로우 레벨에서 하이 레벨로 점진 천이시킨 다음, 제 2 및 제 4 스위치(SW2, SW4)를 구동시킨다. 이에 따라, NMOS 트랜지스터(NM)의 열화 정도를 측정하는 제 2 전류 패스(Npath)가 생성된다. 예를 들어, NMOS 트랜지스터(NM)가 열화되지 않았다면, 입력 신호(IN)가 문턱 전압 이하의 로우 레벨을 나타낼 때, 상기 제 2 전류 패스(Npath)가 생성되지 않아야 한다. 하지만, 상기 열화 모드를 통해 NMOS 트랜지스터(NM)가 열화된 경우, 상기 NMOS 트랜지스터(NM)에서 누설 전류가 발생되기 때문에, 상기 제 2 전류 패스(Npath)가 생성될 것이다. 이렇게 측정된 제 2 전류 패스(Npath)의 양을 통해 NMOS 트랜지스터(NM) 자체의 열화 정도를 측정할 수 있다.
도 7에 도시된 바와 같이, 상기 입력 신호(IN)는 AC 신호를 생성하기 위한 발진 신호 생성부(200)로 구성될 수 있다. 발진 신호 생성부(200)는 도 8에 도시된 바와 같이, 복수의 인버터 체인(IV1-IVn) 을 포함하는 ROD(ring oscillator delay)일 수 있다. 또한, 발진 신호 생성부(200)는 인에이블 신호(TROD)가 입력되는 낸드 게이트(ND)를 추가로 포함할 수 있다. ROD는 해당 반도체 장치가 제작되는 공정 조건, 동작 전압, 및 동작 온도에 의해 결정되는 주기(혹은 주파수)에 따른 발진 신호를 발생시킬 수 있다.
도 9를 참조하면, 입력 신호(IN)는 내부 전압(VREFI)을 생성하는 내부 전압 발생부(300)를 포함할 수도 있다. 본 실시예의 내부 전압 발생부(300)는 외부 전압을 입력받아, 적절한 내부 전압을 생성하는 모든 전압 발생부가 여기에 해당될 수 있다.
도 10을 참조하면, 열화 특성 검출 장치(100)는 AC 입력 신호 생성부(200a), DC 입력 신호 생성부(300a) 및 입력 신호 선택부(400)를 더 포함할 수 있다.
AC 입력 신호 생성부(200a) 및 DC 입력 신호 생성부(300a)에 의해 생성된 입력 신호들은 입력 신호 선택부(400)에 의해 어느 하나가 선택되어, 열화 특성 검출 장치(100)의 입력 신호로 제공될 수 있다.
여기서, AC 입력 신호 생성부(200a)는 도 7 및 도 8에 도시된 발진 신호 생성부일 수 있고, DC 입력 신호 생성부(300a)는 도 9에 도시된 내부 전압 발생부에 해당할 수 있다.
도 11은 도 10에 도시된 열화 특성 검출 장치(101)의 상세 회로도이다.
도 11을 참조하면, 본 실시예에 따른 열화 특성 검출 장치(101)는 AC 입력 신호 생성부(200a), DC 입력 신호 생성부(300a), 입력 신호 선택부(400), 측정 대상용 인버터(PM, NM), 제 1 스트레스 인가부(120), 제 2 스트레스 인가부(130) 및 제 1 내지 제 4 스위치(SW1, SW2, SW3, SW4)를 포함할 수 있다.
AC 입력 신호 생성부(200a)는 복수의 인버터 체인을 포함하는 ROD 셀을 포함하여, AC 입력 펄스 신호(IN1)를 생성한다. 또한, 외부 클럭(ICLK)을 AC 입력 펄스 신호(IN1)로서 이용할 수도 있다.
DC 입력 신호 생성부(300a)는 DC 입력 신호(IV2)를 생성한다.
입력 신호 선택부(400)는 제 1 내지 제 4 선택부(410,420,430,440)를 포함할 수 있다. 제 1 내지 제 4 선택부(410,420,430,440)는 각각 트랜스퍼 게이트로 구성될 수 있다.
예를 들어, AC 입력 신호 생성부(200a)의 신호(IN1)를 선택하는 경우, 도 12에 도시된 바와 같이, 제어 신호들(TM_P0B, TM_P0D, TM_P1D, TM_P1B, TM_N2B, TM_N2D, TM_N3D, TM_N3B)에 의해, 제 1 및 제 3 선택부(410,430)가 구동되어, 상기 인버터(PM,NM), 제 1 및 제 2 스트레스 인가부(120,130)에 AC 입력 신호(IN1)가 제공될 수 있다.
DC 입력 신호 생성부(300a)의 신호(IN2)를 선택하는 경우, 도 13에 도시된 바와 같이, 제어 신호들(TM_P0B, TM_P0D, TM_P1D, TM_P1B, TM_N2B, TM_N2D, TM_N3D, TM_N3B)에 의해, 제 2 및 제 4 선택부(420,440)가 구동되어, 상기 인버터(PM,NM), 제 1 및 제 2 스트레스 인가부(120,130)에 DC 입력 신호(IN2)가 제공될 수 있다.
제 1 스트레스 인가부(120)는 제 1 트랜스퍼 게이트(TM1) 및 NMOS 트랜지스터(Nm1)를 포함할 수 있다. 제 1 트랜스퍼 게이트(TM1)는 인버터를 구성하는 PMOS 트랜지스터(PM)의 드레인 노드(N3)와 NMOS 트랜지스터(Nm1) 사이에 연결되며, 제 1 및 제 2 제어 신호(PD,PB)에 의해 구동된다. NMOS 트랜지스터(Nm1)는 제 1 트랜스퍼 게이트(TM1)과 그라운드 터미널(VSS) 사이에 연결되며, 선택된 입력 신호에 응답하여 구동된다.
제 2 스트레스 인가부(130)는 PMOS 트랜지스터(Pm1) 및 제 2 트랜스퍼 게이트(TM2)를 포함할 수 있다. PMOS 트랜지스터(Pm1)는 전원 전압 터미널(VDD)과 제 2 트랜스퍼 게이트(TM2) 사이에 연결되며, 선택된 입력 신호에 응답하여 구동된다. 제 2 트랜스퍼 게이트(TM2)는 PMOS 트랜지스터(Pm1) 및 인버터를 구성하는 NMOS 트랜지스터(NM)의 드레인 노드(N4) 사이에 연결될 수 있다. 제 2 트랜스퍼 게이트(TM2)는 제 3 및 제 4 제어 신호(ND,NB)에 의해 구동될 수 있다.
제 1 스위치(SW1)는 트랜스퍼 게이트(TM3)의 형태로 구성될 수 있으며, 제 1 및 제 2 제어 신호(PD,PB)에 의해 구동될 수 있다. 이때, 제 1 스위치(SW1)는 상기 제 1 트랜스퍼 게이트(TM1)와 반대의 구동을 하도록 설계될 수 있다.
제 2 스위치(SW2) 역시 트랜스퍼 게이트(TM4)의 형태로 구성될 수 있으며, 제 3 및 제 4 제어 신호(PD,PB)에 의해 구동될 수 있다. 이때, 제 2 스위치(SW2)는 상기 제 2 트랜스퍼 게이트(TM2)와 반대의 구동을 하도록 설계될 수 있다.
제 3 스위치(SW3) 및 제 4 스위치(SW4) 역시 트랜스퍼 게이트로 구성될 수 있으며, 제어 신호들(TM_P4D, TM_P4B, TM_N5D, TM_N5B)에 의해, 전류 측정 모드시 구동되도록 설계될 수 있다.
미설명 부호 R1 및 R2는 인버터의 전압 강하 저항을 지시할 수 있고, RESD1 및 RESD2는 제 1 및 제 2 출력 단자부(DQ<0> 및 DQ<1>)에 연결된 ESD 저항을 지시할 수 있다.
도 11 및 도 12를 참조하여, AC 입력 신호(IN1(IROD,ICLK))가 인버터(PM,NM), 제 1 및 제 2 스트레스 인가부(120,130)에 입력되는 경우에 대해 설명한다.
AC 입력 신호(IN1(IROD, ICLK)는 TROD 신호의 인에이블링에 따라 토글 신호 형태로 발생될 수 있다.
입력 신호 선택부(400)의 제 1 및 제 3 선택부(410,430)가 선택적으로 구동됨에 따라, 인버터를 구성하는 PMOS 트랜지스터(PM) 및 제 1 스트레스 인가부(120)에 반전된 AC 입력 신호(/IN1)가 입력되고, 인버터를 구성하는 NMOS 트랜지스터(NM) 및 제 2 스트레스 인가부(130)에 AC 입력 신호(IN1)가 입력된다.
이때, 반전된 AC 입력 신호(/IN1)이 로우 레벨을 가질 때, PMOS 트랜지스터(PM)의 게이트 드레인 전압(VGD)이 네가티브 상태가 되어, 인버터의 PMOS 트랜지스터(PM)는 자체적으로 스트레스를 인가받는 조건이 성립된다. 도면의 st1는 인버터의 PMOS 트랜지스터(PM)에 스트레스를 인가하는 경로를 보여준다.
또한, AC 입력 신호(IN1)가 입력되는 NMOS 트랜지스터(NM) 및 제 2 스트레스 인가부(130)는 AC 입력 신호(IN1)의 하이 레벨 상태에서 NMOS 트랜지스터(NM)의 게이트 드레인 전압(VGD)이 포지티브 상태가 된다. 이에 따라, 인버터의 NMOS 트랜지스터(NM)는 자체적으로 스트레스를 인가받는 조건이 성립된다. 도면의 st2는 인버터의 NMOS 트랜지스터(NM)에 스트레스를 인가하는 경로를 보여준다.
도 11 및 도 13을 참조하여, DC 입력 신호(IN2, VREFI)가 인버터(PM,NM), 제 1 및 제 2 스트레스 인가부(120,130)에 입력되는 경우에 대해 설명한다.
입력 신호 선택부(400)의 제 2 및 제 4 선택부(420,440)가 선택적으로 구동됨에 따라, 인버터를 구성하는 PMOS 트랜지스터(PM) 및 NMOS 트랜지스터(NM), 제 1 스트레스 인가부(120) 및 제 2 스트레스 인가부(130)에 DC 입력 신호(IN2)가 입력된다.
DC 입력 신호(IN2, VREFI)는 점진적으로 증가되는 전압의 형태를 가지며, DC 입력 신호(IN2,VREFI)가 입력되는 동안 AC 입력 신호(IN1)는 발생되지 않는다.
예를 들어, DC 입력 신호(IN2,VREFI)이 임계 전압 이하의 레벨인 경우, 제 1 스트레스 인가부(120) 및 상기 DC 입력 신호 레벨에 따라, 인버터의 PMOS 트랜지스터(PM)의 게이트 레벨은 드레인 레벨보다 낮기 때문에, PMOS 트랜지스터(PM)의 스트레스 인가 조건이 만족된다.
또한, DC 입력 신호(IN2, VREFI)이 임계 전압 이상의 레벨을 갖는 경우, 제 2 스트레스 인가부(130) 및 상기 DC 입력 신호 레벨에 따라, 인버터의 NMOS 트랜지스터(NM)의 드레인 레벨이 게이트 레벨 보다 낮아지게 되어, 인버터를 구성하는 NMOS 트랜지스터(NM)의 스트레스 인가 조건이 만족된다.
그 후, 열화 측정 모드에 대해 도 11 및 도 14를 참조하여 설명한다.
열화 측정 모드시, AC 입력 신호(IN1, IROD or ICLK) 대신 DC 입력 신호(IN2, VREFI)를 입력 신호로서 제공되도록 설계한다. 이에 따라, 선택부(400)의 제 2 및 제 4 선택부(420,440)가 구동되도록 제어 신호들이 발생될 수 있다. 여기서, DC 입력 신호(IN2, VREFI)는 로우 레벨에서 하이 레벨로 점진적으로 증대된다.
열화 측정 모드시, 제 1 및 제 2 스트레스 인가부(120, 130)의 제 1 및 제 2 트랜스퍼 게이트(TM1, TM2)는 턴오프되고, 제 1 및 제 2 스위칭부(SW1,SW2)가 턴온되도록 제 1 내지 제 4 제어 신호(PD, PB, ND,NB)가 레벨 변경될 수 있다.
그 후, 제 3 스위칭부(SW3)는 턴온되고, 제 4 스위칭부(SW4)는 턴 오프되도록, 제어 신호(TM_P4D, TM_P4B, TM_N5D, TM_P5B)들이 조절된다. 이에 따라, 제 1 출력 단자(DQ<0>)에서 제 2 출력 단자(DQ<1>) 사이에 제 1 전류 패스(Ppath)가 발생되어, 인버터를 구성하는 PMOS 트랜지스터(PM) 자체의 열화 정도를 상기 제 1 전류 패스(Ppath)의 전류량에 의해 판단할 수 있다.
또한, 제 3 스위칭부(SW3)는 턴오프되고, 제 4 스위칭부(SW4)가 턴온되도록 제어 신호(TM_P4D, TM_P4B, TM_N5D, TM_P5B)들이 조절되어, 제 1 출력 단자(DQ<0>), 루프 형성부(110) 및 제 2 출력 단자(DQ<1>) 사이에 제 2 전류 패스(Npath)를 발생시킨다. 이에 따라, 인버터를 구성하는 NMOS 트랜지스터(NM) 자체의 열화 정도를 상기 제 2 전류 패스(Ppath)의 전류량에 의해 판단할 수 있다.
PMOS 트랜지스터의 열화를 판단하는 방법에 대해, 도 15를 참조하여 자세히 설명하도록 한다.
먼저, 제 1 및 제 3 스위칭부(SW1,SW3)만을 턴온시켜, 초기 제 1 전류 패스(Ppath1)의 전류값을 측정한다(S1). PMOS 트랜지스터(PM)를 구동시키지 않은 경우, 초기 제 1 전류 패스(Ppath1)는 생성되지 않을 수 있고, 그러한 경우, 전류값은 0이 될 수 있다. 또한, PMOS 트랜지스터(PM)를 구동시키는 경우, 초기 제 1 전류 패스(Ppath1)는 소정의 전류 값을 가질 수 있다.
그 후, 입력 신호 및 제 1 및 제 2 제어 신호(PB,PD)의 레벨을 제어하여, 제 1 스트레스 인가부(120)를 구동시킨다. 제 1 스트레스 인가부(120) 및 입력 신호에 따라, 인버터를 구성하는 PMOS 트랜지스터(PM)에 개별적인 스트레스가 인가된다(S2).
다시, 스텝 1(S1)과 동일한 조건으로, 제 1 전류 패스(Ppath2)를 측정한다(S3). 스텝 3(S3)에서 생성되는 제 1 전류 패스(Ppath2)는 스트레스를 인가받은 PMOS 트랜지스터(PM)를 지나도록 형성되기 때문에, 초기 제 1 전류 패스(Ppath2)의 전류 값과 상이한 전류 값을 가질 수 있다.
다음, 제 1 전류 패스(Ppath 1, Ppath2)의 전류량을 비교하여, 전류 변화량을 측정한다(S4). 예를 들어, PMOS 트랜지스터(PM)이 열화된 경우, 상기 제 1 전류 패스(Ppath2)는 초기 제 1 전류 패스(Ppath2)보다 전류량이 증대될 수 있다.
상기 전류 변화량을 통해, 상기 스트레스의 영향에 따른 PMOS 트랜지스터(PM)의 열화도를 판단한다(S5).
또한, NPMOS 트랜지스터의 열화 정도를 판단하는 방법에 대해, 도 16을 참조하여 자세히 설명하도록 한다.
먼저, 제 2 및 제 4 스위칭부(SW2,SW4)만을 턴온시켜, 초기 제 2 전류 패스(Npath1)를 측정한다(S11). 상기 NMOS 트랜지스터(NM)를 구동시키지 않은 경우, 초기 제 2 전류 패스(Npath1)는 생성되지 않을 수 있고, 그러한 경우, 전류값은 0이 될 수 있다. 또한, NMOS 트랜지스터(NM)를 구동시키는 경우, 초기 제 2 전류 패스(Npath1)는 일정 값을 가질 수 있다.
그 후, 입력 신호 및 제 3 및 제 4 제어 신호(NB,ND)의 레벨을 제어하여, 제 2 스트레스 인가부(130)를 구동시킨다. 이에 따라, 인버터를 구성하는 NMOS 트랜지스터(NM)에 개별적인 스트레스가 인가된다(S12).
다시, 스텝 11(S11)과 동일한 조건으로, 제 2 전류 패스(Npath2)를 측정한다(S13). 스텝 13(S13)에서 생성되는 제 2 전류 패스(Npath2)는 스트레스를 인가받은 NMOS 트랜지스터(NM)를 지나도록 형성되기 때문에, 초기 제 2 전류 패스(Npath2)와 전류 값과 상이한 전류 값을 가질 수 있다.
다음, 제 2 전류 패스들(Npath 1, Npath2)의 전류량을 비교하여, 전류 변화량을 측정한다(S14). 예를 들어, 상기 스트레스에 의해 NMOS 트랜지스터(NM)가 열화된 경우, 상기 제 2 전류 패스(Npath2)는 초기 제 2 전류 패스(Npath1)보다 상대적으로 큰 전류량을 가질 수 있다.
이와 같은 전류 변화량을 통해, 상기 스트레스의 영향에 따른 NMOS 트랜지스터(NM)의 자체의 열화도를 판단할 수 있다(S15).
이와 같은 본 발명에 따르면, 인버터내에 PMOS 트랜지스터 및 NMOS 트랜지스터 각각에 스트레스 인가 수단을 구비하고, PMOS 트랜지스터 전류 패스 및 NMOS 트랜지스터 전류 패스가 생성되도록 출력 단자부를 설치한다.
이에 따라, 온 다이(On die) 상에서 AC 바이어스 또는 DC 바이어스 각각에 따른 PMOS 트랜지스터 및 NMOS 트랜지스터 개별의 열화 정도를 측정할 수 있다.
도 17은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 메모리 카드를 나타낸 개략도이다.
도 17을 참조하면, 컨트롤러(4110), 메모리(4120) 및 인터페이스 부재(4130)를 포함하는 메모리 카드 시스템(4100)이 제공될 수 있다. 상기 컨트롤러(4110)와 상기 메모리(4120)는 명령어 및/또는 데이터를 주고받을 수 있도록 구성될 수 있다. 상기 메모리(4120)는, 예를 들어, 상기 컨트롤러(4110)에 의해 실행되는 명령어, 및/또는 사용자의 데이터를 저장하는 데 사용될 수 있다.
상기 메모리 카드 시스템(4100)은 상기 메모리(4120)에 데이터를 저장하거나, 또는 상기 메모리(4120)로부터 데이터를 외부로 출력할 수 있다. 상기 메모리(4120)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자를 포함할 수 있다.
상기 인터페이스 부재(4130)는 외부와의 데이터의 입/출력을 담당할 수 있다. 상기 메모리 카드 시스템(4100)은 멀티미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장 장치일 수 있다.
도 18은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 전자 장치를 설명하기 위한 블록도이다.
도 18을 참조하면, 프로세서(4210), 메모리(4220) 및 입출력 장치(I/O, 4230)를 포함하는 전자 장치(4200)가 제공될 수 있다. 상기 프로세서(4210), 메모리(4220) 및 입출력 장치(4230)는 버스(4246)를 통하여 연결될 수 있다.
상기 메모리(4220)는 상기 프로세서(4210)로부터 제어 신호를 받을 수 있다. 상기 메모리(4220)는 프로세서(4210)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 메모리(4220)는 버스(4246)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다.
상기 메모리(4220)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(4200)는 상기 메모리(4220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(4200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기 전자 장치(4200)의 보다 구체적인 실현 및 변형된 예에 대하여 도 19 및 도 20을 참조하여 설명하기로 한다.
도 19는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 데이터 저장 장치를 나타낸 블록도이다.
도 19를 참조하면, 솔리드 스테이트 디스크(Solid State Disk; SSD; 4311)와 같은 데이터 저장 장치가 제공될 수 있다. 상기 솔리드 스테이트 디스크(SSD; 4311)는 인터페이스(4313), 제어기(4315), 비휘발성 메모리(4318) 및 버퍼 메모리(4319)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(4311)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(4311)는 하드 디스크 드라이브(HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(4311)는 노트북 PC, 넷북, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(4315)는 상기 인터페이스(4313)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(4315)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(4311)의 데이터 저장용량은 상기 비휘발성 메모리(4318)에 대응할 수 있다. 상기 버퍼 메모리(4319)는 상기 제어기(4315)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(4313)는 호스트(4302)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(4313)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)를 경유하여 상기 인터페이스(4313)에 접속될 수 있다.
상기 비휘발성 메모리(4318)는 상기 인터페이스(4313)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다.
상기 비휘발성 메모리(4318)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자를 포함할 수 있다. 상기 솔리드 스테이트 디스크(4311)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(4318)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(4319)는 휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 버퍼 메모리(4319)는 상기 비휘발성 메모리(4318)에 비하여 상대적으로 빠른 동작 속도를 보인다.
상기 인터페이스(4313)의 데이터 처리속도는 상기 비휘발성 모리(4318)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(4319)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(4313)를 통하여 수신된 데이터는 상기 제어기(4315)를 경유하여 상기 버퍼 메모리(4319)에 임시 저장된 후, 상기 비휘발성 메모리(4318)의 데이터 기록 속도에 맞추어 상기 비휘발성 메모리(4318)에 영구 저장될 수 있다.
또한, 상기 비휘발성 메모리(4318)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 독출하여 상기 버퍼 메모리(4319)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(4319)는 상기 솔리드 스테이트 디스크(4311)의 유효 동작속도를 증가시키고 오류 발생률을 감소하는 역할을 할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 열화 측정 장치 110 : 루프 형성부
120 : 제 1 스트레스 인가부 130 : 제 2 스트레스 인가부
200 : 발진 신호 생성부 200a : AC 입력 신호 생성부
300 : 내부 전압 발생부 300a : DC 입력 신호 생성부
400 : 선택부

Claims (22)

  1. PMOS 트랜지스터;
    상기 PMOS 트랜지스터와 인버터를 구성하도록 연결된 NMOS 트랜지스터;
    상기 PMOS 트랜지스터와 연결되어, 상기 PMOS 트랜지스터에 스트레스를 인가하도록 구성되는 제 1 스트레스 인가부;
    상기 NMOS 트랜지스터와 연결되어, 상기 NMOS 트랜지스터에 스트레스를 인가하도록 구성되는 제 2 스트레스 인가부;
    상기 PMOS 트랜지스터 및 NMOS 트랜지스터의 연결 노드에서 인출되는 제 1 출력 단자부;
    상기 PMOS 트랜지스터의 소스에 연결되는 제 2 출력 단자부; 및
    상기 제 2 출력 단자부와 상기 NMOS 트랜지스터의 소스 사이를 연결하는 루프 형성부를 포함하여,
    상기 PMOS 트랜지스터의 전류 패스 값 및 상기 NMOS 트랜지스터의 전류 패스 값을 측정하도록 구성되는 반도체 집적 회로 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 PMOS 트랜지스터를 흐르는 제 1 전류 패스 및 상기 NMOS 트랜지스터를 흐르는 제 2 전류 패스가 개별적으로 생성되도록 복수의 스위치를 더 포함하는 반도체 집적 회로 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 스트레스 인가부는,
    상기 PMOS 트랜지스터의 게이트 드레인 전압이 네가티브 값이 되도록 구성되는 반도체 집적 회로 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제 1 스트레스 인가부는,
    상기 PMOS 트랜지스터의 드레인과 연결되고, 제 1 및 제 2 제어 신호에 응답하여 구동되는 트랜스퍼 게이트; 및
    상기 트랜스퍼 게이트와 연결되고, 상기 인버터의 입력 신호에 응답하여 상기 트랜스퍼 게이트로부터 전달된 신호를 그라운드로 배출하는 서브 NMOS 트랜지스터를 포함하는 반도체 집적 회로 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 2 스트레스 인가부는,
    상기 NMOS 트랜지스터의 게이트 드레인 전압이 포티지브 값이 되도록 구성되는 반도체 집적 회로 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제 2 스트레스 인가부는,
    구동 전압 터미널과 연결되고, 상기 인버터의 입력 신호에 응답하여 구동되는 서브 PMOS 트랜지스터; 및
    상기 서브 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 드레인 사이에 연결되고, 제 3 및 제 4 제어 신호에 응답하여 구동되는 트랜스퍼 게이트를 포함하는 반도체 집적 회로 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 인버터의 입력 신호는 AC 입력 신호인 반도체 집적 회로 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 인버터의 입력 신호는 DC 입력 신호인 반도체 집적 회로 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 인버터의 입력 신호를 제공하는 AC 입력 신호 생성부;
    상기 인버터의 입력 신호를 제공하는 DC 입력 신호 생성부; 및
    상기 AC 입력 신호 생성부 및 DC 입력 신호 생성부중 하나를 선택하도록 구성되는 선택부를 더 포함하는 반도체 집적 회로 장치.
  11. PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되는 인버터;
    상기 PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트에 입력 신호를 전달하는 입력부;
    상기 PMOS 트랜지스터의 게이트와 드레인 사이에 연결되어, 상기 PMOS 트랜지스터에 스트레스를 인가하는 제 1 스트레스 인가부;
    상기 NMOS 트랜지스터의 게이트와 드레인 사이에 연결되어, 상기 NMOS 트랜지스터에 스트레스를 인가하는 제 2 스트레스 인가부:
    상기 인버터의 출력 노드로부터 인출되는 제 1 출력 단자부;
    상기 PMOS 트랜지스터의 소스 노드로부터 인출되는 제 2 출력 단자부; 및
    상기 NMOS 트랜지스터의 소스 노드와 상기 제 2 출력 단자부를 연결하는 루프 형성부를 포함하는 반도체 집적 회로 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 PMOS 트랜지스터의 드레인과 상기 인버터의 출력 노드 사이에 연결된 제 1 스위칭부;
    상기 인버터의 출력 노드와 상기 NMOS 트랜지스터의 드레인 사이에 연결되는 제 2 스위칭부;
    상기 제 2 출력 단자부에 위치하는 제 3 스위칭부; 및
    상기 루프 형성부에 위치하는 제 4 스위칭부를 더 포함하는 반도체 집적 회로 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 PMOS 트랜지스터를 흐르는 전류 패스를 형성하는 경우,
    상기 제 1 및 제 3 스위칭부는 턴온되고, 제 2 및 제 4 스위칭부는 턴오프되도록 구성되는 반도체 집적 회로 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 NMOS 트랜지스터를 흐르는 전류 패스를 형성하는 경우,
    상기 제 2 및 제 4 스위칭부는 턴온되고, 제 1 및 제 3 스위칭부는 턴오프되도록 구성되는 반도체 집적 회로 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 입력부는,
    AC 입력 신호 생성부;
    DC 입력 신호 생성부; 및
    상기 AC 입력 신호 생성부 및 DC 입력 신호 생성부 중 하나를 선택하도록 구성되는 선택부를 더 포함하는 반도체 집적 회로 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제 1 스트레스 인가부는,
    상기 PMOS 트랜지스터의 드레인과 연결되고, 제 1 및 제 2 제어 신호에 응답하여 구동되는 트랜스퍼 게이트; 및
    상기 트랜스퍼 게이트와 연결되고, 상기 인버터의 입력 신호에 응답하여 상기 트랜스퍼 게이트로부터 전달된 신호를 그라운드로 배출하는 서브 NMOS 트랜지스터를 포함하는 반도체 집적 회로 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제 2 스트레스 인가부는,
    구동 전압 터미널과 연결되고, 상기 인버터의 입력 신호에 응답하여 구동되는 서브 PMOS 트랜지스터; 및
    상기 서브 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 드레인 사이에 연결되고, 제 3 및 제 4 제어 신호에 응답하여 구동되는 트랜스퍼 게이트를 포함하는 반도체 집적 회로 장치.
  18. PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 인버터 구조에서, 상기 PMOS 트랜지스터와 연결되어 상기 PMOS 트랜지스터에 스트레스를 인가하도록 구성되는 제 1 스트레스 인가부, 상기 NMOS 트랜지스터와 연결되어 상기 NMOS 트랜지스터에 스트레스를 인가하도록 구성되는 제 2 스트레스 인가부, 상기 PMOS 트랜지스터 및 NMOS 트랜지스터의 연결 노드에서 인출되는 제 1 출력 단자부, 상기 PMOS 트랜지스터의 소스에 연결되는 제 2 출력 단자부, 및 상기 제 2 출력 단자부와 상기 NMOS 트랜지스터의 소스 사이를 연결하는 루프 형성부를 포함하여 상기 PMOS 트랜지스터 및 NMOS 트랜지스터 각각의 열화도를 측정하는 방법으로서,
    상기 NMOS 트랜지스터를 흐르는 전류 패스를 차단한 상태에서,
    상기 PMOS 트랜지스터를 흐르는 초기 제 1 전류 패스를 측정하는 단계;
    상기 PMOS 트랜지스터의 게이트 드레인 전압을 네가티브 상태로 제공하여 상기 PMOS 트랜지스터에 스트레스를 인가하는 단계;
    상기 스트레스를 인가받은 PMOS 트랜지스터를 흐르는 제 1 전류 패스를 측정하는 단계; 및
    상기 제 1 전류 패스의 변화량을 통해, 상기 PMOS 트랜지스터의 열화도를 측정하는 단계를 포함하는 반도체 집적 회로 장치의 구동방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 PMOS 트랜지스터를 흐르는 전류 패스를 차단한 상태에서,
    상기 NMOS 트랜지스터를 흐르는 초기 제 2 전류 패스를 측정하는 단계;
    상기 NMOS 트랜지스터의 게이트 드레인 전압을 포지티브 상태로 제공하여 상기 NMOS 트랜지스터에 스트레스를 인가하는 단계;
    상기 스트레스를 인가받은 NMOS 트랜지스터를 흐르는 제 2 전류 패스를 측정하는 단계; 및
    상기 제 2 전류 패스의 변화량을 통해, 상기 NMOS 트랜지스터의 열화도를 측정하는 단계를 더 포함하는 반도체 집적 회로 장치의 구동방법.
  20. 제 1 전원 또는 제 2 전원에 의해 구동되며, 스트레스 인가 모드시 인버터 구동을 하도록 연결된 제 1 및 제 2 트랜지스터; 및
    상기 제 1 및 제 2 트랜지스터와 선택적으로 연결되며, 측정 모드시 제 1 및 제 2 트랜지스터를 개별 분리하여 측정하도록 구성되는 선택 컷팅 회로부를 포함하되,
    상기 선택 컷팅 회로부는,
    상기 제 1 트랜지스터의 드레인과, 상기 제 1 및 제 2 트랜지스터의 연결 노드 사이에 연결된 제 1 스위칭부;
    상기 연결 노드와 상기 제 2 트랜지스터의 드레인 사이에 연결되는 제 2 스위칭부;
    상기 연결 노드로부터 인출되는 제 1 출력 단자부;
    상기 제 1 트랜지스터의 소스로부터 인출되는 제 2 출력 단자부;
    상기 제 2 트랜지스터의 소스와 상기 제 2 출력 단자부를 연결하는 루프 형성부;
    상기 제 2 출력 단자부에 위치하는 제 3 스위칭부; 및
    상기 루프 형성부에 위치하는 제 4 스위칭부를 포함하는 반도체 집적 회로 장치.
  21. 삭제
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서,
    상기 제 1 트랜지스터의 게이트와 드레인 사이에 연결되어, 상기 제 1 트랜지스터에 스트레스를 인가하는 제 1 스트레스 인가부; 및
    상기 제 2 트랜지스터의 게이트와 드레인 사이에 연결되어, 상기 제2 트랜지스터에 스트레스를 인가하는 제 2 스트레스 인가부를 더 포함하는 반도체 집적 회로 장치.
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