JP2011015289A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】アンテナスイッチのスイッチング用トランジスタにＳＯＩ ＭＯＳＦＥＴを用いながら、高調波歪を大幅に低減する。
【解決手段】アンテナスイッチの受信分路スルーＭＯＳＦＥＴグループ１３を構成するトランジスタ４４〜４８のドレイン−ゲート間の片方に静電容量素子５４〜５８を付加することにより、ソース−ゲート間とドレイン−ゲート間の電圧振幅が同じでなくなる。その結果、ソース−ドレイン間寄生容量の電圧依存は、電圧の極性に対して非対称となる。この非対称性は、同様の非対称性を有する信号歪を発生させるので、それを基板容量の電圧依存による２次高調波と同等の振幅と逆の位相を持つように設定することにより、２次高調波歪を打ち消すことができ、２次高調波歪を低減することができる。
【選択図】図３

Description

本発明は、移動体通信機器などに用いられるアンテナスイッチの高調波歪の低減技術に関し、特に、ＳＯＩ ＭＯＳＦＥＴ(Silicon On Insulator Metal Oxide Semiconductor Field Effect Transistor)を用いて構成したアンテナスイッチにおける２次高調波歪、および３次高調波歪の低減に有効な技術に関する。
一般に、携帯電話などに用いられる送受信切り替え用のアンテナスイッチは、スイッチング用トランジスタとしてＨＥＭＴ(High Electron Mobility Transistor)などの化合物半導体ＦＥＴが用いられているが、製造コストの低減などの要求に応えるために、該スイッチング用トランジスタとしてＳＯＩ ＭＯＳＦＥＴを用いることが知られている。
たとえば、ＳＰＤＴ(Single pole double throw)型のアンテナスイッチの場合には、送信分路スルーＭＯＳＦＥＴグループ、送信分路シャントＭＯＳＦＥＴグループ、受信分路スルーＭＯＳＦＥＴグループ、および受信分路シャントＭＯＳＦＥＴグループが設けられている。
送信分路スルーＭＯＳＦＥＴグループは、送信端子とアンテナ端子との間に直列接続された複数のＭＯＳＦＥＴからなり、各ＭＯＳＦＥＴのゲートには、抵抗の一方の接続部がそれぞれ接続されている。
送信分路シャントＭＯＳＦＥＴグループは、送信端子と基準電位ＶＳＳとの間に直列接続された複数のＭＯＳＦＥＴからなり、各ＭＯＳＦＥＴのゲートには、抵抗の一方の接続部がそれぞれ接続されている。
受信分路スルーＭＯＳＦＥＴグループは、受信端子とアンテナ端子との間に直列接続された複数のＭＯＳＦＥＴからなり、各ＭＯＳＦＥＴのゲートには、抵抗の一方の接続部がそれぞれ接続されている。
受信分路シャントＭＯＳＦＥＴグループは、受信端子と基準電位ＶＳＳとの間に直列接続された複数のＭＯＳＦＥＴからなり、各ＭＯＳＦＥＴのゲートには、抵抗の一方の接続部がそれぞれ接続されている。
これら送信分路スルーＭＯＳＦＥＴグループ、送信分路シャントＭＯＳＦＥＴグループ、受信分路スルーＭＯＳＦＥＴグループ、および受信分路シャントＭＯＳＦＥＴグループは、たとえば、５つのＳＯＩ ｎチャネルＭＯＳＦＥＴを有する構成となっている。
また、送信分路スルーＭＯＳＦＥＴグループ、および受信分路シャントＭＯＳＦＥＴグループにそれぞれ接続されている抵抗の他方の接続には、直流電圧ＶＴＸがそれぞれ供給され、受信分路スルーＭＯＳＦＥＴグループ、および送信分路シャントＭＯＳＦＥＴグループにそれぞれ接続されている抵抗の他方の接続には、直流電圧ＶＲＸがそれぞれ供給される構成となっている。
そして、送信モードの場合は、直流電圧ＶＴＸが正電圧、直流電圧ＶＲＸが負電圧となり、送信分路スルーＭＯＳＦＥＴグループと受信分路シャントＭＯＳＦＥＴグループとがオン状態となり、受信分路スルーＭＯＳＦＥＴグループと送信分路シャントＭＯＳＦＥＴグループがオフ状態となる。
受信モードの場合は、直流電圧ＶＴＸが負電圧、直流電圧ＶＲＸが正電圧となり、送信分路スルーＭＯＳＦＥＴグループ、および受信分路シャントＭＯＳＦＥＴグループがオフ状態となり、受信分路スルーＭＯＳＦＥＴグループ、ならびに送信分路シャントＭＯＳＦＥＴグループがオン状態となる。
また、この種のＳＯＩ ＭＯＳＦＥＴを用いて構成されたアンテナスイッチとしては、たとえば、ＳＯＩ層の支持基板として、シリコン（Ｓｉ）基板ではなくサファイア基板を用いることにより、ソース−ドレイン拡散層に付随する基板容量を小さくし、２次高調波歪を低減するものが知られている（特許文献１参照）。
さらに、特許文献１では、ボディにその電位を制御するための電極を設け、ボディに負電位を印加してボディを完全空乏化することにより、ソース拡散層、およびドレイン拡散層とボディとの間の接合容量を小さくし、３次高調波歪を低減している。
特表２００９−５００８６８号公報
ところが、上記のようなＳＯＩ ＭＯＳＦＥＴを用いたアンテナスイッチによるスイッチング技術では、次のような問題点があることが本発明者により見い出された。
アンテナスイッチ回路のスイッチング用トランジスタにＳＯＩ ＭＯＳＦＥＴを用いた場合には、化合物半導体ＦＥＴを用いた場合と比較して、高調波歪が大きくなる問題がある。
図２８は、本発明者が検討したＳＯＩ ＭＯＳＦＥＴを用いた場合と化合物半導体ＦＥＴを用いた場合とにおける入力電力と発生した２次高調波歪電力との関係を示す説明図であり、図２９は、本発明者が検討したＳＯＩ ＭＯＳＦＥＴを用いた場合と化合物半導体ＦＥＴを用いた場合とにおける入力電力と発生した３次高調波歪電力との関係を示す説明図である。
図示するように、ＳＯＩ ＭＯＳＦＥＴを用いた場合には、化合物半導体ＦＥＴを用いた場合と比較して、発生した２次高調波歪は約１０ｄＢ程度大きくなっており、３次高調波歪は約１５ｄＢ程度大きくなっている。
ＳＯＩ ＭＯＳＦＥＴを用いた場合の２次高調波歪の主要発生原因は、ＳＯＩ ＭＯＳＦＥＴのソース−ドレイン拡散層とＢＯＸ酸化膜下Ｓｉ基板との間の寄生容量（基板容量）に電圧依存性があることによる。
また、３次高調波歪の主要発生原因は、ＳＯＩ ＭＯＳＦＥＴのソース拡散層、およびドレイン拡散層と、それらの間にあるボディ（ゲート直下の半導体層）との間の接合容量に電圧依存性があることによる。
化合物半導体ＦＥＴの場合、半絶縁性基板上に形成されているため、上記の基板容量や接合容量がＳＯＩ ＭＯＳＦＥＴと比較して大幅に小さく、その結果高調波歪も小さい。
さらに、前述したように、特許文献１の技術によれば、スイッチング用トランジスタにＳＯＩ ＭＯＳＦＥＴを用いながらも、化合物半導体ＦＥＴを用いた場合と同等程度まで、高調波歪を低減している。
しかしながら、サファイア上にＳＯＩ層を形成した基板（ＳＯＳ基板：Silicon On Sapphire）は、ＳＯＩ基板と比較して高価であり、製造コストの低減という要求に応えられないという問題がある。
また、ボディに負電位を給電する方法では、３次高調波は低減できるものの、２次高調波は低減できないという問題もある。
本発明の目的は、アンテナスイッチのスイッチング用トランジスタにＳＯＩ ＭＯＳＦＥＴを用いながら、高調波歪を大幅に低減することのできる技術を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、少なくとも１つのアンテナ端子と、少なくとも１つの送信端子と、少なくとも１つの受信端子とを有し、信号経路の切り替えを行うアンテナスイッチを備えた半導体集積回路装置であって、該アンテナスイッチは、アンテナ端子と送信端子との間に、接続された第１のトランジスタ群と、アンテナ端子と受信端子との間に接続された第２のトランジスタ群と、送信端子と基準電位との間に接続された第３のトランジスタ群と、受信端子と基準電位との間に接続された第４のトランジスタ群と、第１の静電容量素子とを備え、第１〜第４のトランジスタ群は、１つ、または複数のトランジスタが直列接続された構成からなり、第１の静電容量素子は、第１〜第４のトランジスタ群を構成する少なくとも１つのトランジスタのゲート−ソース間、またはゲート−ドレイン間のいずれかに接続されているものである。
また、本発明は、前記第１の静電容量素子が、第２のトランジスタ群に設けられたトランジスタに接続されているものである。
さらに、本発明は、少なくとも１つのアンテナ端子と、少なくとも１つの送信端子と、少なくとも１つの受信端子とを有し、信号経路の切り替えを行うアンテナスイッチを備えた半導体集積回路装置であって、該アンテナスイッチは、アンテナ端子と送信端子との間に、接続された第１のトランジスタ群と、アンテナ端子と受信端子との間に接続された第２のトランジスタ群と、送信端子と基準電位との間に接続された第３のトランジスタ群と、受信端子と基準電位との間に接続された第４のトランジスタ群と、第２の静電容量素子と、第３の静電容量素子とを備え、これら第１〜第４のトランジスタ群は、１つ、または複数のトランジスタが直列接続された構成からなり、第２の静電容量素子は、第１〜第４のトランジスタ群を構成する少なくとも１つのトランジスタのゲート−ソース間に接続され、第３の静電容量素子は、トランジスタのゲート−ドレイン間に接続され、第２の静電容量素子と第３の静電容量素子とは、異なる静電容量値よりなるものである。
また、本発明は、前記第２、および前記第３の静電容量素子が、第２のトランジスタ群に設けられたトランジスタに接続されているものである。
さらに、本発明は、少なくとも１つのアンテナ端子と、少なくとも１つの送信端子と、少なくとも１つの受信端子とを有し、信号経路の切り替えを行うアンテナスイッチを備えた半導体集積回路装置であって、該アンテナスイッチは、アンテナ端子と送信端子との間に、接続された第１のトランジスタ群と、アンテナ端子と受信端子との間に接続された第２のトランジスタ群と、送信端子と基準電位との間に接続された第３のトランジスタ群と、受信端子と基準電位との間に接続された第４のトランジスタ群と、第４の静電容量素子とを備え、第１〜第４のトランジスタ群は、１つ、または複数のトランジスタが直列接続された構成からなり、第４の静電容量素子は、容量値が電圧依存性を有し、第１〜第４のトランジスタ群を構成する少なくとも１つのトランジスタのソース−ドレイン間に接続されているものである。
また、本発明は、前記第４の静電容量素子が、２つのＭＯＳ容量が接続された構成からなり、２つのＭＯＳ容量の接続部が、抵抗を介して基準電位、または電源電圧に接続されているものである。
さらに、本発明は、前記アンテナスイッチが、第５の静電容量素子を備え、該第５の静電容量素子は、一方の接続部が、第１〜第４のトランジスタ群を構成する少なくとも１つのトランジスタのゲートに接続され、他方の接続部が、第４の静電容量素子の２つのＭＯＳ容量の接続部のノードに接続されているものである。
また、本発明は、前記第４の静電容量素子が、第２のトランジスタ群に設けられたトランジスタに接続されているものである。
さらに、本発明は、少なくとも１つのアンテナ端子と、少なくとも１つの送信端子と、少なくとも１つの受信端子とを有し、信号経路の切り替えを行うアンテナスイッチを備えた半導体集積回路装置であって、該アンテナスイッチは、アンテナ端子と送信端子との間に接続された第１のトランジスタ群と、アンテナ端子と受信端子との間に接続された第２のトランジスタ群と、送信端子と基準電位との間に接続された第３のトランジスタ群と、受信端子と基準電位との間に接続された第４のトランジスタ群と、第６の静電容量素子とを備え、第１〜第４のトランジスタ群は、１つ、または複数のトランジスタが直列接続された構成からなり、第６の静電容量素子は、一方の接続部が、第１〜第４のトランジスタ群を構成する少なくとも１つのトランジスタのソース、またはドレインのいずれかに接続され、他方の接続部が抵抗を介して基準電位に接続されているものである。
また、本発明は、前記アンテナスイッチが、第７の静電容量素子を備え、該第７の静電容量素子は、一方の接続部が、第１〜第４のトランジスタ群を構成する少なくとも１つのトランジスタのゲートに接続され、他方の接続部が、第６の静電容量素子と抵抗との接続ノードに接続されているものである。
さらに、本発明は、前記第６の静電容量素子が、第２のトランジスタ群に設けられたトランジスタに接続されているものである。
また、本発明は、前記第５、第７の静電容量素子が、ＭＯＳ容量よりなるものである。
さらに、本発明は、前記第１〜前記第７の静電容量素子が、ＳＯＩ基板上に形成されているものである。
また、本願のその他の発明の概要を簡単に示す。
本発明は、前記第４の静電容量素子が、ＭＯＳ容量よりなり、ゲート電極と、ゲート電極直下のゲート酸化膜と、シリコン基板とによって構成され、ゲート電極の周辺のシリコン基板領域を、ゲート電極の直下のシリコン基板領域よりも高不純物濃度としたものである。
また、本発明は、前記第４の静電容量素素子が、ゲート電極同士を電気的に接続して１つのゲート端子とし、各々のゲート電極周辺の高不純物濃度シリコン基板領域にそれぞれ１個の端子を設けたものである。
さらに、本発明は、前記第１〜前記第４のトランジスタ群を形成するトランジスタが、ＳＯＩ基板上に形成されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）ＳＯＩ ＭＯＳＦＥＴを用いて構成されたアンテナスイッチにおける２次高調波歪、および２次高調波歪を大幅に低減することができる。
（２）上記（１）により、アンテナスイッチの製造コストを大幅に低減しながら高性能なアンテナスイッチを実現することができる。
本発明の実施の形態１による携帯電話機に設けられた送受信部における構成の一例を示すブロック図である。 図１の送受信部に設けられたアンテナスイッチの一例を示す回路図である。 図２のアンテナスイッチを構成する受信分路スルーＭＯＳＦＥＴグループの一例を示す回路図である。 図３の受信分路スルーＭＯＳＦＥＴグループにおけるレイアウトの一例を示す模式図である。 ＳＯＩ ＭＯＳＦＥＴの基板容量の電圧依存を示す説明図である。 ＳＯＩ ＭＯＳＦＥＴのソース−ドレイン間寄生容量における電圧依存を示す説明図である。 本発明の実施の形態２による受信分路スルーＭＯＳＦＥＴグループの一例を示す回路図である。 図７の受信分路スルーＭＯＳＦＥＴグループに設けられた２次高調波歪を低減する静電容量素子におけるレイアウトの一例を示す説明図である。 図８の静電容量素子における容量値の電圧依存を示す説明図である。 図８のａ−ｂ断面の一例を示す説明図である。 図８の静電容量素子におけるシンボル図である。 図７の受信分路スルーＭＯＳＦＥＴグループの平面レイアウトの一例を示す説明図である。 本発明の実施の形態３による受信分路スルーＭＯＳＦＥＴグループの一例を示す回路図である。 図１３の受信分路スルーＭＯＳＦＥＴグループに設けられた２次高調波歪を低減する静電容量素子におけるレイアウトの一例を示す説明図である。 容量素子を付加しない場合のＳＯＩ ＭＯＳＦＥＴにおけるソース−ドレイン間寄生容量の電圧依存を示す説明図である。 本発明の実施の形態４による受信分路スルーＭＯＳＦＥＴグループの一例を示す回路図である。 図１６の受信分路スルーＭＯＳＦＥＴグループに設けられた３次高調波歪を低減する静電容量素子における容量値の電圧依存を示す説明図である。 図１６の受信分路スルーＭＯＳＦＥＴグループに設けられた静電容量素子におけるレイアウトの一例を示す説明図である。 図１８のａ−ｂ断面を示す説明図である。 図１８の静電容量素子におけるシンボル図である。 図１６の受信分路スルーＭＯＳＦＥＴグループの平面レイアウトの一例を示す説明図である。 本発明の実施の形態５による受信分路スルーＭＯＳＦＥＴグループの一例を示す回路図である。 図２２の受信分路スルーＭＯＳＦＥＴグループの平面レイアウトの一例を示す説明図である。 本発明の実施の形態６による受信分路スルーＭＯＳＦＥＴグループの一例を示す回路図である。 図２４の受信分路スルーＭＯＳＦＥＴグループの平面レイアウトの一例を示す説明図である。 本発明の実施の形態７による受信分路スルーＭＯＳＦＥＴグループの一例を示す回路図である。 図２６の受信分路スルーＭＯＳＦＥＴグループの平面レイアウトの一例を示す説明図である。 本発明者が検討したＳＯＩ ＭＯＳＦＥＴを用いて構成したアンテナスイッチと化合物半導体ＦＥＴを用いて構成したアンテナスイッチとの２次高調波歪特性の説明図である。 本発明者が検討したＳＯＩ ＭＯＳＦＥＴを用いて構成したアンテナスイッチと化合物半導体ＦＥＴを用いて構成したアンテナスイッチとの３次高調波歪特性の説明図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は、本発明の実施の形態１による携帯電話機に設けられた送受信部における構成の一例を示すブロック図、図２は、図１の送受信部に設けられたアンテナスイッチの一例を示す回路図、図３は、図２のアンテナスイッチを構成する受信分路スルーＭＯＳＦＥＴグループの一例を示す回路図、図４は、図３の受信分路スルーＭＯＳＦＥＴグループにおけるレイアウトの一例を示す模式図、図５は、ＳＯＩ ＭＯＳＦＥＴの基板容量の電圧依存を示す説明図、図６は、ＳＯＩ ＭＯＳＦＥＴのソース−ドレイン間寄生容量における電圧依存を示す説明図である。
本実施の形態１において、たとえば、携帯電話などに用いられる送受信部１は、図１に示すように、インタフェイス部２、ベースバンド部３、ＲＦ集積回路部４、電力増幅器５、低雑音増幅器６、制御部７、アンテナスイッチ８、およびアンテナ９などが設けられている。
インタフェイス部２は、送受信部１の後段に設けられた回路とのインタフェイスである。ベースバンド部３は、送信データをＩ信号やＱ信号に変換したり、コントロール信号を出力し、ＲＦ集積回路部の制御などを行う。ＲＦ集積回路部４は、受信信号の復調や、送信信号の変調をそれぞれ行う。
電力増幅器５は、ＲＦ集積回路部４から出力された送信信号を増幅し、低雑音増幅器６は、アンテナ９が受信した受信信号を増幅する。制御部７は、ベースバンド部３、ＲＦ集積回路部４,ならびにアンテナスイッチ８の制御を司る。
アンテナスイッチ８は、制御部７からの制御信号に基づいて送受信する信号の切り替えを行う。このアンテナスイッチ８は、アンテナ端子ＡＮＴ、送信端子ＴＸ、および受信端子ＲＸを備えたＳＰＤＴ型からなる。アンテナ９は、信号電波の送受信を行う。
アンテナスイッチ８は、図２に示すように、送信分路シャントＭＯＳＦＥＴグループ１０、送信分路スルーＭＯＳＦＥＴグループ１１、受信分路シャントＭＯＳＦＥＴグループ１２、および受信分路スルーＭＯＳＦＥＴグループ１３から構成されている。
送信分路シャントＭＯＳＦＥＴグループ１０は、ＳＯＩ ｎチャネルＭＯＳＦＥＴからなるトランジスタ１４〜１８、ならびに抵抗１９〜２３から構成されており、送信分路スルーＭＯＳＦＥＴグループ１１は、ｎチャネルＭＯＳＦＥＴからなるトランジスタ２４〜２８、および抵抗２９〜３３から構成されている。また、受信分路シャントＭＯＳＦＥＴグループ１２は、ＳＯＩ ｎチャネルＭＯＳＦＥＴからなるトランジスタ３４〜３８、および抵抗３９〜４３から構成されている。
送信分路シャントＭＯＳＦＥＴグループ１０において、トランジスタ１４〜１８は、送信端子ＴＸと基準電位ＶＳＳとの間に直列接続されており、個々のトランジスタ１４〜１８のゲートには、抵抗１９〜２３の一方の接続部がそれぞれ接続されている。そして、抵抗１９〜２３の他方に接続部には、制御部７から出力される受信用の制御信号が印加される制御端子ＶＲＸが接続されている。
送信分路スルーＭＯＳＦＥＴグループ１１において、トランジスタ２４〜２８は、送信端子ＴＸとアンテナ端子ＡＮＴとの間に直列接続されており、各々のトランジスタ２４〜２８のゲートには、抵抗２９〜３３の一方の接続部がそれぞれ接続されている。これら抵抗２９〜３３の他方に接続部には、制御部７から出力される送信用の制御信号が印加される制御端子ＶＴＸが接続されている。
また、受信分路シャントＭＯＳＦＥＴグループ１２において、トランジスタ３４〜３８は、受信端子ＲＸと基準電位ＶＳＳとの間に直列接続されており、各のトランジスタ３４〜３８のゲートには、抵抗３９〜４３の一方の接続部がそれぞれ接続されている。これら抵抗３９〜４３の他方に接続部には、制御部７から出力される送信用の制御信号が印加される制御端子ＶＴＸが接続されている。
また、トランジスタ１４〜１８によって第３のトランジスタ群が構成されており、トランジスタ２４〜２８によって第１のトランジスタ群が構成されており、トランジスタ３４〜３８によって第４のトランジスタ群が構成されている。
図３は、受信分路スルーＭＯＳＦＥＴグループ１３の一例を示す回路図である。
受信分路スルーＭＯＳＦＥＴグループ１３は、ＳＯＩ ｎチャネルＭＯＳＦＥＴからなるトランジスタ４４〜４８、抵抗４９〜５３、および静電容量素子５４〜５８から構成されている。
そして、トランジスタ４４〜４８により、第２のトランジスタ群が構成されており、静電容量素子５４〜５８が第１の静電容量素子となる。
トランジスタ４４〜４８は、受信端子ＲＸとアンテナ端子ＡＮＴとの間に直列接続されており、各々のトランジスタ４４〜４８のゲートには、抵抗４９〜５３の一方の接続部がそれぞれ接続されている。
抵抗４９〜５３の他方に接続部には、制御部７から出力される受信用の制御信号が印加される制御端子ＶＲＸが接続されている。また、静電容量素子５４〜５８の一方の接続部には、トランジスタ４４〜４８のゲートがそれぞれ接続されており、該静電容量素子５４〜５８の他方の接続部には、トランジスタ４４〜４８の一方の接続部がそれぞれ接続されている。
アンテナスイッチ８において、アンテナ端子ＡＮＴと送信端子ＴＸとの間が送信分路となっており、アンテナ端子ＡＮＴと受信端子ＲＸとの間が受信分路となっている。
送信モードの場合には、制御端子ＶＴＸの制御信号が正電圧となり、送信分路スルーＭＯＳＦＥＴグループ１１のトランジスタ２４〜２８と受信分路シャントＭＯＳＦＥＴグループ１２のトランジスタ３４〜３８がそれぞれオン状態となる。
また、制御端子ＶＲＸの制御信号は負電圧となり、受信分路スルーＭＯＳＦＥＴグループ１３のトランジスタ４４〜４８と送信分路シャントＭＯＳＦＥＴグループ１０のトランジスタ１４〜１８がそれぞれオフ状態となる。
受信モードの場合は、制御端子ＶＴＸが負電圧となり、送信分路スルーＭＯＳＦＥＴグループ１１のトランジスタ２４〜２８と受信分路シャントＭＯＳＦＥＴグループ１２のトランジスタ３４〜３８がそれぞれオフ状態となる。
また、制御端子ＶＲＸは正電圧となり、受信分路スルーＭＯＳＦＥＴグループ１３のトランジスタ４４〜４８と送信分路シャントＭＯＳＦＥＴグループ１０のトランジスタ１４〜１８がそれぞれオン状態となる。
ここで、静電容量素子５４〜５８は、２次高調波を補償するために付加した素子であり、たとえば、２層の配線層とその間の層間膜よりなる容量素子（ＭＩＭ（Metal-Insulator-Metal）容量）から構成されている。
図４は、図２の受信分路スルーＭＯＳＦＥＴグループ１３のレイアウトの一例を示す説明図である。
図４の上方の左から右にかけて、抵抗４９〜５３がそれぞれレイアウトされており、抵抗４９〜５３の下方には、静電容量素子５４〜５８がそれぞれレイアウトされている。そして、静電容量素子５４〜５８の下方には、トランジスタ４４〜４８がそれぞれレイアウト（図中、点線で囲まれている領域）されている。
点線で囲まれたトランジスタ４４のレイアウト領域において、左側には、ドレイン配線５９が形成されており、その右側には、ゲート配線６０が形成されている。また、点線で囲まれたトランジスタ４４のレイアウト領域の左側には、該トランジスタ４４のソース配線６１が形成されている。このソース配線６１は、隣接するトランジスタ５０のドレイン配線と共通化された共通配線となっている。
トランジスタ４４は、複数の分枝のＭＯＳＦＥＴのトランジスタが並列に配置されて構成からなり、各分枝のドレインは、櫛形のドレイン配線５９により接続され、各分枝のソースは、櫛形のソース配線６１により接続されている。
ソース配線６１は、前述したように、隣接するトランジスタ４５の各分枝のドレインとも接続されている。各分枝のゲートは梯子状のゲート配線６０により接続され、抵抗４９〜５３を介して他のトランジスタ４５〜４８のゲート配線と束ねられて共通化されている。静電容量素子５４には、ドレイン配線５９とゲート配線６０とがそれぞれ接続されている。
静電容量素子５４〜５８の容量値は、該容量値に起因するソース−ドレイン間寄生容量の正負非対称電圧依存により生じる信号歪が、２次高調波歪を補償するように設定する。静電容量素子５４〜５８は、以下で述べる他の実施の形態と異なり、必ずしも容量値の電圧依存性は必要としない。
この場合、静電容量素子５４〜５８が設けられていない場合と比較して、アンテナスイッチ８の３次高調波、損失、およびアイソレーションといった２次高調波以外の特性にはほとんど影響を与えることなく、２次高調波歪を約１０ｄＢ程度低減することができる。
次に、静電容量素子５４〜５８が、トランジスタ４４〜４８における寄生容量の、電圧依存の影響を補償できる理由について述べる。
２次高調波歪の主要原因は、ＳＯＩ ＭＯＳＦＥＴからなるトランジスタのソース／ドレイン拡散層とＢＯＸ酸化膜下シリコン基板との間の寄生容量（基板容量）の電圧依存にある。
通常、シリコン基板は、基準電位ＶＳＳに接続され、アンテナスイッチ８の高周波信号は、基準電位ＶＳＳと同じ０Vを中心とした振幅を有する。その場合、基板容量には０Ｖを中心とした電圧振幅が印加される。
基板容量は、ＢＯＸ酸化膜下のシリコン基板での空乏層の広がりが印加電圧の極性により異なるため、印加電圧の極性に対して非対称に変化する。基板を０Ｖとし、ソースもしくはドレインに電圧を印加した場合、基板容量は、図５に示すように、シリコン基板がｎ型の場合には電圧の増加と共に増加し、ｐ型の場合には電圧の増加と共に減少する電圧依存を有する。
デバイスの寄生容量の電圧変動は、同様の非対称性を有する信号歪を発生させる。従って、上記基板容量の電圧依存により、アンテナスイッチ８の高周波信号に電圧振幅の極性に対して非対称な高調波歪、すなわち偶数次の高調波歪が発生する。２次高調波歪はその中で最も大きい歪要素である。
この２次高調波歪と逆の位相とほぼ同じ振幅を有する２次高調波を発生させる機構をアンテナスイッチ８に設けると、もともとの２次高調波歪が打ち消されるため、２次高調波の絶対値を低減することができる。そのため、図３に示したように、静電容量素子５４〜５８を設けることにより、ソース−ドレイン間の寄生容量の電圧依存が、電圧の極性により非対称になる。
その理由を以下に説明する。
図６は、ソース−ドレイン間寄生容量の電圧依存の、その静電容量素子の有無による違いを示した説明図である。ソース−ドレイン間の寄生容量は、ソース−ゲート間寄生容量とソース−ボディ間寄生容量の並列接続と、ドレイン−ゲート間寄生容量とドレイン−ボディ間寄生容量の並列接続を直列に接続した構成となっている。
それら４種類の寄生容量には電圧依存があり、ソース−ゲート間とドレイン−ゲート間の電圧振幅が同じ場合には、ソース−ドレイン間寄生容量の電圧依存は、電圧の極性に対して対称となる。
一方、ソース−ゲート間またはドレイン−ゲート間の片方への容量素子の付加により、ソース−ゲート間とドレイン−ゲート間の電圧振幅が同じでなくなる。その結果、ソース−ドレイン間寄生容量の電圧依存は、電圧の極性に対して非対称となる。
この非対称性は、同様の非対称性を有する信号歪を発生させるので、それを基板容量の電圧依存による２次高調波と同等の振幅と逆の位相を持つように設定することにより、２次高調波歪を打ち消すことができる。
振幅の最適化は付加する容量値の調整により行い、位相の最適化は容量素子を接続する位置をソース−ゲート間にするかドレイン−ゲート間にするかにより行う。ソース−ゲート間とドレイン−ゲート間に異なる値の容量素子を付加することによっても、上記と同様な理由により、２次高調波歪を低減することができる。
それにより、本実施の形態１によれば、静電容量素子５４〜５８を付加することにより、ＳＯＩ ＭＯＳＦＥＴを用いて構成されたアンテナスイッチ８における２次高調波を大幅に低減することができる。
また、静電容量素子５４〜５８を付加するだけなので、製造コストやチップサイズなどをほとんど増加させることがなく、安価で高性能なアンテナスイッチ８を実現することができる。
なお、静電容量素子から信号歪を発生させるために、送信状態においてドレインとゲート間の電圧が変動する必要があるために、本実施の形態１では、２次高調波を補償する静電容量素子５４〜５８を高調波歪が問題となる送信モードにおいてオフ状態となるトランジスタ４４〜４８に付加したが、これら静電容量素子５４〜５８は、送信分路シャントＭＯＳＦＥＴグループ１０のトランジスタ１４〜１８に付加する構成としても良好な効果を得ることができる。
但し、静電容量素子５４〜５８の容量値が、トランジスタ１４〜１８の寄生容量と比較して十分小さくないと２次高調波歪以外のスイッチ回路の特性を劣化させる可能性があるため、通常、よりゲート幅の大きい受信分路スルーＭＯＳＦＥＴグループ１３に付加する方が好ましい。この、容量素子を付加するＭＯＳＦＥＴグループの選択に関しては、本実施の形態１のみならず、以下の全ての実施の形態において当てはまる。
また、本実施の形態１では、トランジスタ４４〜４８のゲート−ドレイン間に静電容量素子５４〜５８をそれぞれ設けた構成としたが、たとえば、トランジスタ４４〜４８のゲート−ドレイン間とゲートソース間とに静電容量が異なる静電容量素子（第２の静電容量素子、第３の静電容量素子）をそれぞれ設ける構成としても２次高調波を大幅に低減することができる。
（実施の形態２）
図７は、本発明の実施の形態２による受信分路スルーＭＯＳＦＥＴグループの一例を示す回路図、図８は、図７の受信分路スルーＭＯＳＦＥＴグループに設けられた２次高調波歪を低減する静電容量素子におけるレイアウトの一例を示す説明図、図９は、図８の静電容量素子における容量値の電圧依存を示す説明図、図１０は、図８のａ−ｂ断面の一例を示す説明図、図１１は、図８の静電容量素子におけるシンボル図、図１２は、図７の受信分路スルーＭＯＳＦＥＴグループの平面レイアウトの一例を示す説明図である。
本実施の形態２においては、アンテナスイッチ８の、所望の回路動作モードにおいてオフとなるトランジスタのソース−ドレイン間への、電圧の極性に対して非対称な電圧依存性を有する静電容量素子を付加する技術について説明する。
この非対称性は、同様の非対称性を有する信号歪を発生させるので、それを基板容量の電圧依存による２次高調波と同等の振幅と逆の位相を持つように設定することにより、２次高調波歪を打ち消すことができる。振幅の最適化は付加する容量値とその電圧依存性の調整により行い、位相の最適化は極性を有する容量素子のソース−ドレイン間への挿入の向きの選択により行う。
この場合、アンテナスイッチ８は、前記実施の形態１の図２と同様に、送信分路シャントＭＯＳＦＥＴグループ１０、送信分路スルーＭＯＳＦＥＴグループ１１、受信分路シャントＭＯＳＦＥＴグループ１２、および受信分路スルーＭＯＳＦＥＴグループ１３から構成されている。
この場合、受信分路スルーＭＯＳＦＥＴグループ１３の回路構成が、前記実施の形態１と異なる点である。受信分路スルーＭＯＳＦＥＴグループ１３は、図７に示すように、ＳＯＩ ｎチャネルＭＯＳＦＥＴからなるトランジスタ４４〜４８、抵抗４９〜５３、および静電容量素子６２〜６６から構成されている。これら静電容量素子６２〜６６によって第４の静電容量素子が構成されている。
トランジスタ４４〜４８と抵抗４９〜５３との接続は、図３と同様である。また、トランジスタ４４〜４８のソース−ドレイン間には、所望の電圧依存性を有する補償用の静電容量素子６２〜６６がそれぞれされている。
図８は、静電容量素子６２（〜６６）の平面構造の一例を示した説明図である。
静電容量素子６２（〜６６）は、たとえば、図８に示したＭＯＳ型静電容量素子３分枝が並列に配置された構成からなる。
図８の左側には、トランジスタのソースに相当する端子Ａが形成されている。この端子Ａは、図８の上方から下方にかけて櫛形に形成されたソース配線６７に接続されている。櫛形に形成されたソース配線６７の間には、ゲート電極６８がそれぞれ形成されている。これらゲート電極６８は、左右両側に形成されているゲート配線６９に接続され、端子Ｂに共通接続されている。
ＭＯＳ型静電容量からなる静電容量素子６２（〜６６）では、前述した端子Ａと端子Ｂとの間に電圧を印加することにより、ゲート酸化膜下の空乏層の厚さが変化するため、容量値に電圧依存が発生する。
端子Ａを０Ｖとして端子Ｂの電圧を変化させた場合の、端子間電圧Ｖｂａと容量値との関係を図９に示す。
ソース／ドレインとボディ（低不純物濃度シリコン層）に添加された不純物がｎ型の場合で、端子Ｂに負電圧を印加した場合には、ゲート酸化膜下の空乏層幅が広がるため、容量は減少する。
端子Ｂに正電圧を印加しその値を増加させていった場合は、ゲート酸化膜下の空乏層は消滅し電子の蓄積層が形成されていくため、容量値は微増した後ほぼ一定となる。ソース／ドレインとボディに添加された不純物がp型の場合は不純物がn型の場合と比較して０Ｖを中心に反転させた依存性となる。いずれの場合も電圧の極性に対して非対称な電圧依存となる。
また、この電圧依存の大きさは、ゲート酸化膜下のボディの不純物濃度を調整することにより、変化させることができる。従って、静電容量素子の不純物濃度とゲート幅を調整してその容量値の電圧変化量を最適化し、また、静電容量素子を接続する位置と極性を最適化することにより、基板容量の電圧依存による２次高調波歪を打ち消す効果を持たせることができる。最適化より容量値の絶対値は比較的小さくできるため、本容量素子の付加によって、偶数次高調波歪以外の特性には大きな影響を及ぼすことはない。
図１０は、図８のａ−ｂ断面の一例を示す説明図である。
静電容量素子６２（〜６６）は、たとえば、ＭＯＳ型容量から構成されている。高抵抗シリコン基板７０の上部には、シリコン酸化膜（ＢＯＸ酸化膜）７１が形成されている。このシリコン酸化膜７１の上部の左側、および右側には、トランジスタのソース/ドレインと類似の高不純物濃度シリコン層７２，７３がそれぞれ形成されている。
シリコン酸化膜７１の上部において、高不純物濃度シリコン層７２，７３に挟まれるように低不純物濃度シリコン層（ボディ）７４が形成されている。低不純物濃度シリコン層７４の上部には、シリコン酸化膜（ゲート酸化膜）７５を介してゲートとなる高不純物濃度多結晶シリコン膜７６が形成されている。
ＭＯＳ型容量は、通常のＭＯＳＦＥＴと近い構造であるが、高不純物濃度シリコン層７２，７３のソース／ドレインに相当する部分、ならびに低不純物濃度シリコン層７４のボディに添加された不純物の導電型が同じである点が異なっている。
低不純物濃度シリコン層の不純物濃度、および分布を調節することにより、所望の電圧依存性を得ることができる。その不純物濃度は、およそ１×１０17ｃｍ-3〜１×１０18ｃｍ-3である。また、高不純物濃度多結晶シリコン膜７６の幅を調整することにより、所望の、電圧による容量変化の絶対値を得ることができる。
２次高調波低減のためには、そのＭＯＳ型容量のソースに相当する部分（高不純物濃度シリコン層７２）を端子Ａ、ゲート（高不純物濃度多結晶シリコン膜７６）を端子Ｂとする２端子素子を用い、ＭＯＳＦＥＴのソース、もしくはドレインとゲート間、またはソース−ドレイン間に接続する。図１１に、静電容量素子６２（〜６６）における２端子素子の回路図シンボルを示す。
ゲート（高不純物濃度多結晶シリコン膜７６）の幅は、それを付加するＭＯＳＦＥＴの特性に大きな影響を与えないようにするため、ＳＯＩ ＭＯＳＦＥＴのゲート幅の約１／５以下となるようにする。また、ゲート（高不純物濃度多結晶シリコン膜７６）の長さは、低不純物濃度シリコン層７４の抵抗が静電容量素子の寄生抵抗として顕著にならないようにするため、約１μm以下とする。
図１２は、受信分路スルーＭＯＳＦＥＴグループ１３の平面レイアウトの一例を示す説明図である。
図１２上方の左から右にかけて、抵抗４９〜５３がレイアウトされており、各々の抵抗４９〜５３の下方には、トランジスタ４４〜４８がそれぞれレイアウトされている。そして、トランジスタ４４〜４８の下方には、静電容量素子６２〜６６がそれぞれレイアウトされている。
トランジスタ４４（図中、点線内の領域）は複数の分枝のＳＯＩ ＭＯＳＦＥＴが並列に配置されており、各分枝のドレインは、櫛形のドレイン配線７７により接続され、各分枝のソースは、櫛形のソース配線７８により接続されている。
ソース配線７８は、隣接するトランジスタ４５の各分枝のドレインとも接続されている。各分枝のゲートは梯子状のゲート配線７９により接続されている。そして、抵抗４９〜５３を介して他のトランジスタ４４〜４８のゲート配線と束ねられて共通化されている。
静電容量素子６２〜６６は、前述したように、トランジスタ４４〜４８を隔てて抵抗４９〜５３と反対側に配置され、それを介してドレイン配線７７とソース配線７８が接続されている。
静電容量素子６２〜６６の容量値とその電圧依存性は、それにより発生する信号歪が、２次高調波歪を補償するように設定している。そのために、図１０における低不純物濃度シリコン層７４の不純物濃度は、約５×１０17ｃｍ-3に制御され、ゲートとなる高不純物濃度多結晶シリコン膜７６の幅はトランジスタ４４〜４８のゲート幅の約１／１０に設計されている。
この場合、静電容量素子６２〜６６の付加がない場合と比較して、アンテナスイッチ８の３次高調波、損失、アイソレーションといった２次高調波以外の特性にはほとんど影響を与えることなく、２次高調波歪を約１０ｄＢ程度低減することができる。
（実施の形態３）
図１３は、本発明の実施の形態３による受信分路スルーＭＯＳＦＥＴグループの一例を示す回路図、図１４は、図１３の受信分路スルーＭＯＳＦＥＴグループに設けられた２次高調波歪を低減する静電容量素子におけるレイアウトの一例を示す説明図である。
本実施の形態３においては、受信分路スルーＭＯＳＦＥＴグループ１３におけるトランジスタ４４〜４８のソース−グランド間、またはドレイン−グランド間に、電圧の極性によって電圧依存性が異なる静電容量素子を挿入する。また、それらの静電容量素子の電圧依存性は、それにより、基板容量の電圧の極性に対して非対称な電圧依存性の、回路特性に及ぼす効果が補償されるように設定する。
アンテナスイッチ８は、前記実施の形態１の図２と同様に、送信分路シャントＭＯＳＦＥＴグループ１０、送信分路スルーＭＯＳＦＥＴグループ１１、受信分路シャントＭＯＳＦＥＴグループ１２、および受信分路スルーＭＯＳＦＥＴグループ１３から構成されている。
この場合も、受信分路スルーＭＯＳＦＥＴグループ１３の回路構成が、前記実施の形態１，２と異なる点である。受信分路スルーＭＯＳＦＥＴグループ１３は、図１３に示すように、ＳＯＩ ｎチャネルＭＯＳＦＥＴからなるトランジスタ４４〜４８、抵抗４９〜５３，８０〜８４、および静電容量素子８５〜９４から構成されている。
そして、静電容量素子８５〜８９によって第５の静電容量素子が構成されており、静電容量素子９０〜９４によって第６の静電容量素子が構成されている。
トランジスタ４４〜４８と抵抗４９〜５３との接続は、図３と同様である。また、トランジスタ４４〜４８のドレインには、静電容量素子８５〜８９の一方の接続部がそれぞれ接続されている。
静電容量素子８５〜８９の他方の接続部には、抵抗８０〜８４の一方の接続部、ならびに静電容量素子９０〜９４の一方の接続部がそれぞれ接続されており、これら抵抗８０〜８４の他方の接続部には、基準電位ＶＳＳがそれぞれ接続されている。
また、トランジスタ４４〜４８のゲートには、静電容量素子９０〜９４の他方の接続部がそれぞれ接続されている。静電容量素子９０〜９４は、そのノードをゲートにＡＣ的に短絡させる役割を持つ。
図１４は、図１３の受信分路スルーＭＯＳＦＥＴグループ１３における平面レイアウトの一例を示した説明図である。
図１４上方の左側から右側にかけて、抵抗４９〜５３がそれぞれレイアウトされており、各々の抵抗４９〜５３の下方には、トランジスタ４４〜４８がそれぞれレイアウトされている。
トランジスタ４４（図中、点線で囲んだ領域）の下方左側には、静電容量素子８５がレイアウトされており、該静電容量素子８５の右側には、静電容量素子９０がレイアウトされている。その他のトランジスタ４５〜４８においても、同様に、静電容量素子８６〜８９と静電容量素子９１〜９４がレイアウトされている。
トランジスタ４４は、複数の分枝のＭＯＳＦＥＴが並列に配置された構成からなり、各分枝のドレインは、櫛形のドレイン配線７７により接続され、各分枝のソースは、櫛形のソース配線７８により接続されている。
ソース配線７８は、隣接するトランジスタ４５の各分枝のドレインとも接続されている。各分枝のゲートは梯子状のゲート配線７９により接続され、抵抗４９〜５３を介して他のトランジスタ４４〜４８のゲート配線と束ねられて共通化されている。
図示するように、静電容量素子８５〜８９、抵抗８０〜８４、および静電容量素子９０〜９４は、トランジスタ４４〜４８を隔てて抵抗４９〜５３と反対側に配置されている。
静電容量素子８５〜８９一方の端子はドレイン配線７７にそれぞれ接続され、もう一方の端子は静電容量素子９０〜９４を介してゲート配線７９にそれぞれ接続されると共に、抵抗４９〜５３を介して束ねられ、基準電位ＶＳＳに接続されている。
静電容量素子８５〜８９における容量値とその電圧依存性は、それにより発生する信号歪が、２次高調波歪を補償するように設定している。そのために、図１０における低不純物濃度シリコン層７４の不純物濃度は約５×１０17ｃｍ-3に制御され、高不純物濃度多結晶シリコン膜７６の幅はトランジスタ４４〜４８のゲート幅の約１／１０に設計されている。
本実施の形態３によると、静電容量素子８５〜８９の付加がない場合と比較して、アンテナスイッチ８の３次高調波、損失、アイソレーションといった２次高調波以外の特性にはほとんど影響を与えることなく、２次高調波歪を約１０ｄＢ低減することができる。
（実施の形態４）
図１５は、容量素子を付加しない場合のＳＯＩ ＭＯＳＦＥＴにおけるソース−ドレイン間寄生容量の電圧依存を示す説明図、図１６は、本発明の実施の形態４による受信分路スルーＭＯＳＦＥＴグループの一例を示す回路図、図１７は、図１６の受信分路スルーＭＯＳＦＥＴグループに設けられた３次高調波歪を低減する静電容量素子における容量値の電圧依存を示す説明図、図１８は、図１６の受信分路スルーＭＯＳＦＥＴグループに設けられた静電容量素子におけるレイアウトの一例を示す説明図、図１９は、図１８のａ−ｂ断面を示す説明図、図２０は、図１８の静電容量素子におけるシンボル図である。
本実施の形態４においては、アンテナスイッチ８における３次高調波歪を低減する技術について説明する。
３次高調波歪の主要原因は、アンテナスイッチ８を構成するＳＯＩ ＭＯＳＦＥＴのトランジスタのソース、およびドレインとボディとの間の寄生容量の電圧依存にある。それらの寄生容量の接続により構成されているソース−ドレイン間寄生容量は、図１５に示すように、電圧の極性によらず電圧印加により容量が増加する電圧依存性となり、それが奇数次高調波歪、特に３次高調波歪を発生させる。
この３次高調波歪と逆の位相とほぼ同じ振幅を有する３次高調波を発生させる機構をアンテナスイッチ８に設けると、もともとの３次高調波歪が打ち消されるため、３次高調波の絶対値を低減することができる。
具体的には、アンテナスイッチ８の、所望の回路動作モードにおいてオフとなるＳＯＩ ＭＯＳＦＥＴのトランジスタのソース−ドレイン間に、補償用の静電容量素子を付加する。
その静電容量素子に、ソース−ドレイン間寄生容量と反対の電圧依存性、すなわち、電圧の極性によらず電圧印加により容量が減少する電圧依存性を持たせる。この電圧依存性は、ソース−ドレイン間寄生容量の電圧依存に起因する３次高調波とは逆の位相の３次高調波を発生するので、その振幅を調整することにより、３次高調波歪を打ち消すことができる。振幅の最適化は付加する容量値とその電圧依存性の調整により行うことができる。
アンテナスイッチ８は、前記実施の形態１の図２と同様に、送信分路シャントＭＯＳＦＥＴグループ１０、送信分路スルーＭＯＳＦＥＴグループ１１、受信分路シャントＭＯＳＦＥＴグループ１２、および受信分路スルーＭＯＳＦＥＴグループ１３から構成されている。
この場合も、受信分路スルーＭＯＳＦＥＴグループ１３における構成が、前記実施の形態１〜２と異なる点である。受信分路スルーＭＯＳＦＥＴグループ１３は、図１６に示すように、ＳＯＩ ｎチャネルＭＯＳＦＥＴからなるトランジスタ４４〜４８、抵抗４９〜５３，８０〜８４、および静電容量素子９０〜９４，９５〜９９から構成されている。
また、トランジスタ４４〜４８、抵抗４９〜５３，８０〜８４、ならびに静電容量素子９０〜９４の接続構成については、前記実施の形態３の図１３と同様となっている。トランジスタ４４〜４８のドレインとソースには、静電容量素子９５〜９９がそれぞれ接続されている。
これら静電容量素子９５〜９９は、端子Ｂを有している。静電容量素子９５の端子Ｂは、抵抗８０と静電容量素子９０との接続部に接続されている。他の静電容量素子９６〜９９における端子Ｂも同様に、抵抗８１〜８４と静電容量素子９１〜９４との接続部にそれぞれ接続されている。
ここで、静電容量素子９５（〜９９）について説明する。
静電容量素子９５（〜９９）は、たとえば、図１０に示した２個の静電容量素子により構成され、ゲート同士を接続してそれを端子Ｂとし、それぞれのＭＯＳ容量のソース、もしくはドレインの一方のみに端子を設け、それぞれ端子Ａ、端子Ｃとしている。
端子Ｂを基準電位ＶＳＳに接続し、端子Ａ、ならびに端子Ｃに符号が逆で同じ大きさの電圧を印加した場合、図１０に示した静電容量素子２個の電圧依存の組み合わせとなるため、その容量値は、図１７に示すように端子間電圧（端子Ｂの電圧−端子Ａの電圧）の極性に関わらず電圧が増加すると減少する電圧依存性を示す。
また、この電圧依存の大きさは、ゲート酸化膜下のボディの不純物濃度を調整することにより、変化させることができる。この容量の電圧依存は、図１５に示したＭＯＳＦＥＴのソース−ドレイン間寄生容量の、電圧の極性によらず電圧印加により容量が層増加する電圧依存とは逆の依存性となっている。
従って、静電容量素子９５（〜９９）の不純物濃度とゲート幅を調整してその容量値の電圧変化量を最適化することにより、基板容量の電圧依存による３次高調波歪を打ち消す効果を持たせることができる。最適化より容量値の絶対値は比較的小さくできるため、本容量素子の付加によって奇数次高調波歪以外の特性には大きな影響を及ぼすことはない。
図１８は、静電容量素子９５（〜９９）の平面構造の一例を示した説明図である。
静電容量素子９５（〜９９）は、後述する（図１９）ＭＯＳ容量３分枝が並列に配置された構成からなり、図１８の左側には、端子Ａが形成されており、図１８の右側には、端子Ｃが形成されている。
端子Ａは、図１８の上方から下方にかけて櫛形に形成されたソース配線６７に接続されており、端子Ｃは、同じく図１８の上方から下方にかけて櫛形に形成されたドレイン配線５９に接続されている。
櫛形に形成されたソース配線６７とドレイン配線５９との間には、ゲート電極６８がそれぞれ形成されている。これらゲート電極６８は、左右両側に形成されているゲート配線６９に接続され、端子Ｂに共通接続されている。
図１９は、図１８のａ−ｂ断面の一例を示す説明図である。
静電容量素子９５（〜９９）は、たとえば、２個のＭＯＳ型容量から構成されている。高抵抗シリコン基板７０上部の左右には、シリコン酸化膜（ＢＯＸ酸化膜）７１，７１ａがそれぞれ形成されている。
シリコン酸化膜７１の上部の左側、および右側には、トランジスタのソース/ドレインに類似した高不純物濃度シリコン層７２，７３がそれぞれ形成されており、シリコン酸化膜７１ａの上部の左側、および右側には、同様な高不純物濃度シリコン層７２ａ，７３ａがそれぞれ形成されている。また、高不純物濃度シリコン層７３と高不純物濃度シリコン層７３ａとの間には、絶縁膜となるシリコン酸化膜７１ａが形成されている。
シリコン酸化膜７１の上部において、高不純物濃度シリコン層７２，７３に挟まれるように低不純物濃度シリコン層（ボディ）７４が形成されている。同様に、シリコン酸化膜７１ａの上部には、高不純物濃度シリコン層７２ａ，７３ａに挟まれるように低不純物濃度シリコン層７４ａが形成されている。
低不純物濃度シリコン層７４の上部には、シリコン酸化膜（ゲート酸化膜）７５を介してゲートとなる高不純物濃度多結晶シリコン膜７６が形成されており、低不純物濃度シリコン層７４ａの上部には、シリコン酸化膜７５ａを介してゲートとなる高不純物濃度多結晶シリコン膜７６ａが形成されている。
低不純物濃度シリコン層７４，７４ａの不純物濃度、分布を調節することにより、所望の電圧依存性を得る。その不純物濃度は，約１×１０17ｃｍ-3〜１×１０18ｃｍ-3である。MOS型容量２個のゲートとなる高不純物濃度多結晶シリコン膜７６，７６ａを接続してそれを端子Ｂとし、それぞれの高不純物濃度シリコン層の一方のみ（高不純物濃度シリコン層７２，７３ａ）に端子をそれぞれ設け、それぞれ端子Ａ、端子Ｃとする。
また、図２０に、静電容量素子９５（〜９９）における３端子素子の回路図シンボルを示す。
端子Ｂは、抵抗Ｒを介して基準電位ＶＳＳ、もしくは電源電圧ＶＤＤに接続し、端子Ａ、端子Ｃをトランジスタ４４〜４８のソースとドレインにそれぞれ接続する。
ゲート（高不純物濃度多結晶シリコン膜７６，７６ａ）の幅を調整することにより、所望の、電圧による容量変化の絶対値を得る。ゲート（高不純物濃度多結晶シリコン膜７６，７６ａ）の幅は、それを付加するトランジスタの特性に大きな影響を与えないようにするため、トランジスタ４４〜４８のゲート幅の約１／５以下となるようにする。
また、ゲート（高不純物濃度多結晶シリコン膜７６，７６ａ）の長さは、低不純物濃度シリコン層（ボディ）７４の抵抗が静電容量素子の寄生抵抗として顕著にならないようにするため、約１μm以下とする。
図２１は、図１６の受信分路スルーＭＯＳＦＥＴグループ１３の平面レイアウトの一例を示す説明図である。
図２１上方の左側から右側にかけて、抵抗４９〜５３がそれぞれレイアウトされており、各々の抵抗４９〜５３の下方には、トランジスタ４４〜４８がそれぞれレイアウトされている。
トランジスタ４４（図中、点線で囲んだ領域）の下方には、静電容量素子９５がレイアウトされている。同様に、トランジスタ４５〜４８の下方には、静電容量素子９６〜９９がそれぞれレイアウトされている。
静電容量素子９５の下方には、左から右にかけて、抵抗８０、および静電容量素子９０がそれぞれレイアウトされている。同様に、静電容量素子９６〜９９の下方には、左から右にかけて、抵抗８１〜８４、ならびに静電容量素子９１〜９４がそれぞれレイアウトされている。
トランジスタ４４は、複数の分枝のＭＯＳＦＥＴが並列に配置された構成からなり、各分枝のドレインは、櫛形のドレイン配線７７により接続され、各分枝のソースは、櫛形のソース配線７８より接続されている。
ソース配線７８は、隣接するトランジスタ４５の各分枝のドレインとも接続されている。各分枝のゲートは梯子状のゲート配線７９により接続され、抵抗４９〜５３を介してトランジスタ４４〜４８のゲート配線と束ねられて共通化されている。
静電容量素子９５〜９９、抵抗８０〜８４、および静電容量素子９０〜９４は、トランジスタ４４を隔てて抵抗４９〜５３と反対側に配置されている。静電容量素子９５〜９９の端子Ｃは、ソース配線７８に接続され、端子Ａはドレイン配線７７に接続され、端子Ｂは、静電容量素子９０〜９４を介してゲート配線７９に接続されると共に、抵抗８０〜８４を介して束ねられ、基準電位ＶＳＳに接続されている。
静電容量素子９５〜９９の容量値とその電圧依存性は、それにより発生する信号歪が、３次高調波歪を補償するように設定している。そのために、図１９における低不純物濃度シリコン層７４，７４ａの不純物濃度は、約５×１０17ｃｍ-3に制御され、高不純物濃度多結晶シリコン膜７６，７６ａの幅は、トランジスタ４４〜４８のゲート幅の約１／１０に設計されている。
本実施の形態４によると、静電容量素子９５〜９９が設けられていない場合と比較して、アンテナスイッチ８の２次高調波、損失、アイソレーションといった２次高調波以外の特性にはほとんど影響を与えることなく、３次高調波歪を約１０ｄＢ以上低減することができる。
（実施の形態５）
図２２は、本発明の実施の形態５による受信分路スルーＭＯＳＦＥＴグループの一例を示す回路図、図２３は、図２２の受信分路スルーＭＯＳＦＥＴグループの平面レイアウトの一例を示す説明図である。
本実施の形態５においては、前記実施の形態１による２次高調波歪を低減する技術と、前記実施の形態４による３次高調波歪を低減する技術とを組み合わせた技術について説明する。
この場合、アンテナスイッチ８における受信分路スルーＭＯＳＦＥＴグループ１３は、図２２に示すように、ＳＯＩ ＭＯＳＦＥＴからなるトランジスタ４４〜４８、抵抗４９〜５３，８０〜８４、静電容量素子５４〜５８，９０〜９９から構成されている。
トランジスタ４４〜４８、抵抗４９〜５３、ならびに静電容量素子５４〜５８については、前記実施の形態１の図３と同様の接続構成となっており、抵抗８０〜８４、および静電容量素子９０〜９９については、前記実施の形態４の図１６と同様の接続構成となっているので説明は省略する。
図２３は、図２２の受信分路スルーＭＯＳＦＥＴグループ１３における平面レイアウトの一例を示す説明図である。
図２３上方の左から右にかけて、抵抗４９〜５３がそれぞれレイアウトされており、各々の抵抗４９〜５３の下方には、トランジスタ４４〜４８がそれぞれレイアウトとされている。
トランジスタ４４の下方には、静電容量素子５４がレイアウトされており、該静電容量素子５４の下方には、静電容量素子９５がレイアウトされている。この静電容量素子９５の下方左側には、抵抗８０がレイアウトされており、該抵抗８０の右側には、静電容量素子９０がレイアウトされている。
同様に、トランジスタ４５〜４８の下方には、静電容量素子５５〜５８がそれぞれレイアウトされており、該静電容量素子５５〜５８の下方には、静電容量素子９６〜９９がそれぞれレイアウトされている。
これら静電容量素子９６〜９９の下方左側には、抵抗８１〜８４がそれぞれレイアウトされており、該抵抗８１〜８４の右側には、静電容量素子９１〜９４がそれぞれレイアウトされている。
トランジスタ４４〜４８は、複数の分枝のＭＯＳＦＥＴが並列に配置された構成からなり、各分枝のドレインは、櫛形のドレイン配線７７により接続され、各分枝のソースは、櫛形のソース配線７８により接続されている。
ソース配線７８は、隣接するトランジスタ４５の各分枝のドレインとも接続されている。各分枝のゲートは梯子状のゲート配線７９により接続され、抵抗４９〜５３を介してトランジスタ４４〜４８のゲート配線７９と束ねられて共通化されている。
静電容量素子９５〜９９、抵抗８０〜８４、静電容量素子９０〜９４、および静電容量素子５４〜５８は、トランジスタ４４〜４８を隔てて抵抗４９〜５３と反対側に配置されている。
静電容量素子９５〜９９の端子Ａはドレイン配線７７に接続され、端子Ｃはソース配線７８に接続され、端子Ｂは静電容量素子９０〜９４を介してゲート配線７９に接続されると共に、抵抗８０〜８４を介して束ねられ、基準電位ＶＳＳに接続されている。静電容量素子５４〜５８はドレイン配線７７とゲート配線７９の間に接続されている。
静電容量素子５４〜５８の容量値は、それに起因するソース−ドレイン間寄生容量の正負非対称電圧依存により生じる信号歪が、２次高調波歪を補償するように設定されている。
この場合、静電容量素子５４〜５８は、必ずしも容量値の電圧依存性は必要としない。また、静電容量素子９５〜９９の容量値とその電圧依存性は、それにより発生する信号歪が、３次高調波歪を補償するように設定している。
そのために、図１９における低不純物濃度シリコン層７４，７４ａの不純物濃度は、約５×１０17ｃｍ-3に制御され、高不純物濃度多結晶シリコン膜７６，７６ａの幅は、トランジスタ４４〜４８のゲート幅の約１／１０に設計されている。
それにより、本実施の形態５では、アンテナスイッチ８の損失、アイソレーションといった２次高調波と３次高調波以外の特性にはほとんど影響を与えることなく、２次高調波歪と３次高調波歪をそれぞれ約１０ｄＢ低減することができる。
（実施の形態６）
図２４は、本発明の実施の形態６による受信分路スルーＭＯＳＦＥＴグループの一例を示す回路図、図２５は、図２４の受信分路スルーＭＯＳＦＥＴグループの平面レイアウトの一例を示す説明図である。
本実施の形態６においては、２次高調波歪を低減する技術と３次高調波歪を低減する技術とを組み合わせた他の例の技術について説明する。
この場合、アンテナスイッチ８における受信分路スルーＭＯＳＦＥＴグループ１３は、図２４に示すように、ＳＯＩ ＭＯＳＦＥＴからなるトランジスタ４４〜４８、抵抗４９〜５３，８０〜８４、静電容量素子９０〜９９，および静電容量素子１００〜１０４から構成されている。
トランジスタ４４〜４８、抵抗４９〜５３、ならびに静電容量素子９０〜９９については、前記実施の形態５の図２２と同様の接続構成となっている。また、トランジスタ４４〜４８のドレインには、静電容量素子１００〜１０４の一方の接続部がそれぞれ接続されており、該静電容量素子１００〜１０４の他方の接続部には、静電容量素子９５〜９９の端子Ｂがそれぞれ接続されている。
図２５は、図２４の受信分路スルーＭＯＳＦＥＴグループ１３における平面レイアウトの一例を示す説明図である。
図２５において、上方の左から右にかけて、抵抗４９〜５３がそれぞれレイアウトされており、各々の抵抗４９〜５３の下方には、トランジスタ４４〜４８がそれぞれレイアウトされている。
トランジスタ４４の下方には、静電容量素子９５がレイアウトされており、該静電容量素子９５の左下方には、静電容量素子１００がレイアウトされている。この静電容量素子１００の下方には、抵抗８０がレイアウトされており、該抵抗８０の右側には、静電容量素子９０がレイアウトされている。
同様に、トランジスタ４５〜４８の下方には、静電容量素子９６〜９９がそれぞれレイアウトされており、該静電容量素子９６〜９９の左下方には、静電容量素子１０１〜１０４がそれぞれレイアウトされている。
これら静電容量素子１０１〜１０４の下方には、抵抗８１〜８４がそれぞれレイアウトされており、該抵抗８１〜８４の右側には、静電容量素子９１〜９４がそれぞれレイアウトされている。
トランジスタ４４〜４８は、複数の分枝のＭＯＳＦＥＴが並列に配置された構成からなり、各分枝のドレインは、櫛形のドレイン配線７７により接続され、各分枝のソースは、櫛形のソース配線７８により接続されている。
ソース配線７８は、隣接するトランジスタ４５の各分枝のドレインとも接続されている。各分枝のゲートは梯子状のゲート配線７９により接続され、抵抗４９〜５３を介してトランジスタ４４〜４８のゲート配線７９と束ねられて共通化されている。
静電容量素子９５〜９９、抵抗８０〜８４、および静電容量素子９０〜９４は、トランジスタ４５〜４８を隔てて抵抗４９〜５３と反対側に配置されている。
静電容量素子９５〜９９の端子Ａはドレイン配線７７に接続され、端子Ｃはソース配線７８に接続され、端子Ｂは静電容量素子９０〜９４を介してゲート配線７９に接続されると共に、抵抗８０〜８４を介して束ねられ、基準電位ＶＳＳに接続されている。
静電容量素子１００〜１０４の容量値は、それに起因するソース−ドレイン間寄生容量の正負非対称電圧依存により生じる信号歪が、２次高調波歪を補償するように設定されている。
静電容量素子１００〜１０４の容量値とその電圧依存性は、それにより発生する信号歪が、２次高調波歪を補償するように設定している。そのために、低不純物濃度シリコン層７４の不純物濃度は約５×１０17ｃｍ-3に制御され、高不純物濃度多結晶シリコン膜７６の幅はトランジスタ４４〜４８のゲート幅の約１／１０に設計されている。
また、静電容量素子９５〜９９の容量値とその電圧依存性は、それにより発生する信号歪が、３次高調波歪を補償するように設定している。そのために、図１９における低不純物濃度シリコン層７４の不純物濃度は約５×１０17ｃｍ-3に制御され、高不純物濃度多結晶シリコン膜７６，７６ａの幅は、トランジスタ４４〜４８のゲート幅の約１／１０に設計されている。
それにより、本実施の形態６においては、アンテナスイッチ８の損失、アイソレーションといった２次高調波と３次高調波以外の特性にはほとんど影響を与えることなく、２次高調波歪、および３次高調波歪をそれぞれ約１０ｄＢ低減することができる。
（実施の形態７）
図２６は、本発明の実施の形態７による受信分路スルーＭＯＳＦＥＴグループの一例を示す回路図、図２７は、図２６の受信分路スルーＭＯＳＦＥＴグループの平面レイアウトの一例を示す説明図である。
本実施の形態７においては、２次高調波歪を低減する技術と３次高調波歪を低減する技術とを組み合わせたさらに他の例の技術について説明する。
この場合、アンテナスイッチ８における受信分路スルーＭＯＳＦＥＴグループ１３は、図２６に示すように、ＳＯＩ ＭＯＳＦＥＴからなるトランジスタ４４〜４８、抵抗４９〜５３，８０〜８４、ならびに静電容量素子６２〜６６，９０〜９９から構成されている。
トランジスタ４４〜４８、抵抗４９〜５３、ならびに静電容量素子９０〜９９については、前記実施の形態５の図２２と同様の接続構成となっており、静電容量素子６２〜６６は、前記実施の形態２の図７と同様となっている。
図２７は、図２６の受信分路スルーＭＯＳＦＥＴグループ１３における平面レイアウトの一例を示す説明図である。
図２７において、上方の左から右にかけて、抵抗４９〜５３がそれぞれレイアウトされており、各々の抵抗４９〜５３の下方には、トランジスタ４４〜４８がそれぞれレイアウトされている。
トランジスタ４４の下方には、静電容量素子６２がレイアウトされており、該静電容量素子６２の下方には、静電容量素子９５がレイアウトされている。この静電容量素子９５の左下方には、抵抗８０がレイアウトされており、該抵抗８０の右側には、静電容量素子９０がレイアウトされている。
同様に、トランジスタ４５〜４８の下方には、静電容量素子６３〜６６がそれぞれレイアウトされており、該静電容量素子６３〜６６の下方には、静電容量素子９６〜９９がそれぞれレイアウトされている。
これら静電容量素子９６〜９９の左下方には、抵抗８１〜８４がそれぞれレイアウトされており、該抵抗８１〜８４の右側には、静電容量素子９１〜９４がそれぞれレイアウトされている。
静電容量素子６２〜６６、抵抗８０〜８４、静電容量素子９０〜９４、および静電容量素子６２〜６６は、トランジスタ４４〜４８を隔てて抵抗４９〜５３と反対側に配置されている。
静電容量素子９５〜９９の端子Ａはドレイン配線７７に接続され、端子Ｃはソース配線７８に接続され、端子Ｂは静電容量素子９０〜９４を介してゲート配線７９に接続されると共に、抵抗８０〜８４を介して束ねられ、基準電位ＶＳＳに接続されている。静電容量素子６２〜６６はドレイン配線７７とソース配線７８の間に接続されている。
静電容量素子６２〜６６の容量値とその電圧依存性は、それにより発生する信号歪が、２次高調波歪を補償するように設定する。そのために、図１０における低不純物濃度シリコン層７４の不純物濃度は約５×１０17ｃｍ-3に制御され、高不純物濃度多結晶シリコン膜７６の幅はトランジスタ４４〜４８のゲート幅の約１／１０に設計されている。
また、静電容量素子６２〜６６の容量値とその電圧依存性は、それにより発生する信号歪が、３次高調波歪を補償するように設定する。
それにより、本実施の形態７では、アンテナスイッチ８の損失、アイソレーションといった２次高調波と３次高調波以外の特性にはほとんど影響を与えることなく、２次高調波歪と３次高調波をそれぞれ約１０ｄＢ低減することができる。
本発明は、ＳＯＩ ＭＯＳＦＥＴを用いて構成されたアンテナスイッチの２次高調波歪、および２次高調波歪の低減技術に適している。
１ 送受信部
２ インタフェイス部
３ ベースバンド部
４ ＲＦ集積回路部
５ 電力増幅器
６ 低雑音増幅器
７ 制御部
８ アンテナスイッチ
９ アンテナ
１０ 送信分路シャントＭＯＳＦＥＴグループ
１１ 送信分路スルーＭＯＳＦＥＴグループ
１２ 受信分路シャントＭＯＳＦＥＴグループ
１３ 受信分路スルーＭＯＳＦＥＴグループ
１４〜１８ トランジスタ
１９〜２３ 抵抗
２４〜２８ トランジスタ
２９〜３３ 抵抗
３４〜３８ トランジスタ
３９〜４３ 抵抗
４４〜４８ トランジスタ
４９〜５３ 抵抗
５４〜５８ 静電容量素子
５９ ドレイン配線
６０ ゲート配線
６１ ソース配線
６２〜６６ 静電容量素子
６７ ソース配線
６８ ゲート電極
６９ ゲート配線
７０ 高抵抗シリコン基板
７１，７１ａ シリコン酸化膜
７２，７２ａ 高不純物濃度シリコン層
７３，７３ａ 高不純物濃度シリコン層
７４，７４ａ 低不純物濃度シリコン層
７５，７５ａ シリコン酸化膜
７６，７６ａ 高不純物濃度多結晶シリコン膜
７７ ドレイン配線
７８ ソース配線
７９ ゲート配線
８０〜８４ 抵抗
８５〜９４ 静電容量素子
９５〜９９ 静電容量素子
１００〜１０４ 静電容量素子
ＡＮＴ アンテナ端子
ＴＸ 送信端子
ＲＸ 受信端子
ＶＲＸ 制御端子
ＶＴＸ 制御端子
Ａ 端子
Ｂ 端子
Ｃ 端子

Claims (20)

  1. 少なくとも１つのアンテナ端子と、少なくとも１つの送信端子と、少なくとも１つの受信端子とを有し、信号経路の切り替えを行うアンテナスイッチを備えた半導体集積回路装置であって、
    前記アンテナスイッチは、
    前記アンテナ端子と前記送信端子との間に接続された第１のトランジスタ群と、
    前記アンテナ端子と前記受信端子との間に接続された第２のトランジスタ群と、
    前記送信端子と基準電位との間に接続された第３のトランジスタ群と、
    前記受信端子と基準電位との間に接続された第４のトランジスタ群と、
    第１の静電容量素子とを備え、
    前記第１〜前記第４のトランジスタ群は、
    １つ、または複数のトランジスタが直列接続された構成からなり、
    前記第１の静電容量素子は、
    前記第１〜前記第４のトランジスタ群を構成する少なくとも１つの前記トランジスタのゲート−ソース間、またはゲート−ドレイン間のいずれかに接続されていることを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記第１の静電容量素子は、
    前記第２のトランジスタ群に設けられたトランジスタに接続されていることを特徴とする半導体集積回路装置。
  3. 請求項１または２記載の半導体集積回路装置において、
    前記第１の静電容量素子は、ＳＯＩ基板上に形成されていることを特徴とする半導体集積回路装置。
  4. 少なくとも１つのアンテナ端子と、少なくとも１つの送信端子と、少なくとも１つの受信端子とを有し、信号経路の切り替えを行うアンテナスイッチを備えた半導体集積回路装置であって、
    前記アンテナスイッチは、
    前記アンテナ端子と前記送信端子との間に接続された第１のトランジスタ群と、
    前記アンテナ端子と前記受信端子との間に接続された第２のトランジスタ群と、
    前記送信端子と基準電位との間に接続された第３のトランジスタ群と、
    前記受信端子と基準電位との間に接続された第４のトランジスタ群と、
    第２の静電容量素子と、
    第３の静電容量素子とを備え、
    前記第１〜前記第４のトランジスタ群は、
    １つ、または複数のトランジスタが直列接続された構成からなり、
    前記第２の静電容量素子は、
    前記第１〜前記第４のトランジスタ群を構成する少なくとも１つの前記トランジスタのゲート−ソース間に接続され、
    前記第３の静電容量素子は、
    前記トランジスタのゲート−ドレイン間に接続され、
    前記第２の静電容量素子と前記第３の静電容量素子とは、異なる静電容量値であることを特徴とする半導体集積回路装置。
  5. 請求項４記載の半導体集積回路装置において、
    前記第２、および前記第３の静電容量素子は、ＳＯＩ基板上に形成されていることを特徴とする半導体集積回路装置。
  6. 請求項４記載の半導体集積回路装置において、
    前記第２、および前記第３の静電容量素子は、
    前記第２のトランジスタ群に設けられたトランジスタに接続されていることを特徴とする半導体集積回路装置。
  7. 少なくとも１つのアンテナ端子と、少なくとも１つの送信端子と、少なくとも１つの受信端子とを有し、信号経路の切り替えを行うアンテナスイッチを備えた半導体集積回路装置であって、
    前記アンテナスイッチは、
    前記アンテナ端子と前記送信端子との間に接続された第１のトランジスタ群と、
    前記アンテナ端子と前記受信端子との間に接続された第２のトランジスタ群と、
    前記送信端子と基準電位との間に接続された第３のトランジスタ群と、
    前記受信端子と基準電位との間に接続された第４のトランジスタ群と、
    第４の静電容量素子とを備え、
    前記第１〜前記第４のトランジスタ群は、
    １つ、または複数のトランジスタが直列接続された構成からなり、
    前記第４の静電容量素子は、
    容量値が電圧依存性を有し、前記第１〜前記第４のトランジスタ群を構成する少なくとも１つの前記トランジスタのソース−ドレイン間に接続されていることを特徴とする半導体集積回路装置。
  8. 請求項７記載の半導体集積回路装置において、
    前記第４の静電容量素子は、ＳＯＩ基板上に形成されていることを特徴とする半導体集積回路装置。
  9. 請求項７または８記載の半導体集積回路装置において、
    前記第４の静電容量素子は、
    ２つのＭＯＳ容量が接続された構成からなり、２つの前記ＭＯＳ容量の接続部が、抵抗を介して基準電位、または電源電圧に接続されていることを特徴とする半導体集積回路装置。
  10. 請求項９記載の半導体集積回路装置において、
    前記ＭＯＳ容量は、ゲート電極と、前記ゲート電極直下のゲート酸化膜と、シリコン基板とによって構成され、前記ゲート電極の周辺のシリコン基板領域を、前記ゲート電極の直下のシリコン基板領域よりも高不純物濃度とし、前記ゲート電極同士を電気的に接続して１つのゲート端子とし、各々の前記ゲート電極周辺の高不純物濃度シリコン基板領域にそれぞれ１個の端子を設けたことを特徴とする半導体集積回路装置。
  11. 請求項９または１０記載の半導体集積回路装置において、
    前記アンテナスイッチは、第５の静電容量素子を備え、
    前記第５の静電容量素子は、
    一方の接続部が、前記第１〜前記第４のトランジスタ群を構成する少なくとも１つの前記トランジスタのゲートに接続され、他方の接続部が、前記第４の静電容量素子の２つのＭＯＳ容量の接続部のノードに接続されていることを特徴とする半導体集積回路装置。
  12. 請求項７，８，９または１１記載の半導体集積回路装置において、
    前記第４の静電容量素子は、
    前記第２のトランジスタ群に設けられたトランジスタに接続されていることを特徴とする半導体集積回路装置。
  13. 少なくとも１つのアンテナ端子と、少なくとも１つの送信端子と、少なくとも１つの受信端子とを有し、信号経路の切り替えを行うアンテナスイッチを備えた半導体集積回路装置であって、
    前記アンテナスイッチは、
    前記アンテナ端子と前記送信端子との間に接続された第１のトランジスタ群と、
    前記アンテナ端子と前記受信端子との間に接続された第２のトランジスタ群と、
    前記送信端子と基準電位との間に接続された第３のトランジスタ群と、
    前記受信端子と基準電位との間に接続された第４のトランジスタ群と、
    第６の静電容量素子とを備え、
    前記第１〜前記第４のトランジスタ群は、
    １つ、または複数のトランジスタが直列接続された構成からなり、
    前記第６の静電容量素子は、
    一方の接続部が、前記第１〜前記第４のトランジスタ群を構成する少なくとも１つの前記トランジスタのソース、またはドレインのいずれかに接続され、他方の接続部が抵抗を介して基準電位に接続されていることを特徴とする半導体集積回路装置。
  14. 請求項１３記載の半導体集積回路装置において、
    前記第６の静電容量素子は、ＳＯＩ基板上に形成されていることを特徴とする半導体集積回路装置。
  15. 請求項１３または１４記載の半導体集積回路装置において、
    前記アンテナスイッチは、第７の静電容量素子を備え、
    前記第７の静電容量素子は、
    一方の接続部が、前記第１〜前記第４のトランジスタ群を構成する少なくとも１つの前記トランジスタのゲートに接続され、他方の接続部が、前記第５の静電容量素子と前記抵抗との接続ノードに接続されていることを特徴とする半導体集積回路装置。
  16. 請求項１５記載の半導体集積回路装置において、
    前記第６の静電容量素子は、
    前記第２のトランジスタ群に設けられたトランジスタに接続されていることを特徴とする半導体集積回路装置。
  17. 請求項１４または１５記載の半導体集積回路装置において、
    前記第７の静電容量素子は、ＳＯＩ基板上に形成されていることを特徴とする半導体集積回路装置。
  18. 請求項１１または１５記載の半導体集積回路装置において、
    前記第５の静電容量素子は、ＭＯＳ容量であることを特徴とする半導体集積回路装置。
  19. 請求項１５記載の半導体集積回路装置において、
    前記第第７の静電容量素子は、ＭＯＳ容量であることを特徴とする半導体集積回路装置。
  20. 請求項１〜１９のいずれか１項に記載の半導体集積回路装置において、
    前記第１〜前記第４のトランジスタ群を形成するトランジスタが、ＳＯＩ基板上に形成されていることを特徴とする半導体集積回路装置。
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