JP2016529788A - スイッチリニアライザ - Google Patents

Abstract

例示的な実施形態は、スイッチリニアライザに関する。装置は、少なくとも１つのスイッチを含み得る。この装置は、少なくとも１つのスイッチに接続され、オフ状態の少なくとも１つのスイッチによって生成された少なくとも歪みの一部分を打ち消すように構成されたリニアライザをさらに含み得る。

Description

関連出願の相互参照
[0001]本願は、２０１３年７月１７日に出願された、所有者共通の米国特許非仮出願第１３／９４４７０９号明細書の優先権を主張し、その内容の全体は、参照することによって明示的に本明細書に組み込まれる。

[0002]本発明は一般に、オフ状態のトランジスタスイッチの直線性の向上に関する。

[0003]金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の技術は、マイクロプロセッサ、マイクロコントローラ、スタティックＲＡＭその他のデジタル論理回路を含む多くの電子機器に見ることができる。高ノイズ耐性および低静的電力消費により、ＭＯＳＦＥＴは、複数の信号のうちの１つの信号を切り替えるための設計にしばしば使用される。ＭＯＳＦＥＴを用いる一般的なスイッチは、相補型金属酸化膜半導体（ＣＭＯＳ）を含む。

[0004]ＣＭＯＳスイッチは、アンテナ同調回路にしばしば使用され、これは、低受信機ノイズ／スパーフロアを維持し、また規定のエミッションマスクを満たしながら、いくつかの動作周波数の共存を可能にするために、高い直線性（すなわち低歪み）を必要とする。「オフ」状態のＣＭＯＳスイッチの非直線性の容量により、１つの制限が生じる。ＣＭＯＳスイッチの直線性を高める従来の方法は、ＣＭＯＳ ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）の使用、および最低歪みのためのゲートおよび基板電圧（body voltage）の最適化、ならびに／あるいはより多くの電界効果トランジスタ（ＦＥＴ）を、個々のＦＥＴの電圧スイングを削減するために、直列に積み重ねることを含む。しかしながら、これらの方法は限定的な結果をもたらし、ネットワークに負荷損失を加えている。

[0005]オフ状態のスイッチの直線性を向上させる必要性が存在する。さらに具体的には、１つまたは複数のスイッチを含むアンテナ同調回路の直線性の向上に関する実施形態に対する必要性が存在する。

[0006]本発明の例示的な実施形態による、インピーダンス整合回路を含む無線装置を示す。 [0007]デジタル可変キャパシタ回路を表す。 [0008]積層電界効果トランジスタスイッチを示す。 [0009]ゲート、ソース、ドレインおよび基板を含む、電界効果トランジスタを表す。 [0010]オフ状態のスイッチの両端のドレインからソースへの電圧に対する、オフ状態のスイッチの容量ドレイン・ソース間容量を表すプロットである。 [0011]同調電圧に対する、バラクタの容量を表すプロットである。 [0012]本発明の例示的な実施形態による、リニアライザに接続されたスイッチを含む装置を示す。 [0013]本発明の例示的な実施形態による、複数のスイッチおよび複数のリニアライザを含む装置を示す。 [0014]本発明の例示的な実施形態による、リニアライザに接続されたデジタル可変キャパシタ回路を含む装置を示す。 [0015]本発明の例示的な実施形態による方法を表すフローチャートである。 [0016]本発明の例示的な実施形態による別の方法を表すフローチャートである。

[0017]添付された図面に関連して以下に記載する詳細な説明は、本発明の例示的な実施形態の説明として意図されており、本発明が実施され得る実施形態のみを示すことは意図されていない。この説明を通じて使用される「例示的な」という語は、「例、事例、または図として供する」ことを意味し、必ずしも、他の例示的な実施形態に対して好ましいか、あるいは好適であると解釈されるべきではない。この詳細な説明は、本発明の例示的な実施形態の完全な理解をもたらす目的で、具体的な詳細を含む。本発明の例示的な実施形態は、これらの具体的な詳細なしに実施され得ることが、当業者には明らかであろう。いくつかの事例において、本明細書に記載される例示的な実施形態の新規性を不明瞭にすることを避けるために、よく知られている構造および装置が、ブロック図の形式で示されている。

[0018]当業者によって理解されるように、無線装置のアンテナチューナ（例えばインピーダンス整合回路）は、高周波（ＲＦ）マトリックススイッチを含むことができ、これは、低受信機ノイズ／スパーフロアを維持し、規定のエミッションマスクに合致しながら、いくつかの動作周波数の共存を可能にするために、高直線性（すなわち低歪み）を必要とし得る。

[0019]本明細書で説明されるような、例示的な実施形態は、スイッチの「オフ」状態の応答を向上させることに関連した装置および方法に関する。１つの例示的な実施形態によれば、装置は、少なくとも１つのスイッチ、およびスイッチに接続されたリニアライザを含み得る。さらに、リニアライザは、少なくとも１つのスイッチによって生成された３次歪みの少なくとも一部分を打ち消すように構成され得る。別の例示的な実施形態によれば、装置は、オン状態およびオフ状態のうちの１つで動作するように構成された、複数の積み重ねられたトランジスタを含むスイッチを含み得る。この装置はまた、スイッチに接続され、オフ状態のスイッチによって生成された３次歪みを実質的に打ち消すように構成されたバラクタを含み得る。

[0020]別の例示的な実施形態によれば、本発明は、スイッチの「オフ」状態の応答を向上させる方法を含む。このような方法の様々な実施形態は、少なくとも１つのスイッチをオフ状態に構成することを含み得る。この方法はまた、バラクタの３次歪みで、オフ状態のスイッチの３次歪みを実質的に打ち消すことを含み得る。さらに別の例示的な実施形態によれば、方法は、オフ状態のスイッチで３次歪みを生成することと、スイッチによって生成された３次歪みを、スイッチに接続されたバラクタで実質的に打ち消すこととを含み得る。

[0021]本発明の他の態様、ならびに様々な態様の特徴および利点は、以下の説明、添付されている図面、および添付された特許請求の範囲の検討を通して、当業者に明らかになるであろう。

[0022]図１は、無線装置１００の例示的な設計のブロック図を示す。この例示的な設計において、無線装置１００は、データプロセッサ／コントローラ１１０、送受信機１２０、適応同調回路１７０、およびアンテナ１５２を含む。送受信機１２０は、双方向無線通信をサポートする、送信機１３０および受信機１６０を含む。無線装置１００は、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、符号分割多元接続（ＣＤＭＡ）１ＸまたはＣＤＭＡ２０００、ワイドバンドＣＤＭＡ（ＷＣＤＭＡ（登録商標））、ＧＳＭ（登録商標）（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）（登録商標）、ＩＥＥＥ８０２．１１等をサポートし得る。

[0023]送信パスにおいて、データプロセッサ１１０は、送信されるデータを処理（例えばエンコードおよび変調）し、送信機１３０にアナログ出力信号を提供する。送信機１３０内で、送信回路１３２は、アナログ出力信号をベースバンドからＲＦへと増幅、フィルタリング、およびアップコンバートし、変調された信号を提供する。送信回路１３２は、アンプ、フィルタ、ミキサ、発振器、局部発振器（ＬＯ）ジェネレータ、位相同期回路（ＰＬＬ）等を含み得る。パワーアンプ（ＰＡ）１３４は、変調された信号を受信して増幅し、適切な出力電力レベルを有する増幅されたＲＦ信号を提供する。送信フィルタ１３６は、送信帯域で、信号成分が通過するように増幅されたＲＦ信号をフィルタリングし、受信帯域で信号成分を減衰する。送信フィルタ１３６は、出力ＲＦ信号を提供し、これは、スイッチ１４０およびインピーダンス整合回路１５０を通じて送られ、アンテナ１５２を介して送信される。インピーダンス整合回路１５０は、アンテナ１５２に対してインピーダンス整合を実行し、これは、アンテナ同調回路、チューナブル整合回路等とも呼ばれる。

[0024]受信パスにおいて、アンテナ１５２は、基地局および／または他の送信局から信号を受信して、受信したＲＦ信号を提供し、これは、インピーダンス整合回路１５０およびスイッチ１４０を通じて送られ、受信機１６０に提供される。受信機１６０内で、受信フィルタ１６２は、受信帯域で、信号成分が通過するように受信したＲＦ信号をフィルタリングし、送信帯域で信号成分を減衰する。ＬＮＡ１６４は、受信フィルタ１６２からのフィルタリングされたＲＦ信号を増幅して、入力ＲＦ信号を提供する。受信回路１６６は、入力ＲＦ信号をＲＦからベースバンドへと増幅、フィルタリング、およびダウンコンバートして、データプロセッサ１１０にアナログ入力信号を提供する。受信回路１６６は、アンプ、フィルタ、ミキサ、発振器、ＬＯジェネレータ、ＰＬＬ等を含み得る。

[0025]適応同調回路１７０は、データ送受信のための良好な性能を達成できるように、インピーダンス整合回路１５０を同調または調節する。インピーダンス整合回路１５０は、デジタル制御信号を伴うディスクリートなユニットで異なり得る容量を有する、デジタル可変キャパシタ（ＤＶＣ）（図１には示されていない）を含み得る。さらに、本発明の例示的な実施形態によれば、インピーダンス整合回路１５０は、図５を参照して以下で説明するような１つまたは複数１つまたは複数の装置４００、図６を参照して以下で説明するような１つまたは複数１つまたは複数の装置４５０、図７を参照して以下で説明するような１つまたは複数の装置５００、またはそれらの組み合わせを含み得る。

[0026]送受信機１２０および適応同調回路１７０の全てまたは一部分は、１つまたは複数のアナログ集積回路（ＩＣ）、ＲＦ ＩＣ（ＲＦＩＣ）、ミックスドシグナルＩＣ等に実装され得る。パワーアンプ１３４、およびおそらく他の回路は、個別のＩＣまたはモジュールに実装され得る。インピーダンス整合回路１５０、およびおそらく他の回路もまた、個別のＩＣまたはモジュールに実装され得る。

[0027]データプロセッサ／コントローラ１１０は、無線装置１００のために様々な機能を実行し得る。例えば、データプロセッサ１１０は、送信機１３０を介して送信され、受信機１６０を介して受信されるデータの処理を実行し得る。コントローラ１１０は、ＴＸ回路１３２、ＲＸ回路１６６、スイッチ１４０、および／または適応同調回路１７０の動作を制御し得る。メモリ１１２は、データプロセッサ／コントローラ１１０のために、プログラムコードおよびデータを記憶し得る。メモリ１１２は、（図１に示されているように）データプロセッサ／コントローラ１１０の内部に、または（図１には示されていないが）データプロセッサ／コントローラ１１０の外部に存在し得る。データプロセッサ／コントローラ１１０は、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）および／または他のＩＣに実装され得る。

[0028]図２Ａは、複数のスイッチ２０２＿１〜２０２＿ＮおよびキャパシタＣ１〜ＣＮを含む、デジタル可変キャパシタ（ＤＶＣ）回路２００を示している。当業者によって理解されるように、ＤＶＣ回路２００等のＤＶＣ回路の動作中に、１つまたは複数のスイッチ２０２＿１〜２０２＿Ｎがオン状態（すなわち導通状態）で動作、１つまたは複数のスイッチ２０２＿１〜２０２＿Ｎがオフ状態（すなわち非導通状態）で動作、あるいはこれらの任意の組み合わせで動作し得る。さらに理解されるように、ＤＶＣ回路のスイッチ（例えばスイッチ２０２＿Ｎ）等のスイッチは、積層構成の複数の電界効果トランジスタ（ＦＥＴ）を含み得る。

[0029]図２Ｂは、スイッチ２０２のより詳細な図であり、積層ＦＥＴスイッチ（すなわち積み重ねられた構成の複数のＦＥＴトランジスタ）を備えている。図２Ｂに示されているように、スイッチ２０２の各ＦＥＴトランジスタは、当業者によって理解されるように、ゲートＧ、基板Ｂ、ドレインＤおよびソースＳを含み得る。

[0030]当業者によって理解されるように、積み重ねられたＦＥＴは信頼性、それによって接合破壊故障の回避のために使用される。さらに、対称な設計によって、２次非直線性が実質的に打ち消され得る。しかしながら、積層ＦＥＴスイッチは、オフ状態において、３次非直線性を示し得る。つまり、オフ状態のスイッチ（すなわち非導通状態のスイッチ）は、ドレイン／ソース（Ｄ／Ｓ）間ゲート、およびＤ／Ｓ間バルクの容量の容量性の非直線性によって支配され得る。積層ＦＥＴスイッチの３次非直線性は、積み重ねられたＦＥＴの各ＦＥＴの３次非直線性の総和を備え得る。

[0031]図３Ａは、ゲートＧ、ドレインＤ、ソースＳ、および基板Ｂを含むトランジスタ２５０を示している。トランジスタ２５０は、図２Ｂに示された積層ＦＥＴスイッチ２０２等の、積層ＦＥＴスイッチの複数のトランジスタのうちの１つであり得る。単なる一例として、トランジスタ２５０のオフ状態（すなわち非導通状態）の間に、トランジスタ２５０のゲートＧおよび基板Ｂは、トランジスタ２５０が部分的にオンになるのを防ぐために、負の電圧（例えば−２．７ボルト）でバイアスされ得る。

[0032]図３Ｂは、オフ状態のスイッチの両端のＤ／Ｓ電圧に対するオフ状態のスイッチのドレイン・ソース間容量を表す曲線２８２を含む、プロット２８０である。理解されるように、曲線２８２は、オフ状態のスイッチのドレイン・ソース間容量の、非直線性の挙動を表す。当業者には明らかであるように、整合回路内のスイッチの非直線性は、受信機の性能に悪影響を及ぼし、かつ／あるいは送信機でスペクトルエミッションの妨害を引き起こし得る、望ましくない歪みを増やす。電圧の関数としてのオフ状態のスイッチの容量は、次の数式によって与えられる。
Ｃ（Ｖ）＝Ｃ０＋Ｃ１＊Ｖ＋Ｃ２＊Ｖ^２＋Ｃ３＊Ｖ^３;
（１）
ここで、Ｃ０はオフ状態のスイッチのベース容量、Ｃ１はオフ状態のスイッチの、オフ状態の容量の直線の傾き、Ｃ２はオフ状態のスイッチの２次非直線容量の係数、およびＣ３はオフ状態のスイッチの３次非直線容量の係数である。

[0033]Ｄ／Ｓ容量の挙動の性質によって決定される、数式（１）の３次項の係数（すなわちＣ３）は、プロット２８０に示された上側に凹の曲線（すなわち曲線２８２）となる、正の値であることに注意されたい。

[0034]１つの例示的な実施形態によれば、スイッチのオフ状態は、オフ状態のスイッチに対して、実質的に等しい大きさおよび逆の位相（すなわち１８０度ずれた）を有する３次歪みを導入することによって直線化され得る。図４は、バラクタの同調電圧に対する、バラクタのゲート・ドレイン／ソース（Ｄ／Ｓ）間容量を表す曲線３０２を含むプロット３００である。電圧の関数としてのバラクタの容量は、次の数式によって与えられる。
Ｃ（Ｖ）＝Ｃ０＋Ｃ１＊Ｖ＋Ｃ２＊Ｖ^２−Ｃ３＊Ｖ^３;
（２）
ここにおいて、Ｃ０はバラクタのベース容量、Ｃ１はバラクタの容量の直線の傾き、Ｃ２はバラクタの２次非直線容量の係数、およびＣ３はバラクタスイッチの３次非直線容量の係数である。

[0035]バラクタの挙動の性質によって決定される、数式（２）の３次項の係数（すなわちＣ３）は、プロット３００に示された下側に凹の曲線（すなわち曲線３０２）となる、負の値であることに注意されたい。プロット２８０の曲線２８２（図２Ｂを参照）、およびプロット３００の曲線３０２（図４を参照）は、実質的に逆の変曲点を有することにさらに注意されたい。このため、本発明の様々な例示的な実施形態によれば、バラクタによって生成された歪みは、スイッチによって生成された歪みを実質的に打ち消すために利用され得る。つまり、スイッチは、スイッチによって生成された歪みに対して、等しい大きさおよび逆の位相（すなわち１８０度ずれた）を有する歪みを導入することによって直線化され得る。

[0036]図５は、本発明の例示的な実施形態による、装置４００を示している。装置４００は、例えば、積み重ねられたＦＥＴスイッチの複数のトランジスタ（すなわち積層ＦＥＴスイッチ）を備え得るスイッチ４０２を含む。さらに、装置４００は、スイッチ４０２に並列に接続されたリニアライザ４０４を含む。１つの例示的な実施形態によれば、リニアライザ４０４は、スイッチ４０２で生成された歪みに対して、等しい大きさおよび逆位相を有する歪みを導入するように構成され得る。一例として、リニアライザ４０４は、電圧を制御される容量（すなわち可変キャパシタＣ_ＶＡＲ）を有し、同調電圧Ｖｔｕｎｅを受けるように構成された、バラクタ４０６（例えば、金属酸化膜半導体（ＭＯＳ）バラクタ）を含み得る。リニアライザ４０４はまた、バラクタ４０６に直列に接続された金属−絶縁体−金属（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ、ＭＩＭ）キャパシタＣ_ＭＩＭを含む。

[0037]上述したように、スイッチ４０２は、振幅および位相を有する３次歪みを生成し得る。さらに、リニアライザ４０４および、より具体的にはバラクタ４０６は、スイッチ４０２によって生成された３次歪みの位相に対して、１８０度位相が異なる３次歪みを生成し得る。また、同調電圧Ｖｔｕｎｅは、バラクタ４０６によって生成された３次歪みの振幅を調節するために使用され得ることに注意されたい。理想的には、電圧の関数としての装置４００の容量は、次の数式によって与えられ得る。
Ｃ（Ｖ）＝Ｃ０＋Ｃ１＊Ｖ＋Ｃ２＊Ｖ^２;
（３）
ここでＣ０は装置４００のベース容量、Ｃ１は装置４００の容量の直線の傾き、およびＣ２は装置４００の２次非直線性容量の係数である。装置４００は、いくつかの残存３次非直線容量を含み得ることに注意されたい。

[0038]このため、１つの例示的な実施形態によれば、リニアライザ４０４は、３次歪みを生成するように構成され得、スイッチ４０２によって生成された３次歪みに破壊するよう干渉するために使用され得る。より具体的には、適切な同調電圧を受けたバラクタ４０６は、スイッチ４０２によって生成された３次歪みを実質的に打ち消すように、スイッチ４０２によって生成された３次歪みに対して等しい大きさ、および逆の位相（すなわち、スイッチ４０２の３次歪みに対して１８０度ずれた）を有する３次歪みを生成し得るため、装置４００の電力効率が向上され得る。

[0039]さらに、当業者によって理解されるように、直列のＭＩＭキャパシタＣ_ＭＩＭは、スイッチ４０２の両端で電圧降下を「共有」するように構成されるため、バラクタ４０６の信頼性が向上する。つまり、直列のＭＩＭキャパシタＣ_ＭＩＭを含むバラクタ４０６の対称な実装は、ＲＦ電圧スイングを分割し、ゲートからソース／ドレイン（Ｇ−Ｓ／Ｄ）へのブレイクダウン領域（break down region）が避けられることをバラクタに保証する。さらに、バラクタ４０６の２次インターセプト（ＩＰ２）への影響は、小さい歪みおよび／または対称な設計によって最小限であり、バラクタ４０６は、関連付けられたＤＶＣの寸法にほとんど影響を及ぼすことはなく、かつコーナー条件で敏感である。スイッチ４０２の「オン」状態（すなわち導通状態）の間は、バラクタ４０６は、「オン」スイッチによって作られた仮想短絡に並列であるため、「オン」状態の３次インターセプト（ＩＰ３）に実質的に影響し得ないことに注意されたい。

[0040]図６は、本発明の別の例示的な実施形態による、装置４５０を示している。装置４５０は、ＤＶＣを備えることができ、複数の装置４００−１〜４００−Ｎを含み、各装置４００−１〜４００−Ｎは、スイッチ４０２および関連付けられたリニアライザ４０４を含む。各リニアライザ４０４は、関連付けられたスイッチ４０２の寸法に従って拡大縮小され得ることに注意されたい。さらに、リニアライザ４０４が所与のスイッチの寸法に対して最適化された後、ＭＩＭキャパシタＣ_ＭＩＭ（図６には図示せず。図５を参照）およびリニアライザ４０４のバラクタ構成部品（例えばキャパシタＣ_ＶＡＲ）は、他の実装に対して直線的に拡大縮小され得る。拡大縮小された構成部品を有し、スイッチ４０２／リニアライザ４０４のそれぞれが対となる装置４５０は、処理、電圧、および温度の影響を明らかにするように３次打ち消しを調節するために、共通の同調電圧（すなわち同調電圧Ｖｔｕｎｅ。図５を参照）を共有することができ、これによって、支持ハードウェアのダイ領域を削減する。

[0041]図７は、本発明のさらに別の例示的な実施形態による、装置５００を表す。装置５００は、ＤＶＣ回路５０２、およびＤＶＣ回路５０２に並列に接続されたリニアライザ４０４を含む。上述したように、リニアライザ４０４は、バラクタ４０６、およびバラクタ４０６に直列に接続されたＭＩＭキャパシタＣ_ＭＩＭを含む。この例示的な実施形態において、ＤＶＣ回路５０２は、複数のスイッチ５０５−１〜５０５−Ｎを含み、各スイッチ５０５−１〜５０５−Ｎは、積層ＦＥＴスイッチを含む。いくつかのオフ状態のスイッチが認識される場合は常に、リニアライザ４０４は、ＤＶＣ回路５０２の非直線的な挙動を相殺するように、使用され調節され得る。

[0042]図８は、１つまたは複数の例示的な実施形態による、方法６００を示すフローチャートである。方法６００は、少なくとも１つのスイッチをオフ状態に構成すること（符号６０２で表される）を含み得る。方法６００はまた、バラクタによって生成された３次歪みで、オフ状態のスイッチによって生成された３次歪みを実質的に打ち消すこと（符号６０４で表される）を含み得る。

[0043]図９は、１つまたは複数の例示的な実施形態による、別の方法７００を示すフローチャートである。方法７００は、オフ状態のスイッチで３次歪みを生成すること（符号７０２で表される）を含み得る。方法７００は、スイッチに接続されたバラクタで、スイッチによって生成された３次歪みを実質的に打ち消すこと（符号７０４で表される）をさらに含む。

[0044]情報および信号は、任意の様々な異なる技術および技法を用いて表され得ることを当業者は理解するであろう。例えば、上記の説明を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場または磁性粒子、光場または光学粒子、またはそれらの任意の組み合わせによって表され得る。

[0045]本明細書で開示される例示的な実施形態に関連して説明される、様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子的なハードウェア、コンピュータソフトウェア、または両方の組み合わせとして実装され得ることを当業者はさらに理解するであろう。このハードウェアとソフトウェアとの交換可能性を明確に示すために、様々な例示的な構成部品、ブロック、モジュール、回路、およびステップが、一般的にそれらの機能に関して、上記で説明されている。そのような機能性が、ハードウェアとして実装されるか、あるいはソフトウェアとして実装されるかは、システム全体に課される特定のアプリケーションおよび設計の制約に依存する。当業者は、特定のアプリケーションのそれぞれに対して、説明した機能性を様々な方法で実装し得るが、このような実装の決定は、本発明の例示的な実施形態の範囲からの逸脱を引き起こすと解釈されるべきではない。

[0046]本明細書で開示される例示的な実施形態に関連する、様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）その他のプログラム可能論理回路、ディスクリートなゲートまたはトランジスタ論理、ディスクリートなハードウェア構成部品、または本明細書で説明される機能を実行するように設計された、それらの任意の組み合わせで実装または実行され得る。汎用プロセッサは、マイクロプロセッサであり得るが、選択的に、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサはまた、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと共に用いられる１つまたは複数のマイクロプロセッサ、または任意の他のこのような構成等の、演算装置の組み合わせとして実装され得る。

[0047]１つまたは複数の例示的な実施形態において、説明される機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせで実装され得る。ソフトウェアに実装される場合は、機能は、コンピュータ可読媒体に、１つまたは複数の命令またはコードとして、記憶されるかあるいは送信される。コンピュータ可読媒体は、１つの場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む、コンピュータ記憶媒体および通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセス可能な、任意の使用可能な媒体であり得る。一例として、そして限定ではなく、このようなコンピュータ可読媒体は、所望のプログラムコードを命令またはデータ構造の形式で保持または記憶するために使用され、かつコンピュータによってアクセスされ得る、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、ＣＤ−ＲＯＭその他の光学ディスク記憶装置、磁気ディスク記憶装置その他の磁気記憶装置、または任意の他の媒体を備えることができる。また、任意の接続が、適切にコンピュータ可読媒体と呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、対より線、デジタル加入者線（ＤＳＬ）、あるいは赤外線、無線通信およびマイクロ波等の無線技術を用いて、ウェブサイト、サーバその他の遠隔ソースから送信される場合は、同軸ケーブル、光ファイバケーブル、対より線、ＤＳＬ、または赤外線、無線通信およびマイクロ波等の無線技術は、媒体の定義に含まれる。本明細書で使用されるように、ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、コンパクトディスク（ｃｏｍｐａｃｔ ｄｉｓｃ、ＣＤ）、レーザーディスク（登録商標）（ｌａｓｅｒ ｄｉｓｃ）、光学ディスク（ｏｐｔｉｃａｌ ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ、ＤＶＤ）、フロッピー（登録商標）ディスク（ｆｌｏｐｐｙ ｄｉｓｋ）およびｂｌｕ−ｒａｙ（登録商標）ディスク（ｂｌｕ−ｒａｙ ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）は、データをレーザーで光学的に再生する。上記の組み合わせもまた、コンピュータ可読媒体の範囲内に含まれるべきである。

[0048]開示される例示的な実施形態の前述の説明は、当業者が本発明を作成または使用できるようにするために提供される。これらの例示的な実施形態に対する様々な修正は、当業者には容易に明らかであり、本明細書で定義される一般的な原理は、本発明の精神および範囲から逸脱することなく、他の実施形態に適用され得る。このため、本発明は、本明細書に示される例示的な実施形態に限定されることは意図されておらず、本明細書に開示される原理および新しい特徴に一致する最も広い範囲によることが意図される。

Claims (20)

1. 装置であって、
   少なくとも１つのスイッチと、
   前記少なくとも１つのスイッチに接続され、オフ状態における前記少なくとも１つのスイッチによって生成された少なくとも歪みの一部分を打ち消すように構成されたリニアライザと、
   を備える装置。
2. 前記少なくとも１つのスイッチの各スイッチが、複数の積み重ねられたトランジスタを備える、請求項１に記載の装置。
3. 前記リニアライザは、前記少なくとも１つのスイッチに並列に接続されたバラクタを備える、請求項１に記載の装置。
4. 前記リニアライザは、前記バラクタに直列に接続された複数の金属−絶縁体−金属（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ、ＭＩＭ）キャパシタをさらに備える、請求項３に記載の装置。
5. 前記少なくとも１つのスイッチを備えるデジタル可変キャパシタ（ＤＶＣ）をさらに備える、請求項１に記載の装置。
6. 前記ＤＶＣを備えるアンテナ同調回路をさらに備える、請求項５に記載の装置。
7. 前記リニアライザは、前記少なくとも１つのスイッチによって生成された３次歪みの振幅と実質的に等しい振幅と、前記少なくとも１つのスイッチによって生成された前記３次歪みの位相とは逆の位相とを有する、３次歪みを生成するように構成される、請求項１に記載の装置。
8. 前記少なくとも１つのスイッチは、正の３次歪み項を生成するように構成され、前記リニアライザは、負の３次歪み項を生成するように構成される、請求項１に記載の装置。
9. 前記リニアライザは、前記少なくとも１つのスイッチによって生成された３次歪みに破壊するよう干渉するために、３次歪みを生成するように構成されたバラクタを備える、請求項１に記載の装置。
10. 前記バラクタは、前記バラクタによって生成された前記３次歪みの大きさを制御するための同調電圧を受けるように構成される、請求項９に記載の装置。
11. 方法であって、
    スイッチをオフ状態に構成することと、
    バラクタによって生成された歪みで、前記オフ状態の前記スイッチによって生成された歪みを実質的に打ち消すことと、
    を備える方法。
12. 実質的に打ち消すことが、前記スイッチの容量の３次項の振幅と実質的に等しい振幅と、前記スイッチの前記３次項の位相とは逆の位相とを有する、前記バラクタの容量の３次項を生成することを備える、請求項１１に記載の方法。
13. 前記スイッチの容量の３次項の大きさと実質的に整合するように、前記バラクタの容量の３次項の大きさを調節するために、前記バラクタに伝達される同調電圧を調節することをさらに備える、請求項１１に記載の方法。
14. 装置であって、
    少なくとも１つのスイッチをオフ状態に構成するための手段と、
    前記オフ状態の前記少なくとも１つのスイッチの歪みを実質的に打ち消すための手段と、
    を備える装置。
15. 前記実質的に打ち消すための手段は、前記少なくとも１つのスイッチによって生成された３次歪みの振幅と実質的に等しい振幅と、前記少なくとも１つのスイッチによって生成された３次歪みの位相とは逆の位相とを有する、３次歪みを生成するための手段を備える、請求項１４に記載の装置。
16. 前記オフ状態の前記少なくとも１つのスイッチによって生成された３次歪みの大きさと実質的に整合するように、前記実質的に打ち消すための手段によって生成された３次歪みの大きさを調節するために、同調電圧を伝達するための手段をさらに備える、請求項１４に記載の装置。
17. 前記少なくとも１つのスイッチの容量の３次項の大きさと実質的に整合するように、前記実質的に打ち消すための手段の容量の３次項の大きさを調節するために、前記実質的に打ち消すための手段に伝達される同調電圧を調節するための手段をさらに備える、請求項１４に記載の装置。
18. 前記構成するための手段は、前記少なくとも１つのスイッチを前記オフ状態に構成するために、前記少なくとも１つのスイッチにバイアス電圧を伝達するための手段を備える、請求項１４に記載の装置。
19. 前記実質的に打ち消すための手段は、前記少なくとも１つのスイッチによって生成された３次歪みに破壊するよう干渉するために、前記実質的に打ち消すための手段で３次歪みを生成するための手段を備える、請求項１４に記載の装置。
20. 前記オフ状態の前記少なくとも１つのスイッチの歪みを実質的に打ち消すための前記手段は、前記オフ状態の前記少なくとも１つのスイッチの３次歪みを実質的に打ち消すための手段を備える、請求項１４に記載の装置。

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